CN102097475A - 半导体器件及其制造方法 - Google Patents

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Abstract

本发明提供了一种半导体器件及其制造方法。该半导体器件包括有源区，该有源区设置在衬底上，包括相互间形成结的第一导电类型的第一深阱和第二导电类型的第二深阱。栅电极在所述结上且在所述第一导电类型的第一深阱的一部分和所述第二导电类型的第二深阱的一部分上延伸。第二导电类型的源区在所述栅电极的一侧，且位于所述第一导电类型的第一深阱中，而第二导电类型的漏区在所述栅电极的另一侧，且位于所述第二导电类型的第二深阱中。第一导电类型的杂质区位于所述第一导电类型的第一深阱中，包围所述第二导电类型的源区并且朝向所述结延伸，以与所述栅电极部分交叠和/或与所述第二导电类型的源区部分交叠。

Description

半导体器件及其制造方法
技术领域
下面的描述总体上涉及半导体器件，更具体来讲，涉及功率控制半导体器件和用于制造该功率控制半导体器件的方法。
背景技术
功率控制半导体器件具有如下结构：根据期望特性具有不同制造因素(如有源区中的杂质掺杂浓度、栅绝缘层的厚度等)的多个晶体管被集成到一个衬底中。功率控制半导体器件使用多个扩展漏MOS(EDMOS)晶体管。众所周知，当设计功率控制半导体器件时，应当确保阈值电压VT，同时保持晶体管的期望击穿电压BV。
EDMOS晶体管通常用于高压半导体器件并且具有比双极性晶体管的输入阻抗高的输入阻抗。因此，EDMOS晶体管的功率增益可以相当大，并且可以更简单地实现选通驱动电路。另外，因为EDMOS晶体管是单极性器件，所以不会出现延迟或者防止了延迟，其中延迟是由于在延长的截止期间少数载流子的积聚或复合所导致的。
图1A至图1C示出了传统的功率控制半导体器件。图1A是平面图。图1B是沿着线X-X’截取的图1A所示的传统功率控制半导体器件的剖视图。图1C是沿着线Y-Y’截取的图1A所示的传统功率控制半导体器件的剖视图。在这些图中，作为示例，例示了包括都具有N沟道的EDMOS晶体管的功率控制半导体器件。
参照图1A至图1C，下文将描述传统的功率控制半导体器件。EDMOS晶体管形成在包括第一区和第二区的衬底11的各区域中，其中第二区比第一区具有相对更低的操作电压。本文中，每个EDMOS晶体管都包括形成在衬底11上的P型第一深阱12A或12B和N型第二深阱13A或13B、有源区14A或14B、栅电极21、栅绝缘层20A或20B、N型源区17、P型拾取区(pickup region)18、P型第一杂质区19、N型漏区15和N型第二杂质区16。
有源区14A和14B由形成在衬底11上的器件隔离层22限定，并且具有如下结构，其中P型第一深阱12A和12B分别与N型第二深阱13A和13B形成结。栅电极21在衬底11上方横过P型第一深阱12A或12B和N型第二深阱13A或13B。栅绝缘层20A和20B设置在栅电极21和衬底11之间。N型源区17形成在P型第一深阱12A和12B上方，与栅电极21的一端相邻。P型拾取区18形成在P型第一深阱12A和12B上方，与N型源区17相隔预定距离。P型第一杂质区19形成在P型第一深阱12A和12B上方，包围P型拾取区18。N型漏区15形成在N型第二深阱13A和13B上方，与栅电极21隔开且位于栅电极21的与N型源区17相对的一侧。N型第二杂质区16形成在N型第二深阱13A和13B上方，包围N型漏区15。
这里，由于在制造功率控制半导体器件期间，同时在第一区和第二区中分别形成栅绝缘层20A和栅绝缘层20B，因此分别形成在第一区和第二区中的栅绝缘层20A和20B具有基本上相同的厚度(即，T1＝T2)，以简化用于制造功率控制半导体器件的工艺。因此，仅当形成在第一区中的P型第一深阱12A和N型第二深阱13A的杂质掺杂浓度低于P型第一深阱12B和N型第二深阱13B的杂质掺杂浓度时，与形成在第二区中的EDMOS晶体管相比具有更大工作电压的形成在第一区中的EDMOS晶体管才可以确保足够的击穿电压。
当在传统的功率控制半导体器件中形成在第一区中的P型第一深阱12A和N型第二深阱13A的杂质掺杂浓度低时，形成在第一区中的EDMOS晶体管的阈值电压值会因P型第一深阱12A和N型第二深阱13A的杂质掺杂浓度低而降低至低于期望阈值电压电平。为了解决这个问题，可以通过附加的掩模工艺或离子注入工艺，将附加的杂质注入到第一区(参见图1B中标记为“A”的部分)中形成的EDMOS晶体管的沟道区C中，以确保阈值电压。当使用这种方法时，用于制造功率控制半导体器件的工艺的工序步骤数量增加，从而造成生产成本提高并且使制造时间延长。这里，EDMOS晶体管的沟道区C可以被定义为衬底11的其中栅电极21与有源区14A中的P型第一深阱12A交叠或者与有源区14B中的P型第一深阱12B交叠的表面区域。也就是说，第一区中的EDMOS晶体管的沟道区C可以被定义为衬底11的与有源区14A的P型第一深阱12A与栅电极21之间的交叠区域对应的表面区域。应当注意的是，沟道区C的宽度可以比栅电极21与P型第一深阱12A之间在衬底11中的整个深度上的整个交叠宽度窄。也就是说，例如，当如图1C所示，形成器件隔离层22以产生P型第一深阱12A的侧壁B，从而在衬底11表面处产生较窄的P型第一深阱12A时，是衬底表面的交叠区域限定了沟道区C。
器件隔离层22通常是通过浅槽隔离(STI)工艺形成的。在P型第一深阱12A的处理或掺杂期间，可以在沟道宽度方向(即，Y-Y’方向)上与P型第一深阱12A和位于栅电极21的下部的器件隔离层22都相邻的区域(图1A中用“H”标记的区域)中，向器件隔离层22注入诸如硼的杂质，使得可以局部降低与器件隔离层22相邻的沟道区C的掺杂浓度。
当沿着沟道长度方向(即，X-X’方向)局部降低靠近器件隔离层22的沟道区C的掺杂浓度时，预定的阈值电压电平的值发生变化。另外，可能出现***效应(hump effect)，由此半导体器件的操作特性会劣化。
图1D示出另一个传统的功率控制半导体器件的剖视图。作为示例，再次例示了由均具有N沟道的EDMOS晶体管形成的功率控制半导体器件。
参照图1D，下文将描述制造该传统的功率控制半导体器件的方法。通过在包括第一区和第二区的衬底11上执行杂质离子注入来形成P型第一深阱12A和12B以及N型第二深阱13A和13B。此后，形成器件隔离层22，以限定具有如下结构的有源区14A和14B，在该结构中，P型第一深阱12A和12B与N型第二深阱13A和13B分别彼此形成结。
此后，通过在其中形成有P型第一深阱12A和12B的衬底11的一部分上执行杂质离子注入来形成P型第一杂质区19A和19B，并且通过在其中形成有N型第二深阱13A和13B的衬底11的一部分上执行杂质离子注入来形成N型第二杂质区16A和16B。
此后，形成掩模图案，以在衬底11上开出沟道区C，并且通过使用该掩模图案作为注入阻挡部并执行离子注入工艺，在第一区和第二区上形成阈值电压控制层24A(24B)。
此后，在衬底11上形成栅绝缘层20A和20B。这里，第一区中形成的栅绝缘层20A的厚度不同于第二区中形成的栅绝缘层20B的厚度(T1≠T2)。
此后，在衬底11上形成栅导电层，并且顺序刻蚀栅导电层以及栅绝缘层20A和20B，由此在第一区和第二区中提供栅绝缘层20A和20B以及栅电极21。此后，形成横过P型第一深阱12A和12B以及N型第二深阱13A和13B的栅。
此后，在P型第一杂质区19A和19B上形成P型拾取区18A和18B，并且在P型第一深阱12A和12B上形成N型源区17A和17B。在N型第二杂质区16A和16B上形成N型漏区15A和15B。
通过上述工艺制造的功率控制半导体器件可以具有高的工作电压。为了确保击穿电压特性，传统的功率控制半导体器件被形成为，在P型第一深阱12A和12B以及N型第二深阱13A和13B中具有低杂质掺杂浓度。当使P型第一深阱12A和12B以及N型第二深阱13A和13B的杂质掺杂浓度下降以确保击穿电压特性时，相应晶体管的阈值电压电平陡降，这可能带来问题。另外，如果伴随着将P型第一深阱12A和12B以及N型第二深阱13A和13B形成为具有低杂质掺杂浓度，同时将栅绝缘层20A和20B设置得较薄，则阈值电压电平进一步降低。
为了解决这个问题，传统的方法通过掩模工艺和离子注入工艺在衬底11的沟道区C中提供阈值电压控制层24A和24B。这里，EDMOS晶体管的沟道区C可以被定义为衬底1的其中栅电极21与P型第一深阱12A和12B相交叠的表面区域。
然而，由于考虑到P型第一深阱12A和12B以及N型第二深阱13A和13B的杂质掺杂浓度以及栅绝缘层20A和20B的厚度，对于各区域中形成的各晶体管，阈值电压控制层24A和24B应当被形成为具有不同特性，如杂质导电类型、杂质种类、要注入的离子量等，因此，工序步骤的数量增加并且单位制造成本和制造时间增加。
发明内容
本发明的实施方式涉及一种功率控制半导体器件，其能够确保合适的阈值电压特性以及合适的击穿电压特性。
根据下面对本发明的多个实施方式进行的描述，本发明的各种目的和优点可以被理解并且将变得清楚。
根据本发明的一个方面，一种半导体器件包括：有源区，其设置在衬底中或设置在衬底上，包括相互间形成结的第一导电类型的第一深阱和第二导电类型的第二深阱；栅电极，其在所述结上且在所述第一导电类型的第一深阱的一部分和所述第二导电类型的第二深阱的一部分上延伸；栅绝缘层，其置于所述栅电极与所述衬底之间；第二导电类型的源区，其在所述栅电极的一侧设置在所述第一导电类型的第一深阱中；第二导电类型的漏区，其在所述栅电极的另一侧设置在所述第二导电类型的第二深阱中；以及第一导电类型的第一杂质区，其设置在所述第一导电类型的第一深阱中，其中，所述第一导电类型的第一杂质区以形成第一交叠区的方式朝向所述结延伸，在所述第一交叠区中，所述第一导电类型的第一杂质区与所述栅电极的一部分和/或所述第二导电类型的源区的一部分交叠。
所述半导体器件的阈值电压电平可以与所述有源区的杂质掺杂浓度或者所述栅绝缘层的厚度成正比。所述阈值电压电平可以随着所述第一交叠区的面积增大而增大。
所述第一导电类型的第一杂质区的杂质掺杂浓度可以高于所述第一导电类型的第一深阱的杂质掺杂浓度。
所述第一交叠区可以以使所述第一导电类型的第一杂质区与所述栅电极的在所述有源区中的一部分交叠的方式形成。
所述第一交叠区可以位于从所述第二导电类型的源区直至所述第一导电类型的第一深阱与所述第二导电类型的第二深阱之间的结的位置范围内。
从所述第二导电类型的源区朝向所述第二导电类型的漏区，所述第一交叠区的线宽和所述第一交叠区的面积中的至少一个可以逐渐增大。
所述半导体器件还可以包括第二交叠区，在所述第二交叠区中，所述栅电极与所述第一导电类型的第一杂质区交叠，所述第二交叠区位于所述有源区外的无源区中。
所述第二交叠区的在所述半导体器件的沟道长度方向上延伸的线宽可以宽于所述第一交叠区的在所述半导体器件的沟道长度方向上延伸的线宽。
所述第一交叠区内的所述第一导电类型的第一杂质区的杂质掺杂浓度可以具有斜率。
从所述第二导电类型的源区朝向所述第二导电类型的漏区，所述第一交叠区内的所述第一导电类型的第一杂质区的杂质掺杂浓度可以逐渐降低。
所述第二导电类型的源区可以以与所述栅电极的一侧边缘相邻的方式形成在所述第一导电类型的第一深阱中，所述第二导电类型的漏区形成在所述第二导电类型的第二深阱中并且与所述栅电极隔开且位于所述栅电极的与所述第二导电类型的源区相对的另一侧。
所述半导体器件还可以包括：器件隔离层，其设置在所述衬底上，用于限定所述有源区的边界；第一导电类型的拾取区，其设置在所述第一导电类型的第一杂质区中；以及第二导电类型的第二杂质区，其设置在所述第二导电类型的第二深阱中，且包围所述第二导电类型的漏区。
通过浅槽隔离(STI)工艺形成所述器件隔离层。
所述器件隔离层的至少一部分可以在所述栅电极与所述第二导电类型的漏区之间延伸，并且部分地被所述栅电极的一部分交叠。
所述第一交叠区可以以使所述第一导电类型的第一杂质区与所述栅电极的在所述有源区外的一部分交叠的方式形成。
所述第一交叠区可以在沟道宽度方向上与所述有源区隔开预定距离。
所述第一交叠区可以位于所述有源区外的所述第一导电类型的第一深阱与所述栅电极彼此交叠的区域中。
所述第一交叠区可以不接触所述第一导电类型的第一深阱与所述第二导电类型的第二深阱之间的界面。
所述交叠区内的所述第一导电类型的第一杂质区的杂质掺杂浓度可以具有斜率。
根据本发明的另一个方面，一种半导体器件包括：半导体层，其包括第一区和第二区，所述第一区具有第一导电类型，所述第二区具有第二导电类型以在所述第一区与所述第二区之间的界面处与所述第一区形成结；导体，其横跨所述半导体层的所述第一区和所述第二区之间的所述结延伸；第一导电类型的杂质区，其形成在所述半导体层的所述第一区中，所述杂质区的杂质掺杂浓度高于所述半导体层的所述第一区中与所述杂质区相邻且位于所述杂质区外的部分的杂质掺杂浓度；以及第二导电类型的导电区，其形成在所述杂质区中或者形成在所述杂质区上方，其中，所述杂质区沿着朝向所述结的方向延伸，以与所述导体的至少一部分交叠。
所述半导体层的所述第一区与所述导体之间的交叠区域的大小可以与所述杂质区与所述导体之间的交叠区域的大小基本上相同。
所述半导体层的所述第一区与所述导体之间的交叠区域可以小于所述杂质区与所述导体之间的交叠区域。
所述半导体器件可以包括扩展漏金属氧化物半导体(EDMOS)晶体管，所述导体是所述EDMOS晶体管的栅电极，所述导电区是所述EDMOS晶体管的源区，其中所述半导体层的所述第一区中与所述导体相邻且交叠的部分限定所述EDMOS晶体管的沟道区，所述沟道区具有在朝向和背离所述结的第一方向上延伸的沟道长度和在与所述第一方向垂直的第二方向上延伸的沟道宽度，并且其中所述杂质区与所述导体之间的交叠区域横布在整个沟道长度上。
所述杂质区与所述导体之间的交叠区域可以比所述沟道宽度宽。
所述半导体层可以形成在所述衬底中，所述EDMOS晶体管的沟道区域沿着所述衬底的表面延伸。
根据本发明的另一个方面，一种用于制造半导体器件的方法包括以下步骤：在衬底中或在衬底上形成有源区，该有源区包括相互间形成结的第一导电类型的第一深阱和第二导电类型的第二深阱；在所述第一导电类型的第一深阱中形成第一导电类型的第一杂质区；在所述衬底上形成栅绝缘层；形成栅电极，该栅电极在所述结上以及在所述第一导电类型的第一深阱的一部分和所述第二导电类型的第二深阱的一部分上延伸；在所述栅电极的一侧、在所述第一导电类型的第一深阱中形成第二导电类型的源区，并且在所述栅电极的另一侧、在所述第二导电类型的第二深阱中形成第二导电类型的漏区，其中，所述第一导电类型的第一杂质区以形成交叠区的方式朝向所述结延伸，在所述交叠区中，所述第一导电类型的第一杂质区与所述栅电极的一部分和/或所述第二导电类型的源区的一部分交叠。
在所述方法中，所述交叠区可以以使所述第一导电类型的第一杂质区与所述栅电极的在所述有源区中的一部分交叠的方式形成。
在所述方法中，所述交叠区可以位于从所述第二导电类型的源区直至所述第一导电类型的第一深阱与所述第二导电类型的第二深阱之间的结的位置范围内。
在所述方法中，从所述第二导电类型的源区朝向所述第二导电类型的漏区，所述交叠区的线宽和所述交叠区的面积中的至少一个可以逐渐增大。
在所述方法中，所述交叠区可以包括：第一交叠区，其以使所述第一导电类型的第一杂质区与所述栅电极的在所述有源区内的一部分交叠的方式形成；以及第二交叠区，在所述第二交叠区中，所述栅电极与所述第一导电类型的第一杂质区交叠，所述第二交叠区位于所述有源区外的无源区中。
在所述方法中，所述第一导电类型的第一杂质区的杂质掺杂浓度可以高于所述第一导电类型的第一深阱的杂质掺杂浓度。
所述方法还可以包括以下步骤：在所述第一导电类型的第一杂质区上形成第一导电类型的拾取区，使该第一导电类型的拾取区与所述第二导电类型的源区隔开预定距离。
在所述方法中，所述第二导电类型的源区和所述第一导电类型的拾取区可以形成在所述第一导电类型的第一杂质区内。
所述方法还可以包括以下步骤：通过浅槽隔离(STI)工艺形成器件隔离层；以及在所述第二导电类型的第二深阱上形成第二导电类型的第二杂质区，使该第二导电类型的第二杂质区包围所述第二导电类型的漏区。
在所述方法中，所述器件隔离层的至少一部分可以在所述栅电极与所述第二导电类型的漏区之间延伸，并且部分地被所述栅电极的一部分交叠。
在所述方法中，可以通过热处理形成所述交叠区。
根据本发明的另一个方面，一种用于制造半导体器件的方法包括以下步骤：形成包括第一区和第二区的半导体层，所述第一区具有第一导电类型，所述第二区具有第二导电类型以在所述第一区与所述第二区之间的界面处与所述第一区形成结；形成导体，该导体横跨所述半导体层的所述第一区和所述第二区之间的所述结延伸；在所述半导体层的所述第一区中形成具有所述第一导电类型的杂质区，所述杂质区的杂质掺杂浓度高于所述半导体层的所述第一区中与所述杂质区相邻且位于所述杂质区外的部分的杂质掺杂浓度；以及在所述杂质区中或者在所述杂质区上方形成具有所述第二导电类型的导电区，其中，所述杂质区在朝向所述结的方向上延伸，以与所述导体的至少一部分交叠。
在所述方法中，所述半导体层的所述第一区与所述导体之间的交叠区域的大小可以与所述杂质区与所述导体之间的交叠区域的大小基本上相同。
在所述方法中，所述半导体层的所述第一区与所述导体之间的交叠区域可以小于所述杂质区与所述导体之间的交叠区域。
在所述方法中，所述半导体器件可以包括扩展漏金属氧化物半导体(EDMOS)晶体管，所述导体是所述EDMOS晶体管的栅电极，所述导电区是所述EDMOS晶体管的源区，其中所述半导体层的所述第一区中与所述导体相邻且交叠的部分限定所述EDMOS晶体管的沟道区，所述沟道区具有在朝向和背离所述结的第一方向上延伸的沟道长度和在与所述第一方向垂直的第二方向上延伸的沟道宽度，并且其中所述杂质区与所述导体之间的交叠区域横布在整个沟道长度上。
在所述方法中，所述杂质区与所述导体之间的交叠区域可以比所述沟道宽度宽。
根据以下的详细描述、附图和权利要求，其它特征和方面将变得清楚。
附图说明
通过以下参照附图对本发明的多个实施方式的详细描述，本发明的各个特征和优点将变得更清楚，在附图中：
图1A至图1C是示出传统的功率控制半导体器件的图；
图1D是示出另一个传统的功率控制半导体器件的图；
图2A和图2B是示出根据本发明一个实施方式的功率控制半导体器件的图；
图3A和图3B是示出根据本发明另一个实施方式的功率控制半导体器件的图；
图4A至图4D是示出根据本发明另一个实施方式的功率控制半导体器件的图；
图5A和图5B是示出根据本发明另一个实施方式的功率控制半导体器件的图；
图6A至图6C是示出半导体器件的剖视图的图，用于描述根据本发明一个实施方式的用于制造半导体器件的方法；
图7A至图7D是示出半导体器件的剖视图的图，用于描述根据本发明另一个实施方式的用于制造半导体器件的方法；以及
图8A至图8D是示出根据本发明另一个实施方式的功率控制半导体器件的图。
为了清晰、例示和方便起见，可以夸大这些元件的相对尺寸和描绘。
具体实施方式
以下，将参照附图更详细地描述本公开的多个实施方式。然而，本公开的特征可以按不同形式实施，并且不应当被理解为限于本文阐述的具体实施方式。更确切地说，提供这些实施方式，是为使本公开彻底和完整，并且将本公开的整个范围传达给本领域的技术人员。在整个公开中，在各个附图以及本公开的实施方式中，类似的附图标记表示类似的部分。附图不必按比例绘制，在一些情况下，为了清楚地示出实施方式的特征，可能夸大比例。当第一层被称作在第二层“上”或在衬底“上”时，不仅表示第一层直接形成在第二层或衬底上的情况，而且还表示在第一层与第二层或衬底之间存在第三层的情况。
本公开的下列实施方式提供了一种功率控制半导体器件，其具有这样的结构，即，在该结构中，在一个衬底中集成了多个晶体管，这些晶体管具有不同的制造因素，如有源区的杂质掺杂浓度、栅绝缘层的厚度等，并且该结构能够确保合适的阈值电压VT特性和击穿电压BV特性。为此，根据本发明的一个或多个方面，可以通过如下方式实现合适的阈值电压特性：将形成为包围拾取区的杂质区扩展到沟道区中，扩展方式为使得杂质区和沟道区彼此部分交叠；以及控制交叠部分的线宽(或者说是面积)。根据另一个方面，可以通过如下方式实现合适的阈值电压特性：将形成为包围拾取区的杂质区扩展到栅电极中，扩展方式为使得杂质区和栅电极彼此部分交叠；以及控制交叠部分的线宽(或者面积)。
为了例示的方便，在描述以下多个实施方式的过程中，使用具有N沟道的扩展漏MOS(EDMOS)晶体管作为半导体器件的示例。因此，在以下的描述中，第一导电类型对应于P型，而第二导电类型对应于N型。当然，具有P沟道的EDMOS晶体管可以是半导体器件的另一个示例，在这种情况下，第一导电类型对应于N型，而第二导电类型对应于P型。
根据本发明的一个实施方式，具有相同厚度的栅绝缘层的功率控制半导体器件可以包括多个晶体管，这些晶体管各自的有源区可以具有相互不同的杂质掺杂浓度，该功率控制半导体器件可以制造在单个衬底上，并且能够确保晶体管所需的合适的阈值电压特性。
图2A和图2B示出根据本发明一个实施方式的功率控制半导体器件。图2A是这种功率控制半导体器件的平面图。图2B是示出沿着线X-X’截取的图2A中的半导体器件的剖视图。
参照图2A和图2B，根据本发明一个实施方式的功率控制半导体器件可以包括布置在衬底31的第一区和第二区中的EDMOS晶体管。这些EDMOS晶体管各自的工作电压可以互不相同。为方便起见，在下面的描述中，形成在第一区中的EDMOS晶体管将被称作第一晶体管，而形成在第二区中的EDMOS晶体管将被称作第二晶体管。另外，假定第一晶体管的工作电压大于第二晶体管的工作电压，并且形成在第二区中的第二晶体管已经表现出期望的击穿电压和阈值电压特性。
第一晶体管和第二晶体管共同可以包括形成在衬底31上的第一导电类型的第一深阱32A和32B以及第二导电类型的第二深阱33A和33B、有源区34A和34B、栅电极41、栅绝缘层40A和40B、第二导电类型的源区37、第一导电类型的拾取区38、第一导电类型的第一杂质区39A和39B、第二导电类型的漏区35和第二导电类型的第二杂质区36。
有源区34A和34B由形成在衬底31上的器件隔离层42限定，并且分别包括与第二导电类型的第二深阱33A形成结的第一导电类型的第一深阱32A和与第二导电类型的第二深阱33B形成结的第一导电类型的第一深阱32B。第一晶体管的栅电极41在第一导电类型的第一深阱32A和第二导电类型的第二深阱33B这两者的各一部分上延伸，而第二晶体管的栅电极41在第一导电类型的第一深阱32B和第二导电类型的第二深阱33B这两者的各一部分上延伸。栅绝缘层40A和40B置于栅电极41和衬底31之间。第二导电类型的源区37分别在相应栅电极41的一侧形成在第一导电类型的第一深阱32A和32B上，从而都排列在栅电极41的一端。第一导电类型的拾取区38形成在相应的第一导电类型的第一深阱32A和32B上，与第二导电类型的源区37隔开预定距离。第一导电类型的第一杂质区39A和39B形成在第一导电类型的第一深阱32A和32B上，且包围第一导电类型的拾取区38。第二导电类型的漏区35在相应栅电极41的与第二导电类型的源区37相对的一侧分别形成在第二导电类型的第二深阱33A和33B上，且与栅电极41隔开。第二导电类型的第二杂质区36分别形成在第二导电类型的第二深阱33A和33B上，且包围相应的第二导电类型的漏区35。
第一导电类型的第一杂质区39A和39B分别改进第一导电类型的拾取区38与第一导电类型的第一深阱32A和32B之间的接触特性。为此，第一导电类型的第一杂质区39A和39B的杂质掺杂浓度均可以高于第一导电类型的第一深阱32A和32B中的杂质掺杂浓度且低于第一导电类型的拾取区38中的杂质掺杂浓度。第二导电类型的第二杂质区36可以用作扩展的第二导电类型的漏区35，以改进操作之间第二导电类型的漏区35的稳定性。第二导电类型的第二杂质区36的杂质掺杂浓度可以高于第二导电类型的第二深阱33A和33B中的杂质掺杂浓度且低于第二导电类型的漏区35中的杂质掺杂浓度。器件隔离层42可以通过浅槽隔离(STI)工艺形成。栅电极41与第二导电类型的漏区35之间的器件隔离层42可以与栅电极41部分交叠。
当在制造功率控制半导体器件的过程中同时形成第一晶体管的栅绝缘层40A和工作电压比第一晶体管低的第二晶体管的栅绝缘层40B，从而简化制造工艺时，分别形成在第一区和第二区中的栅绝缘层40A和40B基本上具有相同的厚度(即，T1＝T2)。因此，为了确保形成在第一区中的第一EDMOS晶体管有足够的击穿电压，需要第一区的第一导电类型的第一深阱32A和第二导电类型的第二深阱33A的杂质掺杂浓度低于第二区的第一导电类型的第一深阱32B和第二导电类型的第二深阱33B的杂质掺杂浓度。
然而，当为了确保第一晶体管的击穿电压特性而在传统的功率控制半导体器件中降低第一区的第一导电类型的第一深阱32A和第二导电类型的第二深阱33A的杂质掺杂浓度时，由于第一导电类型的第一深阱32A和第二导电类型的第二深阱33A中的杂质掺杂浓度低，导致形成在第一区中的EDMOS晶体管的阈值电压值也会降低到期望的阈值电压电平以下。
根据本发明的一个实施方式，交叠区O可以通过如下方式提供：沿着沟道长度方向(即，图2B所示的X-X’方向)延伸(或扩展)第一区的第一导电类型的第一杂质区39A，使得第一导电类型的第一杂质区39A与栅电极41部分交叠，由此局部增加沟道区C的杂质掺杂浓度。通过提供这种交叠区O，可以补偿由于形成在第一区中的第一导电类型的第一深阱32A和第二导电类型的第二深阱33A的杂质掺杂浓度降低而造成的阈值电压降低。换言之，尽管可以降低杂质掺杂浓度以确保形成在第一区中的第一导电类型的第一深阱32A和第二导电类型的第二深阱33A的击穿电压特性，但是可以扩展第一导电类型的第一杂质区39A以通过与栅电极41形成的交叠区O来确保期望的阈值电压特性。
由于第一导电类型的第一杂质区39A的杂质掺杂浓度高于第一导电类型的第一深阱32A和第二导电类型的第二深阱33A的杂质掺杂浓度，并且由于第一导电类型的第一杂质区39A的杂质掺杂浓度高于具有相同导电类型的第一导电类型的第一深阱32A的杂质掺杂浓度，因此可以通过交叠区O增大半导体器件的阈值电压。可以通过合适选择交叠区O的线宽(或面积)来调节阈值电压电平。也就是说，可以通过增大交叠区O的线宽(或面积)来增大阈值电压电平。
根据一个实施方式，交叠区O可以被形成为，横跨沟道区C的一部分或全部，也就是说，交叠区O可以设置在从第二导电类型的源区37直至第一导电类型的第一深阱32A与第二导电类型的第二深阱33A之间的界面的范围内。根据一个实施方式，沿着从第二导电类型的源区37朝向第二导电类型的漏区35的方向，交叠区O的线宽(或面积)可以逐渐增大。
根据一个实施方式，交叠区O内的第一导电类型的第一杂质区39A的杂质掺杂浓度可以在整个区域上具有一致的分布，或者可以具有变化的分布，例如以斜率线性变化。当交叠区O内的第一导电类型的第一杂质区39A的杂质掺杂浓度具有斜率时，根据一个实施方式，沿着从第二导电类型的源区37朝向第二导电类型的漏区35的方向，交叠区O内的第一导电类型的第一杂质区39A的杂质掺杂浓度可以降低。
如上所述，根据本发明的一个实施方式的功率控制半导体器件具有如下结构，该结构可以包括集成到该半导体器件中的多个晶体管，这些晶体管具有不同的设计和/或制造因素，例如有源区34A和34B的杂质掺杂浓度、栅绝缘层40A和40B的厚度等，通过交叠区O，该结构能够确保晶体管的期望阈值电压特性，同时能够保持击穿电压特性。另外，与通过掩模和离子注入工艺确保阈值电压特性的传统已知方法相比，根据本发明实施方式的功率控制半导体器件允许以简单的制造工艺、低的生产成本和短的生产时间来制造半导体器件。
由于为了满足期望的阈值电压特性要求，交叠区O的线宽(或面积)沿着从第二导电类型的源区37朝向第二导电类型的漏区35的方向逐渐增加，因此可以防止击穿电压特性随着增大的阈值电压而发生劣化。当交叠区O内的第一导电类型的第一杂质区39A的杂质掺杂浓度根据实施方式具有斜率时，可以更有效地防止击穿电压特性发生劣化。也就是说，由于仍然可以使与漂移区(即，栅电极41下方的第一导电类型的第一深阱32A与第二导电类型的第二深阱33A之间的界面)相邻的沟道区C的杂质掺杂浓度相对较低，因此尽管由于交叠区O造成阈值电压电平增大，但是仍可以防止击穿电压特性发生劣化。栅电极41下方的第一导电类型的第一深阱32A与第二导电类型的第二深阱33A之间的界面以及第一导电类型的第一深阱32B和第二导电类型的第二深阱33B之间的界面(即，范围从沟道区C终止的点直至第二导电类型的漏区35的区域)总体上被统称作漂移区。
另外，与漂移区相邻的沟道区C的衬底31表面上的杂质掺杂浓度可以低于通过掩模和离子注入工艺确保阈值电压特性的传统方法造成的杂质掺杂浓度，载流子的表面迁移率会提高，因此，工作电流会有利地增大。
根据本发明的另一个实施方式，功率控制半导体器件在有源区中可以具有相同的杂质掺杂浓度，并且可以具有将栅绝缘层厚度不同的多个晶体管集成在一个衬底中的结构，并且能够确保每个晶体管的期望阈值电压特性同时保持足够的击穿电压特性。
图3A和图3B示出根据本发明的另一个实施方式的功率控制半导体器件。图3A是功率控制半导体器件的平面图。图3B是沿着线X-X’截取的图3A的功率控制半导体器件的剖视图。
参照图3A和图3B，根据本发明实施方式的功率控制半导体器件可以包括分别形成在衬底51的第一区和第二区中的EDMOS晶体管。为方便起见，在下面的描述中，形成在第一区中的晶体管将被称作第一晶体管，而形成在第二区中的晶体管将被称作第二晶体管。另外，假定在该示例中，形成在第一区中的第一晶体管和形成在第二区中的第二晶体管需要特定的期望击穿电压特性，并且它们各自的阈值电压特性相同。
第一晶体管和第二晶体管均包括在衬底51上形成的第一导电类型的第一深阱52A和52B以及第二导电类型的第二深阱53A和53B中的对应深阱、有源区54A和54B中的对应有源区、栅电极61、对应的栅绝缘层60A或60B、第二导电类型的源区57、第一导电类型的拾取区58、对应的第一导电类型的第一杂质区59A和59B、第二导电类型的漏区55和第二导电类型的第二杂质区56，如图3A和图3B所示。
有源区54A和54B由形成在衬底51上的器件隔离层62限定，并且具有第一导电类型的第一深阱52A和52B与第二导电类型的第二深阱53A和53B分别形成结的结构。第一晶体管的栅电极61可以至少部分地在第一导电类型的第一深阱52A和第二导电类型的第二深阱53A上延伸。第二晶体管的栅电极61可以至少部分地在第一导电类型的第一深阱52B和第二导电类型的第二深阱53B上延伸。栅绝缘层60A和60B设置在栅61与衬底51之间。第二导电类型的源区57分别形成在第一导电类型的第一深阱52A和52B上，排列在相应栅电极61一侧的一端。第一导电类型的拾取区58分别形成在第一导电类型的第一深阱52A和52B上，与相应的第二导电类型的源区57隔开预定距离。第一导电类型的第一杂质区59A和59B形成在第一导电类型的第一深阱52A和52B上，包围第一导电类型的拾取区58同时与相应栅电极61的一部分交叠。第二导电类型的漏区55分别形成在第二导电类型的第二深阱53A和53B上，且与栅电极61隔开。第二导电类型的第二杂质区56分别形成在第二导电类型的第二深阱53A和53B上，且包围相应的第二导电类型的漏区55。
第一导电类型的第一杂质区59A和59B分别可以用于改进第一导电类型的第一深阱52A与第一导电类型的拾取区58之间以及第一导电类型的第一深阱52B与第一导电类型的拾取区58之间的接触特性。第一导电类型的第一杂质区59A和59B的杂质掺杂浓度可以高于第一导电类型的第一深阱52A和52B的杂质掺杂浓度，并且可以低于第一导电类型的拾取区58的杂质掺杂浓度。第二导电类型的第二杂质区56可以用作扩展的第二导电类型的漏区55，以改进操作之间第二导电类型的漏区55的稳定性。第二导电类型的第二杂质区56的杂质掺杂浓度可以高于第二导电类型的第二深阱53A和53B的杂质掺杂浓度，并且可以低于第二导电类型的漏区55的杂质掺杂浓度。器件隔离层62可以通过浅槽隔离(STI)工艺形成。器件隔离层62在栅电极41与第二导电类型的漏区55之间的部分可以与栅电极41的下部之间部分交叠。
根据本发明实施方式制造的具有上述结构的功率控制半导体器件，在分别形成在第一区和第二区中的有源区54A和54B中，可以具有相同的杂质掺杂浓度。然而，由于功率控制半导体器件包括厚度不同(T1≠T2)的分别形成在第一区和第二区中的栅绝缘层60A和60B，因此第一晶体管的阈值电压电平和第二晶体管的阈值电压电平可以彼此不同。例如，当第一晶体管的栅绝缘层60A比第二晶体管的栅绝缘层60B厚(T1＞T2)时，第一晶体管的阈值电压大于第二晶体管的阈值电压，也就是说，阈值电压电平与栅绝缘层的厚度成正比。因此，可能必需通过额外的掩模和离子注入工艺将不同量的离子作为杂质注入第一晶体管和第二晶体管各自的沟道区C中，以使第一晶体管和第二晶体管的阈值电压电平相同。
根据本发明的实施方式，交叠区O1和O2可以通过如下方式形成：沿着沟道长度方向扩展分别在第一区和第二区中形成的第一导电类型的第一杂质区59A和59B，扩展方式使得第一导电类型的第一杂质区59A和59B与相应的栅电极61至少部分交叠，由此通过控制交叠区O1和O2的线宽(或面积)来局部调节沟道区C相应的杂质掺杂浓度，从而实现半导体器件的期望阈值电压特性。换言之，尽管第一晶体管和第二晶体管具有厚度不同的栅绝缘层60A和60B，但是通过根据在此描述的本发明实施方式扩展第一导电类型的第一杂质区59A和59B，由于存在交叠区O1和O2，可以使第一晶体管和第二晶体管具有相同的阈值电压。
由于第一导电类型的第一杂质区59A和59B的杂质掺杂浓度高于第一导电类型的第一深阱52A和52B以及第二导电类型的第二深阱53A和53B的杂质掺杂浓度，因此可以通过调节交叠区O1和/或O2的线宽(或面积)来调节半导体器件的阈值电压。因此，通过将第二晶体管的交叠区O2(具有相对较薄的厚度T2)的线宽(或面积)形成为比第一晶体管的交叠区O1的线宽(或面积)宽，可以使具有不同栅绝缘厚度的第一晶体管和第二晶体管具有相同的阈值电压。
交叠区O1和O2可以被形成为位于沟道区C内，也就是说，位于从第二导电类型的源区57直至第一导电类型的第一深阱52A和52B与第二导电类型的第二深阱53A和53B之间的界面的范围内。根据一个实施方式，交叠区O1和O2的线宽(或面积)可以被设置为沿着从第二导电类型的源区57朝向第二导电类型的漏区55的方向逐渐增大。
交叠区O1和O2内的第一导电类型的第一杂质区59A和59B的杂质掺杂浓度可以具有预定的固定值或者可以以斜率变化。当交叠区O1和O2内的第一导电类型的第一杂质区59A和59B的杂质掺杂浓度根据一实施方式具有斜率时，交叠区O1和O2内的第一导电类型的第一杂质区59A和59B的杂质掺杂浓度可以沿着从第二导电类型的源区57朝向第二导电类型的漏区55的方向降低。
如上所述，根据本发明实施方式的功率控制半导体器件可以具有这样的结构，该结构包括多个集成的晶体管，这些晶体管具有不同的制造因素，例如有源区54A和54B的杂质掺杂浓度、栅绝缘层60A和60B的厚度等，通过设置交叠区O1和O2，该结构能够确保晶体管的期望阈值电压特性，同时保持击穿电压特性。另外，与确保阈值电压特性的传统方法相比，根据本发明实施方式的功率控制半导体器件可以通过简单、低成本和更快的制造工艺来制造。
通过使交叠区O1和/或O2的线宽(或面积)沿着从第二导电类型的源区57朝向第二导电类型的漏区55的方向逐渐增大，可以增大阈值电压，以满足的期望阈值电压特性，同时仍然避免了由于阈值电压电平增大造成击穿电压特性可能发生劣化。当使交叠区O1和O2内的第一导电类型的第一杂质区59A和59B的杂质掺杂浓度以斜率变化时，可以更有效地防止击穿电压特性发生劣化。
由于可以使与漂移区相邻的沟道区C的衬底51的表面上的杂质掺杂浓度低于通过掩模和离子注入工艺确保阈值电压特性的传统方法造成的杂质掺杂浓度，因此可以实现载流子的表面迁移率的提高，因此，半导体器件的工作电流可以有利地增大。
本发明的另一个实施方式提供了包括集成在一个衬底中的晶体管的功率控制半导体器件，这些晶体管的栅绝缘层具有相同厚度，但是这些晶体管的有源区各自具有不同的杂质掺杂浓度，该半导体器件能够防止***效应对操作特性造成的不利影响，同时仍然确保晶体管的期望阈值电压特性，其中，所述***效应是由于与器件隔离层相邻的沟道区的杂质掺杂浓度沿着沟道宽度方向局部降低而出现的。例如，当在用诸如硼的杂质掺杂位于栅电极下方的P型深阱期间时，会在沟道的宽度上出现杂质掺杂浓度的局部变化，相邻的器件隔离层可以变成沿着沟道宽度方向充满杂质，因此，沟道区的与器件隔离层相邻的局部部分的掺杂浓度会降低。
图4A和图4B示出根据本发明实施方式的功率控制半导体器件。图4A是功率控制半导体器件的平面图。图4B是沿着线I-I’截取的图4A中的半导体器件的剖视图。图4C是沿着线II-II’截取的图4A中的半导体器件的剖视图。图4D是沿着线III-III’截取的图4A中的半导体器件的剖视图。
参照图4A至图4D，根据本发明实施方式的功率控制半导体器件可以包括形成在衬底71上的第一导电类型的第一深阱72和第二导电类型的第二深阱73、有源区74、栅电极81、栅绝缘层80、第二导电类型的源区77、第一导电类型的拾取区78、第一导电类型的第一杂质区79、第二导电类型的漏区75和第二导电类型的第二杂质区76。
有源区74由形成在衬底71上的器件隔离层82限定，并且可以具有这样的结构，该结构包括形成结的第一导电类型的第一深阱72和第二导电类型的第二深阱73。栅电极81在第一导电类型的第一深阱72和第二导电类型的第二深阱73这两者的各一部分上横过或延伸。栅绝缘层80设置在栅电极81与衬底71之间。第二导电类型的源区77形成在第一导电类型的第一深阱72上，排列在栅电极81一侧的一端。第一导电类型的拾取区78形成在第一导电类型的第一深阱72上，且与第二导电类型的源区77隔开预定距离。第一导电类型的第一杂质区79形成在第一导电类型的第一深阱72上，且包围第一导电类型的拾取区78。第二导电类型的漏区75形成在第二导电类型的第二深阱73上，且与栅电极81另一侧的一端隔开。第二导电类型的第二杂质区76形成在第二导电类型的第二深阱73上，且包围第二导电类型的漏区75。
第一导电类型的第一杂质区79可以用于改进第一导电类型的第一深阱72与第一导电类型的拾取区78之间的接触特性。第一导电类型的第一杂质区79的杂质掺杂浓度可以高于第一导电类型的第一深阱72的杂质掺杂浓度，并且可以低于第一导电类型的拾取区78的杂质掺杂浓度。第二导电类型的第二杂质区76可以用作扩展的第二导电类型的漏区75，以改进操作之间第二导电类型的漏区75的稳定性。第二导电类型的第二杂质区76的杂质掺杂浓度可以高于第二导电类型的第二深阱73的杂质掺杂浓度，并且可以低于第二导电类型的漏区75的杂质掺杂浓度。可以通过浅槽隔离(STI)工艺形成器件隔离层82。栅电极81与第二导电类型的漏区75之间的器件隔离层82可以与栅电极81的下部之间部分交叠。
在根据本发明实施方式制造的具有上述结构的半导体器件中，可以通过延伸(或扩展)第一导电类型的第一杂质区79使得第一导电类型的第一杂质区79与栅电极81交叠来形成交叠区O。交叠区O可以包括第一交叠区O1和第二交叠区O2。第一交叠区O1是有源区74内栅电极81与第一导电类型的第一杂质区79相交叠的区域，用于确保阈值电压特性以及击穿电压特性的适用性。第二交叠区O2是无源区内(即，有源区74外部)栅电极81与第一导电类型的第一杂质区79相交叠的区域，用于防止由于沟道区C在靠近器件隔离层82的部分中的杂质掺杂浓度的局部降低(沿着沟道宽度方向，即图4A所示的III-III’方向)而导致操作特性劣化。
为了确保合适的阈值电压特性和击穿电压特性，根据本发明实施方式的上述结构的半导体器件通过包括第一交叠区O1能够增大沟道区C的局部杂质掺杂浓度，可以控制第一交叠区O1的线宽(或面积)。
也就是说，随着有源区74的杂质掺杂浓度(即，第一导电类型的第一深阱72和第二导电类型的第二深阱73的杂质掺杂浓度)降低或者栅绝缘层80的厚度减小，半导体器件的阈值电压电平也减小。然而，由于第一导电类型的第一杂质区79的杂质掺杂浓度高于第一导电类型的第一深阱72和第二导电类型的第二深阱73的杂质掺杂浓度，因此通过增加第一交叠区O1的线宽(或面积)可以增大阈值电压电平。因此，通过设置第一交叠区O1，可以确保晶体管的期望阈值电压特性以及击穿电压特性。
第一交叠区O1可以被形成为位于在沟道区C内，也就是说，位于从第二导电类型的源区77直至第一导电类型的第一深阱72与第二导电类型的第二深阱73的界面的范围内。根据一个实施方式，可以使第一交叠区O1的线宽(或面积)沿着从第二导电类型的源区77朝向第二导电类型的漏区75的方向逐渐增大。
另外，第一交叠区O1内的第一导电类型的第一掺杂区79的杂质掺杂浓度可以具有预定的固定值或者可以以斜率变化。当第一交叠区O1内的第一导电类型的第一掺杂区79的杂质掺杂浓度具有斜率时，可以使交叠区O内的第一导电类型的第一杂质区79的杂质掺杂浓度沿着从第二导电类型的源区77朝向第二导电类型的漏区75的方向降低。
如上所述，根据本发明实施方式的功率控制半导体器件包括第一交叠区O1，因此可以通过简单、低成本或/或更快速的制造工艺来制造。还可以防止由于阈值电压增大而造成击穿电压特性发生劣化，并且还可以因表面载流子迁移率提高而增大工作电流。
为了防止由于与器件隔离层82相邻的沟道区C中的杂质掺杂浓度局部上沿着沟道宽度方向的降低而导致操作特性劣化，根据本发明实施方式的功率控制半导体器件包括第一交叠区O2，该第二交叠区O2具有这样的结构，其中，栅电极81与第一导电类型的第一杂质区79在无源区(即，有源区74外部的区域)的衬底71上交叠。无源区可以对应于其中器件隔离层82形成在衬底71上的一个或多个区域，并且可以包括第一导电类型的第一深阱72和第二导电类型的第二深阱73中被器件隔离层82覆盖或者与器件隔离层82交叠的区域。
如图4D所示，当用杂质掺杂第一导电类型的第一深阱72时，由于器件隔离层82的干扰，导致在器件隔离层82附近的那些局部部分(图4D中表示为“B”)中沟道区C的最终杂质掺杂浓度可以低于沟道的其它部分的最终杂质掺杂浓度。
根据本发明的一个实施方式，在栅电极81下方且在靠近杂质掺杂浓度局部降低的部分的沟道区C的外部的位置处，在衬底71上且在无源区(即，除有源区74以外的一个或多个区域)中可以形成第二交叠区O2，从而补偿沟道区C的与器件隔离层82相邻的部分中的杂质掺杂浓度的降低。通过根据本发明实施方式设置第二交叠区O2，可以降低***效应对半导体器件操作特性的不利影响。为了有效补偿沟道区C中杂质掺杂浓度的局部降低，在沟道长度方向(即，图4A中的I-I’方向)上，可以使第二交叠区O2的线宽大于第一交叠区O1的线宽。另外，根据一个实施方式，第二交叠区O2可以被形成为与无源区的栅电极81与第一导电类型的第一深阱72之间的交叠区域具有相同的线宽(或面积)。
图5A和图5B示出根据本发明的另一个实施方式制造的半导体器件。图5A是半导体器件的平面图，图5B是沿着剖切线X-X’截取的图5A的半导体器件的剖视图。
参照图5A和图5B，半导体器件包括EDMOS晶体管，该EDMOS晶体管设置有形成在衬底91上的第一导电类型的第一深阱92和第二导电类型的第二深阱93、有源区94、栅电极101、栅绝缘层100、第二导电类型的源区97、第一导电类型的拾取区98、第一导电类型的第一杂质区99、第二导电类型的漏区95和第二导电类型的第二杂质区96。
有源区94由形成在衬底91上的器件隔离层92限定，并且具有其中第一导电类型的第一深阱92与第二导电类型的第二深阱93形成结的结构。栅电极101在衬底91上方横过第一导电类型的第一深阱92与第二导电类型的第二深阱93。栅绝缘层100设置在栅电极101与衬底91之间。第二导电类型的源区97形成在第一导电类型的第一深阱92上，排列在栅电极101的一侧的一端。第一导电类型的拾取区98形成在第一导电类型的第一深阱92上，且与第二导电类型的源区97隔开预定距离。第一导电类型的第一杂质区99形成在第一导电类型的第一深阱92上，且包围第一导电类型的拾取区98。对应于第一导电类型的第一杂质区99与栅电极101的一部分相交叠的部分而设置了交叠区O。第二导电类型的漏区95形成在第二导电类型的第二深阱93上，且与栅电极101的另一侧的一端隔开预定距离。第二导电类型的第二杂质区96形成在第二导电类型的第二深阱93上，且包围第二导电类型的漏区95。
第一导电类型的第一杂质区99改进第一导电类型的第一深阱92与第一导电类型的拾取区98之间的接触特性，同时控制阈值电压。第一导电类型的第一杂质区99的杂质掺杂浓度可以高于第一导电类型的第一深阱92的杂质掺杂浓度，并且可以低于第一导电类型的拾取区98的杂质掺杂浓度。第二导电类型的第二杂质区96用作扩展的漏区95，从而改进操作期间第二导电类型的漏区95的稳定性。第二导电类型的第二杂质区96的杂质掺杂浓度可以高于第二导电类型的第二深阱93的杂质掺杂浓度，并且可以低于第二导电类型的漏区95的杂质掺杂浓度。可以通过浅槽隔离(STI)形成器件隔离层102，并且栅电极101与第二导电类型的漏区95之间的器件隔离层102可以具有在栅电极101下方的部分交叠结构。
晶体管的阈值电压电平可以与有源区的杂质掺杂浓度和栅绝缘层的厚度成比例。换言之，当有源区的杂质掺杂浓度和栅绝缘层的厚度之中的任一个降低时，阈值电压电平也会降低。由于有源区的杂质掺杂浓度影响半导体器件的击穿电压特性，因此为了确保阈值电压特性可能难以控制有源区的杂质掺杂浓度。另外，当为了确保阈值电压特性而针对每个晶体管使用控制栅绝缘层厚度的方法时，需要多次使用淀积工艺(或生长工艺)、掩模工艺和刻蚀工艺。这样增加了工序步骤的数量，并且会劣化栅绝缘层的层质量。
上述的图5A和图5B的半导体器件通过沿着沟道长度方向(即，X-X’方向)延伸(或扩展)第一导电类型的第一杂质区99，而在第一导电类型的第一杂质区99与栅电极101之间具有交叠区O。通过形成交叠区O，局部增加了沟道区C的杂质掺杂浓度。因此，可以确保半导体器件的期望阈值电压特性，而不用调节有源区94的杂质掺杂浓度和栅绝缘层100的厚度。
例如，因为第一导电类型的第一杂质区99的杂质掺杂浓度高于有源区94(具体来讲，与第一导电类型的第一杂质区99具有相同导电类型的第一导电类型的第一深阱92)的杂质掺杂浓度，所以通过交叠区O1可以增加半导体器件的阈值电压电平，并且随着交叠区O的线宽(或面积)增大，阈值电压的电平也增大。
交叠区O可以被形成为位于沟道区C内，也就是说，位于从第二导电类型的源区57直至第一导电类型的第一深阱92与第二导电类型的第二深阱93之间的界面的范围内。当交叠区O的线宽(或面积)增大时，基于期望阈值电压特性，交叠区O的线宽(或面积)可以沿着从第二导电类型的源区97朝向第二导电类型的漏区95的方向逐渐增大。
另外，交叠区O内的第一导电类型的第一杂质区99的杂质掺杂浓度可以具有一致的值或者具有斜率。当交叠区O内的第一导电类型的第一杂质区99的杂质掺杂浓度具有斜率时，基于期望阈值电压特性，交叠区O内的第一导电类型的第一杂质区99的杂质掺杂浓度可以沿着从第二导电类型的源区97朝向第二导电类型的漏区95的方向逐渐降低。
通过利用交叠区O，与利用通过掩模工艺和离子注入工艺形成阈值电压控制层来确保阈值电压特性的传统方法相比，制造工艺可以简化并且制造成本降低了。另外，由于根据期望阈值电压特性，交叠区O的线宽(或面积)可以沿着从第二导电类型的源区97朝向第二导电类型的漏区95的方向逐渐增大，因此通过交叠区O可以增大阈值电压电平，从而防止击穿电压特性发生劣化。此外，当交叠区O内的第一导电类型的第一杂质区99的杂质掺杂浓度被形成为具有斜率时，可以防止击穿电压特性发生劣化。
例如，由于可以保持与漂移区相邻的沟道区C的杂质掺杂浓度(也就是说，与栅电极101下方的第一导电类型的第一深阱92与第二导电类型的第二深阱93之间的界面相邻的有源区94的杂质掺杂浓度)较低，因此尽管通过交叠区O增加了阈值电压电平，也可以防止击穿电压特性发生劣化。漂移区总体上是指范围从栅电极101下方的第一导电类型的第一深阱92与第二导电类型的第二深阱93之间的界面(即，沟道区C终止的点)直至第二导电类型的漏区95的区域。
此外，由于可以使与漂移区相邻的沟道区C的衬底91表面上的杂质掺杂浓度相对较低，因此与通过利用掩模工艺和离子注入工艺形成阈值电压控制层来确保阈值电压特性的传统方法相比，载流子的表面迁移率可以提高，因此工作电流可以增大。
下文中，将描述根据本发明的制造半导体器件的方法的示例。
图6A至图6C是示出根据本发明实施方式的制造半导体器件的方法的剖视图。
参照图6A，通过离子注入工艺将第一导电类型的杂质和第二导电类型的杂质注入衬底111的第一区和第二区。此后，通过执行用于激活所注入的杂质的热处理来形成第一导电类型的第一深阱112A和112B以及第二导电类型的第二深阱113A和113B。
此后，限定有源区114A和114B，使得有源区114A和114B具有这样的结构，即，在该结构中，在衬底111上第一导电类型的第一深阱112A和112B与第二导电类型的第二深阱113A和113B形成结，并且形成器件隔离层115，使该器件隔离层115与将要形成栅的区域部分交叠。可以通过例如浅槽隔离(STI)工艺来形成器件隔离层115。
此后，将第一导电类型的杂质和第二导电类型的杂质注入到衬底111的预定区域中，通过执行用于激活所注入杂质的热处理，在第一导电类型的第一深阱112A和112B中形成第一导电类型的第一杂质区117和118并且在第二导电类型的第二深阱113A和113B中形成第二导电类型的第二杂质区116A和116B。第一导电类型的第一杂质区117和118的杂质掺杂浓度可以高于第一导电类型的第一深阱112A和112B的杂质掺杂浓度。另外，在比用于形成第一导电类型的第一深阱112A和112B以及第二导电类型的第二深阱113A和113B的热处理的温度低的温度下，执行用于形成第一导电类型的第一杂质区117和118以及第二导电类型的第二杂质区116A和116B的热处理。
通过将第一导电类型的杂质以离子注入方式注入到第一导电类型的第一深阱112A和112B中来形成第一导电类型的第一杂质区117和118，并且将第一导电类型的第一杂质区117和118延伸(或扩展)到将要形成沟道区C的区域，由此形成其中第一导电类型的第一杂质区117和118与将要形成沟道区C的区域相交叠的交叠区O1和O2。可以通过离子注入工艺和热处理来确保每个区域的期望阈值电压特性，其中，通过控制针对对应区域形成的交叠区O1和O2的面积，一次性地执行了所述离子注入工艺和热处理。
例如，在第一区和第二区的有源区114A和114B具有相同杂质掺杂浓度，将要形成在第一区和第二区中的半导体器件具有相同的阈值电压电平，并且形成在第一区中的栅绝缘层比将要形成在第二区中的栅绝缘层厚的情况下，通过将第二区中形成的交叠区O2的线宽(或面积)形成得比第一区中形成的交叠区O1的线宽(或面积)宽，可以获得将要形成在第一区和第二区中的半导体器件的期望阈值电压特性。
参照图6B，在衬底111上形成栅绝缘层119A和119B。在衬底111的第一区上形成的栅绝缘层119A的厚度T1大于在衬底111的第二区上形成的栅绝缘层119B的厚度T2(T1＞T2)。
此后，在衬底111上淀积栅导电层。通过顺序刻蚀栅导电层和栅绝缘层119A和119B，在每个区域中形成栅，使栅同时横过第一导电类型的第一深阱112A和112B以及第二导电类型的第二深阱113A和113B，其中，该栅具有这样的结构，即，在该结构中，栅绝缘层119A和119B与栅电极120顺序层叠。
参照图6C，通过将第二导电类型的杂质以离子注入方式注入衬底111中，也就是说，注入第一导电类型的第一深阱112A和112B中，形成源区122A和122B，使它们排列在栅电极120的一侧的一端。另外，通过将第二导电类型的杂质以离子注入方式注入衬底111中，也就是说，注入第二导电类型的第二杂质区116A和116B中，形成漏区123A和123B，使它们与栅电极120的另一侧的一端隔开预定距离。
此后，通过将第一导电类型的杂质以离子注入方式注入第一导电类型的第一杂质区117和118中，形成第一导电类型的拾取区121A和121B，使它们与源区122A和122B隔开预定距离。
此后，执行热处理，以激活注入到第一导电类型的拾取区121A和121B、源区122A和122B以及漏区123A和123B中的杂质。
根据图6A至图6C的方法，通过在功率控制半导体器件中形成交叠区O1和O2，可以确保每个晶体管的期望阈值电压特性同时保持击穿电压特性，该半导体器件具有这样的结构，其中将多个晶体管集成在一个衬底上，这些晶体管具有不同的处理因素，例如有源区114A和114B的杂质掺杂浓度、栅绝缘层119A和119B的厚度等。另外，可以通过针对每个晶体管执行一次离子注入工艺来获得每个晶体管的期望阈值电压特性，而不用形成阈值电压控制层。此外，可以简化制造半导体器件的工序步骤，同时获得参照图5A和图5B所提及的操作特性。
图7A至图7D是示出根据本发明另一个实施方式的制造半导体器件的方法的剖视图。
参照图7A，通过离子注入工艺将第一导电类型的杂质和第二导电类型的杂质注入衬底131的第一区和第二区中。此后，通过执行用于激活所注入的杂质的热处理来形成第一导电类型的第一深阱132A和132B以及第二导电类型的第二深阱133A和133B。
此后，限定有源区134A和134B，使该有源区具有这样的结构，其中在衬底131上第一导电类型的第一深阱132A和132B与第二导电类型的第二深阱133A和133B形成结，并且形成器件隔离层135，使该器件隔离层135与将要形成栅的区域部分交叠。可以通过例如浅槽隔离(STI)工艺形成器件隔离层135。
此后，将第一导电类型的杂质和第二导电类型的杂质以离子注入方式注入到衬底131的预定区域中，在第一导电类型的第一深阱132A和132B中形成第一导电类型的第一杂质区137和138，并且在第二导电类型的第二深阱133A和133B中形成第二导电类型的第二杂质区136A和136B。第一导电类型的第一杂质区137和138的杂质掺杂浓度可以高于第一导电类型的第一深阱132A和132B的杂质掺杂浓度。
通过将第一导电类型的杂质以离子注入方式注入第一导电类型的第一深阱132A和132B中，来形成第一导电类型的第一杂质区137和138。通过将第一导电类型的第一杂质区137和138形成为与将要形成沟道区C的区域隔开预定距离S1和S2，可以确保将要形成在第一区和第二区中的器件的期望阈值电压特性。
举例来说，在第一区和第二区的有源区134A和134B具有相同杂质掺杂浓度，将要形成在第一区和第二区中的半导体器件具有相同的阈值电压电平，并且形成在第一区中的栅绝缘层比将要形成在第二区中的栅绝缘层厚的情况下，通过将第一区中形成的第一导电类型的第一杂质区137与将要形成沟道区C的区域之间的距离S1形成得比第二区中形成的第一导电类型的第一杂质区138与将要形成沟道区C的区域之间的距离S2长，可以获得在随后的工艺中将要形成在第一区和第二区中的半导体器件的期望阈值电压特性。
参照图7B，执行热处理，以激活注入到第一导电类型的第一杂质区137和138以及第二导电类型的第二杂质区136A和136B中的杂质。该热处理可以在比用于形成第一导电类型的第一深阱132A和132B以及第二导电类型的第二深阱133A和133B的热处理的温度低的温度来执行。
随着在热处理期间注入到第一导电类型的第一杂质区137和138中的杂质发生扩散，形成了交叠区O1和O2，在交叠区O1和O2中，第一导电类型的第一杂质区137A和138A与沟道区C交叠。由于第一导电类型的第一杂质区137和138由具有相同导电类型的杂质形成，因此热处理期间的扩散距离可以是相同或相似的。因此，可以基于第一导电类型的第一杂质区137和138与将要形成的沟道区C的区域之间隔开的距离，控制交叠区O1和O2的线宽(或面积)。因此，可以获得将要在每个区域中形成的半导体器件的期望阈值电压特性。
例如，在第一区和第二区的有源区134A和134B具有相同的杂质掺杂浓度，将要形成在第一区和第二区中的半导体器件具有相同的阈值电压电平，并且形成在第一区中的栅绝缘层比将要形成在第二区中的栅绝缘层厚的情况下，通过将第一区中形成的第一导电类型的第一杂质区137与将要形成沟道区C的区域之间的距离S1形成得比第二区中形成的第一导电类型的第一杂质区138与将要形成沟道区C的区域之间的距离S2长，同时将第一区中形成的交叠区O1的线宽(或面积)形成得比第二区中形成的交叠区O2的线宽(或面积)宽，可以获得将要形成在第一区和第二区中的半导体器件的期望阈值电压特性，这是因为每个区域的第一导电类型的第一杂质区137和138在相同的热处理条件下具有相同或相似的扩散距离。
另外，例如，由于随着通过热处理期间发生的扩散形成了交叠区O1和O2，在交叠区O1和O2内的第一导电类型的第一杂质区137和138的杂质掺杂浓度具有斜率，因此可以更有效地防止击穿电压特性发生劣化。
同时，为了方便描述，图7B中的图示出了在上述热处理期间仅朝向沟道区C扩散的第一导电类型的第一杂质区137和138。简而言之，尽管在图中未示出，但是第一导电类型的第一杂质区137和138以及第二导电类型的第二杂质区136A和136B可以在热处理期间沿着水平方向和垂直方向扩散。
参照图7C，在衬底131上形成栅绝缘层139A和139B。在衬底131的第一区上形成的栅绝缘层139A的厚度T1大于在衬底131的第二区上形成的栅绝缘层139B的厚度T2(T1＞T2)。
此后，在衬底131上淀积栅导电层。然后，通过顺序刻蚀栅导电层和栅绝缘层119A和119B，在每个区域中形成栅，使该栅同时横过第一导电类型的第一深阱132A和132B以及第二导电类型的第二深阱133A和133B，其中，该栅具有将栅绝缘层139A和139B与栅电极140顺序层叠的结构。
参照图7D，通过将第二导电类型的杂质以离子注入方式注入衬底131中，也就是说，注入第一导电类型的第一深阱132A和132B中，形成源区142A和142B，使它们排列在栅电极140的一侧的一端。另外，通过将第二导电类型的杂质以离子注入方式注入衬底131中，也就是说，注入第二导电类型的第二杂质区136A和136B中，形成漏区143A和143B，使它们与栅电极140的另一侧的一端隔开预定距离。
此后，通过将第一导电类型的杂质以离子注入方式注入第一导电类型的第一杂质区137A和138A中，形成第一导电类型的拾取区141A和141B，使它们与源区142A和142B隔开预定距离。
此后，执行热处理，以激活注入到第一导电类型的拾取区141A和141B、源区142A和142B以及漏区143A和143B中的杂质。
下文中，提供了根据本发明另一个实施方式的功率控制半导体器件。
以下示例中提供了一种高压半导体器件，该高压半导体器件可以防止由于与器件隔离区相邻的沟道区的杂质掺杂浓度沿着沟道宽度方向局部降低而导致操作特性发生劣化。根据一个方面，可以通过以下方式确保操作特性：扩展杂质区，该杂质区被形成为包围拾取区，其包围方式使得形成了其中杂质区与栅电极部分交叠的交叠区，同时交叠区与有源区隔开预定距离。
作为示例，将描述具有N沟道的扩展漏MOS(EDMOS)晶体管。在下面的描述中，第一导电类型是P型而第二导电类型是N型。再者，要理解，本文提供的教导可以应用于具有P沟道的EDMOS晶体管。在这种情况下，第一导电类型是N型而第二导电类型是P型。
图8A至图8D示出根据另一个实施方式的高压半导体器件。图8A是高压半导体器件的平面图，图8B是示出沿着线I-I’截取的图8A所示的高压半导体器件的剖视图。图8C是示出沿着线II-II’截取的图8A所示的高压半导体器件的剖视图，图8D是示出沿着线III-III’截取的图8A所示的高压半导体器件的剖视图。
参照图8A至图8D，高压半导体器件包括EDMOS晶体管。该EDMOS晶体管包括形成在衬底151上的第一导电类型的第一阱152和第二导电类型的第二阱153、有源区154、栅电极161、栅绝缘层160、第二导电类型的源区157、第一导电类型的拾取区158、第一导电类型的第一杂质区159、第二导电类型的漏区155和第二导电类型的第二杂质区156。
有源区154由衬底151上形成的器件隔离层162限定，并且具有其中第一导电类型的第一阱152与第二导电类型的第二阱153形成结的结构。栅电极161在衬底151上方横过第一导电类型的第一阱152的一部分和第二导电类型的第二阱153的一部分。栅绝缘层160设置在栅电极161与衬底151之间。第二导电类型的源区157形成在第一导电类型的第一阱152上，排列在栅电极161的一侧的一端。第一导电类型的拾取区158形成在第一导电类型的第一阱152上，且与第二导电类型的源区157隔开预定距离。第一导电类型的第一杂质区99形成在第一导电类型的第一阱152上，且包围第一导电类型的拾取区158。第二导电类型的漏区155形成在第二导电类型的第二阱153上，且与栅电极161的另一侧的一端隔开。第二导电类型的第二杂质区156形成在第二导电类型的第二阱153上，且包围第二导电类型的漏区155。
第一导电类型的第一杂质区159改进第一导电类型的第一阱152与第一导电类型的拾取区158之间的接触特性。另外，第一导电类型的第一杂质区159补偿沟道区C中杂质的杂质掺杂浓度的局部降低。第一导电类型的第一杂质区159的杂质掺杂浓度可以高于第一导电类型的第一深阱152的杂质掺杂浓度，并且可以低于第一导电类型的拾取区158的杂质掺杂浓度。第二导电类型的第二杂质区156可以用作扩展的第二导电类型的漏区155，从而改进操作之间第二导电类型的漏区155的稳定性。第二导电类型的第二杂质区156的杂质掺杂浓度可以高于第二导电类型的第二阱153的杂质掺杂浓度，并且可以低于第二导电类型的漏区155的杂质掺杂浓度。另外，可以通过浅槽隔离(STI)工艺形成器件隔离层162，并且栅电极161与第二导电类型的漏区155之间的器件隔离层162可以具有在栅电极151的下部中部分交叠的结构。
在一个示例性实施方式中，通过延伸(或扩展)第一导电类型的第一杂质区159形成交叠区O，在该交叠区O中，在除有源区154之外的无源区内第一导电类型的第一杂质区159与栅电极161交叠，并且交叠区O在沟道宽度方向上与有源区154隔开预定距离S，这样可以防止由于与器件隔离层162相邻的沟道区C的杂质掺杂浓度沿着沟道宽度方向(即III-III’方向)局部降低而导致操作特性发生劣化。沟道区C可以被定义为衬底151的在有源区154内栅电极161与第一导电类型的第一阱152交叠的表面区域，无源区可以被定义为除有源区154之外的其中形成了第一导电类型的第一阱152、第二导电类型的第二阱153和器件隔离区162的区域。
例如，如图8D所示，通过用诸如硼沿着沟道宽度方向对第一导电类型的第一阱152进行杂质掺杂，可以隔离器件隔离层162，因此，与器件隔离层162相邻的沟道区C的掺杂浓度可以局部降低(参见图8D中用“A”标记的部分)。
然而，在无源区(除了有源区154之外的区域)的衬底51上形成栅电极161，并且交叠第一导电类型的第一杂质区159，从而得到与有源区154隔开预定距离S的交叠区O。也就是说，交叠区O设置在沟道区C的外部。因此，可以补偿与器件隔离层162相邻的沟道区C中局部降低的杂质掺杂浓度。在这个实施方式中，能够防止由于与器件隔离层162相邻的沟道区C中杂质掺杂浓度的降低导致的阈值电压变化或***效应，由此防止由于阈值电压变化或***效应而导致半导体器件的操作特性发生劣化。
在图8A至图8D的示例中，形成交叠区O，使其与有源区154隔开预定距离S，从而防止预定的阈值电压发生变化。当交叠区O接触有源区154时，预定的阈值电压会发生变化。也就是说，交叠区O可延伸到沟道区C，其延伸方式使得预定的阈值电压发生变化。例如，当交叠区O接触有源区154或者交叠区O延伸到沟道区C时，由于第一导电类型的第一杂质区159的杂质掺杂浓度高于第一导电类型的第一阱152的杂质掺杂浓度，因此沟道区C的杂质掺杂浓度会增大。因此，由于存在交叠区O导致阈值电压会增大至超过预定的阈值电压。
交叠区O设置在无源区中的第一导电类型的第一阱152与栅电极161交叠的区域中，并且交叠区O被形成为和第一导电类型的第一阱152与第二导电类性的第二阱153之间的界面隔开。因此，可以防止击穿电压BV特性发生劣化。当交叠区O延伸到其中无源区中的第二导电类型的第二阱153与栅电极161交叠的区域，或者交叠区O被形成为接触在第一导电类型的第一阱152与第二导电类型的第二阱153之间的界面时，因为第一导电类型的第一杂质区159的杂质掺杂浓度高于第一导电类型的第一阱152的杂质掺杂浓度，所以在第一导电类型的第一杂质区159接触第二导电类型的第二阱153的区域中，半导体器件的击穿电压BV特性会受到影响。
另外，交叠区O内的第一导电类型的第一杂质区159的杂质掺杂浓度可以具有斜率。当交叠区O内的第一导电类型的第一杂质区159的杂质掺杂浓度具有斜率时，交叠区O内的第一导电类型的第一杂质区159的杂质掺杂浓度可以随着其远离第一导电类型的第一阱152与第二导电类型的第二阱153之间的界面而增大。因此，可以防止击穿电压特性发生劣化。当交叠区O内的第一导电类型的第一杂质区159的杂质掺杂浓度被形成为具有斜率时，在与漂移区相邻的沟道区C(即，与栅电极61下方的第一导电类型的第一阱152与第二导电类型的第二阱153之间的界面相邻的区域)中，可以保持杂质掺杂浓度较低。因此，可以防止击穿电压特性发生劣化。范围从沟道区C终止的点(即，栅电极61下方的第一导电类型的第一阱152与第二导电类型的第二阱153之间的界面)直至第二导电类型的漏区155的区域可以被称作漂移区。
应当理解，上述的实施方式和教导并不相互排斥，并且通过提供利用了上述实施方式或教导的一个或多个方面的实施方式可以实现合适的结果。应当理解，尽管当利用上述实施方式或教导的一个或多个方面时会涉及到对这些优点的取舍，但还是可以实现合适的结果。
例如，可以通过提供如下实施方式来实现合适的结果：提供或修改图2A的实施方式的第二区，使其对应于图8A的实施方式。作为另一个示例，可以通过提供如下实施方式来实现合适的结果：提供或修改图4A的实施方式的交叠区O2，使其对应于图8A的实施方式的交叠区O，使得针对图4A的交叠区O2设置预定距离S。作为又一个示例，参照图2A和图2B，可以通过提供如下实施方式来实现合适的结果：第一类型的第一杂质区39A延伸至靠近有源区34A或延伸直至有源区34A，但没有与有源区34A交叠。作为又一个示例，参照图3A和图3B，可以通过提供如下实施方式来实现合适的结果：第一类型的第一杂质区59A延伸至靠近有源区54A或延伸直至有源区54A，但没有与有源区54A交叠；也就是说，可以调节O1和O2，使得O1延伸成与有源区54A少许交叠或者没有与有源区54A交叠。只是提供以上示例作为非限制性的示例，其它实施方式也会是可行的。
根据上述的某个(些)示例，可以提供一种半导体器件，其通过包括第一交叠区O1和第二交叠区O2，能够实现合适的阈值电压和击穿电压特性，同时也能够降低由***效应引起的半导体器件操作特性的变化。根据本发明的一个或多个方面，通过提供杂质区与栅电极之间的交叠区域，可以确保半导体器件的期望阈值电压特性，同时还保持足够的击穿特性。根据本发明的一个或多个方面，还可以减少制造半导体器件所需的处理步骤的数量，使得能够更简单、成本更低和/或更快速地进行制造。另外，根据本发明的一个或多个方面，通过包括在半导体器件的无源区中的杂质区与栅电极之间的交叠区域，可以使与器件隔离层相邻的沟道区中杂质掺杂浓度的局部降低对最终半导体器件的操作特性的影响最小。
根据上述用于制造半导体器件的某个(些)方法，通过在半导体器件中形成交叠区O1和O2，可以更容易地确保每个晶体管的期望阈值电压特性同时保持击穿电压特性。根据本发明的一个或多个方面，通过针对每个晶体管执行的一次离子注入工艺可以获得每个晶体管的期望阈值电压特性，而不用形成阈值电压控制层。根据本发明的一个或多个方面，可以简化用于制造半导体器件的方法，由此降低制造单位成本并且缩短制造时间。另外，由于交叠区O1和O2内的第一导电类型的第一杂质区的杂质掺杂浓度被形成为具有斜率，因此可以更有效地确保击穿电压特性。
另外，根据上述的某个(些)示例，可以提供一种半导体器件，其具有交叠区O，在该交叠区O中，在除了有源区之外的无源区内，第一导电类型的第一杂质区与栅电极交叠，因此可以防止由于当与器件隔离层相邻的沟道区的杂质掺杂浓度沿着沟道宽度方向局部降低时出现的阈值电压变化和***效应而导致半导体器件操作特性发生劣化。根据本发明的一个或多个方面，交叠区O可以沿着沟道宽度方向与有源区隔开预定距离，以防止由于阈值电压变化和***效应而导致半导体器件操作特性发生劣化。根据本发明的一个或多个方面，可以提供交叠区O，使其不接触第一导电类型的第一阱和第二导电类型的第二阱之间的界面。因此，通过交叠区O可以防止击穿电压特性发生劣化。另外，交叠区O内的第一导电类型的第一杂质区的杂质掺杂浓度可以被设置成具有斜率，以进一步通过交叠区O防止击穿电压特性发生劣化。
虽然以具体细节参照多个实施方式具体示出和描述了本发明，但是本领域的普通技术人员应当清楚，在不脱离本发明的原理和精神的情况下，可以对这些实施方式进行各种变化，本发明的范围由下面的权利要求及其等同物限定。也就是说，以上描述了多个示例。但是，应当理解可以进行各种修改。例如，如果以不同的次序执行所述的技术和/或如果以不同方式组合所述***、结构、器件或电路中的组件和/或用其它组件或其等同物替代或辅助所述组件，可以实现合适的结果。因此，其它实施方式也在下面权利要求的范围内。

Claims (42)

1.一种半导体器件，该半导体器件包括：
有源区，其设置在衬底中或设置在衬底上，包括相互间形成结的第一导电类型的第一深阱和第二导电类型的第二深阱；
栅电极，其在所述结上且在所述第一导电类型的第一深阱的一部分和所述第二导电类型的第二深阱的一部分上延伸；
栅绝缘层，其置于所述栅电极与所述衬底之间；
第二导电类型的源区，其在所述栅电极的一侧设置在所述第一导电类型的第一深阱中；
第二导电类型的漏区，其在所述栅电极的另一侧设置在所述第二导电类型的第二深阱中；以及
第一导电类型的第一杂质区，其设置在所述第一导电类型的第一深阱中，
其中，所述第一导电类型的第一杂质区以形成第一交叠区的方式朝向所述结延伸，在所述第一交叠区中，所述第一导电类型的第一杂质区与所述栅电极的一部分和/或所述第二导电类型的源区的一部分交叠。
2.根据权利要求1所述的半导体器件，其中，所述半导体器件的阈值电压电平与所述有源区的杂质掺杂浓度或所述栅绝缘层的厚度成正比。
3.根据权利要求2所述的半导体器件，其中，所述阈值电压电平随着所述第一交叠区的面积增大而增大。
4.根据权利要求1所述的半导体器件，其中，所述第一导电类型的第一杂质区的杂质掺杂浓度高于所述第一导电类型的第一深阱的杂质掺杂浓度。
5.根据权利要求1所述的半导体器件，其中，所述第一交叠区以使所述第一导电类型的第一杂质区与所述栅电极的在所述有源区中的一部分交叠的方式形成。
6.根据权利要求5所述的半导体器件，其中，所述第一交叠区位于从所述第二导电类型的源区直至所述第一导电类型的第一深阱与所述第二导电类型的第二深阱之间的结的位置范围内。
7.根据权利要求5所述的半导体器件，其中，从所述第二导电类型的源区朝向所述第二导电类型的漏区，所述第一交叠区的线宽和所述第一交叠区的面积中的至少一个逐渐增大。
8.根据权利要求5所述的半导体器件，该半导体器件还包括第二交叠区，在所述第二交叠区中，所述栅电极与所述第一导电类型的第一杂质区交叠，所述第二交叠区位于所述有源区外的无源区中。
9.根据权利要求8所述的半导体器件，其中，所述第二交叠区的在所述半导体器件的沟道长度方向上延伸的线宽大于所述第一交叠区的在所述半导体器件的沟道长度方向上延伸的线宽。
10.根据权利要求1所述的半导体器件，其中，所述第一交叠区内的所述第一导电类型的第一杂质区的杂质掺杂浓度具有斜率。
11.根据权利要求10所述的半导体器件，其中，从所述第二导电类型的源区朝向所述第二导电类型的漏区，所述第一交叠区内的所述第一导电类型的第一杂质区的杂质掺杂浓度逐渐降低。
12.根据权利要求1所述的半导体器件，其中，所述第二导电类型的源区以与所述栅电极的一个侧边缘相邻的方式形成在所述第一导电类型的第一深阱中，所述第二导电类型的漏区形成在所述第二导电类型的第二深阱中并且与所述栅电极隔开且位于所述栅电极的与所述第二导电类型的源区相对的另一侧。
13.根据权利要求1所述的半导体器件，该半导体器件还包括：
器件隔离层，其设置在所述衬底上，以限定所述有源区的边界；
第一导电类型的拾取区，其设置在所述第一导电类型的第一杂质区中；以及
第二导电类型的第二杂质区，其设置在所述第二导电类型的第二深阱中，且包围所述第二导电类型的漏区。
14.根据权利要求13所述的半导体器件，其中，所述器件隔离层是通过浅槽隔离工艺形成的。
15.根据权利要求14所述的半导体器件，其中，所述器件隔离层的至少一部分在所述栅电极与所述第二导电类型的漏区之间延伸，并且部分地被所述栅电极的一部分交叠。
16.根据权利要求1所述的半导体器件，其中，所述第一交叠区以使所述第一导电类型的第一杂质区与所述栅电极的在所述有源区外的一部分交叠的方式形成。
17.根据权利要求16所述的半导体器件，其中，所述第一交叠区在沟道宽度方向上与所述有源区隔开预定距离。
18.根据权利要求17所述的半导体器件，其中，所述第一交叠区位于所述有源区外的所述第一导电类型的第一深阱与所述栅电极彼此交叠的区域中。
19.根据权利要求16所述的半导体器件，其中，所述第一交叠区没有接触所述第一导电类型的第一深阱与所述第二导电类型的第二深阱之间的界面。
20.根据权利要求16所述的半导体器件，其中，所述交叠区内的所述第一导电类型的第一杂质区的杂质掺杂浓度具有斜率。
21.一种半导体器件，该半导体器件包括：
半导体层，其包括第一区和第二区，所述第一区具有第一导电类型，所述第二区具有第二导电类型以在所述第一区与所述第二区之间的界面处与所述第一区形成结；
导体，其横跨所述半导体层的所述第一区和所述第二区之间的所述结延伸；
第一导电类型的杂质区，其形成在所述半导体层的所述第一区中，所述杂质区的杂质掺杂浓度高于所述半导体层的所述第一区中与所述杂质区相邻且位于所述杂质区外的部分的杂质掺杂浓度；以及
第二导电类型的导电区，其形成在所述杂质区中或者形成在所述杂质区上方，
其中，所述杂质区沿着朝向所述结的方向延伸，以与所述导体的至少一部分交叠。
22.根据权利要求21所述的半导体器件，其中，所述半导体层的所述第一区与所述导体之间的交叠区域的大小与所述杂质区与所述导体之间的交叠区域的大小基本上相同。
23.根据权利要求21所述的半导体器件，其中，所述半导体层的所述第一区与所述导体之间的交叠区域小于所述杂质区与所述导体之间的交叠区域。
24.根据权利要求21所述的半导体器件，其中，所述半导体器件包括扩展漏金属氧化物半导体晶体管，所述导体是所述扩展漏金属氧化物半导体晶体管的栅电极，所述导电区是所述扩展漏金属氧化物半导体晶体管的源区，
其中，所述半导体层的所述第一区中与所述导体相邻且交叠的部分限定所述扩展漏金属氧化物半导体晶体管的沟道区，所述沟道区具有在朝向和背离所述结的第一方向上延伸的沟道长度和在与所述第一方向垂直的第二方向上延伸的沟道宽度，并且
其中，所述杂质区与所述导体之间的交叠区域横布在整个沟道长度上。
25.根据权利要求24所述的半导体器件，其中，所述杂质区与所述导体之间的交叠区域比所述沟道宽度宽。
26.根据权利要求24所述的半导体器件，其中，所述半导体层形成在所述衬底中，所述扩展漏金属氧化物半导体晶体管的沟道区沿着所述衬底的表面延伸。
27.一种用于制造半导体器件的方法，该方法包括以下步骤：
在衬底中或在衬底上形成有源区，该有源区包括相互间形成结的第一导电类型的第一深阱和第二导电类型的第二深阱；
在所述第一导电类型的第一深阱中形成第一导电类型的第一杂质区；
在所述衬底上形成栅绝缘层；
形成栅电极，该栅电极在所述结上以及在所述第一导电类型的第一深阱的一部分和所述第二导电类型的第二深阱的一部分上延伸；
在所述栅电极的一侧、在所述第一导电类型的第一深阱中形成第二导电类型的源区，并且在所述栅电极的另一侧、在所述第二导电类型的第二深阱中形成第二导电类型的漏区，
其中，所述第一导电类型的第一杂质区以形成交叠区的方式朝向所述结延伸，在所述交叠区中，所述第一导电类型的第一杂质区与所述栅电极的一部分和/或所述第二导电类型的源区的一部分交叠。
28.根据权利要求27所述的方法，其中，所述交叠区以使所述第一导电类型的第一杂质区与所述栅电极的在所述有源区中的一部分交叠的方式形成。
29.根据权利要求28所述的方法，其中，所述交叠区位于从所述第二导电类型的源区直至所述第一导电类型的第一深阱与所述第二导电类型的第二深阱之间的结的位置范围内。
30.根据权利要求28所述的方法，其中，从所述第二导电类型的源区朝向所述第二导电类型的漏区，所述交叠区的线宽和所述交叠区的面积中的至少一个逐渐增大。
31.根据权利要求28所述的方法，其中，所述交叠区包括：
第一交叠区，其以使所述第一导电类型的第一杂质区与所述栅电极的在所述有源区内的一部分交叠的方式形成；和
第二交叠区，在所述第二交叠区中，所述栅电极与所述第一导电类型的第一杂质区交叠，所述第二交叠区位于所述有源区外的无源区中。
32.根据权利要求27所述的方法，其中，所述第一导电类型的第一杂质区的杂质掺杂浓度高于所述第一导电类型的第一深阱的杂质掺杂浓度。
33.根据权利要求27所述的方法，该方法还包括以下步骤：
在所述第一导电类型的第一杂质区上形成第一导电类型的拾取区，使该第一导电类型的拾取区与所述第二导电类型的源区隔开预定距离。
34.根据权利要求33所述的方法，其中，所述第二导电类型的源区和所述第一导电类型的拾取区形成在所述第一导电类型的第一杂质区内。
35.根据权利要求27所述的方法，该方法还包括以下步骤：
通过浅槽隔离工艺形成器件隔离层；和
在所述第二导电类型的第二深阱上形成第二导电类型的第二杂质区，使该第二导电类型的第二杂质区包围所述第二导电类型的漏区。
36.根据权利要求35所述的方法，其中，所述器件隔离层的至少一部分在所述栅电极与所述第二导电类型的漏区之间延伸，并且部分地被所述栅电极的一部分交叠。
37.根据权利要求27所述的方法，其中，通过热处理形成所述交叠区。
38.一种用于制造半导体器件的方法，该方法包括以下步骤：
形成包括第一区和第二区的半导体层，所述第一区具有第一导电类型，所述第二区具有第二导电类型以在所述第一区与所述第二区之间的界面处与所述第一区形成结；
形成导体，该导体横跨所述半导体层的所述第一区和所述第二区之间的所述结延伸；
在所述半导体层的所述第一区中形成具有所述第一导电类型的杂质区，所述杂质区的杂质掺杂浓度高于所述半导体层的所述第一区中与所述杂质区相邻且位于所述杂质区外的部分的杂质掺杂浓度；以及
在所述杂质区中或者在所述杂质区上方形成具有所述第二导电类型的导电区，
其中，所述杂质区在朝向所述结的方向上延伸，以与所述导体的至少一部分交叠。
39.根据权利要求38所述的方法，其中，所述半导体层的所述第一区与所述导体之间的交叠区域的大小与所述杂质区与所述导体之间的交叠区域的大小基本上相同。
40.根据权利要求38所述的方法，其中，所述半导体层的所述第一区与所述导体之间的交叠区域小于所述杂质区与所述导体之间的交叠区域。
41.根据权利要求38所述的方法，其中，所述半导体器件包括扩展漏金属氧化物半导体晶体管，所述导体是所述扩展漏金属氧化物半导体晶体管的栅电极，所述导电区是所述扩展漏金属氧化物半导体晶体管的源区，
其中，所述半导体层的所述第一区中与所述导体相邻且交叠的部分限定所述扩展漏金属氧化物半导体晶体管的沟道区，所述沟道区具有在朝向和背离所述结的第一方向上延伸的沟道长度和在与所述第一方向垂直的第二方向上延伸的沟道宽度，并且
其中，所述杂质区与所述导体之间的交叠区域横布在整个沟道长度上。
42.根据权利要求41所述的方法，其中，所述杂质区与所述导体之间的交叠区域比所述沟道宽度宽。
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