KR100825466B1 - 고전압 ｎｍｏｓ 트랜지스터 및 그것의 제조 방법 - Google Patents

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Abstract

본 발명은 고전압 NMOS 트랜지스터 및 그것의 생성 방법에 관한 것이다. 깊은 p-도전성 우물(DP) 내의 n-도전성으로 도핑된 소스 영역(2), 채널 영역(13), 바람직하게는 게이트 필드 산화물(8)에 의해 절연되는 게이트 필드 플레이트(6) 아래에 카운터 도핑 영역(12)에 의해 형성된 드리프트 영역(14), 및 깊은 n-도전성 우물(DN) 내에 배치된 n-도전성으로 도핑된 드레인 영역(3)이 기판(1)의 상측에 순서대로 배치된다. 트랜지스터의 동작 동안 채널 영역(13)에서의 높은 전압 강하를 피하고, 소스와 드레인 사이의 높은 항복 전압 및 높은 문턱 전압을 달성하기 위하여, 깊은 p-도전성 우물(DP)과 깊은 n-도전성 우물(DN) 사이의 측방향 접합(11)은 드레인 영역(3)에 인접하는 드리프트 경로(14) 내에 존재한다.
문턱 전압, 항복 전압, 불순물 도핑, 소스, 드레인, 게이트, NMOS 트랜지스터

Description

고전압 ＮＭＯＳ 트랜지스터 및 그것의 제조 방법{High-voltage NMOS-transistor and associated production method}
본 발명은 n-도전형 우물(n-conducting well) 내에 배치된 p-도전형 우물(p-conducting well), 채널 영역, 게이트 필드 플레이트(gate field plate)를 구비하고 상기 채널 영역으로부터 절연된 게이트 전극, p-도전형 우물 내의 n-도전형 소스 영역 및 n-도전형 우물 내의 n-도전형 드레인 영역을 포함하는 측방향 고전압 NMOS 트랜지스터에 관한 것이다.
소스, 채널 및 드레인이 p-형 기판의 상측에 서로 나란히 배열된 측방향 고전압 NMOS 트랜지스터가 예를 들면 US 6 455 893 B1으로부터 공지되어 있다. 게이트 전극의 드레인측 가장자리는 필드 플레이트 상에 배열된다. 소스 및 드레인 영역은 n-도전형이고, 드레인 영역은 마찬가지로 n-도전형 드레인 확장 영역 내에 배열되어 있으며, 드레인 확장 영역은 필드 플레이트 아래의 채널 영역까지 연속적으로 펼쳐져 있는 드리프트 경로까지 연속되어 있다.
R. Zhu 등에 의한 공보: 오사카의 전력 반도체 장치들 및 IC들을 위한 국제 심포지엄 2001, pp. 403-406의 "서브-하프 마이크론 스마트 전력 기술에서 고측, 고전압 RESURF LDMOS의 구현(Implementation of High-Side, High-Voltage RESURF LDMOS in a sub-half Micron Smart Power Technology)"은 n+-형 소스 영역을 가진 p-형 본체 영역과 거기에 배열된 n+-형 드레인 영역을 가진 n-형 우물이 존재하는 고전압 NMOS 트랜지스터를 설명하고 있다. p-형 본체 영역은 n-형 우물 영역 내에 또는 이에 비해 새로운 형태로 추가적인 p-도전형 영역 내에 배열될 수 있다. p-도전성 채널 영역은 드레인 영역과 채널 영역 사이에 배열된 필드 산화물 상에 부분적으로 만들어진 게이트 전극에 의해 제어된다.
H. Lu 및 C.A.T. Salama에 의한 공보: 전력 반도체 장치들(ISPSD)에 대한 국제 심포지엄 2003, pp. 270-273의 "기지국 응용을 위한 2Ghz, 60V-클래스, SOI 전력 LDMOSFET(A 2Ghx, 60V-class, SOI Power LDMOSFET for Base Station Applications)"은 드레인 영역과 채널 영역 사이에 필드 산화막이 존재하지 않고, n+-도핑된 드레인 영역에 인접하여 n_-도핑된 LDD(가볍게 도핑된 드레인; lightly doped drain)가 존재하는 LDD 확장 고전압 구성요소를 설명한다. 이 구성요소는 무선주파수 응용을 위하여 제공된다.
DE 197 02 102 A1은 깊은 n-도전성으로 도핑된 우물과 거기에 p-도전성으로 도핑된 우물이 약하게 p-도전성으로 도핑된 기판 내에 형성된 고전압 NMOS 트랜지스터를 개시한다. n-도전성으로 도핑된 소스 영역, n-도전성으로 도핑된 드레인 영역 및 소스 영역에 인접한 채널 영역과 상기 채널 영역 위에 배치되며 상기 채널 영역으로부터 전기적으로 절연된 게이트 전극이 존재하며, 드리프트 경로는 채널 영역과 드레인 영역 사이에 존재한다. 드리프트 경로의 일부는, 기판의 p-도전성 상측을 열산화시키는 것에 의하여 생성된, p-도전성으로 도핑된 우물 위의 n-도전성 층에 의해 형성된다. 이것은 불균일하게 분산된 인 이온들과 용해되거나 격자로 분산된 철 이온들이 거기에 존재하며, 산화에 의해 균일하게 분산된다는 사실을 이용한다.
DE 199 29 235 A1은 절연 영역에 의해 인접하는 구성요소들로부터 격리된 수직형 DMOS 트랜지스터를 개시한다.
DE 43 09 764 A1은 내부 구역의 나머지에 대향하는 도전형의 좀 더 높게 도핑된 영역이 공간 충전대의 영역 내에 배열된 전력 MOSFET을 개시한다. 내부 구역의 도전형과 같으나 좀 더 높게 도핑된 구역들이 그들 사이에 놓여진다.
DE 100 61 528 C1 및 DE 101 20 030 A1은 p-도전성으로 깊게 도핑된 우물로부터 격리된 p-형 스트립들이 드리프트 구역 내에 존재하는 고전압 NMOS 트랜지스터들을 개시한다.
US 5 347 155는 프레임형 드레인 영역을 가진 전력 반도체 구성요소들을 개시한다.
US 6 100 572는 소스 영역이 돌출된 p-도전성으로 얇게 도핑된 우물을 구비한 전력 MOSPET을 개시한다.
고전압 PMOS 트랜지스터 대신 고전압 NMOS 트랜지스터를 사용하는 것이 종종 바람직하다. 그러나, 고전압 NMOS 트랜지스터는 마찬가지로 동작 특성 및 전기적 특성, 구체적으로 온 상태에서의 비-리액턴스형(non-reactive) 저항, 소위 래치업(latch-up)이라 불리는 저항성 및 소스-드레인 항복(breakdown)이 동시에 최적화될 수 없다는 문제를 나타낸다. 따라서 이러한 특성들 사이의 특정 타협점을 찾는 것이 필수적이다.
본 발명의 목적은 더 높은 소스-드레인 항복 전압을 갖는 동시에 향상된 래치업 특성을 갖고 바람직하게 제조될 수 있는 도입부에 설명된 형태의 고전압 NMOS 트랜지스터를 특정하기 위한 것이다. 본 발명의 목적은 또한 적절한 제조 방법을 특정하기 위한 것이다.
이러한 목적은 청구범위 1의 특징을 포함하는 고전압 NMOS 트랜지스터 및 청구범위 3의 특징을 포함하는 제조 방법에 의해 달성된다. 본 발명의 실시형태들은 다른 청구범위에서 특징지어진다.
본 발명에 따른 고전압 NMOS 트랜지스터의 기능 및 문제 해결의 좀 더 상세한 설명을 위하여, 상세한 설명이 도 1 및 2를 참조하여 기본적으로 바람직한 구조에 따른 고전압 NMOS 트랜지스터를 이하에서 먼저 설명한다.
도 1은 고전압 NMOS 트랜지스터의 단면의 발췌부분을 나타낸다. 이 구성요소의 경우, n-도전성으로 깊게 도핑된 우물(DN)이 반도체 본체 또는 기판(1)의 상측에 형성된다. p-도전성으로 깊게 도핑된 우물(DP)이 n-도전성으로 깊게 도핑된 우물(DN) 내에 배치되나, n-도전성으로 깊게 도핑된 우물(DN)보다 더 낮은 깊이까지만 이른다. 도 1에 표시된 거리(A)는 n-도전성으로 깊게 도핑된 우물(DN)의 대체적으로 평평한 하부 경계 영역과 p-도전성으로 깊게 도핑된 우물(DP)의 대체적으로 평평한 하부 경계 영역 사이 또는 n-도전성으로 깊게 도핑된 우물(DN)과 p-도전성으로 깊게 도핑된 우물(DP)의 접합 영역 사이의 높이이며, 이 거리는 구성요소들의 적절한 동작 특성을 보장하기 위하여 너무 크거나 작아서는 안 된다.
만약 거리 A가 너무 작게 선택된다면, 소위 래치업이 일어나고, 특별히 p-형 기본 도핑이 제공된 기판의 경우에 도핑된 영역들에 의해 형성된 수직형 pnp 트랜지스터에 상기 래치업이 진행된다. 이것은 고전압 NMOS 트랜지스터의 기능의 손상을 가져온다. 큰 거리 A는 온 상태에서 트랜지스터의 저항을 더 향상시킨다. 그러나, 동작 전압을 위하여 제공된 범위에서 트랜지스터의 기능을 보장하기 위하여 거리 A는 너무 커지면 안 된다. 한편, n-도전성으로 깊게 도핑된 우물(DN)과 p-도전성으로 깊게 도핑된 우물(DP)의 깊이는 제조 공정의 추가 경계 조건에 의해 조절된다. 특별히, 고전압 PMOS 트랜지스터들이 구성요소에 통합되고자 하고 방법 단계들의 수가 증가하거나 상당히 증가하지 않아야 한다면, 상기 우물들의 깊이 및 그것의 도핑 프로파일은 반드시 미리 정의되어야 한다.
특별히 p-도전성으로 깊게 도핑된 우물(DP)의 경우에, 우물들 사이의 pn 접합-접합 11로 지시됨-은 측방향에서 상대적으로 깊고 큰 수직 확장을 갖는다. 그것은 고전압 NMOS 트랜지스터의 기능에 바람직하지 않다.
먼저, 트랜지스터의 나머지 소자들이 이하에서 설명될 것이다. n-도전성으로 도핑된 소스 영역(2)이 p-도전성으로 깊게 도핑된 우물(DP)의 상측에 배열된다. p-도전성으로 얇게 도핑된 우물(SP)이 바람직하게는 p-도전성으로 깊게 도핑된 우물(DP)내에 배열되고, p-도전성으로 얇게 도핑된 우물(SP)은 층모양으로 형성되고 p-도전성으로 깊게 도핑된 우물(DP)에 비하여 좀 더 높게 도핑되어 있다. 소스 영역(2)은 상기 p-도전성으로 얇게 도핑된 우물(SP)에 조금 들어간다. p-도전성으로 얇게 도핑된 우물(SP)에는 p-형 우물들의 외부 연결(접지)을 위하여 제공된 p+-도전성으로 도핑된 본체 영역(4)이 제공될 수 있다. 도시된 실시예에서, 절연 목적으로, 관련 반도체 물질의 산화로 구성된 필드 산화물(9), 바람직하게는 이산화규소가 소스 영역(2)과 본체 영역(4) 사이에 존재한다.
소스 영역(2)과 인접하도록, 채널 영역(13)이 p-도전성으로 깊게 도핑된 우물(DP) 내에서 기판(1)의 상측에 놓여진다. 상부에 게이트 전극(5)이 배치되는 얇은 게이트 유전체(7)가 상측에 위치된다. 전기장의 좀 더 나은 설정을 위하여, 특별히 전하 캐리어를 위한 드리프트 경로(14)로서 제공된 영역의 상부에서 전기장 세기의 감소를 위하여, 게이트 필드 산화물(8)이 기판의 상측에 위치되고, 게이트 전극(5)에 전기적으로 연결된 게이트 필드 플레이트(6)가 상기 게이트 필드 산화물 위에 배열된다.
도 1은 드레인 영역(3) 둘레의 n-도전성으로 얇게 도핑된 우물(SN)을 도시하는데, 상기 우물은 드레인 영역(3)에 비하여 좀 더 낮게 도핑되고 n-도전성으로 깊게 도핑된 우물(DN)에 비하여 좀 더 높게 도핑된다. 그러한 n-도전성으로 얇게 도핑된 우물로, 드레인 영역(3)의 높은 n-형 도핑과 n-도전성으로 깊게 도핑된 우물의 낮은 n-형 도핑 사이의 갑작스러운 전이를 더 작게 하는 것이 가능해진다.
이 트랜지스터는 트랜지스터의 동작 동안 채널 끝에서 높고 가파른 측방향 접합(11)에서 높은 전기장 세기가 발생하는 문제를 나타낸다. 따라서, 이 위치에서 임계 항복 영역(10)이 존재하고, 임계 항복 영역에서 소스와 드레인 사이에 역방향 전압이 존재하면 큰 전압 강하가 일어나고, 전압 강하는 트랜지스터의 임계 전압을 감소시키거나 심지어 단락 회로와 같은 전류 발생과 트랜지스터의 파괴를 가져올 수 있다.
도 2는 그러한 고전압 NMOS 트랜지스터의 대안 실시예의 도 1에 대응하는 단면을 나타낸다. 도 1에 따른 실시예와 대조적으로, 거리 A는 p-도전성으로 깊게 도핑된 우물(DP) 아래에 더 깊이 놓여있는 n-도전성으로 깊게 도핑된 우물(DN)의 낮은 경계 영역으로 인하여 증가된다. 결과적으로, 트랜지스터의 이 부분이 최적화되었음에도 불구하고, 채널 영역 끝의 항복 영역(10)은 이 경우에도 역시 존재한다.
본 발명에 따른 고전압 NMOS 트랜지스터의 경우에, n-도전성으로 깊게 도핑된 우물(DN)과 p-도전성으로 깊게 도핑된 우물(DP) 사이의 가파른 드레인측 경계가 드리프트 경로의 영역, 특별히 게이트 필드 산화물 아래의 영역으로 이동된다. 그에 의해 달성되는 것은 트랜지스터의 동작 동안 드레인 영역 근방에서 좀 더 높은 전압 강하가 일어난다는 것이다. 따라서 전압 강하는 전체 소스-드레인 경로 위에 좀 더 균일하게 분포되며, 이것은 항복 전압을 증가시킨다. p-도전성으로 깊게 도핑된 우물은 또한 두 개의 분리된 부분으로 존재할 수 있다. p-도전성으로 깊게 도핑된 우물의 소스측 부분은 도 1에 도시된 p-도전성으로 깊게 도핑된 우물(DP)에 거의 대응된다. 드레인측 부분은 드리프트 경로 영역에서 소스쪽 부분으로부터 분리되어, 특별히 게이트 필드 산화물 아래에 위치된다. 드리프트 경로는 가능하다면 p-도전성으로 깊게 도핑된 부분들 사이에 존재하는 전류 경로 외에 P-도전성으로 깊게 도핑된 우물 내에 카운터 도핑(counterdoping) 영역을 포함하며, 이것은 상기 우물의 드레인형 부분 아래에 연속적이다. 마지막으로 언급된 실시예에서, 드리프트 경로용 카운터 도핑 부분은 p-도전성으로 깊게 도핑된 우물의 드레인측 부분 내에 존재한다. 카운터 도핑 영역은 p-형 도전성을 감소시키고, n-형 도전용 불순물 주입에 의해 p-도전성으로 깊게 도핑된 우물(DP)의 적어도 상부 영역의 게이트 필드 산화물 아래에 상당히 높은 전하 캐리어를 획득하기 위하여 형성되며, 전체적으로 전자들을 위한 상당한 도전성이 거기에 생성되는 결과를 가져온다. 카운터 도핑 영역을 형성하기 위한 불순물 주입은 바람직하게는 게이트 필드 산화물 생성 후에 수행된다.
게이트 필드 산화물을 포함하는 실시예가 바람직하나, 이론적으로 게이트 필드 산화물 및 게이트 필드 플레이트는 공지된 LDD(가볍게 도핑된 드레인) 확장 구성요소에 의해 생략될 수 있으며, 이 경우 드리프트 경로는 게이트 전극에 연결된 도전체에 의해 덮이지 않는다.
고전압 NMOS 트랜지스터의 예들이 첨부된 도면을 참조하여 이하에서 좀 더 상세히 설명될 것이다.
도 1은 채널 내에 항복 영역을 구비한 고전압 NMOS 트랜지스터의 단면을 나타낸다.
도 2는 도 1에 따른 트랜지스터의 다른 실시예의 단면을 나타낸다.
도 3은 본 발명에 따른 고전압 NMOS 트랜지스터의 제1 실시예의 단면을 나타 낸다.
도 4는 본 발명에 따른 고전압 NMOS 트랜지스터의 다른 실시예의 도 3에 대응하는 단면을 나타낸다.
도 5는 게이트 필드 플레이트를 구비하지 않은 실시예에 대하여 도 3에 따른 단면을 나타낸다.
도 6은 게이트 필드 플레이트를 구비하지 않은 실시예에 대하여 도 4에 따른 단면을 나타낸다.
<도면의 주요부분에 대한 설명>
1: 기판 2: 소스 영역
3: 드레인 영역 4: 본체 영역;
5: 게이트 전극 6: 게이트 필드 플레이트
7: 게이트 유전체 8: 게이트 필드 산화물
9: 필드 산화물 10: 항복 영역
11: 접합 12: 카운터 도핑 영역
13: 채널 영역 14, 15: 드리프트 경로
A: 거리
DN: n-도전성으로 깊게 도핑된 우물
DP: p-도전성으로 깊게 도핑된 우물
DP': p-도전성으로 깊게 도핑된 우물의 드레인측 부분
SN: n-도전성으로 얇게 도핑된 우물
SN: p-도전성으로 얇게 도핑된 우물
도 3은 본 발명에 따른 고전압 NMOS 트랜지스터의 제1 실시예에 대하여 도 1의 단면에 대응하는 단면을 나타낸다. 기재된 도면 부호들은 도 1을 참조하여 이미 설명되었던 대응 요소들을 지시한다. 따라서 그들은 단지 완벽함을 위하여 다시 기재되었을 뿐이다. n-도전성으로 깊게 도핑된 우물(DN) 및 그 안에 p-도전성으로 깊게 도핑된 우물(DP)이 반도체 몸체 또는 기판(1)의 상측에 형성되고, 상기 우물들의 하부 경계면들은 서로 거리 A만큼 이격되어 있다. 이 실시예에서, 바람직하게는 p-도전성으로 깊게 도핑된 우물(DP) 내에 p-도전성으로 얇게 그리고 좀 더 높게 도핑된 우물(SP)이 위치되어 있으며, 그 우물(SP) 내 또는 위에는 n-도전성으로 도핑된 소스 영역(2)이 배치된다. p-도전성으로 높게 도핑된 본체 영역(4)이 p-도전성으로 얇게 도핑된 우물(SP)의 연결을 위하여 제공될 수 있다. 절연 영역, 여기서는 필드 산화물(9)이 바람직하게는 소스 영역(2)과 본체 영역(4) 사이에 위치되어 있다. 드레인 영역(3)은 n-도전성으로 도핑되고 바람직하게는 n-도전성으로 얇게 도핑된 우물(SN)의 상측에 배치된다. n-도전성으로 얇게 도핑된 우물의 도핑 농도는 드레인 영역(3)의 높은 도핑 농도와 n-도전성으로 깊게 도핑된 우물(DN)의 낮은 도핑 영역 사이에 놓여 있다. 채널 영역(13)은 드레인과 소스 사이에 위치되고, 게이트 유전체(7)에 의해 반도체 재료로부터 전기적으로 절연되고 적절하다면 게이트 필드 산화물(8) 상의 게이트 필드 플레이트(6)와 전기적으로 연결된 게이트 전극(5)이 그 위에 위치된다. n-도전성으로 얇게 도핑된 우물(SN)이 바람직하게는 게이 트 필드 산화물(8)을 통하여 주입되었다는 사실과 관련하여, 게이트 필드 산화물(8)은 최대 0.5㎛의 두께로 형성되고 n-도전성으로 깊게 도핑된 우물(DN) 및 p-도전성으로 깊게 도핑된 우물(DP)의 생성 후 및 n-도전성으로 얇게 도핑된 우물(SN) 생성 전에 예를 들면 반도체 재료의 열산화 방식에 의하여 생성된다. n-도전성으로 깊게 도핑된 우물(DN)은, 불순물 주입 방식에 의하여, 여기서 DN 마스크로 언급되는 제1 마스크를 사용하여 생성되고, p-도전성으로 깊게 도핑된 우물(DP)은 여기서 DP 마스크로 언급되는 제2 마스크를 사용하여 생성되며, n-도전성으로 얇게 도핑된 우물(SN)은 여기서 SN 마스크로 언급되는 제3 마스크를 사용하여 생성된다. 따라서 여기서 SP 마스크로 언급되는 제4 마스크는 p-도전성으로 얇게 도핑된 우물(SP)의 주입을 위하여 사용된다. 마스크들은 생성된 영역에 따라 각 경우마다 공지된 방식으로 패터닝된다.
도입부에 설명된 형식의 트랜지스터와 한 가지 다른 점은 p-도전성으로 깊게 도핑된 우물(DP)이 게이트 필드 산화물(8) 아래의 드리프트 경로(14)까지 확장되어 접합(11)의 수직 부분이 드레인 영역(3)에 인접하여 배치되게 된다는 것이다. 드레인을 향한 전자들의 도전 경로로 적절한 게이트 필드 산화물(8) 아래의 드리프트 경로(14) 내의 도너(donor) 영역은 n-형 도전성을 제공하는 불순물 원자들(도너들)이 도입되는 카운터 도핑 영역(12)에 의해 형성된다. 그들의 농도는 카운터 도핑 영역(12)이 p-도전성으로 깊게 도핑된 영역(DP)과 중첩되는 영역에서, 전체적으로 충분한 n-형 도전성이 형성되어 전자들이 소스로부터 드레인으로 흐를 수 있도록 선택된다. 도핑 영역의 최종 형태에서, p-도전성으로 깊게 도핑된 우물(DP)의 유용 한 억셉터(acceptor)들은 n-도전성으로 얇게 도핑된 우물(SN)의 유용한 도너들을 초과한다. 이것은 넷(net) 억셉터 농도가 항복 영역(10)에서 전기장 세기를 감소시키도록 하는 결과를 가져온다. 따라서 소스와 드레인 사이의 전위 강하는 드레인 쪽으로 이동한다.
도면들에서, n-도전성 영역과 p-도전성 영역 사이의 경계는 각 경우에 실선으로 도시되는 반면, 동일한 도전성을 가지나 다른 불순물 농도를 갖는 경계는 점선으로 도시된다. 따라서 도 3에 도시된 p-도전성으로 깊게 도핑된 우물(DP)밖의 카운터 도핑 영역(12)은 점선으로 도시된다.
이 실시예에서, 항복 영역(10)은 p-도전성으로 깊게 도핑된 우물(DP)과 채널 영역(13) 아래에 존재하는 n-도전성으로 깊게 도핑된 영역(DN) 사이의 경계이다. 채널 영역(13)의 끝에서 임계 영역 내의 높은 전기장 세기는 이러한 방식으로 예방되고 소스와 드레인 사이의 항복 전압은 상당히 증가한다. 전기장은 소스와 드레인 사이의 전체 영역에서 좀더 균일하게 분포되고, 특별히 게이트 필드 산화물(8) 아래에 존재하는 전하 캐리어의 드리프트 영역(14) 내에 상당히 낮은 전기장 세기가 존재한다. p-도전성으로 깊게 도핑된 우물과 n-도전성으로 깊게 도핑된 우물의 낮은 경계면들 사이의 거리 A는 최대화될 수 있다. 이러한 방식으로 서로 다른 동작 특성들은 트랜지스터에서 동시에 최적화된다.
도 4는 p-도전성으로 깊게 도핑된 우물(DP)이 채널 영역(13)의 끝에서 분리되어 있는 본 발명의 대안 실시예의 단면을 도시한다. p-도전성으로 깊게 도핑된 우물의 드레인측 부분(DP')은 게이트 필드 산화물(8) 아래에 위치되며, 이 실시예 서 p-도전성으로 도핑된 우물 경계들의 두 개의 수직 접합들(11)은 드레인 영역을 향한 측방향 상에 존재한다. 그러나, 상당한 전압 강하가 도 4의 왼쪽에 도시된 접합에서 이미 일어났기 때문에 드레인 영역 가까이에 있는 접합에서는 채널의 끝의 항복 영역(10)에서 초과 고전압이 더 이상 일어나지 않는다. 따라서, 이 실시예에서도 역시 항복 전압은 종래 고전압 NMOS 트랜지스터들에 비하여 상당히 크다. 이 실시예에서도 역시 카운터 도핑 영역(12)이 드리프트 경로(14)를 형성하기 위하여 존재한다. 카운터 도핑 영역(12)은 이 경우에 p-도전성으로 깊게 도핑된 우물의 드레인측 부분(DP')을 위하여 제공된다. 트랜지스터가 켜지면, 전자들은 카운터 도핑 영역(12)에 의해 형성된 상부 드리프트 경로(14)를 따라 흐르고, 또한 p-도전성으로 도핑된 우물의 드레인측 부분(DP') 아래의 n-도전성으로 깊게 도핑된 우물(DN)을 통과하는 추가 드리프트 경로(15)를 따라 흐른다. 따라서 전류는 두 개의 부분들 또는 전류 경로들로 나누어진다. 도 3에 도시된 실시예에서와 같이, 도 4에 도시된 실시예에서도 역시 항복 영역(10)에서의 전압 강하는 그러한 방식으로 드레인 영역(3) 근처에 배열된 접합(11)의 수직 부분에 의해 감소되고, 결과적으로 전기장 분포가 소스와 드레인 사이의 높은 항복 전압에 대하여 상당히 균일해진다.
도 5 및 6에 단면으로 도시된 실시예들은 게이트 필드 플레이트 및 게이트 필드 산화물의 부재를 제외하고는 도 3 및 4의 실시예들에 각각 대응한다. 이 경우, 반도체 표면은 드리프트 경로(14) 위에서 평평하다. 게이트 필드 산화물 및 게이트 필드 플레이트를 구비한 실시예들이 바람직하기는 하지만, 도 5 및 6에 도시된 실시예들도 본 발명의 범위 내에 해당한다.
본 발명에 따른 고전압 NMOS 트랜지스터의 특별히 바람직한 실시예들은 또한 사용되는 사진기술(phototechnology)의 정확성에 의존한다. 도 3 내지 6에 따른 실시예에서, 트랜지스터의 성능은 DP 및 SN을 위한 두 개의 마스크의 위치결정 정확성 및 오버레이(overlay)에 의존한다. 동일 면적에 좀 더 많은 불순물들이 주입될수록, 표준편차의 오류는 더 커진다.
본 명세서 내에 포함되어 있음

Claims (6)

  1. 반도체 본체 또는 기판(1)의 상측에 형성된 n-도전성으로 깊게 도핑된 우물(DN) 및 상기 n-도전성으로 깊게 도핑된 우물 내에 p-도전성으로 깊게 도핑된 우물(DP, DP');
    상기 p-도전성으로 깊게 도핑된 우물 내에 배치된 n-도전성으로 도핑된 소스 영역(2);
    상기 소스 영역(2)에 인접한 채널 영역(13) 및 상기 채널 영역(13) 위에 존재하며 상기 채널 영역으로부터 전기적으로 절연된 게이트 전극(5);
    상기 소스 영역(2)에 대향하는 상기 채널 영역(13)의 측 상에 배치된 n-도전성으로 도핑된 드레인 영역(3);
    상기 채널 영역(13)과 상기 드레인 영역(3) 사이에 존재하는 드리프트 경로(14, 15);
    상기 드리프트 경로(14, 15)를 따라 존재하는 상기 p-도전성으로 깊게 도핑된 우물(DP, DP')의 일부;
    상기 드리프트 경로(14, 15)의 영역 내에 배치되는 상기 n-도전성으로 깊게 도핑된 우물(DN) 및 상기 p-도전성으로 깊게 도핑된 우물(DP) 사이의 드레인측 경계; 및
    상기 반도체 본체 또는 기판의 상측에 존재하는 p-도전성으로 깊게 도핑된 우물(DP, DP') 영역과 겹쳐지고, 드리프트 경로(14)의 적어도 일부를 형성도록 도너들이 주입된 카운터 도핑 영역(12)을 포함하여,
    상기 카운터 도핑 영역(12)의 드레인측 인터페이스가 상기 드리프트 경로(14, 15)의 영역 내에 배치되고, 상기 드레인 영역(3)은 상기 카운터 도핑 영역(12)으로부터 이격되어 상기 n-도전성으로 깊게 도핑된 우물(DN) 내의 n-도전성으로 얇게 도핑된 우물(SN) 내에 배치되는 것을 특징으로 하는 고전압 NMOS 트랜지스터.
  2. 제 1 항에 있어서,
    0.5㎛의 최대 두께를 갖는 게이트 필드 산화물(8)이 상기 드리프트 경로(14, 15) 위에 존재하는 것을 특징으로 하는 고전압 NMOS 트랜지스터.
  3. 불순물 주입에 의해 반도체 본체 또는 기판(1)의 상측에, n-도전성으로 깊게 도핑된 우물(DN)을 생성하고, p-도전성으로 깊게 도핑된 우물(DP)을 생성하며, n-도전성으로 얇게 도핑된 우물(SN)을 생성하는 단계;
    상기 p-도전성으로 깊게 도핑된 우물(DP)을, 상기 기판의 상측으로부터 이격되어 존재하는 상기 p-도전성으로 깊게 도핑된 우물(DP)의 하부 경계가 상기 n-도전성으로 깊게 도핑된 우물(DN)의 하부 경계 위로 소정 거리(A)에 위치되도록, 상기 n-도전성으로 깊게 도핑된 우물(DN) 내에 배치하며, 상기 p-도전성으로 깊게 도핑된 우물(DP)의 일부가 드리프트 경로(14, 15)를 위하여 제공된 영역 및 채널 영역(12)을 포함하도록 하는 단계;
    n-도전성으로 도핑된 소스 영역(2)을 상기 p-도전성으로 깊게 도핑된 우물(DP) 내에 배치하는 단계;
    드레인 영역(3)을 상기 n-도전성으로 얇게 도핑된 우물(SN) 내에 배치하는 단계; 및
    게이트 전극(5)을 게이트 유전체(7) 상에 배치하는 단계를 포함하며,
    상기 반도체 본체 또는 기판의 상측에 상기 n-도전성으로 얇게 도핑된 우물(SN)의 주입으로 상기 채널 영역(13)과 상기 드레인 영역(3) 사이에 드리프트 경로(14, 15)를 형성시키기 위하여, p-도전성으로 깊게 도핑된 우물(DP, DP')의 상측 영역과 겹쳐지고 상기 n-도전성으로 얕게 도핑된 우물(SN)로부터 분리되어 배치되도록 카운터 도핑 영역(12)을 형성하는 것을 특징으로 하는 고전압 NMOS 트랜지스터 생성 방법.
  4. 제 3 항에 있어서,
    p-도전성으로 얇게 도핑된 우물(SP)이 불순물 주입에 의하여, 상기 소스 영역(2)을 마주보는 상기 채널 영역(13)의 측 상의 상기 p-도전성으로 깊게 도핑된 우물(DP) 내에 생성되며,
    상기 소스 영역(2)은 상기 p-도전성으로 얇게 도핑된 우물(SP)에 접하여 생성되는 것을 특징으로 하는 고전압 NMOS 트랜지스터 생성 방법.
  5. 제 3 항 또는 제 4 항에 있어서,
    게이트 필드 산화물(8)이 반도체 본체 또는 기판의 상측에 상기 채널 영역(13)과 드레인 영역(3) 사이에 생성되며,
    상기 카운터 도핑 영역(12)을 생성시키기 위한 불순물 주입은 상기 게이트 필드 산화물(8)의 생성 후에 수행되는 것을 특징으로 하는 고전압 NMOS 트랜지스터 생성 방법.
  6. 제 5 항에 있어서,
    게이트 필드 산화물(8)은 상기 n-도전성으로 깊게 도핑된 우물(DN) 및 상기 p-도전성으로 깊게 도핑된 우물(DP)의 생성 후에 생성되고,
    상기 n-도전성으로 얕게 도핑된 우물(SN)은 상기 게이트 필드 산화물(8)을 통하여 주입에 의해 생성되는 것을 특징으로 하는 고전압 NMOS 트랜지스터 생성 방법.
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