CN101589471B - 半导体器件及形成半导体器件的方法 - Google Patents
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- 239000004065 semiconductor Substances 0.000 title claims abstract description 79
- 238000000034 method Methods 0.000 title claims abstract description 20
- 210000000746 body region Anatomy 0.000 claims abstract description 41
- 239000002019 doping agent Substances 0.000 claims abstract description 26
- 239000000758 substrate Substances 0.000 claims abstract description 20
- 239000000463 material Substances 0.000 description 11
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 7
- 229920005591 polysilicon Polymers 0.000 description 7
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 6
- 229910052751 metal Inorganic materials 0.000 description 6
- 239000002184 metal Substances 0.000 description 6
- 238000009826 distribution Methods 0.000 description 4
- 230000005684 electric field Effects 0.000 description 4
- ZOXJGFHDIHLPTG-UHFFFAOYSA-N Boron Chemical compound [B] ZOXJGFHDIHLPTG-UHFFFAOYSA-N 0.000 description 3
- BOTDANWDWHJENH-UHFFFAOYSA-N Tetraethyl orthosilicate Chemical compound CCO[Si](OCC)(OCC)OCC BOTDANWDWHJENH-UHFFFAOYSA-N 0.000 description 3
- 229910052796 boron Inorganic materials 0.000 description 3
- 238000005530 etching Methods 0.000 description 3
- 238000004806 packaging method and process Methods 0.000 description 3
- OAICVXFJPJFONN-UHFFFAOYSA-N Phosphorus Chemical compound [P] OAICVXFJPJFONN-UHFFFAOYSA-N 0.000 description 2
- 229910052785 arsenic Inorganic materials 0.000 description 2
- RQNWIZPPADIBDY-UHFFFAOYSA-N arsenic atom Chemical compound [As] RQNWIZPPADIBDY-UHFFFAOYSA-N 0.000 description 2
- 230000015572 biosynthetic process Effects 0.000 description 2
- 230000000694 effects Effects 0.000 description 2
- 238000005516 engineering process Methods 0.000 description 2
- 238000004519 manufacturing process Methods 0.000 description 2
- 150000004767 nitrides Chemical class 0.000 description 2
- 229910052698 phosphorus Inorganic materials 0.000 description 2
- 239000011574 phosphorus Substances 0.000 description 2
- 239000000377 silicon dioxide Substances 0.000 description 2
- 229910052814 silicon oxide Inorganic materials 0.000 description 2
- 238000000137 annealing Methods 0.000 description 1
- 230000000903 blocking effect Effects 0.000 description 1
- 238000004891 communication Methods 0.000 description 1
- 230000001010 compromised effect Effects 0.000 description 1
- 238000000151 deposition Methods 0.000 description 1
- 238000010586 diagram Methods 0.000 description 1
- 230000005669 field effect Effects 0.000 description 1
- 238000002513 implantation Methods 0.000 description 1
- 239000007924 injection Substances 0.000 description 1
- 238000002347 injection Methods 0.000 description 1
- 239000000203 mixture Substances 0.000 description 1
- 230000003071 parasitic effect Effects 0.000 description 1
- 230000000717 retained effect Effects 0.000 description 1
- 238000003892 spreading Methods 0.000 description 1
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-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
- H01L29/7801—DMOS transistors, i.e. MISFETs with a channel accommodating body or base region adjoining a drain drift region
- H01L29/7802—Vertical DMOS transistors, i.e. VDMOS transistors
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
- H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
- H01L29/08—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
- H01L29/0843—Source or drain regions of field-effect devices
- H01L29/0847—Source or drain regions of field-effect devices of field-effect transistors with insulated gate
- H01L29/0852—Source or drain regions of field-effect devices of field-effect transistors with insulated gate of DMOS transistors
- H01L29/0873—Drain regions
- H01L29/0878—Impurity concentration or distribution
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/66007—Multistep manufacturing processes
- H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
- H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
- H01L29/66409—Unipolar field-effect transistors
- H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
- H01L29/66674—DMOS transistors, i.e. MISFETs with a channel accommodating body or base region adjoining a drain drift region
- H01L29/66712—Vertical DMOS transistors, i.e. VDMOS transistors
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/40—Electrodes ; Multistep manufacturing processes therefor
- H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
- H01L29/423—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions not carrying the current to be rectified, amplified or switched
- H01L29/42312—Gate electrodes for field effect devices
- H01L29/42316—Gate electrodes for field effect devices for field-effect transistors
- H01L29/4232—Gate electrodes for field effect devices for field-effect transistors with insulated gate
- H01L29/42364—Gate electrodes for field effect devices for field-effect transistors with insulated gate characterised by the insulating layer, e.g. thickness or uniformity
- H01L29/42368—Gate electrodes for field effect devices for field-effect transistors with insulated gate characterised by the insulating layer, e.g. thickness or uniformity the thickness being non-uniform
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- Engineering & Computer Science (AREA)
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- Manufacturing & Machinery (AREA)
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- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
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Abstract
一种形成半导体器件的方法，包括提供衬底(4)，在衬底(4)上方提供第一导电类型的半导体层(6)，在半导体层(6)中形成第一导电类型的第一区(8)，以及在半导体层(6)上方和第一区(8)的一部分上方形成栅(26)。该栅标示出第二导电类型的器件的表面(10)的第一部分(58)的外形，掺杂剂被提供到标示出外形的第一部分(58)，以在半导体层(6)中提供第二区(12)。将第一区(8)和第二区(12)驱入到半导体层，以便形成第一导电类型的预先控制区(8)和第一导电类型的渐变体区(12)，其中，第一导电类型的预先控制区(8)在栅(26)的一部分下方延伸，并且第一导电类型的渐变体区(12)在预先控制区(8)下方延伸。通过向标示出外形的第一部分(58)提供第二导电类型的掺杂剂，来形成体区(14)。
Description
技术领域
本公开涉及一种半导体器件以及形成半导体器件的方法。
背景技术
诸如金属氧化物半导体场效应晶体管(MOSFET)的半导体器件被作为功率器件普遍使用在诸如自动化电子、电源、通讯的应用中，这些应用要求器件在十分之几安培(A)到数百安培(A)的范围的电流下进行操作。
传统地，通过将适当的电压施加到MOSFET器件的栅电极，器件导通(即，器件处于导通状态)，并且将形成连接源区和漏区的沟道，以允许电流流动。当MOSFET器件导通时，电流和电压之间的关系近似为线性，这意味着该器件像电阻一样作用。该电阻被称为导通状态电阻Ddson。
典型地，优选具有低导通状态电阻Rdson的MOSFET器件，因为它们具有更高的载流量。公知的是，通过增加MOSFET器件的封装密度，即每cm2的基本单元的数量，可以降低导通状态电阻Rdson。例如，六边形MOSFET(HEXFET)器件包括多个单元并且具有高的封装密度，例如每cm2有105个六边形单元，其中，每个单元具有六边形多晶硅栅和形成六边形多晶硅栅的顶部的源区和体区。通常地，单元的尺寸越小，封装密度越高，并且因而，导通状态的电阻越小。因此，对MOSFET器件进行的改进是以减小单元的尺寸为目标。
当器件截止(即，处于截止状态)时，电压阻挡能力由击穿电压来限制。对于高功率应用，期望具有例如至少200伏特的高击穿电压。
欧洲专利no.EP 1387408公开了绝缘栅FET(IGFET)器件，其中，在源区5和漏区3之间的外延层11中的掺杂浓度基本不发生变化。结果是，在IGFET器件的导通状态期间，在源区和漏区之间存在如图1所示的“T”形电流7。电流路径7在沟道13中从源区5与外延层11的表面9基本平行地延伸，并且仅从沟道13的中间部分向漏区3垂直延伸。因此，电流路径的宽度受限于沟道13和漂移区(其是通过外延层11的导电路径的垂直部分)的宽度，这限制了器件的Rdson。如果增加了外延层11的掺杂浓度，则器件的Rdson将增加，但是器件的击穿电压将减小。
为了增加MOSFET器件的耐压容量，公知的是在MOSFET器件的漏区和沟道之间的外延层中形成轻掺杂的漂移区。轻掺杂的漂移区降低了在器件处于截止状态时的体区15和外延层之间形成的PN结周围产生的最大电场，并且因而，确保更高的击穿电压。然而，减小了在源和漏之间的漂移区中的掺杂，增加了器件的导通状态电阻。
存在被用于增加MOSFET器件的击穿电压的技术的其他示例，但是这导致导通状态电阻Rdson增加。因而，在减小Rdson和具有足够高的击穿电压BVdss之间进行折衷。
存在以下需要：在对导通状态电阻Rdson不进行妥协的情况下，通过增加器件的击穿电压，来改进MOSFET器件的阻挡电压能力。
US专利no.6,747,312公开了一种垂直MOSFET器件，在其中，在源区之间形成附加的N型区，以便增加沟道中的掺杂浓度。另外，在MOSFET器件的体区下方形成附加的P型区。附加的P型区对附加的N型区的增加掺杂进行补偿，以便限制对击穿电压的影响。然而，需要进一步改进Rdson和击穿电压之间折衷。该MOSFET的附加区域通过热氧化物层和专用的掩模开口来形成，这极大增加了制造器件的成本。
因此，存在对改进的半导体器件的需要。
发明内容
本发明提供了一种如所附权利要求所描述的半导体器件以及形成半导体器件的方法。
附图说明
现在参考所附附图，仅通过示例的方式，描述根据本发明的半导体器件和形成半导体器件的方法，其中：
图1是在欧洲专利申请EP 1387408中描述的IGFET的一部分的示意性横截面图；
图2是根据本公开实施例的半导体器件布置的一部分的示意性横截面图；
图3a是示出沿着图2中所示的线A-A的掺杂浓度分布图；
图3b是示出沿着图2中所示的线B-B的掺杂浓度分布图；
图3c是示出沿着图2中所示的线C-C的掺杂浓度分布图；
图4是根据本公开的半导体器件布置的一部分的示意性横截面图，其示出当器件处于导通状态时的电流；以及
图5至图9是在生产的不同阶段期间，图2的半导体器件的一部分的示意性横截面图。
具体实施方式
在以下的描述和在图2至图9中，将某些区域指定为具体的材料、导电性和/或类型。然而，这仅仅是为了便于解释，而不旨在作出限制。根据在此给出的描述，本领域的技术人员应理解的是，为了获得不同的器件功能，可以使用不同半导体材料，并且可以改变器件的不同区域的掺杂。
将参考包括诸如N沟道垂直MOSFET器件的垂直半导体器件的半导体器件来说明本公开。垂直半导体器件包括置于漏电极上方的源电极，当器件处于导通状态时，使得电流主要在垂直方向上流动。应该理解的是，本公开不限于垂直器件也不限于N沟道MOSFET器件，并且同样地应用于诸如横向器件、P沟道垂直MOSFET器件或者绝缘栅双极晶体管(IGBT)器件的其他半导体器件或者JFET或二极管或类似的器件。
现在参考图2，根据本公开实施例的半导体器件包括N沟道垂直MOSFET器件。MOSFET器件通常包括多个晶体管基本单元，所述多个晶体管基本单元具有不同的形状，诸如六边形单元、指状、条状、波浪形或者在PCT申请no.WO 03/107432中描述的形状。为了简便，图2和随后的图示仅示出基本单元的一部分的简化的横截面图。
该半导体器件包括具有第一表面和第二表面的n型半导体衬底4。在半导体衬底4的第一表面上方形成n型外延层6。外延层6的掺杂浓度小于半导体衬底4的掺杂浓度。在本公开的实施例中，n型外延层6的掺杂浓度大于在诸如WO 03/107432中公开的已知器件中的外延层的掺杂浓度。
n型预先控制区8，其也被称为预先栅注入(PGI)区形成在外延层6中，并且从外延层6的第一表面10延伸到3至4微米的深度。渐变体区12延伸到PGI区域12下方的外延层6中。通常，渐变体区12从第一表面10到衬底4延伸到外延层6中的深度为4至5微米。p型体区14从外延层6的第一表面10开始，通过外延层6通常延伸至1.5微米的深度。体区14的掺杂浓度大于渐变体区12的掺杂浓度。n型区18从外延层6的第一表面10延伸到p型体区14中。n型区18是半导体器件的电流电极区。在图1所示的实施例中，n型区域18是MOSFET器件的源区18，并且半导体衬底4形成器件的漏区。附加的p型区20从外延层6的第一表面16延伸至p型体区14中，并且以便与n型区18相邻。附加的p型区20的掺杂浓度大于p型体区14的掺杂浓度。P型区20改善与源电极的接触，减小在体区14中的寄生NPN双极效应，并且避免源区18和n型外延层6之间的垂直穿通。
在外延层6的第一表面10上方延伸场氧化物层22，并且在体区14和一部分源区18上方的外延层6的第一表面10上方延伸栅氧化物层24。场氧化物22和栅氧化物24中的每个通常包括氧化硅层。基于操作电压，栅氧化物层24具有0.04至0.06微米的典型厚度，以及场氧化物层22具有0.6微米的典型厚度。绝缘栅区26形成在栅氧化物层24和场氧化物层22上方，并且通常包括诸如多晶硅的掺杂的多晶半导体材料。介电层28形成在绝缘栅区26上方。介电层28可以包括氧化硅或者TEOS层，或者可以包括诸如氧化物/氮化物/氧化物层的若干层。
在本公开的实施例中，n型中间区16在场氧化物层22下方的基本单元的PGI区8(在图2中仅示出一个PGI区8)之间延伸。n型中间区16的掺杂浓度小于外延层6的掺杂浓度。轻掺杂中间区16被布置在场氧化物层22下方，以避免该区域中的电场增加，这有助于增加器件的击穿电压。
绝缘栅区26在PGI区8的一部分、体区14的一部分以及源区18的一部分上方延伸。
金属或者欧姆层30形成在介电层28上方，并且接触源区18以形成源电极。间隔物32将金属层30与绝缘栅区26隔离。金属层20还接触体区20，使得源区和体区20短路。
金属或欧姆层34形成在半导体衬底4的第二表面上方，以形成漏电极。
在渐变体区12中的掺杂浓度在渐变体区12上随着远离PGI区8而减小。在PGI区8中的掺杂浓度在PGI区8上随着远离体区14而减小。在外延层6中的掺杂浓度在外延层上随着远离第一表面10而增加。
根据本公开的MOSFET器件的掺杂浓度分布和净掺杂浓度分布如图3a至图3b所示。p型区的掺杂浓度分布通过曲线23示出，n型区的掺杂浓度分布通过曲线25示出，并且穿过区域的净掺杂浓度分布通过曲线27示出。图3a示出沿着图2的线A-A的横向掺杂分布。图3b示出沿着图2的线B-B的垂直掺杂分布。图3c示出沿着图2的线C-C的垂直掺杂分布。图3a中的点21表示在体区14和PGI区8之间的PN结，并且图3c中的点21表示渐变体区12和外延层6之间的PN结。通过这些图中的净掺杂浓度分布可知，在PN结处的净掺杂浓度在具有渐变体区12时小于在没有渐变体区12时的净掺杂浓度。这表示具有渐变体区12时发生击穿的临界电场大于没有渐变体区12时的临界电场。
与外延层6的剩余部分，PGI区8增加了在体区14周围的外延层6中的n型掺杂浓度。通过在体区14周围具有更高的掺杂浓度，从源区18的电流路径的宽度增加，其导致Rdson减小。这可以在图4中示出，其示出在根据本公开的MOSFET器件的导通状态期间的电流路径。因为体区14周围的更高掺杂的PGI区8以及渐变体区12，而使得在源区18和漏区4之间的电流路径19是“v”形，其中，与PGI区8相比，渐变体区12具有更大的电阻，使得优选的电流路径是通过PGI区8到单元的中心。
通过减小在体区14和PGI区8之间形成的PN结下方的外延层6的净掺杂浓度，渐变体区12对由PGI区8所提供的更高的n型掺杂浓度以及对如果使用的更高的掺杂外延层进行补偿。渐变体区12提供较小的突变PN结，这导致了电场的减小，并且因而导致以更高的反向偏置来发生击穿。
结果是，因为渐变体区12对PGI区8进行补偿，所以在不减小击穿电压的情况下可以减小Rdson，或者在不增加Rdson的情况下可以增加击穿电压。
现在将参考图5至图9，描述形成根据本公开实施例的半导体器件的方法。为了简便，仅仅示出半导体器件的一部分。
如图5所示，n型外延层6生长在n型衬底4上。n型衬底4的掺杂浓度大于外延层6的掺杂浓度。在实施例中，外延层6的掺杂浓度大约为1.5e16cm-3。这与典型器件的外延层的1.0e16cm-3的掺杂浓度相比拟。
在包括在PGI区8之间的外延层6中的n型中间轻掺杂区16的根据本公开的MOSFET器件的实施例中，通过以下方式来形成中间区16，即，在衬底4上生长外延层的最后阶段期间，减小在外延层6的掺杂浓度，以便在外延层6的表面10处提供减小了掺杂浓度的层，在源区18、体区14以及PGI区8形成在外延层6中之后，其被保留作为中间区16。为了简便，在图中没有示出外延层6的表面处的轻掺杂层16。
然后，将诸如氧化硅层的介电层22形成在器件上方。通过对介电层24构图和蚀刻介电层24的方式，穿过介电层22(场氧化物层22)制作第一开口(未示出)，栅氧化物层24生长在第一开口(未示出)中的外延层6上。然后，通过将诸如砷或磷的n型材料毯式注入(blanketimplant)到外延层6中，将PGI区8形成在外延层6中。n型材料的掺杂剂量在1e12cm-2至3e12cm-2的范围内。
在图6中，然后，例如，通过沉积并且利用高剂量n型注入进行的掺杂，在栅氧化物层24和场氧化物层22上方形成多晶硅层26或其他类型的导电层。然后在多晶硅层26上方沉积介电层28。介电层28可以包括氧化硅或者TEOS层，或者可以包括诸如氧化物/氮化物/氧化物层的若干层。蚀刻的多晶硅层26形成MOSFET器件的绝缘栅区26。
然后，蚀刻介电层28和多晶硅层26，以提供体开口58，通过体开口58，具有1e13cm-2至2e13cm-2的范围内的掺杂剂量的诸如硼的p型材料被注入，以便形成渐变体区12。在注入渐变体区12之后，使器件经受高温热驱入操作(例如，在1150℃下进行100分钟)，在其中，PGI区8和渐变体区12扩散到外延层6中。PGI区8的n型材料以比渐变体区12的p型材料更低的速率进行扩散，结果，在高温热驱入操作之后，渐变体区12与PGI区8相比，垂直延伸进入外延层6更大的深度。因为PGI区8通过更大的开口来注入，所以渐变体区12在横向上没有延伸超过PGI区。因而，通过PGI区来对渐变体区12的横向扩展进行补偿。
然后，通过体开口58，通过在外延层6中注入或者扩散诸如硼(B11+)的p型材料来形成p型体区14。可优选地，使用在5e13cm-2范围内的掺杂剂量。然后，使晶片经受高温，例如1080℃左右，以如图7所示，将p型体区14驱入到外延层6中。体区14的掺杂浓度比渐变体区12的掺杂浓度更大。
如图8中所示，在介电层28的一部分上方形成掩模60，用于掩盖体开口58并且保留开口62。然后，通过将注入诸如砷或磷的n型材料注入到外延层6中来形成源区18。因为渐变体区12、体区14以及源区18都通过由绝缘栅区26限定的开口58和62来注入，所以源区18、渐变体区12以及体区14是自对准的。
现在参考图9，将诸如TEOS层的介电层(未示出)形成在介电层28和栅氧化物层24上方。然后对该介电层(未示出)和栅氧化物层24进行蚀刻，以提供间隔物32和开口64，通过开口64，注入p型材料，以形成附加的p型区20。可优选地，注入步骤包括注入具有大约5e15cm-2的掺杂剂量的诸如硼(B11+)的p型材料。
然后，受局部处理的半导体器件经受低热操作和短驱入，以便将源区18、体区14以及附加的p型区20驱入到外延层6中。例如，将半导体器件以900至950℃的温度退火30分钟。然后，进行包括金属化的其他处理，其中金属层30形成在介电层28上，与源区18和附加的p型区20接触，以便提供源电极，并且，在半导体衬底4的第二表面上方形成金属层34，以形成如图2所示的漏电极。间隔物32将源电极30与绝缘栅区26隔离。
应该理解的是，因为通过毯式注入来形成PGI区，并且通过与体区相同的掩模开口来形成渐变体区，根据本发明的方法不需要附加的热氧化物层，也不需要附加的掩模层，以便形成PGI区和渐变体区。因而，本发明不会极大地增加制造成本。
此外，因为渐变体区的形成与绝缘栅区对准，所以渐变体区与体区和源区自对准，其保证了MOSFET器件对称地操作。这提供了具有良好控制的阈值电压的器件。
总之，本发明提供了一种改进的半导体器件，其具有在PGI区下方的渐变体区，这提供了一种允许减小Rdson并且同时确保击穿电压不减小的新的器件构造。因而，本发明改善了减小Rdson和具有足够高的击穿电压BVdss之间的折衷。
新的器件构造在导通状态下具有源区和漏区之间的“v”形的电流路径，这意味着于典型的“T”形器件相比，通过漂移区的电流路径的宽度增加，结果，使Rdson减小。渐变体区对PGI区中的增加的掺杂浓度进行补偿，使得不减小击穿电压。从减小Rdson的观点来看，如果增加外延层的掺杂浓度，那么渐变体区还对在体区下方的外延层中的更高的掺杂浓度进行补偿，使得不减小击穿电压。
Claims (18)
1.一种形成半导体器件的方法，包括：
提供半导体衬底(4)；
在所述半导体衬底(4)上方提供第一导电类型的半导体层(6)；
在所述半导体层(6)的一部分中形成第一导电类型的第一区(8)；
在所述半导体层(6)的一部分上方和所述第一区(8)的一部分上方形成绝缘栅区(26)；
在所述半导体层上方形成掩模层，所述掩模层在所述第一区(8)的一部分上方具有掩模开口(58)；
对所述掩模开口(58)提供第二导电类型的掺杂剂，以在所述半导体层(6)中提供第二区(12)；
将所述第一区(8)和所述第二区(12)驱入到所述半导体层中，以便形成第一导电类型的预先控制区(8)和第二导电类型的渐变体区(12)，其中，所述第一导电类型的预先控制区(8)从表面(10)延伸到所述半导体层中，并且在所述绝缘栅区(26)的一部分下方，所述第二导电类型的渐变体区(12)具有第一掺杂浓度，延伸到所述预先控制区(8)下方的所述半导体层中；
向所述掩模开口(58)提供第二导电类型的掺杂剂，以提供体区(14)，所述体区(14)具有第二掺杂浓度，延伸到所述预先控制区(8)中；以及
在所述体区(14)中形成第一导电类型的电流电极区(18)。
2.根据权利要求1所述的方法，其中，所述渐变体区(12)的第一掺杂浓度随着远离所述预先控制区(8)而减小。
3.根据权利要求1或2所述的方法，其中，所述渐变体区(12)在所述预先控制区(8)下方延伸到所述衬底(4)。
4.根据权利要求1或2所述的方法，其中，所述第二导电类型的第二掺杂浓度大于所述第二导电类型的第一掺杂浓度。
5.根据权利要求1或2所述的方法，其中，所述半导体层(6)具有所述第一导电类型的第一掺杂浓度，并且所述预先控制区(8)具有所述第一导电类型的第二掺杂浓度，其中，所述第二掺杂浓度大于所述第一掺杂浓度。
6.根据权利要求1或2所述的方法，其中，所述衬底(4)具有所述第一导电类型，并且形成另一电流电极区(4)，并且其中，在所述半导体器件处于导通状态时的操作中，电流在所述电流电极区(18)与另一电流电极区(4)之间的电流路径中流动，通过所述体区(14)、所述预先控制区(8)以及所述半导体层(6)，其中相邻的电流电极区(18)到另一电流电极区(4)的电流路径形成V形。
7.根据权利要求1或2所述的方法，其中，形成第一区(8)的步骤包括将第一导电类型的掺杂剂注入到所述半导体层(6)中。
8.根据权利要求1或2所述的方法，其中，所述驱入步骤包括在第一温度下的第一热驱入操作，并且其中提供体区(14)的步骤包括在第二温度下执行第二热驱入操作，以将第二导电类型的掺杂剂驱入到所述预先控制区(8)中，其中，所述第一温度大于所述第二温度。
9.根据权利要求1或2所述的方法，其中，形成电流电极区(18)的步骤包括向所述掩模开口(58)的一部分提供第一导电类型的掺杂剂，并且使所述第一导电类型的掺杂剂进入到所述体区(14)中。
10.根据权利要求1或2所述的方法，其中，形成掩模层的步骤包括在所述绝缘栅区(26)上方形成介电层(28)，并且去除所述介电层(28)和所述绝缘栅区(26)的一部分，以提供延伸通过所述介电层(28)和所述绝缘栅区(26)的所述掩模开口(58)。
11.根据权利要求1或2所述的方法，其中，形成第一区(8)的步骤包括在所述半导体层(6)中提供具有1e12cm-2到3e12cm-2范围的掺杂剂量的第一导电类型的掺杂剂，其中，提供第二导电类型的掺杂剂以提供所述第二区(12)的步骤包括向所述掩模开口(58)提供具有1e13cm-2到2e13cm-2范围的掺杂剂量的掺杂剂，并且其中，所述半导体层(6)具有1.5e16cm-3的掺杂浓度。
12.根据权利要求1或2所述的方法，其中，所述半导体层(6)中的掺杂浓度在所述半导体层(6)上随着远离所述表面(10)而增加。
13.一种半导体器件，包括：
第一导电类型的半导体衬底(4)；
第一导电类型的半导体层(6)，形成在所述半导体衬底(4)上方；
绝缘栅区(26)，形成在所述半导体层(6)的表面(10)的一部分上方；
所述第一导电类型的预先控制区(8)，从所述半导体层(6)的表面(10)延伸到所述半导体层(6)中，并且在所述绝缘栅区(26)的一部分下方；
第二导电类型的渐变体区(12)，具有在所述半导体层(6)中形成的第一掺杂浓度，并且延伸到所述预先控制区(8)下方的半导体层中；
体区(14)，具有在所述预先控制区(8)中形成的第二掺杂浓度，并且从所述表面(10)延伸到所述预先控制区(8)中；以及
第一导电类型的电流电极区(18)，形成在所述体区(14)中并且从所述表面(10)延伸到所述体区(14)中，以及
其中，所述衬底(4)形成另一电流电极区(4)，并且其中，在所述半导体器件处于导通状态时的操作中，电流在所述电流电极区(18)与另一电流电极区(4)之间的电流路径中流动，基本上通过所述体区(14)、所述预先控制区(8)以及所述半导体层(6)，其中相邻的电流电极区(18)到另一电流电极区(4)的电流路径形成V形。
14.根据权利要求13所述的半导体器件，其中，所述渐变体区(12)的第一掺杂浓度随着远离所述预先控制区(8)而减小。
15.根据权利要求13或14所述的半导体器件，其中，所述渐变体区(12)在所述预先控制区(8)下方延伸到所述衬底(4)。
16.根据权利要求13或14所述的半导体器件，其中，所述第二导电类型的第二掺杂浓度大于所述第二导电类型的第一掺杂浓度。
17.根据权利要求13或14所述的半导体器件，其中，所述半导体层(6)具有第一导电类型的第一掺杂浓度，并且所述预先控制区(8)具有第一导电类型的第二掺杂浓度，其中，所述第二掺杂浓度大于所述第一掺杂浓度。
18.根据权利要求13或14所述的半导体器件，其中，所述半导体层(6)中的掺杂浓度在所述半导体层(6)上随着远离所述表面(10)而增加。
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| PCT/IB2007/000522 WO2008081225A1 (en) | 2007-01-04 | 2007-01-04 | Semiconductor device and method of forming a semiconductor device |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| CN101589471A CN101589471A (zh) | 2009-11-25 |
| CN101589471B true CN101589471B (zh) | 2012-05-23 |
Family
ID=38283167
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| CN2007800492841A Active CN101589471B (zh) | 2007-01-04 | 2007-01-04 | 半导体器件及形成半导体器件的方法 |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US8217448B2 (zh) |
| CN (1) | CN101589471B (zh) |
| TW (1) | TWI456695B (zh) |
| WO (1) | WO2008081225A1 (zh) |
Families Citing this family (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2010010408A (ja) * | 2008-06-27 | 2010-01-14 | Sanyo Electric Co Ltd | 半導体装置及びその製造方法 |
| WO2010044226A1 (ja) * | 2008-10-17 | 2010-04-22 | パナソニック株式会社 | 半導体装置およびその製造方法 |
| US20100314695A1 (en) * | 2009-06-10 | 2010-12-16 | International Rectifier Corporation | Self-aligned vertical group III-V transistor and method for fabricated same |
| JP4938157B2 (ja) * | 2009-10-22 | 2012-05-23 | パナソニック株式会社 | 半導体装置およびその製造方法 |
| US11075295B2 (en) * | 2018-07-13 | 2021-07-27 | Cree, Inc. | Wide bandgap semiconductor device |
Family Cites Families (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5130767C1 (en) * | 1979-05-14 | 2001-08-14 | Int Rectifier Corp | Plural polygon source pattern for mosfet |
| JP3170610B2 (ja) * | 1995-04-11 | 2001-05-28 | シャープ株式会社 | 縦型電界効果トランジスタの製造方法 |
| DE69515876T2 (de) * | 1995-11-06 | 2000-08-17 | St Microelectronics Srl | Leistungsbauelement in MOS-Technologie mit niedrigem Ausgangswiderstand und geringer Kapazität und dessen Herstellungsverfahren |
| ATE298929T1 (de) * | 1999-11-17 | 2005-07-15 | Freescale Semiconductor Inc | Herstellungsverfahren für eine diode zur integration mit einem halbleiterbauelement und herstellungsverfahren für ein transistor- bauelement mit einer integrierten diode |
| KR100854078B1 (ko) * | 2001-09-12 | 2008-08-25 | 페어차일드코리아반도체 주식회사 | 모스 게이트형 전력용 반도체소자 및 그 제조방법 |
| US6747312B2 (en) * | 2002-05-01 | 2004-06-08 | International Rectifier Corporation | Rad hard MOSFET with graded body diode junction and reduced on resistance |
| EP1387408A1 (en) | 2002-06-12 | 2004-02-04 | Motorola, Inc. | Power semiconductor device and method of manufacturing the same |
| KR100873419B1 (ko) * | 2002-06-18 | 2008-12-11 | 페어차일드코리아반도체 주식회사 | 높은 항복 전압, 낮은 온 저항 및 작은 스위칭 손실을갖는 전력용 반도체 소자 |
-
2007
- 2007-01-04 CN CN2007800492841A patent/CN101589471B/zh active Active
- 2007-01-04 WO PCT/IB2007/000522 patent/WO2008081225A1/en active Application Filing
- 2007-01-04 US US12/522,033 patent/US8217448B2/en active Active
-
2008
- 2008-01-03 TW TW097100225A patent/TWI456695B/zh active
Also Published As
| Publication number | Publication date |
|---|---|
| US20100109078A1 (en) | 2010-05-06 |
| TW200837883A (en) | 2008-09-16 |
| CN101589471A (zh) | 2009-11-25 |
| TWI456695B (zh) | 2014-10-11 |
| WO2008081225A1 (en) | 2008-07-10 |
| US8217448B2 (en) | 2012-07-10 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| C06 | Publication | ||
| PB01 | Publication | ||
| C10 | Entry into substantive examination | ||
| SE01 | Entry into force of request for substantive examination | ||
| C14 | Grant of patent or utility model | ||
| GR01 | Patent grant | ||
| CP01 | Change in the name or title of a patent holder |
Address after: Texas in the United States Patentee after: NXP America Co Ltd Address before: Texas in the United States Patentee before: Fisical Semiconductor Inc. |
|
| CP01 | Change in the name or title of a patent holder |