CN101740392B - Ldmos晶体管、半导体器件及其制造方法 - Google Patents

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Abstract

一种LDMOS晶体管、半导体器件及其制造方法，其中，LDMOS晶体管的制作方法包括：在所述半导体衬底内形成深掺杂阱；在所述深掺杂阱内形成隔离结构，所述隔离结构位于源极和漏极之间且靠近漏极；在所述深掺杂阱内形成第一离子掺杂区；在所述深掺杂阱内形成第二离子掺杂区，所述第二离子掺杂区和第一离子掺杂区之间具有间隔。本发明通过在半导体衬底内形成与待形成的LDMOS晶体管的沟道导电类型相同的深掺杂阱，能够获得较高的击穿电压。

Description

LDMOS晶体管、半导体器件及其制造方法
技术领域
本发明涉及半导体技术领域，特别涉及LDMOS晶体管、具有LDMOS晶体管的半导体器件及其制造方法。
背景技术
在功率集成电路的发展中，为了将功率开关以及控制电路整合在一起而开发的单芯片制程，尤其是目前用于制作单片集成电路的横向二次扩散金属氧化物半导体(lateral double diffusion MOS，LDMOS)制程，为一主流趋势。LDMOS制程是于半导体基板的表面进行平面扩散(planar diffusion)以便形成横向的主要电流路径，由于LDMOS是以典型的IC制程所制造，因此控制电路与LDMOS可以整合在一个单片电源IC上，LDMOS制程采用表面电场缩减(reduced surface electric field，RESURE)技术与低厚度外延(EPI)或N型阱区(N-well)，可以达到高电压与低导通阻抗的目标。
LDMOS器件为近似于传统FET器件的一种场效应晶体管器件(FET)，皆包括在半导体衬底中形成一对被沟道区域所分隔开来的源/漏极区域，并且依次于沟道区域上方形成栅电极，然而，LDMOS器件与传统FET器件不同的是传统的FET器件中的一对源/漏极区域制成与栅电极相对称，而LDMOS器件中的漏极区域比源极区域更远离栅电极形成，并且漏极区域同时形成于用以分隔开沟道区域与漏极区域的掺杂阱(具有与漏极区域相同极性)中。
现有技术公开了一种具有LDMOS集成电路技术，具体结构如图1所示，包括：硅的N-阱112借助边界113来与P-阱111绝缘。P-阱111由上方表面向下延伸且包括N+区域117，并以117与P-阱112的界面间的距离L110来确定此沟道；N+区域117提供了源极125及漏极130两者的接触区域，随着多晶硅栅极116(在未清楚示出的栅氧化层下方)正电压VG的施加，电流可由源极125穿过沟道而流入N+117、P-阱111以及N-阱112，并借助漏极130聚集于N+117；金属接触窗115将N+区域117与P+区域119予以短路以进行欧姆接触，如此将允许源极电流通过P-阱111，并且借助散热片(heat sink)予以冷却。大多数的LDMOS结构建立于具有一个或多个其他器件结构的衬底上，在高压应用中，场氧化区域14的作用是提供绝缘以及通过降低电场密度以改善击穿电压。
在申请号为200510001857.6的中国专利申请中还可以发现更多与上述技术方案相关的信息。
现有技术还公开了一种p-LDMOS结构，如图2所示，包括位于半导体衬底上的深n型掺杂阱201，其中形成有浅沟槽隔离结构202、N-区域203、P-区域204、源极208和漏极209；位于半导体衬底上的栅介质层205；多晶硅栅极206以及位于多晶硅栅极206两侧的侧墙207。随着多晶硅栅极206上正电压VG的施加，电流可由源极208穿过沟道而流入N-区域203、深n型掺杂阱201、P-区域204，并聚集于漏极209。
在该技术方案中，P-区域204作为漏极209的漂移区，有效沟道长度为图2中DLL所示，在栅极电压下，P-区域204与P-区域204之间形成反向偏置的二极管，耗尽区较窄，LDMOS晶体管的耐压程度较低，导致LDMOS晶体管的I-V特性曲线中会很快出现快回(snapback)现象；而且，形成P-区域204过程中，若掩膜有偏差，比如P-区域204没有完全包围住浅沟槽隔离结构202，容易造成阈值电压过高而影响实际使用；同时，形成P-区域204需要单独进行注入和单独的掩模板，成本较高。
发明内容
本发明解决的问题是提供一种LDMOS晶体管、带有LDMOS晶体管的半导体器件及其制造方法，以提高LDMOS晶体管的耐压程度和降低成本。
为解决上述问题，本发明提供了一种LDMOS晶体管的制作方法，包括如下步骤：提供半导体衬底；在所述半导体衬底内形成深掺杂阱，所述深掺杂阱的导电类型与在该深掺杂阱内待形成的LDMOS晶体管的沟道导电类型相同，所述该深掺杂阱内待形成的LDMOS晶体管具有源极、漏极、以及栅介质层；在所述深掺杂阱内形成隔离结构，所述隔离结构位于源极和漏极之间且靠近漏极；在所述深掺杂阱内形成第一离子掺杂区，所述第一离子掺杂区的导电类型与LDMOS晶体管的沟道导电类型相同；所述第一离子掺杂区的深度大于隔离结构底部、且覆盖漏极、以及至少覆盖隔离结构的***在所述深掺杂阱内对应的部分区域；在所述深掺杂阱内形成第二离子掺杂区，所述第二离子掺杂区的导电类型与LDMOS晶体管的沟道导电类型相反；所述第二离子掺杂区覆盖源极、以及至少覆盖栅介质层在所述深掺杂阱内对应的部分区域；所述第二离子掺杂区和第一离子掺杂区之间具有间隔。
形成所述深掺杂阱之后还包括退火步骤，所述退火温度为800至1100℃，退火气氛为N2，退火时间为1至3小时。
所述第一离子掺杂区通过离子注入形成，所述离子注入与中压器件的掺杂阱同时进行。
形成所述第一离子掺杂区的离子注入的掩膜图形与形成中压器件的掺杂阱的掩膜图形位于同一块掩模版上。
所述LDMOS晶体管的沟道导电类型为n型，形成所述第一离子掺杂区的掩膜图形与形成中压器件的n型掺杂阱的掩膜图形位于同一块掩模版上，形成所述第二离子掺杂区的掩膜图形与形成中压器件的p型掺杂阱的掩膜图形位于同一块掩模版上，所述深掺杂阱为n型。
所述LDMOS晶体管的沟道导电类型为p型，形成所述第一离子掺杂区的图形与形成中压器件的p型掺杂阱的掩膜图形位于同一块掩模版上，形成所述第二离子掺杂区的掩膜图形与形成中压器件的n型掺杂阱的掩膜图形位于同一块掩模版上，所述深掺杂阱为p型。
在形成所述深掺杂阱之前还包括形成深n型掺杂阱步骤，所述深n型掺杂阱深度大于深掺杂阱。
本发明还提供一种LDMOS晶体管，包括：位于半导体衬底内的源极、漏极、以及栅介质层；隔离结构，位于源极和漏极之间且靠近漏极；第一离子掺杂区，位于所述半导体衬底内，所述第一离子掺杂区的导电类型与LDMOS晶体管的沟道的导电类型相同；所述第一离子掺杂区的深度大于隔离结构底部、且覆盖漏极、以及至少覆盖隔离结构的***在所述半导体衬底内对应的部分区域；第二离子掺杂区，位于所述半导体衬底内，所述第二离子掺杂区的导电类型与LDMOS晶体管的沟道的导电类型相反；所述第二离子掺杂区覆盖源极、以及至少覆盖栅介质层在所述半导体衬底内对应的部分区域；所述第二离子掺杂区和第一离子掺杂区之间具有间隔；还包括：深掺杂阱，所述深掺杂阱的导电类型与LDMOS晶体管的沟道的导电类型相同，且覆盖所述第一离子掺杂区、第二离子掺杂区、以及栅介质层在所述半导体衬底内对应的部分区域。
还包括位于半导体衬底内的深n型掺杂阱，所述深n型掺杂阱深度大于深掺杂阱。
本发明还提供一种具有LDMOS晶体管的半导体器件的制造方法，包括：提供半导体衬底，所述半导体衬底含有高压器件区域和中压器件区域；在高压器件区域的半导体衬底内形成深掺杂阱，所述深掺杂阱的导电类型与在该深掺杂阱内待形成的LDMOS晶体管的沟道导电类型相同，所述该深掺杂阱内待形成的LDMOS晶体管具有源极、漏极、以及栅介质层；在所述深掺杂阱内形成隔离结构，所述隔离结构位于源极和漏极之间且靠近漏极；在所述深掺杂阱内形成第一离子掺杂区，所述第一离子掺杂区的导电类型与所述LDMOS晶体管的沟道导电类型相同；所述第一离子掺杂区的深度大于隔离结构底部；且覆盖漏极、以及至少覆盖隔离结构的***在所述深掺杂阱内对应的部分区域；在所述深掺杂阱内形成第二离子掺杂区，所述第二离子掺杂区的导电类型与所述LDMOS晶体管的沟道导电类型相反；所述第二离子掺杂区覆盖源极、以及至少覆盖栅介质层在所述深掺杂阱内对应的部分区域；所述第二离子掺杂区和第一离子掺杂区之间具有间隔。
形成所述深掺杂阱之后还包括退火步骤，所述退火温度为800至1100℃，退火气氛为N2，退火时间为1至3小时。
所述第一离子掺杂区通过离子注入形成，所述离子注入与中压器件的掺杂阱同时进行。
形成所述第一离子掺杂区的离子注入的掩膜图形与形成中压器件的掺杂阱的掩膜图形位于同一块掩模版上。
所述LDMOS晶体管的沟道导电类型为n型，形成所述第一离子掺杂区的掩膜图形与形成中压器件的n型掺杂阱的掩膜图形位于同一块掩模版上，形成所述第二离子掺杂区的掩膜图形与形成中压器件的p型掺杂阱的掩膜图形位于同一块掩模版上，所述深掺杂阱为n型。
所述LDMOS晶体管的沟道导电类型为p型，形成所述第一离子掺杂区的图形与形成中压器件的p型掺杂阱的掩膜图形位于同一块掩模版上，形成所述第二离子掺杂区的掩膜图形与形成中压器件的n型掺杂阱的掩膜图形位于同一块掩模版上，所述深掺杂阱为p型。
在形成所述深掺杂阱之前还包括形成深n型掺杂阱步骤，所述深n型掺杂阱深度大于深掺杂阱。
一种如上所述的制造的半导体器件。
与现有技术相比，本技术方案具有以下优点：通过在半导体衬底内形成与待形成的LDMOS晶体管的沟道导电类型相同的深掺杂阱，然后在深掺杂内形成相互隔离的第一离子掺杂区和第二离子掺杂区，所述第一离子掺杂区和沟道导电类型相同，第二离子掺杂区和沟道导电类型相反，LDMOS晶体管的沟道为栅介质层下对应的第二离子掺杂区，沟道较短，在栅极电压下，深掺杂阱及第一离子掺杂区与第二离子掺杂区之间形成反向偏置的二极管，在击穿之前该区全耗尽，能够获得较高的击穿电压，即LDMOS晶体管的I-V曲线中的快回现象右移，提高LDMOS晶体管的耐压程度；同时，通过增加第一离子掺杂区的掺杂浓度，可以降低开启电阻(rdson)；而且，由于形成的第一离子掺杂区与深掺杂阱的导电类型相同，即使由于在形成第一离子掺杂区的时候，光刻工艺中的掩膜有偏差，比如第一离子掺杂区没有完全包围住隔离结构甚至没有包围住隔离结构部分，不会造成现有技术的阈值过高而影响实际使用的问题；
本技术方案还通过形成第一离子掺杂区的离子注入与形成中压器件的掺杂阱离子注入同时进行，避免现有技术中为了形成漂移区而额外增加的注入工序，降低了工艺成本；
本技术方案还通过将形成所述第一离子掺杂区的离子注入的掩膜图形与形成中压器件的掺杂阱的掩膜图形设置于同一块掩模版上，避免现有技术中为了形成漂移区而额外增加的掩模板，同时能够与形成中压器件区域的掺杂阱同时进行，降低了工艺成本以及产品的循环周期；
本技术方案通过在形成深掺杂阱之后在温度为800至1100℃，退火为N2气氛下退火1至3小时，使其内的离子分布更为均匀，而且可以修复注入过程中的损伤。
附图说明
图1是现有技术的形成的LDMOS晶体管的结构示意图；
图2是现有技术的另一种LDMOS晶体管的结构示意图；
图3是本发明的形成LDMOS晶体管的流程示意图；
图4是本发明的一个实施例的形成p-LDMOS晶体管的流程示意图；
图5至8是本发明的一个实施例的形成p-LDMOS晶体管的结构示意图；
图9是采用现有技术中的图2所示结构的p-LDMOS晶体管的I-V特性曲线；
图10是采用本发明的方法形成的p-LDMOS晶体管的I-V特性曲线；
图11是本发明的一个实施例的形成n-LDMOS晶体管的流程示意图；
图12至15是本发明的一个实施例的形成n-LDMOS晶体管的结构示意图；
图16是采用现有技术中的图2所示结构的n-LDMOS晶体管的I-V特性曲线；
图17是采用的方法形成的n-LDMOS晶体管的I-V特性曲线；
图18是本发明的一个实施例的形成带有LDMOS晶体管的半导体器件的结构示意图。
具体实施方式
本发明通过在半导体衬底内形成与待形成的LDMOS晶体管的沟道导电类型相同的深掺杂阱，然后在深掺杂内形成相互隔离的第一离子掺杂区和第二离子掺杂区，所述第一离子掺杂区和沟道导电类型相同，第二离子掺杂区和沟道导电类型相反，LDMOS晶体管的沟道为栅介质层下对应的第二离子掺杂区，沟道较短，在栅极电压下，深掺杂阱及第一离子掺杂区与第二离子掺杂区之间形成反向偏置的二极管，在击穿之前该区全耗尽，能够获得较高的击穿电压，即LDMOS晶体管的I-V曲线中的快回现象右移，提高LDMOS晶体管的耐压程度；同时，通过增加第一离子掺杂区的掺杂浓度，可以降低开启电阻(Rdson)；而且，由于形成的第一离子掺杂区与深掺杂阱的导电类型相同，即使由于在形成第一离子掺杂区的时候，光刻工艺中的掩膜有偏差，比如第一离子掺杂区没有完全包围住隔离结构甚至没有包围住隔离结构部分，不会造成现有技术的阈值过高而影响实际使用的问题。
本发明还通过形成第一离子掺杂区的离子注入与形成中压器件的掺杂阱离子注入同时进行，避免现有技术中为了形成漂移区而额外增加的注入工序，降低了工艺成本。
本发明还通过将形成所述第一离子掺杂区的离子注入的掩膜图形与形成中压器件的掺杂阱的掩膜图形设置于同一块掩模版上，避免现有技术中为了形成漂移区而额外增加的掩模板，同时能够与形成中压器件区域的掺杂阱同时进行，降低了工艺成本以及产品的循环周期。
本发明通过在形成深掺杂阱之后在温度为800至1100℃，退火为N2气氛下退火1至3小时，使其内的离子分布更为均匀，而且可以修复注入过程中的损伤。
以下通过依据附图详细地描述具体实施例，上述的目的和本发明的优点将更加清楚：
本发明首先提供一种LDMOS晶体管的制作方法，参照图3，包括：执行步骤S11，提供半导体衬底，所述半导体衬底内形成有深掺杂阱，所述深掺杂阱的导电类型与在该深掺杂阱内待形成的LDMOS晶体管的沟道导电类型相同，所述该深掺杂阱内待形成的LDMOS晶体管具有源极、漏极、以及栅介质层；执行步骤S13，在所述深掺杂阱内形成隔离结构，所述隔离结构位于源极和漏极之间且靠近漏极；执行步骤S15，在所述深掺杂阱内形成第一离子掺杂区，所述第一离子掺杂区的导电类型与LDMOS晶体管的沟道导电类型相同；所述第一离子掺杂区的深度大于隔离结构底部、且覆盖漏极、以及至少覆盖隔离结构的***轮廓在所述深掺杂阱内对应的部分区域；执行步骤S17，在所述深掺杂阱内形成第二离子掺杂区，所述第二离子掺杂区的导电类型与LDMOS晶体管的沟道导电类型相反；所述第二离子掺杂区覆盖源极、以及至少覆盖栅介质层在所述深掺杂阱内对应的部分区域；所述第二离子掺杂区和第一离子掺杂区之间具有间隔。
所述第一离子掺杂区通过离子注入形成，所述离子注入与中压器件的掺杂阱同时进行。
形成所述第一离子掺杂区的离子注入的掩膜图形与形成中压器件的掺杂阱的掩膜图形位于同一块掩模版上。
所述LDMOS晶体管的沟道导电类型可以为n型，也可以为p型，本发明首先提供一种p-LDMOS晶体管的形成方法，参照图4，包括：执行步骤S101，提供半导体衬底，所述半导体衬底内形成有p型的深掺杂阱，所述该深掺杂阱内待形成的LDMOS晶体管具有源极、漏极、以及栅介质层；执行步骤S103，在所述深掺杂阱内形成隔离结构，所述隔离结构位于源极和漏极之间且靠近漏极；执行步骤S105，在所述深掺杂阱内形成p型第一离子掺杂区；所述第一离子掺杂区的深度大于隔离结构底部、且覆盖漏极、以及至少覆盖隔离结构的***轮廓在所述深掺杂阱内对应的部分区域；执行步骤S107，在所述深掺杂阱内形成n型的第二离子掺杂区；所述第二离子掺杂区覆盖源极、以及至少覆盖栅介质层在所述深掺杂阱内对应的部分区域；所述第二离子掺杂区和第一离子掺杂区之间具有间隔。
下面参照附图5至8对本发明的形成p-LDMOS晶体管工艺加以详细说明。首先参照图5，提供半导体衬底301，所述半导体衬底内形成有p型的深掺杂阱303，所述该深掺杂阱内待形成的LDMOS晶体管具有源极、漏极、以及栅介质层。在形成所述深掺杂阱303之前还包括形成深n型掺杂阱302步骤，所述深n型掺杂阱302深度大于深掺杂阱。
所述半导体衬底301通常采用p型硅，由于形成所述深掺杂阱目的为将半导体衬底上的半导体器件之间以及与半导体衬底之间进行隔离，然后在深掺杂阱内形成半导体器件，因此一般首先形成深n型掺杂阱302以便与半导体衬底之间形成PN结进行隔离。
同时，深掺杂阱的结构还可以包括多种，不限于本实施例中图示的深掺杂阱的结构，比如还可以为三阱、倒退阱等结构。
形成深n型掺杂阱302的具体工艺为，形成所述深n型掺杂阱302通过离子注入形成，注入的离子为磷离子，注入能量范围为2000Ke至2500KeV，注入的剂量范围为1E13至2E13/cm2，注入的角度范围为0至7°。
形成p型的深掺杂阱303的具体工艺为，形成所述p型的深掺杂阱303通过离子注入形成，注入的离子为硼离子，注入能量范围为400KeV至450KeV，注入的剂量范围为1.5E13/cm2至2.0E13/cm2，注入的角度范围为0至7°。
接着，形成所述p型的深掺杂阱303之后还包括退火步骤，所述退火温度为800至1100℃，退火气氛为N2，退火时间为1至3小时，退火方式为普通的炉管退火。
作为一个实施例，在形成所述深掺杂阱303之后，采用普通的炉管退火，退火温度为1000℃，退火气氛为N2，退火时间为2小时，退火时候气压为1个大气压。
本技术方案通过在形成深掺杂阱之后在800至1100℃温度、N2气氛下退火1至3小时，可以使注入的离子分布更为均匀、同时修复离子注入所导致的损伤。
本发明中在深n型掺杂阱302中形成p型的深掺杂阱303，其导电类型与在该区域内待形成的LDMOS晶体管的沟道导电类型相同，目的为缩短LDMOS晶体管的沟道，同时加大耗尽区的宽度，有助于提高LDMOS晶体管的耐压能力，该优点可以在后文中可以看出。
接着，在所述p型的深掺杂阱303内形成隔离结构304，所述隔离结构304位于待形成的LDMOS晶体管的源极和漏极之间且靠近漏极。所述隔离结构304通常采用场氧化(FOX)、局部氧化(LOCOS)或者浅沟槽隔离(STI)形成，此处比较优化的采用浅沟槽隔离(STI)结构。在靠近漏极端形成隔离结构的作用同样为提高LDMOS晶体管的击穿电压。
在形成隔离结构304之后通常需要进行退火以修复在形成隔离结构过程中产生的缺陷，因此在不影响半导体器件的性能的前提下，上述在形成所述p型的深掺杂阱303之后的退火步骤还可以留在形成隔离结构304之后同时进行，即共用形成隔离结构304之后的退火，其退火工艺与上述相同，在此不再详述。
参照图6，在所述p型的深掺杂阱303内形成p型的第一离子掺杂区305；所述第一离子掺杂区305的深度大于隔离结构底部；且覆盖漏极、以及至少覆盖隔离结构304的***轮廓在所述深掺杂阱内对应的部分区域。第一离子掺杂区305的覆盖范围根据管子的阈值电压，开启电阻(Rdson)等等选取，比如第一离子掺杂区305可以覆盖漏极和隔离结构304的***轮廓在所述深掺杂阱内对应的整个区域、或者覆盖漏极和隔离结构304的***轮廓在所述深掺杂阱内对应的部分区域、甚至可以覆盖漏极和超出隔离结构304的***轮廓在所述深掺杂阱内对应的整个区域并且向源极方向延伸部分。
所述p型的第一离子掺杂区305的掺杂浓度大于p型的深掺杂303的掺杂浓度。
所述第一离子掺杂区305通过离子注入形成，比较优选的是所述离子注入与中压器件的p型掺杂阱同时进行。比如同时采用形成第一离子掺杂区305的掩模版和中压器件的p型掺杂阱的掩模版，这样可以避免现有技术中为了形成漂移区而额外增加的注入工序，降低了工艺成本。
更为优选地，本发明的形成所述第一离子掺杂区305的离子注入的掩膜图形与形成中压器件的p型掺杂阱的掩膜图形位于同一块掩模版上。与现有技术的需要额外增加掩模版相比，通过采用形成中压器件的p型掺杂阱的掩模版可以大大降低工艺成本和降低产品的循环周期，而且能够与形成中压器件区域的掺杂阱同时进行。因为，众所周知，在半导体工艺中，制作掩模版的费用通常是高昂，而且费时。而现有技术由于形成漂移区的工艺条件与形成中压器件区域的掺杂阱的条件相差过大而无法与形成中压器件的p型掺杂阱同时注入。
所述注入的离子可以为硼离子，注入能量范围为25至280KeV，注入的剂量范围为1.4E12至2E13/cm2。
作为一个实施例，形成所述第一离子掺杂区305通过离子注入形成，注入的离子可以为硼离子，注入能量为100KeV，注入的剂量为6E12/cm2。
接着，在所述p型的深掺杂阱303内形成n型的第二离子掺杂区306；所述第二离子掺杂区306覆盖待形成的LDMOS晶体管的源极、以及至少覆盖待形成的LDMOS晶体管的栅介质层在所述深掺杂阱303内对应的部分区域；所述第二离子掺杂区306和第一离子掺杂区305之间具有间隔。所述第二离子掺杂区306的覆盖范围基于待形成的LDMOS晶体管基本参数选取，比如阈值电压，开启电阻(Rdson)等等。
所述n型的第二离子掺杂区306的掺杂浓度大于p型的深掺杂303的掺杂浓度，而第一离子掺杂区305和第二离子掺杂区306的掺杂浓度基本相同。
形成所述第二离子掺杂区306采用离子注入形成，比较优化的是形成所述第二离子掺杂区306的掩膜图形与形成中压器件的n型掺杂阱的掩膜图形位于同一块掩模版上，即可以与中压器件的n型掺杂阱同时注入形成，与现有技术的需要额外增加掩模版相比，通过采用形成中压器件的n型掺杂阱的掩模版可以大大降低工艺成本和降低产品的循环周期，而且能够与形成中压器件区域的掺杂阱同时进行。因为，众所周知，在半导体工艺中，制作掩模版的费用通常是高昂，而且费时。而现有技术由于形成漂移区的工艺条件与形成中压器件区域的掺杂阱的条件相差过大而无法与形成中压器件的n型掺杂阱同时注入。
所述注入的离子可以为磷离子，注入能量范围为90至440KeV，注入的剂量范围为9.5E12至1.5E13/cm2。
作为一个实施例，形成所述第一离子掺杂区305通过离子注入形成，注入的离子为磷离子，注入能量为140KeV，注入的剂量为5.0E12/cm2。
上述形成第一离子掺杂区305和第二离子掺杂区306的次序可以颠倒，在此不应过多限制本发明的保护范围。
参照图7，在半导体衬底301上形成栅介质层307和多晶硅栅极308、以及位于多晶硅栅极308两侧的侧墙309，所述形成这些结构为本领域人员公知技术，在此不加详述。所述栅介质层307延伸至隔离结构
参照图8，在半导体衬底301内的p型的深掺杂阱303内形成源极310、漏极311。所述源极310位于n型的第二离子掺杂区306内，所述漏极311位于p型的第一离子掺杂区305内。所述源极310和漏极311具体还包括形成的源极延伸区、漏极延伸区，形成所述源极延伸区、漏极延伸区为本领域技术人员公知技术，在此未加详细描述。
经过上述工艺，形成本发明的p-LDMOS晶体管，参照图8，包括：位于半导体衬底301内的源极310、漏极311、以及栅介质层307；隔离结构304，位于源极310和漏极311之间且靠近漏极311；第一离子掺杂区305，位于所述半导体衬底301内，所述第一离子掺杂区305的导电类型与LDMOS晶体管的沟道的导电类型相同，为p型；所述第一离子掺杂区305的深度大于隔离结构底部、且覆盖漏极311、以及至少覆盖隔离结构304的***轮廓在所述半导体衬底301内对应的部分区域；第二离子掺杂区306，位于所述半导体衬底301内，所述第二离子掺杂区306的导电类型与LDMOS晶体管的沟道的导电类型相反，为n型；所述第二离子掺杂区306覆盖源极310、以及至少覆盖栅介质层307在所述半导体衬底301内对应的部分区域；所述第二离子掺杂区306和第一离子掺杂区305之间具有间隔；还包括：深掺杂阱303，所述深掺杂阱303的导电类型与LDMOS晶体管的沟道的导电类型相同，为p型，所述深掺杂阱303覆盖所述第一离子掺杂区305、第二离子掺杂区306、以及栅介质层307在所述半导体衬底301内对应的区域。
在上述工艺及其形成的p-LDMOS晶体管中，在半导体衬底301内形成与待形成的p-LDMOS晶体管的沟道导电类型相同的p型深掺杂阱303，然后在p型深掺杂阱303形成相互隔离的第一离子掺杂区305和第二离子掺杂区306，所述第一离子掺杂区305和p-LDMOS晶体管的沟道导电类型相同，第二离子掺杂区306和沟道导电类型相反，因此形成的p-LDMOS晶体管的沟道为栅介质层307对应的第二离子掺杂区部分，因此与现有技术相比沟道较短，在栅极电压下，p型的深掺杂阱303及第一离子掺杂区305与第二离子掺杂区306之间形成反向偏置的二极管，在击穿之前该耗尽区全耗尽，能够获得较高的击穿电压，即LDMOS晶体管的I-V曲线中的快回现象右移，提高LDMOS晶体管的耐压程度；同时，通过增加本发明中的p型的第一离子掺杂区305的掺杂浓度，可以降低LDMOS晶体管的开启电阻(Rdson)；而且，由于形成的p型的第一离子掺杂区305与p型的深掺杂阱303的导电类型相同，即使由于在形成第一离子掺杂区305的时候，光刻工艺中的掩膜有偏差，比如第一离子掺杂区305没有完全包围住隔离结构304甚至没有包围住隔离结构304部分时，不会造成现有技术的阈值过高而影响实际使用的情况。
同时，通过将形成所述第一离子掺杂区305的掩膜图形与形成中压器件的p型掺杂阱的掩膜图形设置于同一块掩模版上，形成所述第二离子掺杂区306的掩膜图形与形成中压器件的n型掺杂阱的掩膜图形设置于同一块掩模版上，可以大大降低工艺成本和降低产品的循环周期。
图9是采用现有技术中的图2所示的p-LDMOS晶体管的输出特性曲线，横坐标为漏极电压(Vd)，纵坐标为漏极电流(Id)，该数据采用美国的斯诺普斯(Synopsys)公司的Medici软件进行模拟获得。其中，曲线I～III对应的LDMOS晶体管的P-区域204(即漏极的漂移区)的注入剂量依次递减25％。其余条件相同，曲线IV代表LDMOS晶体管的P-区域204采用中压器件的p型掺杂阱的条件注入，图9中四个管子的其余工艺条件均相同，阈值电压均为-1.1V，经过模拟，曲线I～IV代表的LDMOS晶体管的击穿电压分别为-22.5、-25.0、-27.0、-19.4V，漏极饱和电流Ids分别为-41、-40、-38、-67μA/μm，由I～III曲线的特性可以看出，随着注入剂量的减小，形成的LDMOS晶体管的击穿电压降低。
图10是采用本发明的方法形成的p-LDMOS晶体管的I-V特性曲线。纵坐标为漏极电压(Vd)，横坐标为漏极电流(Id)，该数据采用美国的斯诺普斯(Synopsys)公司的Medici软件进行模拟获得。其中，曲线I～II对应的LDMOS晶体管的深n型掺杂阱和p型的深掺杂阱的注入剂量不同。曲线I的深n型掺杂阱注入剂量为1E13，注入离子为磷；p型的深掺杂阱的注入剂量为1.3E13，注入离子为硼。曲线II的深n型掺杂阱注入剂量为1.5E13，注入离子为磷；p型的深掺杂阱的注入剂量为2.0E13，注入离子为硼。形成的LDMOS晶体管的其他工艺均相同，阈值电压均为-1.8V，经过模拟，曲线I～II代表的LDMOS晶体管的击穿电压分别为-28、-23V，漏极饱和电流Ids分别为-46、-47μA/μm，由I～II曲线的特性可以看出，随着注入剂量的增大，形成的LDMOS晶体管的击穿电压降低。
同时，可以类推，当采用本发明的方法制造阈值电压为-1.1V的制造LDMOS晶体管时，由于会降低掺杂阱的浓度，因此其击穿电压会比阈值电压为-1.8V的管子的更高，这说明本发明的方法对于提高LDMOS晶体管的耐压能力具有一定的优势。
本发明还给出一种n-LDMOS晶体管的形成方法，参照图11，包括：执行步骤S201，提供半导体衬底，所述半导体衬底内形成有n型的深掺杂阱，所述该深掺杂阱内待形成的LDMOS晶体管具有源极、漏极、以及栅介质层；执行步骤S203，在所述深掺杂阱内形成隔离结构，所述隔离结构位于源极和漏极之间且靠近漏极；执行步骤S205，在所述深掺杂阱内形成n型第一离子掺杂区；所述第一离子掺杂区的深度大于隔离结构底部；且覆盖漏极、以及至少覆盖隔离结构的***轮廓在所述深掺杂阱内对应的部分区域；执行步骤S207，在所述深掺杂阱内形成p型的第二离子掺杂区；所述第二离子掺杂区覆盖源极、以及至少覆盖栅介质层在所述深掺杂阱内对应的部分区域；所述第二离子掺杂区和第一离子掺杂区之间具有间隔。
下面参照附图12至15对本发明的形成n-LDMOS晶体管工艺加以详细说明，首先参照图12，提供半导体衬底401，所述半导体衬底内形成有n型的深掺杂阱402，所述该深掺杂阱内402待形成的LDMOS晶体管具有源极、漏极、以及栅介质层。
所述深掺杂阱的结构还可以包括多种，不限于本实施例中图示的深掺杂阱结构，比如可以为三阱、倒退阱等结构。
形成n型的深掺杂阱402通过离子注入形成，具体工艺为，注入的离子为磷离子，注入能量范围为2000KeV至2500KeV，注入的剂量范围为1E13至2E13/cm2，注入的角度范围为0至7°。
接着，形成所述n型的深掺杂阱402之后还包括退火步骤，所述退火温度为800至1100℃，退火气氛为N2，退火时间为1至3小时。
作为一个实施例，在形成所述深掺杂阱303之后，采用普通的管式炉方式退火，退火温度为1100℃，退火气氛为N2，退火时间为2小时，退火时候气压为1个大气压。
本技术方案通过在形成深掺杂阱之后在800至1100℃、N2气氛下退火1至3小时，使其内的离子分布更为均匀，同时可以修复离子注入所导致的损伤。
本发明中在半导体衬底401内形成n型的深掺杂阱402，其导电类型与在该区域内待形成的n-LDMOS晶体管的沟道导电类型相同，目的为缩短LDMOS晶体管的沟道，同时加大耗尽区的宽度，有助于提高LDMOS晶体管的耐压能力。
接着，在所述n型深掺杂阱402内形成隔离结构403，所述隔离结构403位于待形成的LDMOS晶体管的源极和漏极之间且靠近漏极。所述隔离结构403通常采用场氧化(FOX)、局部氧化(LOCOS)或者浅沟槽隔离(STI)形成，此处比较优化的采用浅沟槽隔离(STI)结构。在靠近漏极端形成隔离结构的作用同样为提高LDMOS晶体管的击穿电压。
在形成隔离结构403之后通常需要进行退火，以消除在形成隔离结构403过程中产生的缺陷，在不影响半导体器件的性能的前提下，上述在形成所述n型的深掺杂阱402之后的退火步骤还可以留在形成隔离结构403之后同时进行，即共用形成隔离结构403之后的退火，其退火工艺与上述相同，在此不再详述。
参照图13，在所述n型深掺杂阱402内形成n型的第一离子掺杂区404；所述第一离子掺杂区404的深度大于隔离结构403底部；且覆盖漏极、以及至少覆盖隔离结构403的***在所述n型深掺杂阱402内对应的部分区域。第一离子掺杂区404的覆盖范围根据管子的阈值电压和开启电阻(Rdson)等等基本参数进行选取，比如n型的第一离子掺杂区404可以覆盖漏极和隔离结构403的***轮廓在所述深掺杂阱402内对应的整个区域、或者覆盖漏极和隔离结构403的***轮廓在所述深掺杂阱402内对应的部分区域、甚至可以覆盖漏极和超出隔离结构403的***轮廓在所述深掺杂阱402内对应的整个区域并且向源极方向延伸部分。
所述n型的第一离子掺杂区404的掺杂浓度大于n型的深掺杂402的掺杂浓度。
所述第一离子掺杂区404通过离子注入形成，比较优选的是与中压器件的n型掺杂阱同时进行。比如同时采用形成第一离子掺杂区404的掩模版和中压器件的n型掺杂阱的掩模版，这样可以避免现有技术中为了形成漂移区而额外增加的注入工序，降低了工艺成本。
更为优选地，本发明的形成所述第一离子掺杂区404的离子注入的掩膜图形与形成中压器件的n型掺杂阱掩膜图形位于同一块掩模版上。与现有技术的需要额外增加掩模版相比，通过采用形成中压器件的n型掺杂阱的掩模版可以大大降低工艺成本和降低产品的循环周期，而且能够与形成中压器件区域的掺杂阱同时进行。因为，众所周知，在半导体工艺中，制作掩模版的费用通常是高昂，而且费时。而现有技术由于形成漂移区的工艺条件与形成中压器件区域的掺杂阱的条件相差过大而无法与形成中压器件的p型掺杂阱同时注入。
所述注入的离子可以为磷离子，注入能量范围为90至440KeV，注入的剂量范围为9.5E12至1.5E13/cm2。
作为一个实施例，形成所述第一离子掺杂区305通过离子注入形成，注入的离子为磷离子，注入能量为140KeV，注入的剂量为5.0E12/cm2。
接着，在所述n型的深掺杂阱402内形成p型的第二离子掺杂区405；所述第二离子掺杂区405覆盖待形成的LDMOS晶体管的源极、以及至少覆盖待形成的LDMOS晶体管的栅介质层在所述深掺杂阱402内对应的部分区域；所述第二离子掺杂区405和第一离子掺杂区404之间具有间隔。所述第二离子掺杂区405的覆盖范围基于待形成的LDMOS晶体管基本参数选取，比如阈值电压等等。
所述p型的第二离子掺杂区306的掺杂浓度大于n型的深掺杂402的掺杂浓度，而第一离子掺杂区404和第二离子掺杂区405的掺杂浓度基本相同。
形成所述第二离子掺杂区405采用离子注入形成，形成所述第二离子掺杂区405的掩膜图形与形成中压器件的p型掺杂阱的掩膜图形位于同一块掩模版上，即可以与中压器件的p型掺杂阱同时注入形成，与现有技术的需要额外增加掩模版相比，通过采用形成中压器件的p型掺杂阱的掩模版可以大大降低工艺成本和降低产品的循环周期，而且能够与形成中压器件区域的掺杂阱同时进行。因为，众所周知，在半导体工艺中，制作掩模版的费用通常是高昂，而且费时。而现有技术由于形成漂移区的工艺条件与形成中压器件区域的掺杂阱的条件相差过大而无法与形成中压器件的p型掺杂阱同时注入。
所述注入的离子可以为硼离子，注入能量范围为25至280KeV，注入的剂量范围为1.4E12至2E13/cm2。
作为一个实施例，形成所述第一离子掺杂区404通过离子注入形成，注入的离子为硼离子，注入能量为100KeV，注入的剂量为6E12/cm2。
上述形成第一离子掺杂区404和第二离子掺杂区405的次序可以颠倒，在此不应过多限制本发明的保护范围。
参照图14，在半导体衬底401上形成栅介质层406和多晶硅栅极407、以及位于多晶硅栅极407两侧的侧墙408，所述形成这些结构为本领域人员公知技术，在此不加详述。所述栅介质层406延伸至隔离结构。
参照图15，在半导体衬底401内的n型深掺杂阱402内形成源极409、漏极410。所述源极409位于p型的第二离子掺杂区405内，所述漏极410位于n型的第一离子掺杂区402内。所述源极409和漏极410具体还包括形成的源极延伸区、漏极延伸区，由于不是本发明的重点，未加详细描述。
经过上述工艺，形成本发明的LDMOS晶体管，参照图15，包括：位于半导体衬底401内的源极409、漏极410、以及栅介质层406；隔离结构403，位于源极409和漏极410之间且靠近漏极410；第一离子掺杂区404，位于所述半导体衬底401内，所述第一离子掺杂区404的导电类型与LDMOS晶体管的沟道的导电类型相同，为n型；所述第一离子掺杂区404的深度大于隔离结构底部、且覆盖漏极410、以及至少覆盖隔离结构403的***轮廓在所述半导体衬底401内对应的部分区域；第二离子掺杂区405，位于所述半导体衬底401内，所述第二离子掺杂区405的导电类型与LDMOS晶体管的沟道的导电类型相反，为p型；所述第二离子掺杂区405覆盖源极409、以及至少覆盖栅介质层406在所述半导体衬底401内对应的部分区域；所述第二离子掺杂区405和第一离子掺杂区404之间具有间隔；还包括：深掺杂阱402，所述深掺杂阱402的导电类型与LDMOS晶体管的沟道的导电类型相同，为n型，所述深掺杂阱402覆盖所述第一离子掺杂区404、第二离子掺杂区405、以及栅介质层406在所述半导体衬底401内对应的区域。
在上述工艺及其形成的n-LDMOS晶体管中，在半导体衬底401内形成与待形成的n-LDMOS晶体管的沟道导电类型相同的n型深掺杂阱402，然后在n型深掺杂阱402形成相互隔离的n型第一离子掺杂区404和p型第二离子掺杂区405，所述第一离子掺杂区404和n-LDMOS晶体管的沟道导电类型相同，第二离子掺杂区405和沟道导电类型相反，因此形成的n-LDMOS晶体管的沟道为栅介质层406对应的第二离子掺杂区405部分，因此与现有技术相比沟道较短，在栅极电压下，n型的深掺杂阱402及n型的第一离子掺杂区404与p型的第二离子掺杂区405之间形成反向偏置的二极管，在击穿之前该耗尽区全耗尽，能够获得较高的击穿电压，即n-LDMOS晶体管的I-V曲线中的快回现象右移，提高n-LDMOS晶体管的耐压程度；同时，通过增加本发明中的n型的第一离子掺杂区404的掺杂浓度，可以降低n-LDMOS晶体管的开启电阻(rdson)；而且，由于形成的n型的第一离子掺杂区404与n型的深掺杂阱402的导电类型相同，即使由于在形成第一离子掺杂区404的时候，光刻工艺中的掩膜有偏差，比如第一离子掺杂区404没有完全包围住隔离结构403甚至没有包围住隔离结构403部分时，不会造成现有技术的阈值过高而影响实际使用的情况。
同时，通过将形成所述第一离子掺杂区404的掩膜图形与形成中压器件的n型掺杂阱的掩膜图形设置于同一块掩模版上，形成所述第二离子掺杂区405的掩膜图形与形成中压器件的p型掺杂阱的掩膜图形设置于同一块掩模版上，可以大大降低工艺成本和降低产品的循环周期。
图16是采用现有技术中类似图2所示的p-LDMOS晶体管结构的n-LDMOS晶体管的输出特性曲线，与图2不同点仅在于各区的导电类型相反，比如深n型掺杂阱201变为p型半导体衬底、N-区域203变为p型、P-区域204变为n型、源极208和漏极209均为N+。
图16中横坐标为漏极电压(Vd)，纵坐标为漏极电流(Id)，该数据采用美国的斯诺普斯(Synopsys)公司的Medici软件进行模拟获得。其中，曲线I～III对应的n-LDMOS晶体管的n-区域204(即漏极的漂移区)的注入剂量依次递减25％。其余条件相同，曲线IV代表n-LDMOS晶体管的n-区域204采用中压器件的n型掺杂阱的条件注入，其余条件均相同，四条曲线代表的n-LDMOS晶体管的阈值电压均为1.0V，经过模拟，曲线I～IV代表的n-LDMOS晶体管的击穿电压分别为22.3、23.0、26.5、19.2V，漏极饱和电流Ids分别为165、160、150、229μA/μm，由I～IV曲线的特性可以看出随着注入剂量的减小，形成的LDMOS晶体管的击穿电压降低。
图17是采用本发明的方法形成的n-LDMOS晶体管的I-V特性曲线。横坐标为漏极电压(Vd)，纵坐标为漏极电流(Id)，该数据采用美国的斯诺普斯(Synopsys)公司的Medici软件进行模拟获得。其中，曲线I～II对应的LDMOS晶体管的深n型掺杂阱和p型的深掺杂阱的注入剂量不同。曲线I的工艺为1.0e13/cm2，曲线II的工艺为1.5e13/cm2。形成的LDMOS晶体管的其他工艺均相同，阈值电压均为0.7V，经过模拟，曲线I～II代表的LDMOS晶体管的击穿电压分别为28、26V，漏极饱和电流Ids分别为203、253μA/μm，由I～II曲线的特性可以看出随着注入剂量的增大，形成的LDMOS晶体管的击穿电压降低，得到的饱和电流相应增加。
同时，可以类推，当采用本发明的方法制造与图16中的阈值电压相同(1.0V)的n-LDMOS晶体管时，其击穿电压会因为提高掺杂阱的浓度而稍微降低，但是其仍为同样的数量级，不会影响实际使用，而且由于其采用中压器件区域的掩模版，相对于降低成本而言，该缺陷是可以忽略的。
本发明还提供一种带有LDMOS晶体管的半导体器件的制造方法，包括：提供半导体衬底，所述半导体衬底含有高压器件区域(HV)和中压器件区域(MV)；在所述高压器件区域的半导体衬底内形成深掺杂阱，所述深掺杂阱的导电类型与在该深掺杂阱内待形成的LDMOS晶体管的沟道导电类型相同，所述该深掺杂阱内待形成的LDMOS晶体管具有源极、漏极、以及栅介质层；在所述深掺杂阱内形成隔离结构，所述隔离结构位于源极和漏极之间且靠近漏极；在所述深掺杂阱内形成第一离子掺杂区，所述第一离子掺杂区的导电类型与所述LDMOS晶体管的沟道导电类型相同；所述第一离子掺杂区的深度大于隔离结构底部；且覆盖漏极、以及至少覆盖隔离结构的***轮廓在所述深掺杂阱内对应的部分区域；在所述深掺杂阱内形成第二离子掺杂区，所述第二离子掺杂区的导电类型与所述LDMOS晶体管的沟道导电类型相反；所述第二离子掺杂区覆盖源极、以及至少覆盖栅介质层在所述深掺杂阱内对应的部分区域；所述第二离子掺杂区和第一离子掺杂区之间具有间隔。
图18给出本发明的一个实施例的形成带有LDMOS晶体管的半导体器件的结构示意图。包括：
半导体衬底1，所述半导体衬底1含有高压器件区域HV和中压器件区域MV；所述高压器件区域HV包括i区域和ii区域，所述i区域含有p-LDMOS，所述ii区域含有n-LDMOS；所述中压器件区域MV包括iii区域和iv区域，所述iii区域含有p-MOS，所述iv区域含有n-MOS；
所述高压器件区域HV的i区域和ii区域还分别形成有深掺杂阱3a和3b，所述深掺杂阱3a为p型，深掺杂阱3b为n型，分别与各自区域内形成的LDMOS晶体管的沟道导电类型相同；所述中压器件区域MV的i区域和ii区域也分别形成有深掺杂阱3c和3d，所述深掺杂阱3c为n型，所述深掺杂阱3d为p型，分别与各自区域内形成的MOS晶体管的沟道导电类型相反；
在HV的i区域还形成有隔离结构4a，所述隔离结构4a位于待形成的LDMOS晶体管的源极和漏极之间且靠近漏极；在HV的ii区域还形成有隔离结构4b，所述隔离结构4b位于待形成的LDMOS晶体管的源极和漏极之间且靠近漏极；
在HV的i区域的深掺杂阱3a内还形成有第一离子掺杂区5a，所述第一离子掺杂区5a与待形成的LDMOS晶体管的沟道导电类型相同，因此为p型，所述第一离子掺杂区5a的深度大于隔离结构4a底部，且覆盖待形成的LDMOS晶体管的漏极、以及至少覆盖隔离结构的***轮廓在所述深掺杂阱3a内对应的部分区域；在HV的ii还形成有第一离子掺杂区5b，所述第一离子掺杂区5b与待形成的LDMOS晶体管的沟道导电类型相同，因此为n型，所述第一离子掺杂区5b的深度大于隔离结构4a底部，且覆盖待形成的LDMOS晶体管的漏极、以及至少覆盖隔离结构的***轮廓在所述深掺杂阱3b内对应的部分区域；
在HV的i区域的深掺杂阱3a内还形成有第二离子掺杂区6a，所述第二离子掺杂区6a的导电类型与所述LDMOS晶体管的沟道导电类型相反，因此为n型，所述第二离子掺杂区6a覆盖待形成的LDMOS晶体管的源极、以及至少覆盖栅介质层在所述深掺杂阱内对应的部分区域，所述第二离子掺杂区6a和第一离子掺杂区5a之间具有间隔；在HV的ii区域的深掺杂阱3b内还形成有第二离子掺杂区6b，所述第二离子掺杂区6b的导电类型与所述LDMOS晶体管的沟道导电类型相反，因此为p型，所述第二离子掺杂区6b覆盖待形成的LDMOS晶体管的源极、以及至少覆盖栅介质层在所述深掺杂阱内对应的部分区域，所述第二离子掺杂区6b和第一离子掺杂区5b之间具有间隔；
所述半导体衬底1的i、ii、iii、iv区域上分别形成有栅介质层7a、7b、7c和7d，所述栅介质层7a、7b、7c和7d在HV区域和在MV的厚度可以有所不同；
在栅介质层7a、7b、7c和7d上分别形成有多晶硅栅极8a、8b、8c、8d，以及分别形成于各个多晶硅栅极两侧的侧墙9a、9b、9c、9d。
所述半导体衬底1的i、ii、iii、iv区域内分别形成有源极10a、10b以及漏极11a、11b，所述源极10a、10b分别位于i、ii区域的第二离子掺杂阱6a、6b内，所述漏极11a、11b分别位于i、ii区域的第一离子掺杂阱5a、5b内；所述源极10c、10d和漏极11c、11d分别位于iii、iv区域深掺杂阱3c和3d内。
形成所述第一离子掺杂区5a比较优选的是与形成中压器件区域MV的iv区域的深掺杂阱3d同时进行。更为优选地，可以将形成所述第一离子掺杂区5a的掩膜图形与形成中压器件区域MV的iv区域的深掺杂阱3d的掩膜图形设置在同一块掩模版上。
形成所述第一离子掺杂区5b比较优选的是与形成中压器件区域MV的iii区域的深掺杂阱3c同时进行。更为优选地，可以将形成所述第一离子掺杂区5b的掩膜图形与中压器件区域MV的iii区域的深掺杂阱3c的掩膜图形设置在同一块掩模版上。
形成所述第二离子掺杂区6a比较优选的是与形成中压器件区域MV的iii区域的深掺杂阱3c同时进行。更为优选地，可以将形成所述第二离子掺杂区6a的掩膜图形与中压器件区域MV的iii区域的深掺杂阱3c的掩膜图形设置于同一块掩模版上。
形成所述第二离子掺杂区6b比较优选的是与形成中压器件区域MV的iv区域的深掺杂阱3d同时进行。更为优选地，可以将形成所述第二离子掺杂区6b的掩膜图形与中压器件区域MV的iv区域的深掺杂阱3d的掩膜图形设置于同一块掩模版上。
若半导体衬底1为p型，在HV的i区域形成深掺杂阱3a之前还包括形成深n型掺杂阱2a的步骤，在MV的iii区域形成深掺杂阱3c之前还包括形成深n型掺杂阱2c的步骤。
形成所述深掺杂阱3a、3b、3c以及3d以及深n型掺杂阱2a、2c之后、还包括退火步骤，所述退火温度为800至1100℃，退火气氛为N2，退火时间为2小时。经过该步退火，可以使其内的离子分布更为均匀并修复离子注入损伤。
同样，该步骤的退火可以放在形成隔离结构4a、4b之后进行，即与形成隔离结构之后的退火步骤共用。
其余的形成上述带有LDMOS晶体管的半导体器件的方法请参照上述形成p-LDMOS和n-LDMOS晶体管的方法。
上述的带有LDMOS晶体管的半导体器件及其形成方法，具有与前述的p-LDMOS以及n-LDMOS晶体管相类似的优点，可以提高其耐压能力，而且采用中压器件区域的形成掺杂阱的掩模版来相应形成LDMOS晶体管的第一离子掺杂区和第二离子掺杂区可以降低工艺成本以及产品的循环周期。
虽然本发明己以较佳实施例披露如上，但本发明并非限定于此。任何本领域技术人员，在不脱离本发明的精神和范围内，均可作各种更动与修改，因此本发明的保护范围应当以权利要求所限定的范围为准。

Claims (17)

1.一种LDMOS晶体管的制作方法，包括如下步骤：
提供半导体衬底；
在所述半导体衬底内形成深掺杂阱，所述深掺杂阱的导电类型与在该深掺杂阱内待形成的LDMOS晶体管的沟道导电类型相同，所述深掺杂阱内待形成的LDMOS晶体管具有源极、漏极、以及栅介质层；
在所述深掺杂阱内形成隔离结构，所述隔离结构位于源极和漏极之间且靠近漏极；
在所述深掺杂阱内形成第一离子掺杂区，所述第一离子掺杂区的导电类型与LDMOS晶体管的沟道导电类型相同；所述第一离子掺杂区的深度大于隔离结构底部、且覆盖漏极、以及至少覆盖隔离结构的***在所述深掺杂阱内对应的部分区域；
在所述深掺杂阱内形成第二离子掺杂区，所述第二离子掺杂区的导电类型与LDMOS晶体管的沟道导电类型相反；所述第二离子掺杂区覆盖源极、以及至少覆盖栅介质层在所述深掺杂阱内对应的部分区域；所述第二离子掺杂区和第一离子掺杂区之间具有间隔。
2.根据权利要求1所述的LDMOS晶体管的制作方法，形成所述深掺杂阱之后还包括退火步骤，所述退火温度为800至1100℃，退火气氛为N2，退火时间为1至3小时。
3.根据权利要求1所述的LDMOS晶体管的制作方法，还包括：形成位于所述半导体衬底表面的中压器件的掺杂阱；所述第一离子掺杂区通过离子注入形成，所述离子注入与中压器件的掺杂阱同时进行。
4.根据权利要求3所述的LDMOS晶体管的制作方法，形成所述第一离子掺杂区的离子注入的掩膜图形与形成中压器件的掺杂阱的掩膜图形位于同一块掩模版上。
5.根据权利要求4所述的LDMOS晶体管的制作方法，所述LDMOS晶体管的沟道导电类型为n型，形成所述第一离子掺杂区的掩膜图形与形成中压器件的n型掺杂阱的掩膜图形位于同一块掩模版上，形成所述第二离子掺杂区的掩膜图形与形成中压器件的p型掺杂阱的掩膜图形位于同一块掩模版上，所述深掺杂阱为n型。
6.根据权利要求4所述的LDMOS晶体管的制作方法，所述LDMOS晶体管的沟道导电类型为p型，形成所述第一离子掺杂区的图形与形成中压器件的p型掺杂阱的掩膜图形位于同一块掩模版上，形成所述第二离子掺杂区的掩膜图形与形成中压器件的n型掺杂阱的掩膜图形位于同一块掩模版上，所述深掺杂阱为p型。
7.根据权利要求6所述的LDMOS晶体管的制作方法，在形成所述深掺杂阱之前还包括形成深n型掺杂阱步骤，所述深n型掺杂阱深度大于深掺杂阱。
8.一种LDMOS晶体管，包括：
位于半导体衬底内的源极、漏极、以及栅介质层；
隔离结构，位于源极和漏极之间且靠近漏极；
第一离子掺杂区，位于所述半导体衬底内，所述第一离子掺杂区的导电类型与LDMOS晶体管的沟道的导电类型相同；所述第一离子掺杂区的深度大于隔离结构底部、且覆盖漏极、以及至少覆盖隔离结构的***在所述半导体衬底内对应的部分区域；
第二离子掺杂区，位于所述半导体衬底内，所述第二离子掺杂区的导电类型与LDMOS晶体管的沟道的导电类型相反；所述第二离子掺杂区覆盖源极、以及
至少覆盖栅介质层在所述半导体衬底内对应的部分区域；所述第二离子掺杂区和第一离子掺杂区之间具有间隔；
其特征在于，还包括：深掺杂阱，所述深掺杂阱的导电类型与LDMOS晶体管的沟道的导电类型相同，且覆盖所述第一离子掺杂区、第二离子掺杂区、以及栅介质层在所述半导体衬底内对应的部分区域。
9.根据权利要求8所述的LDMOS晶体管，还包括位于半导体衬底内的深n型掺杂阱，所述深n型掺杂阱深度大于深掺杂阱。
10.一种具有LDMOS晶体管的半导体器件的制造方法，包括：
提供半导体衬底，所述半导体衬底含有高压器件区域和中压器件区域；
在高压器件区域的半导体衬底内形成深掺杂阱，所述深掺杂阱的导电类型与在该深掺杂阱内待形成的LDMOS晶体管的沟道导电类型相同，所述该深掺杂阱内待形成的LDMOS晶体管具有源极、漏极、以及栅介质层；
在所述深掺杂阱内形成隔离结构，所述隔离结构位于源极和漏极之间且靠近漏极；
在所述深掺杂阱内形成第一离子掺杂区，所述第一离子掺杂区的导电类型与所述LDMOS晶体管的沟道导电类型相同；所述第一离子掺杂区的深度大于隔离结构底部；且覆盖漏极、以及至少覆盖隔离结构的***在所述深掺杂阱内对应的部分区域；
在所述深掺杂阱内形成第二离子掺杂区，所述第二离子掺杂区的导电类型与所述LDMOS晶体管的沟道导电类型相反；所述第二离子掺杂区覆盖源极、以及至少覆盖栅介质层在所述深掺杂阱内对应的部分区域；所述第二离子掺杂区和第一离子掺杂区之间具有间隔。
11.根据权利要求10所述的半导体器件的制造方法，形成所述深掺杂阱之后还包括退火步骤，所述退火温度为800至1100℃，退火气氛为N2，退火时间为1至3小时。
12.根据权利要求11所述的半导体器件的制造方法，所述第一离子掺杂区通过离子注入形成，所述离子注入与中压器件的掺杂阱同时进行。
13.根据权利要求12所述的半导体器件的制造方法，形成所述第一离子掺杂区的离子注入的掩膜图形与形成中压器件的掺杂阱的掩膜图形位于同一块掩模版上。
14.根据权利要求13所述的半导体器件的制造方法，所述LDMOS晶体管的沟道导电类型为n型，形成所述第一离子掺杂区的掩膜图形与形成中压器件的n型掺杂阱的掩膜图形位于同一块掩模版上，形成所述第二离子掺杂区的掩膜图形与形成中压器件的p型掺杂阱的掩膜图形位于同一块掩模版上，所述深掺杂阱为n型。
15.根据权利要求13所述的半导体器件的制造方法，所述LDMOS晶体管的沟道导电类型为p型，形成所述第一离子掺杂区的图形与形成中压器件的p型掺杂阱的掩膜图形位于同一块掩模版上，形成所述第二离子掺杂区的掩膜图形与形成中压器件的n型掺杂阱的掩膜图形位于同一块掩模版上，所述深掺杂阱为p型。
16.根据权利要求15所述的半导体器件的制造方法，在形成所述深掺杂阱之前还包括形成深n型掺杂阱步骤，所述深n型掺杂阱深度大于深掺杂阱。
17.一种如权利要求10所制造的半导体器件。
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* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN102420245A (zh) * 2010-09-28 2012-04-18 比亚迪股份有限公司 用于esd防护的低电压触发硅控整流器及其制造方法
CN102157384B (zh) * 2011-03-10 2016-08-17 上海华虹宏力半导体制造有限公司 晶体管的制造方法
CN102983161B (zh) * 2011-09-02 2015-04-08 上海华虹宏力半导体制造有限公司 非埋层的双深n型阱高压隔离n型ldmos及制造方法
CN103021852B (zh) * 2011-09-22 2015-06-03 上海华虹宏力半导体制造有限公司 高压p型ldmos的制造方法
CN103050528A (zh) * 2011-10-17 2013-04-17 中芯国际集成电路制造(上海)有限公司 Ldmos晶体管及其制作方法
CN103730419B (zh) * 2012-10-12 2016-04-06 北大方正集团有限公司 一种阈值电压调节方法
CN104157571B (zh) * 2013-05-15 2017-03-01 中芯国际集成电路制造(上海)有限公司 Ldnmos管的制备方法
CN104282667B (zh) * 2014-09-30 2017-11-10 中航（重庆）微电子有限公司 一种mos静电保护结构及保护方法
CN104992977B (zh) 2015-05-25 2018-06-19 上海华虹宏力半导体制造有限公司 Nldmos器件及其制造方法
FR3080948A1 (fr) * 2018-05-02 2019-11-08 Stmicroelectronics (Rousset) Sas Circuit integre comprenant un element capacitif, et procede de fabrication

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5541125A (en) * 1992-09-21 1996-07-30 Siliconix Incorporated Method for forming a lateral MOS transistor having lightly doped drain formed along with other transistors in the same substrate
CN101099242A (zh) * 2005-01-06 2008-01-02 英飞凌科技股份公司 Ldmos晶体管
US7368357B2 (en) * 2003-12-24 2008-05-06 Dongbu Electronics Co., Ltd. Semiconductor device having a graded LDD region and fabricating method thereof
CN101266930A (zh) * 2008-04-11 2008-09-17 北京大学 一种横向双扩散场效应晶体管的制备方法

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5541125A (en) * 1992-09-21 1996-07-30 Siliconix Incorporated Method for forming a lateral MOS transistor having lightly doped drain formed along with other transistors in the same substrate
US7368357B2 (en) * 2003-12-24 2008-05-06 Dongbu Electronics Co., Ltd. Semiconductor device having a graded LDD region and fabricating method thereof
CN101099242A (zh) * 2005-01-06 2008-01-02 英飞凌科技股份公司 Ldmos晶体管
CN101266930A (zh) * 2008-04-11 2008-09-17 北京大学 一种横向双扩散场效应晶体管的制备方法

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