CN109785892B - 包括字线缺陷检测电路的存储器器件 - Google Patents

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Abstract

一种存储器器件，可以包括：存储器单元阵列，包括存储器单元和连接到存储器单元的字线；时钟产生器，被配置为根据***时钟信号来产生第一泵浦时钟信号；电荷泵，被配置为使用电源电压和第一泵浦时钟信号来提供泵浦电压信号；补偿电路，被配置为根据电源电压的变化补偿第一参考时钟信号的变化，并且提供补偿后的第一参考时钟信号；以及合格/失败(P/F)确定电路，被配置为通过在所述泵浦电压信号被提供给字线的同时，比较所述第一泵浦时钟信号与所述补偿后的第一参考时钟信号，来确定所述字线是否有缺陷。

Description

包括字线缺陷检测电路的存储器器件
相关申请的交叉引用
本专利申请要求2017年11月14日递交的韩国专利申请No.10-2017-0151619的优先权，其全部内容通过引用并入本文中。
技术领域
本公开涉及存储器器件，更具体地，涉及包括字线缺陷检测电路在内的存储器器件和存储器器件的操作方法。
背景技术
存储器器件是能够根据需要存储和读取数据的存储设备。存储器器件可以被划分为当不再供电时存储的数据不会从其中消失的非易失性存储(NVM)器件、以及如果不再供电则存储的数据从其中消失的易失性存储器(VM)器件。
为了控制存储器器件中包括的多个存储器单元，可以布置和使用各种电连接。电连接的示例包括连接到一个或多个存储器单元的字线和位线。
随着存储器器件的大小减小，电连接之间的距离也减小。因此，可能发生诸如桥接缺陷(其是本应彼此绝缘的电连接之间的短路)之类的各种缺陷。这些缺陷使存储器器件的操作性能劣化，因此需要被解决。
发明内容
这里描述的实施例提供具有改进的操作性能和/或可靠性的存储器器件。
本文描述的实施例还提供具有改进的操作性能和/或可靠性的存储器器件的操作方法。
然而，本文所述的本发明构思的实施例不限于本文所阐述的那些。通过参考以下给出的本发明构思的详细描述，本发明构思的上述和其它实施例对于本发明构思所属领域的普通技术人员将变得更加清楚。
根据本发明构思的一些实施例，一种存储器器件可以包括：存储器单元阵列，包括存储器单元和连接到存储器单元的字线；时钟产生器，被配置为根据***时钟信号来产生第一泵浦时钟信号；电荷泵，被配置为使用电源电压和所述第一泵浦时钟信号来提供泵浦电压信号；补偿电路，被配置为根据电源电压的变化补偿第一参考时钟信号的变化，并且提供补偿后的第一参考时钟信号；以及合格/失败(P/F)确定电路，被配置为通过在所述泵浦电压信号被提供给字线的同时，比较所述第一泵浦时钟信号与所述补偿后的第一参考时钟信号，来确定所述字线是否有缺陷。
根据本发明构思的一些实施例，一种存储器器件的驱动方法可以包括：提供存储器单元阵列，其包括连接到第一存储器单元的第一字线和连接到第二存储器单元的第二字线；设置第一参考时钟信号；通过在向第一字线施加第一存储器单元的第一编程电压时将与第一编程电压相关联的第一泵浦时钟信号与第一参考时钟信号进行比较，来确定第一字线中是否存在第一缺陷；将第一泵浦时钟信号设置为第二参考时钟信号；以及通过在对第二字线施加第二存储器单元的第二编程电压时将与第二编程电压相关联的第二泵浦时钟信号与第二参考时钟信号进行比较，来确定第二字线中是否存在第二缺陷；
根据本发明构思的一些实施例，一种存储器器件可以包括：存储器单元阵列，包括存储器单元和连接到存储器单元的字线；电压产生器，被配置为基于电源电压和根据所述电源电压的变化而变化的第一***时钟信号来产生要提供给所述字线的操作电压；泵浦时钟产生电路，被配置为基于与所述电源电压的变化无关的第二***时钟信号来产生泵浦时钟信号；以及P/F确定电路，被配置为通过在所述操作电压被提供给所述字线的同时，比较所述泵浦时钟信号与参考时钟信号，来确定所述字线是否有缺陷。
根据本发明构思的一些实施例，一种存储器器件可以包括：存储器单元阵列，包括存储器单元和连接到所述存储器单元的字线；电压产生器，被配置为接收电源电压，产生泵浦时钟信号，并且向所述字线提供操作电压以对所述存储器单元进行编程；补偿电路，被配置为提供补偿所述电源电压的变化的补偿后的参考时钟信号；以及合格/失败(P/F)确定电路，被配置为通过将所述泵浦时钟信号中包括的脉冲的第一数量与所述补偿后的参考时钟信号中包括的脉冲的第二数量进行比较，来确定所述字线是否有缺陷。
其它特征和实施例可以通过以下详细描述、附图和权利要求变得清楚明白。
附图说明
通过参考附图详细描述本发明的实施例，本发明构思的上述和其它方面和特征将变得更清楚，在附图中：
图1是示出了根据本发明构思的一些实施例的非易失性存储器(NVM)***的框图。
图2是示出了图1的NVM器件的框图。
图3是示出了图2的电压产生器的框图。
图4是示出了图3的泵浦时钟信号的图。
图5是示出了图2的P/F确定电路的框图。
图6和图7是示出了图2的存储器单元阵列的图。
图8和图9是示出了根据本发明构思的一些实施例的NVM器件的字线缺陷检测操作的图。
图10是示出了根据本发明构思的一些实施例的NVM器件的操作的流程图。
图11和图12是进一步示出了根据本发明构思的一些实施例的NVM器件的操作的图。
图13是示出了根据电源电压的变化的泵浦时钟信号的变化的图。
图14是示出了根据本发明构思的一些实施例的NVM器件的框图。
图15是示出了图14的NVM器件的操作的流程图。
图16是示出了根据本发明构思的一些实施例的字线缺陷检测电路的框图。
图17是示出了图16的补偿电路的框图。
图18是示出了根据本发明构思的一些实施例的字线缺陷检测电路的框图。
图19是示出了图18的字线缺陷检测电路的一部分的框图。
具体实施方式
图1是示出了根据本发明构思的一些实施例的非易失性存储器(NVM)***的框图。
参考图1，NVM***可以包括存储器控制器200和NVM器件100。图1中的NVM***的示例包括基于闪存的数据存储介质，例如存储卡、通用串行总线(USB)存储器、和/或固态驱动器(SSD)，但是本发明构思不限于此。
存储器控制器200可以连接到主机HOST和NVM器件100。存储器控制器200可以被配置为响应于来自主机HOST的请求来访问NVM器件100。存储器控制器200还可以被配置为提供NVM器件100和主机HOST之间的接口。存储器控制器200还可以被配置为执行用于控制NVM器件100的固件。
存储器控制器200可以控制NVM器件100的操作。具体地，存储器控制器200可以经由连接到NVM器件100的输入/输出(I/O)线提供命令CMD、地址ADDR、控制信号CTRL和/或数据DATA。
由存储器控制器200向NVM器件100提供的控制信号CTRL可以包括例如芯片使能信号CE、写使能信号WE和/或读使能信号RE，但是本发明构思不限于此。
存储器控制器200可以包括校正数据中包括的错误位的纠错码(ECC)电路，但是本发明构思不限于此。在一些实施例中，ECC电路可以被提供为NVM器件100的元件。
存储器控制器200和NVM器件100可以被提供为芯片、封装和/或模块。在一些实施例中，可以使用封装来安装存储器控制器200和NVM器件100，封装比如为层叠封装(PoP)、球栅阵列(BGA)、芯片级封装(CSP)、塑料引线芯片载体(PLCC)、塑料双列直插式封装(PDIP)、晶片封装的管芯、晶片形管芯、板上芯片(COB)、陶瓷双列直插式封装(CERDIP)、塑料公制四方扁平封装(MQFP)、薄型四方扁平封装(TQFP)、小外形集成电路(SOIC)、紧缩小外形封装(SSOP)、薄型小外形封装(TSOP)、薄型四方扁平封装(TQFP)、***级封装(SIP)、多芯片封装(MCP)、晶片级制造封装(WFP)、晶片级处理堆叠封装(WSP)等。
下文中，将参考图2描述NVM器件100的配置。
图2是示出了图1的NVM器件的框图。
参考图2，NVM器件100可以包括字线缺陷检测电路170、地址解码器130、I/O电路140、控制逻辑150和存储器单元阵列160。
NVM器件100可以是或包括例如NAND闪存器件、垂直NAND(VNAND)器件、NOR闪存器件、电阻随机存取存储器(RRAM)器件、相变存储器(PRAM)器件、磁阻随机存取存储器(MRAM)器件、铁电随机存取存储器(FRAM)器件、和/或自旋转移矩随机存取存储器(STT-RAM)器件，但是本发明构思不限于此。以下将NVM器件100描述为VNAND器件，但是本发明构思不限于此。也就是说，除了VNAND器件之外的各种NVM器件也适用于NVM器件100。
字线缺陷检测电路170可以检测设置在存储器单元阵列160中的导线和/或电连接中的缺陷。具体地，字线缺陷检测电路170可以使用例如泵浦时钟信号CLK_P来检测设置在存储器单元阵列160中的多条字线WL中的缺陷。响应于字线缺陷检测电路170检测到字线缺陷，字线缺陷检测电路170可以向控制逻辑150提供字线缺陷信息。
字线缺陷检测电路170可以包括电压产生器110和合格/失败(P/F)确定电路120。
电压产生器110可以使用电源电压Vcc来产生用于NVM器件100的操作的操作电压Vg。操作电压Vg的示例包括编程电压、通过电压、读取电压、读取通过电压、验证电压、擦除电压、共源线电压和/或阱电压，但是本发明构思不限于此。电压产生器110可以产生字线电压，该字线电压用于将数据编程到设置在存储器单元阵列160中的存储器单元、或者从所述存储器单元读取数据、或者从所述存储器单元中擦除数据。以下将参考图3描述电压产生器110。
图3是示出了图2的电压产生器的框图。
参考图3，电压产生器110可以包括时钟产生器111、电荷泵112、确定信号产生器113、以及调节器114。
时钟产生器111可以使用从外部提供的***时钟信号CLK来产生并输出泵浦时钟信号CLK_P。具体地，时钟产生器111可以通过使用由确定信号产生器113输出的确定信号DET、根据***时钟信号CLK来产生泵浦时钟信号CLK_P，并且可以输出泵浦时钟信号CLK_P。泵浦时钟信号CLK_P可以包括多个脉冲，并且可以是***时钟信号CLK的一部分。稍后将详细描述泵浦时钟信号CLK_P。
电荷泵112可以包括多个电荷泵电路和控制电路。每个电荷泵电路可以通过控制电路而被使能或停用，并且可以使用由时钟产生器111提供的泵浦时钟信号CLK_P和电源电压Vcc来执行电荷泵浦操作。
调节器114可以通过调节由电荷泵112输出的泵浦电压信号Vp来产生操作电压Vg，并且可以经由图2的地址解码器130向图2的存储器单元阵列160提供操作电压Vg。
确定信号产生器113可以通过将由电荷泵112输出的泵浦电压信号Vp与参考泵浦电压PUMP_REF进行比较来产生确定信号DET。确定信号DET可以被提供给时钟产生器111，并且可以用于产生泵浦时钟信号CLK_P。
以下将参考图4描述泵浦时钟信号CLK_P的产生。
图4是示出了图3的泵浦时钟信号的图。
参考图3和图4，确定信号产生器113可以通过将由电荷泵112输出的泵浦电压信号Vp与参考泵浦电压PUMP_REF进行比较来产生确定信号DET。例如，如图4中所示，在泵浦电压信号Vp的电平增加但泵浦电压信号Vp的电平低于参考泵浦电压PUMP_REF的时段期间，确定信号DET可以保持在逻辑高电平，并且在其它时段期间可以保持逻辑低电平。也就是说，可以在泵浦电压信号Vp的一些时段中周期性地使能确定信号DET。
由确定信号产生器113产生的确定信号DET可以被提供给时钟产生器111，并且时钟产生器111可以通过对***时钟信号CLK和确定信号DET执行与(AND)操作来产生泵浦时钟信号CLK_P。因此，如图4所示，在电荷泵112产生泵浦电压信号Vp以产生操作电压Vg的时段期间(即，对图2的存储器单元阵列160施加操作电压Vg的时段期间)，在泵浦时钟信号CLK_P中存在脉冲型部分，但在其它时段期间，泵浦时钟信号CLK_P中没有脉冲型部分。
上面已经参考图3和图4将电压产生器110描述为产生用于NVM器件100的操作的操作电压Vg，并且还使用***时钟信号CLK产生泵浦时钟信号CLK_P，但是本发明构思不限于此。电压产生器110的配置可以根据需要而变化。
再次参考图2，P/F确定电路120可以从电压产生器110接收泵浦时钟信号CLK_P，并且可以通过监测泵浦时钟信号CLK_P来确定存储器单元阵列160中包括的电连接和/或导线是否有缺陷。具体地，P/F确定电路120可以从电压产生器110接收泵浦时钟信号CLK_P，并且可以通过将泵浦时钟信号CLK_P与参考时钟信号REF_CLK进行比较，来确定被施加操作电压Vg的存储器单元阵列160中的电连接和/或导线是否有缺陷。更具体地，P/F确定电路120可以通过将泵浦时钟信号CLK_P中包括的脉冲的数量与参考时钟信号REF_CLK中包括的脉冲的数量进行比较，来确定被施加操作电压Vg的存储器单元阵列160中的字线WL(例如，图7中的字线WL1至WL8)是否有缺陷。
如果确定特定字线WL(例如，图7中的字线WL1至WL8中的一条字线)有缺陷，则P/F确定电路120可以向控制逻辑150提供指示特定字线WL有缺陷、和/或需要将包括该特定字线WL的存储器块处理为坏块的信号，来作为P/F结果信号“P/F”。
以下将参考图5描述P/F确定电路120。
图5是示出了图2的P/F确定电路的框图。
参考图5，P/F确定电路120可以包括计数器121和比较逻辑122。
计数器121可以接收泵浦时钟信号CLK_P，可以对泵浦时钟信号CLK_P中包括的脉冲进行计数，并且可以将计数结果输出为脉冲计数C1。具体地，计数器121可以接收泵浦时钟信号CLK_P，可以对泵浦时钟信号CLK_P的每个周期中包括的脉冲进行计数，并且可以将计数结果输出为脉冲计数C1。
比较逻辑122可以通过将脉冲计数C2与脉冲计数C1进行比较来产生和输出P/F结果信号“P/F”，其中脉冲计数C2指示参考时钟信号REF_CLK中包括的脉冲的数量，脉冲计数C1由计数器121提供，并且指示泵浦时钟信号CLK_P中包括的脉冲的数量。在一些实施例中，在脉冲计数C1大于脉冲计数C2的情况下，比较逻辑122可以产生并输出指示存在缺陷字线WL、和/或需要将包括缺陷字线WL的存储器块处理为坏块的信号，来作为P/F结果信号“P/F”。这将在下文中详细地描述。
上面已经参考图5将P/F确定电路120描述为通过监测泵浦时钟信号CLK_P来确定存储器单元阵列160中包括的导线和/或电连接是否有缺陷，但是本发明构思不限于此。也就是说，P/F确定电路120的配置可以根据需要而变化。
再次参考图2，地址解码器130可以响应于输入地址来选择存储器单元阵列160的多个存储器块BLK1至BLKz中的一个存储器块。地址解码器130可以经由字线WL、至少一条串选择线SSL、和/或至少一条地选择线GSL连接到存储器单元阵列160。地址解码器130可以对作为输入地址的一部分的列地址进行解码。可以向I/O电路140发送解码后的列地址。在一些实施例中，地址解码器130可以包括行解码器、列解码器、和/或地址缓冲器。
I/O电路140可以经由多条位线BL连接到存储器单元阵列160。I/O电路140可以被配置为从地址解码器130接收解码后的列地址。I/O电路140可以使用解码后的列地址选择位线BL之一。
I/O电路140可以包括多个页缓冲器，所述页缓冲器存储要在NVM器件100的编程操作期间被编程的数据和/或存储在NVM器件100的读操作期间从NVM器件100读取的数据。每个页缓冲器可以包括多个锁存器。在编程操作期间存储在每个页缓冲器中的数据可以被编程到与经由位线BL选择的存储器块相对应的页(例如，一组存储器单元)。在读操作期间从与所选择的存储器块相对应的页读取的数据可以经由位线BL存储在页缓冲器中。I/O电路140可以从存储器单元阵列160的第一区域读取数据，并且可以将所读取的数据存储在存储器单元阵列160的第二区域中。例如，I/O电路140可以被配置为执行回拷(copy-back)操作。
控制逻辑150可以控制NVM器件100的一般操作，比如编程操作、读操作、擦除操作等。具体地，在NVM器件100操作时，控制逻辑150可以控制电压产生器110、P/F确定电路120、地址解码器130和I/O电路140的操作。控制逻辑150可以响应于从外部输入的控制信号CTRL和/或命令进行操作。
存储器单元阵列160可以被实现为例如三维(3D)存储器阵列。3D存储器阵列包括竖直取向的多个VNAND串，使得至少一个存储器单元位于另一存储器单元上方。至少一个存储器单元可以包括例如电荷俘获层。每个VNAND串可以包括设置在存储器单元上方的至少一个选择晶体管。至少一个选择晶体管可以具有与存储器单元相同的结构，并且在一些实施例中，可以与存储器单元一起单片地形成。本文中所使用的术语“单片”意味着3D存储器阵列的每一层级的层直接沉积在3D存储器阵列的每一下层级的层上。
3D存储器阵列可以由多个层级组成，并且字线WL和/或位线BL可以被设置为在层级之间被共享。例如，NVM器件100可以是其中的电荷存储层包括导电浮置栅极的闪存器件、或其中的电荷存储层包括绝缘膜的电荷俘获闪存(CTF)存储器器件，但是本发明构思不限于此。以下将NVM器件100描述为例如VNAND闪存器件。
存储器单元阵列160可以包括存储器块BLK1至BLKz。存储器块BLK1至BLKz可以经由字线WL、至少一条串选择线SSL和/或至少一条地选择线GSL连接到地址解码器130，并且可以经由位线BL连接到I/O电路140。在一些实施例中，字线WL可以具有层叠的板状结构。
存储器块BLK1至BLKz中的每个存储器块可以包括多个串，这些串沿着第一方向、沿着不同于第一方向的第二方向、沿着垂直于由第一方向和第二方向限定的平面的第三方向布置在基板上，并且具有3D结构。每个串可以包括至少一个串选择晶体管、多个存储器单元和/或至少一个地选择晶体管，它们串联连接在位线BL和共源线CSL之间。多个存储器单元中的每一个可以存储至少一个比特。在一些实施例中，可以在至少一个串选择晶体管和多个存储器单元之间设置至少一个虚设单元。在一些实施例中，可以在多个存储器单元和至少一个地选择晶体管之间设置至少一个虚设单元。以下将参考图6和图7描述存储器单元阵列160的存储器块BLK1至BLKz。
图6和图7是示出了图2的存储器单元阵列的图。
参考图6，可以沿相对于基板SUB的垂直方向形成示例存储器块BLK1。可以在基板SUB上形成包括杂质的区域(例如，掺杂有n+杂质的区域)。
栅电极165和绝缘膜164可以交替地堆叠在基板SUB上。可以在栅电极165和绝缘膜164之间形成数据存储膜161。
可以形成柱以竖直穿透栅电极165和绝缘膜164。柱可以是V形的(例如，可以具有倾斜的侧面)。柱可以穿透栅电极165和绝缘膜164，并且因此可以连接到基板SUB。可以通过使用诸如氧化硅之类的绝缘材料在柱的内部上形成填充电介质图案163。竖直有源图案162可以形成在柱的外部(例如，在外表面上)作为沟道半导体。
存储器块BLK1的栅电极165中的相应栅电极可以连接到地选择线GSL1至GSL3之一、字线WL1至WL8和/或串选择线SSL1至SSL3之一。形成在柱的外侧上的竖直有源图案162可以连接到位线BL1至BL3之一。图6示出了存储器块BLK1具有两种类型的选择线(即，地选择线GSL1、GSL2、GSL3和串选择线SSL1、SSL2、SSL3)、八条字线(即，字线WL1至WL8)和三条位线(即，位线BL1至BL3)的示例，但是本发明构思不限于此。设置在存储器块BLK1中的导线和/或电连接的数量可以根据需要而变化。
图7是示出了存储器块BLK1的等效电路图。参考图7，可以在位线BL1至BL3与共源线CSL之间设置单元串NS11、NS12、NS13、NS21、NS22、NS23、NS31、NS32和NS33。单元串NS11、NS12、NS13、NS21、NS22、NS23、NS31、NS32和NS33中的每一个单元串(例如，单元串NS11)可以包括地选择晶体管GST、多个存储器单元MC1至MC8、以及串选择晶体管SST。
串选择晶体管SST可以连接到串选择线SSL1至SSL3之一。地选择晶体管GST可以连接到地选择线GSL1至GSL3之一。在一些实施例中，地选择线GSL1至GSL3可以彼此连接。串选择晶体管SST可以连接到位线(例如，位线BL1至BL3之一)，并且地选择晶体管GST可以连接到共源线CSL。
存储器单元MC1至MC8可以分别连接到对应的字线WL1至WL8。连接到相同字线并且被同时编程的一组存储器单元可以被称为页。存储器块BLK1可以包括多个页。多个页可以连接到单条字线。参考图7，与共源线CSL相距特定高度的字线(例如，字线WL4)可以共同连接到三个页。
页可以是编程操作和读操作的单位，并且存储器块可以是擦除操作的单位。也就是说，当NVM器件100执行编程操作或读操作时，可以以页为单位对数据进行编程或读取，并且当NVM器件100执行擦除操作时，可以以存储器块为单位擦除数据。也就是说，存储器块BLK1的存储器单元MC1至MC8中存储的数据可以全部同时被擦除。
存储器单元MC1至MC8中的每一个存储器单元可以存储一比特数据或两比特或更多比特的数据。能够存储一比特数据的存储器单元可以称为单层单元(SLC)或单比特单元。能够存储两比特或更多比特数据的存储器单元可以称为多层单元(MLC)或多比特单元。在两比特MLC的情况下，可以在一个物理页中存储两页数据。因此，可以在连接到字线WL4的存储器单元MC4中存储六页数据。尽管图6和图7描述了示例存储器块BLK1的结构，但是应当理解，存储器单元阵列160(参见图2)的其它存储器块(例如，存储器块BLK2至BLKz)可以被相同或相似构造和/或相同或相似地操作。
以下将参考图3、图8和图9描述NVM器件100的字线缺陷检测操作。
图8和图9是示出了根据本发明构思的一些实施例的NVM器件100的字线缺陷检测操作的图。
参考图3和图8，如果存储器块BLK中包括的字线WL(n-1)、WLn和WL(n+1)中没有缺陷，则电荷泵112可以输出正常泵浦电压信号Vp_n，并且确定信号产生器113可以通过将由电荷泵112输出的正常泵浦电压信号Vp_n与参考泵浦电压PUMP_REF进行比较来产生确定信号DET。时钟产生器111可以通过使用由确定信号产生器113输出的确定信号DET、根据***时钟信号CLK来产生泵浦时钟信号CLK_P。上面已经参考图4描述了确定信号DET和泵浦时钟信号CLK_P的产生，因此，将省略其详细描述。
参考图3和图9，如果在字线WL(n-1)、WLn和WL(n+1)中存在桥接缺陷B，则电荷泵112可以输出桥接泵浦电压信号Vp_b。与正常泵浦电压信号Vp_n相比，桥接泵浦电压信号Vp_b会花费更多时间来达到其峰值电平，因为字线WL(n-1)、WLn和WL(n+1)都彼此桥接，结果发生电流泄漏。也就是说，由于相邻字线WL(n-1)、WLn和WL(n+1)之间的桥接缺陷B，电荷泵112产生必要电压电平所花费的时间量会增加。
在这种情况下，电荷泵112达到参考泵浦电压PUMP_REF的电平所花费的时间量也会增加。因此，与在字线WL(n-1)、WLn和WL(n+1)之间不存在桥接缺陷(如图8所示)时相比，确定信号DET的周期可以被延长。例如，参考图8和图9，泵浦时钟信号CLK_P中包括的脉冲数量从1增加到3。
以这种方式，NVM器件100可以检测存储器块BLK的字线WL(n-1)、WLn和WL(n+1)中的缺陷。例如，在图5的参考时钟信号REF_CLK中包括的脉冲的数量被预先确定为2的情况下，如果泵浦时钟信号CLK_P中包括的脉冲的数量是1(如图8所示)，则NVM器件100可以确定存储器块BLK的字线WL(n-1)、WLn和WL(n+1)是正常的，或者如果泵浦时钟信号CLK_P中包括的脉冲的数量是3(如图9所示)，则可以确定存储器块BLK的字线WL(n-1)、WLn和WL(n+1)有缺陷。也就是说，NVM器件100可以通过将泵浦时钟信号CLK_P中包括的脉冲的数量(即，图5的脉冲计数C1)与图5的参考时钟信号REF_CLK中包括的脉冲的数量(即，图5的脉冲计数C2)进行比较，来检测存储器块BLK的字线WL(n-1)、WLn和WL(n+1)中的缺陷。
尽管图9中将正常泵浦电压信号Vp_n和桥接泵浦电压信号Vp_b示出为彼此明显不同，但是电荷泵112的实际输出可以与图9中所示的不同。也就是说，可以以各种方式修改电荷泵112的输出。
以下将描述在NVM器件100通过与主机HOST的通信对数据编程的模式下如何从存储器块BLK的字线WL(n-1)、WLn和WL(n+1)中检测缺陷。
图10是示出了根据本发明构思的一些实施例的NVM器件的操作的流程图。图11和图12是进一步示出了根据本发明构思的一些实施例的NVM器件的操作的图。
参考图10，可以重置计数器121(S200)。例如，再次参考图5，P/F确定电路120可以重置计数器121以进行新的缺陷检测操作。
此后，参考图10，可以在对泵浦时钟信号中包括的脉冲进行计数的同时执行编程操作(S210)。例如，再次参考图2和图7，电压产生器110可以产生要提供给字线(例如，字线WL1至WL8)的编程电压，以便对存储器单元阵列160中包括的存储器单元(例如，存储器单元MC1至MC8)进行编程，或者对包括存储器单元(例如，存储器单元MC1至MC8)在内的页进行编程。然后，电压产生器110可以向存储器单元阵列160提供编程电压。在对字线(例如，字线WL1至WL8)施加编程电压的同时，P/F确定电路120可以对泵浦时钟信号CLK_P中包括的脉冲进行计数。
此后，参考图10，可以确定泵浦时钟信号CLK_P中包括的脉冲的数量是否大于参考时钟信号REF_CLK中包括的脉冲的数量(S220)。
如果泵浦时钟信号CLK_P中包括的脉冲的数量大于参考时钟信号REF_CLK中包括的脉冲的数量(S220-是)，则很可能在字线中存在缺陷。因此，包括字线在内的存储器块可以被指定为坏块，和/或字线被指定为缺陷字线(S230)。然后，编程操作结束。
另一方面，如果泵浦时钟信号CLK_P中包括的脉冲的数量小于参考时钟信号REF_CLK中包括的脉冲的数量(S220-否)，则可以将字线确定为没有缺陷。因此，可以验证存储器单元或页的编程是否完成(S240、S250)。然后，如果存储器单元或页的编程尚未完成(S250-否)，则可以继续编程操作(例如，通过重置计数器(S200)并执行另一编程操作来重复操作)。另一方面，如果存储器单元或页的编程完成(S250-是)，则编程操作结束。
例如，再次参考图2，P/F确定电路120可以确定泵浦时钟信号CLK_P中包括的脉冲的数量是否大于参考时钟信号REF_CLK中包括的脉冲的数量。
如果泵浦时钟信号CLK_P中包括的脉冲的数量大于参考时钟信号REF_CLK中包括的脉冲的数量，则P/F确定电路120可以向控制逻辑150提供如下信号作为P/F结果信号“P/F”，所述信号指示包括要被施加编程电压的字线WL在内的存储器块(例如，存储器块BLK1)需要被指定为坏块。
另一方面，如果泵浦时钟信号CLK_P中包括的脉冲的数量小于参考时钟信号REF_CLK中包括的脉冲的数量，则P/F确定电路120可以验证存储器单元MC1至MC8或包括存储器单元MC1至MC8在内的页的编程是否完成，并且可以继续执行编程操作，直到存储器单元MC1至MC8或包括存储器单元MC1至MC8在内的页的编程完成为止。
以下将参考图11和图12描述字线中没有缺陷的情况和字线中存在缺陷的情况。
图11是示出了字线中没有缺陷的情况的定时图。
参考图11，在模式信号RnBx被使能之后，可以对字线WL施加预定的编程电压。
在图11中表示为“WL”的线示出了在编程期间向字线WL施加的各种大小的电压。表示为“#CLK_P”的线示出了泵浦时钟CLK_P中包括的脉冲的数量与参考时钟信号REF_CLK中包括的脉冲的数量的周期性比较。由于每当对字线WL施加编程电压时，泵浦时钟信号CLK_P中包括的脉冲的数量小于参考时钟信号REF_CLK中包括的脉冲的数量，因此可以继续编程操作，因为字线WL中没有缺陷。在一些实施例中，可以通过重复对存储器单元阵列160施加预定编程电压(例如，电平逐渐增加的编程电压)来执行编程操作。
当多个存储器单元或包括多个存储器单元在内的页的编程完成时，可以终止对存储器单元阵列160施加编程电压，并且可以停用模式信号RnBx，从而完成编程操作。
图12是示出了字线中有缺陷的情况的定时图。
参考图12，在模式信号RnBx被使能之后，可以对字线WL施加预定的编程电压。
由于字线WL中存在缺陷，因此可能出现这样的情况：在对字线WL施加编程电压期间，特别地，在时间T1处，泵浦时钟信号CLK_P中包括的脉冲的数量变得大于参考时钟信号REF_CLK中包括的脉冲的数量。
当泵浦时钟信号CLK_P中包括的脉冲的数量变得大于参考时钟信号REF_CLK中包括的脉冲的数量时，可以立即(readily)终止编程电压的施加。然后，可以停用模式信号RnBx，从而终止编程操作。也就是说，如果在编程操作期间检测到字线缺陷，则可以立即终止编程电压的施加，从而可以防止电力浪费。因此，可以改进NVM器件100的操作性能。
已经描述了泵浦时钟信号CLK_P中包括的脉冲数量如何可以根据字线缺陷的存在而变化、以及如何基于泵浦时钟信号CLK_P中包括的脉冲数量的变化来检测字线缺陷。泵浦时钟信号CLK_P中包括的脉冲数量可以根据字线WL中是否存在缺陷而显著变化，但是也可以根据NVM器件100的操作条件而变化，以下将参考图13对此进行描述。
图13是示出了根据电源电压的变化的泵浦时钟信号CLK_P的变化的图。
具体地，图13示出了当向NVM器件100提供低电源电压“Vcc低”时泵浦时钟信号CLK_P的变化、以及当向NVM器件100提供高电源电压“Vcc高”时泵浦时钟信号CLK_P的变化。为了便于理解，在图13中略微夸大了在提供低电源电压“Vcc低”时和提供高电源电压“Vcc高”时之间的泵浦时钟信号CLK_P的变化的图案的差异，并且泵浦时钟信号CLK_P可以不必如图13所示那样改变。
参考图13，***时钟信号CLK的电平可以随着向NVM器件100提供的电源电压Vcc而变化。例如，当电源电压Vcc为低时，***时钟信号CLK可以具有第一电平L1，而当电源电压Vcc为高时，***时钟信号CLK可以具有高于第一电平L1的第二电平L2。
由于可以例如通过振荡器来补偿图3的泵浦电压信号Vp，因此与***时钟信号CLK不同，确定信号DET可以被均匀地保持，而不管电源电压Vcc如何变化。
因此，如图13所示，泵浦时钟信号CLK_P会受到电源电压Vcc的变化的影响。也就是说，当电源电压Vcc为低时，泵浦时钟信号CLK_P可以包括相对大量的n1个脉冲，而不管字线WL中是否存在缺陷，并且当电源电压Vcc为高时，泵浦时钟信号CLK_P可以包括相对少量的n2个脉冲，而不管字线WL中是否存在缺陷。
在这种情况下，如果参考时钟信号REF_CLK中包括的脉冲的数量在n1和n2之间(例如，在图13的示例中为3)，则根据电源电压Vcc的变化，字线WL可能被错误地确定为是有缺陷的，而不管字线WL中是否实际存在缺陷。
因此，需要考虑电源电压Vcc的变化来补偿参考时钟信号REF_CLK或控制泵浦时钟信号CLK_P，这将在下文中描述。
图14是示出了根据本发明构思的一些实施例的NVM器件300的框图。
参考图14，NVM器件300可以包括字线缺陷检测电路370、地址解码器330、I/O电路340、控制逻辑350和存储器单元阵列360。
地址解码器330、I/O电路340、控制逻辑350、存储器单元阵列360可以与它们在图2中的相应部分实质上相同，因此，将省略其详细描述。
字线缺陷检测电路370可以包括补偿电路380，其补偿参考时钟信号REF_CLK并输出补偿后的参考时钟信号REF_CLKC。字线缺陷检测电路370还可以包括电压产生器310和P/F确定电路320。
电压产生器310可以使用电源电压Vcc来产生用于NVM器件300的操作的操作电压Vg。此外，电压产生器310可以以与上面参考图3描述的方式相同的方式来产生泵浦时钟信号CLK_P，并且可以向补偿电路380提供泵浦时钟信号CLK_P。
补偿电路380可以使用泵浦时钟信号CLK_P产生补偿后的参考时钟信号REF_CLKC。补偿后的参考时钟信号REF_CLKC可以被提供给P/F确定电路320，并且可以用于检测字线缺陷。
P/F确定电路320可以通过监测泵浦时钟信号CLK_P来确定存储器单元阵列360中包括的字线WL是否是有缺陷的。具体地，P/F确定电路320可以通过将泵浦时钟信号CLK_P中包括的脉冲的数量与补偿后的参考时钟信号REF_CLKC中包括的脉冲的数量进行比较，来确定存储器单元阵列360中的、要被施加操作电压Vg的字线WL是否有缺陷。
以下将参考图15描述补偿电路380可以如何使用泵浦时钟信号CLK_P来补偿参考时钟信号REF_CLK。
图15是示出了图14的NVM器件300的操作的流程图。
参考图15，将泵浦时钟信号CLK_P设置为参考时钟信号REF_CLK(S400)。
例如，再次参考图14，补偿电路380可以假设在所选择的字线WL中不存在桥接缺陷，并且可以将在施加编程电压时产生的泵浦时钟信号CLK_P设置为参考时钟信号REF_CLK。也就是说，补偿电路380可以将在对所选择的字线WL施加编程电压时产生的泵浦时钟信号CLK_P设置为参考时钟信号REF_CLK的初始值。具体地，补偿电路380可以将在对所选择的字线WL施加编程电压时产生的泵浦时钟信号CLK_P中包括的脉冲的数量设置为参考时钟信号REF_CLK的初始值。
由于假设所选择的字线WL没有桥接缺陷，因此可以首先选择很少发生桥接缺陷的字线WL。
例如，可以将VNAND存储器形成为其底部比其顶部更窄，如图6所示。因此，与设置在VNAND存储器的上部处的字线(例如，图6的字线WL7和WL8)相比，更可能在设置在VNAND存储器的下部处的字线(例如，图6的字线WL1和WL2)发生桥接缺陷。因此，补偿电路380可以将在对设置在存储器单元阵列360的上部处的字线(例如，图6的字线WL7和WL8)施加编程电压时产生的泵浦时钟信号CLK_P设置为参考时钟信号REF_CLK。
以这种方式，可以将泵浦时钟信号CLK_P设置为参考时钟信号REF_CLK，并且补偿电路380可以向P/F确定电路320提供参考时钟信号REF_CLK来作为补偿后的参考时钟信号REF_CLKC。
此后，参考图15，在检测字线桥接缺陷时执行编程操作(S410)。
在S410中执行的编程操作与上面参考图10描述的在S210中执行的编程操作几乎相同，因此，将省略其详细描述。例如，再次参考图14，P/F确定电路320可以通过将泵浦时钟信号CLK_P中包括的脉冲的数量与由补偿电路380提供的补偿后的参考时钟信号REF_CLKC中包括的脉冲的数量进行比较来确定字线WL是否有缺陷。
此后，参考图15，确定字线中是否存在缺陷(S420)。如果字线中没有缺陷(S420-否)，则可以用泵浦时钟信号CLK_P更新参考时钟信号(S430)。另一方面，如果字线中存在缺陷(S420-是)，则可以不用泵浦时钟信号CLK_P更新参考时钟信号，因为泵浦时钟信号CLK_P不能用作参考时钟信号。
例如，再次参考图14，如果P/F确定电路320基于将泵浦时钟信号CLK_P中包括的脉冲的数量与由补偿电路380提供的补偿后的参考时钟信号REF_CLKC中包括的脉冲的数量进行比较的结果而确定字线WL中没有缺陷，则补偿电路380可以将泵浦时钟信号CLK_P更新为新的参考时钟信号REF_CLK。此外，补偿电路380可以提供新的参考时钟信号REF_CLK作为补偿后的参考时钟信号REF_CLKC，以用于P/F确定电路320的新的缺陷检测操作。另一方面，如果P/F确定电路320确定字线WL中存在缺陷，则补偿电路380不将泵浦时钟信号CLK_P用作补偿后的参考时钟信号REF_CLKC。
在图15的实施例中，可以在存储器单元的编程过程中重复执行S410、S420和S430。也就是说，可以在对相同的字线施加不同的编程电压(例如，电平增加的编程电压)的过程中重复执行S410、S420和S430，以便对一个存储器单元进行编程，或者在对不同字线施加不同编程电压的过程中重复执行S410、S420和S430，以便对不同的存储器单元进行编程。
以这种方式，当没有从字线WL检测到缺陷时，可以通过将电源电压Vcc的变化可以立即被反映出的泵浦时钟信号CLK_P(如图13所示)用作用于检测字线缺陷的补偿后的参考时钟信号REF_CLKC，来最小化在检测字线缺陷期间电源电压Vcc的变化的影响。作为结果，可以改进NVM器件300的操作可靠性。
图16是示出了根据本发明构思的一些实施例的字线缺陷检测电路370a的框图。
参考图16，字线缺陷检测电路370a的补偿电路380a可以使用电源电压Vcc来产生补偿后的参考时钟信号REF_CLKC。也就是说，补偿电路380a可以接收电源电压Vcc，可以根据电源电压Vcc的电平产生补偿后的参考时钟信号REF_CLKC，并且可以向图16的P/F确定电路320提供补偿后的参考时钟信号REF_CLKC。
可以以各种配置来实现补偿电路380a。以下将参考图17描述补偿电路380a。
图17是示出了图16的补偿电路的框图。
参考图17，补偿电路380a可以包括模数转换器(ADC)381a和多个存储单元382a-1至382a-n。
可以根据向ADC 381a提供的电源电压Vcc的电平来选择ADC 381a的多个输出端子V1至Vn中的一个。不同的参考时钟信号REF_CLKC可以存储在存储单元382a-1至382a-n中。存储在与所选择的输出端子连接的、存储单元382a-1至382a-n之一中的参考时钟信号REF_CLK可以输出为补偿后的参考时钟信号REF_CLKC。
具体地，具有不同脉冲数量的参考时钟信号REF_CLKC可以存储在存储单元382a-1至382a-n中，并且存储在存储单元382a-1至382a-n中的与所选择的输出端子连接的一个存储单元中的参考时钟信号REF_CLK的脉冲的数量可以输出为补偿后的参考时钟信号REF_CLKC的脉冲的数量，并且可以被提供至图16的P/F确定电路320。例如，存储单元382a-1至382a-n中的一个存储单元可以存储具有第一脉冲数量n的第一参考时钟信号，其中n是自然数，并且存储单元382a-1至382a中的另一个存储单元可以存储具有第二脉冲数量m的第二参考时钟信号，其中m是不同于n的自然数。
在这种情况下，由于补偿后的参考时钟信号REF_CLKC根据电源电压Vcc的变化而变化，因此可以最小化在检测字线缺陷期间电源电压Vcc的变化的影响。作为结果，可以改进NVM器件300的操作可靠性。
图18是示出了根据本发明构思的一些实施例的字线缺陷检测电路370b的框图。
参考图18，字线缺陷检测电路370b可以包括电压产生器310b、泵浦时钟产生电路380b和P/F确定电路320。
电压产生器310b可以使用第一***时钟信号CLK1和电源电压Vcc产生用于NVM器件300的操作的操作电压Vg、和确定信号DET。
泵浦时钟产生电路380b可以使用第二***时钟信号CLK2和确定信号DET来产生第二泵浦时钟信号CLK_P2。
P/F确定电路320可以通过将第二泵浦时钟信号CLK_P2与参考时钟信号REF_CLK进行比较来检测字线中的任何缺陷。
第二***时钟信号CLK2可以是与第一***时钟信号CLK1不同的信号。具体地，第一***时钟信号CLK1可以是根据电源电压Vcc的变化而变化的信号(如图13所示)，而第二***时钟信号CLK2可以是与电源电压Vcc的变化无关的信号。
如以上已经参考图13提及的，确定信号DET可以被均匀地保持，而无论电源电压Vcc的变化如何。在图18的实施例中，可以使用均与电源电压Vcc的变化无关的第二***时钟信号CLK2和确定信号DET来产生第二泵浦时钟信号CLK_P2，并且第二泵浦时钟信号CLK_P2可以用于检测字线缺陷。因此，可以最小化在检测字线缺陷期间电源电压Vcc的变化的影响。
可以以各种配置来实现字线缺陷检测电路370b。以下将参考图19描述字线缺陷检测电路370b。
图19是示出了图18的字线缺陷检测电路370b的一部分的框图。
参考图19，电压产生器310b可以包括第一时钟产生器311b、电荷泵312b、确定信号产生器313b和调节器314b。
电压产生器310b的配置可以类似于以上参考图3的电压产生器110所描述的配置。由第一时钟产生器311b基于确定信号DET和第一***时钟信号CLK1产生的第一泵浦时钟信号CLK_P1可以被提供给电荷泵312b，但是不被提供给图18的P/F确定电路320。由确定信号产生器313b产生的确定信号DET不仅可以被提供给第一时钟产生器311b，还可以被提供给第二时钟产生器381b。
泵浦时钟产生电路380b可以包括第二时钟产生器381b。第二时钟产生器381b可以通过例如对与电源电压Vcc的变化无关的第二***时钟信号CLK2以及由确定信号产生器313b提供的确定信号DET执行与(AND)操作，来产生第二泵浦时钟信号CLK_P2。第二泵浦时钟信号CLK_P2可以被提供给图18的P/F确定电路320，并且可以用于通过与参考时钟信号REF_CLK进行比较来检测字线缺陷。
应当理解，尽管在本文中使用术语“第一”、“第二”等来描述本发明构思的示例实施例中的构件、区域、层、部分、部件、组件和/或元件，但是这些构件、区域、层、部分、部件、组件和/或元件不应受这些术语的限制。这些术语仅用于将一个构件、区域、部分、部件、组件或元件与另一构件、区域、部分、部件、组件或元件区分开。因此，在不脱离本发明构思的范围的情况下，下面描述的第一构件、区域、部分、部件、组件或元件也可以被称为第二构件、区域、部分、部件、组件或元件。例如，在不脱离本发明构思的范围的情况下，第一元件也可以被称为第二元件，类似地，第二元件也可以被称为第一元件。
为了便于描述，在本文中可以使用诸如“下方”、“之下”、“下部”、“之上”、“上部”之类的空间上的相对术语来描述一个元件或特征与另一元件或特征在附图中示出的关系。将理解的是，空间上的相对术语除了包括附图中示出的方向之外，还意在包含设备在使用中或操作中的不同方向。例如，如果附图中的器件被翻转，则被描述为在其他元件或者特征“下方”或者“之下”的元件将定向在其它元件或者特征的“上方”。因此，示例术语“下方”可以涵盖上方和下方两种取向。所述设备可以以其它方式定向(旋转90度或在其它方向)，且可以相应地解释本文中使用的空间相对描述符。
本文使用的术语仅仅是为了描述特定实施例的目的，而并非意在限制示例实施例。本文中使用的单数形式“一”、“一个”和“该”意在还包括复数形式，除非上下文另外明确指出。还应理解，术语“包括”、“含有”、“具有”和/或“包含”在本文中使用时指定存在所陈述的特征、整数、步骤、操作、元件和/或组件，但并不排除存在或添加一个或多个其它特征、整数、步骤、操作、元件、组件和/或其组合。
除非另外定义，否则本文使用的所有术语(包括技术术语和科学术语)具有本发明构思所属领域的普通技术人员通常所理解的相同含义。还将理解，诸如在通用词典中定义的术语应被解释为与它们在本说明书的上下文和相关技术中的含义相一致，而不应被解释为理想或过于正式的意义，除非本文明确地如此定义。
当可以不同地实现某个示例实施例时，可以不同于所描述的顺序执行特定的处理顺序。例如，两个连续描述的处理可以实质上同时执行或者以与所描述的顺序相反的顺序执行。
在附图中，应预期到例如由于制造技术和/或公差造成的与所示形状的变化。因此，本发明构思的示例实施例不应解释为受限于在本文示出的区域的特定形状，而应解释为包括例如由于制造工艺而造成的形状偏差。例如，示为矩形形状的蚀刻区域可以是圆形或某一曲率形状。因此，附图中所示出的区域本质上是示意性的，并且附图中所示出的区域的形状旨在说明器件区域的特定形状，并非旨在限制本发明构思的范围。本文中所使用的术语“和/或”包括相关联列出项目中的一个或多个项目的任意和所有组合。诸如“......中的至少一个”之类的表述当在元件列表之后时修饰整个元件列表，而不是修饰列表中的单独元件。
应理解，当提及一元件“连接”或“耦接”到另一元件时，该一元件可以直接连接或耦接到该另一元件，或者可以存在介于中间的元件。相比之下，当提及一元件“直接连接”或“直接耦接”到另一元件时，不存在中间元件。用于描述元件或层之间的关系的其它词语应以类似的方式来解释(例如，“在......之间”与“直接在......之间”、“相邻”与“直接相邻”、“在......上”与“直接在......上”等)。
贯穿附图，类似附图标记表示类似的元件。因此，可以参考其它附图来描述相同或相似的附图标记，即使它们在对应的图中既未提及也未描述。此外，也可以参考其它附图来描述没有用附图标记表示的元件。
尽管为了说明目的公开了本发明构思的一些实施例，然而本领域技术人员应认识到，在不脱离在所附权利要求中公开的本发明构思的范围和精神的情况下，多种修改、添加和替代都是有可能的。

Claims (20)

1.一种存储器器件，包括：
存储器单元阵列，包括存储器单元和连接到所述存储器单元的字线；
时钟产生器，被配置为根据***时钟信号来产生第一泵浦时钟信号；
电荷泵，被配置为使用电源电压和所述第一泵浦时钟信号来提供泵浦电压信号；
补偿电路，被配置为根据所述电源电压的变化补偿第一参考时钟信号的变化，并且提供补偿后的第一参考时钟信号；以及
合格/失败确定电路，被配置为通过在所述泵浦电压信号被提供给字线的同时，比较所述第一泵浦时钟信号与所述补偿后的第一参考时钟信号，来确定所述字线是否有缺陷。
2.根据权利要求1所述的存储器器件，其中，所述合格/失败确定电路通过将所述第一泵浦时钟信号中包括的脉冲的第一数量与所述补偿后的第一参考时钟信号中包括的脉冲的第二数量进行比较，来确定所述字线是否有缺陷。
3.根据权利要求2所述的存储器器件，其中，所述合格/失败确定电路包括：计数器，被配置为对所述第一泵浦时钟信号中包括的脉冲的第一数量进行计数；以及比较逻辑，被配置为通过将所述第一泵浦时钟信号中包括的脉冲的第一数量与所述补偿后的第一参考时钟信号中包括的脉冲的第二数量进行比较，来确定所述字线是否有缺陷。
4.根据权利要求1所述的存储器器件，还包括：
确定信号产生器，被配置为接收所述泵浦电压信号，并且通过将所述泵浦电压信号与参考泵浦电压进行比较来提供确定信号，
其中，所述时钟产生器被配置为使用所述确定信号来产生所述第一泵浦时钟信号。
5.根据权利要求1所述的存储器器件，其中，所述补偿电路使用所述第一泵浦时钟信号提供所述补偿后的第一参考时钟信号。
6.根据权利要求5所述的存储器器件，其中，所述补偿电路响应于确定所述字线没有缺陷而将所述第一泵浦时钟信号设置为所述补偿后的第一参考时钟信号。
7.根据权利要求6所述的存储器器件，其中，所述补偿电路将所述第一泵浦时钟信号中包括的脉冲的第一数量设置为所述补偿后的第一参考时钟信号中包括的脉冲的第二数量，以及
其中，所述合格/失败确定电路通过将与所述第一泵浦时钟信号不同的第二泵浦时钟信号中包括的脉冲的第三数量与所述补偿后的第一参考时钟信号中包括的脉冲的第二数量进行比较，来确定所述字线是否有缺陷。
8.根据权利要求1所述的存储器器件，其中，所述补偿电路使用所述电源电压提供所述补偿后的第一参考时钟信号。
9.根据权利要求8所述的存储器器件，其中，所述补偿电路包括：第一存储单元，被配置为存储第二参考时钟信号；以及第二存储单元，被配置为存储与所述第二参考时钟信号不同的第三参考时钟信号，以及
其中，所述补偿电路根据所述电源电压的电平将所述第二参考时钟信号或所述第三参考时钟信号之一设置为所述补偿后的第一参考时钟信号。
10.根据权利要求9所述的存储器器件，其中，所述第二参考时钟信号包括n个脉冲，其中n是自然数，
其中，所述第三参考时钟信号包括m个脉冲，其中m是与n不同的自然数，
其中，所述补偿电路根据所述电源电压的电平输出n或m中的一个来作为所述补偿后的第一参考时钟信号中包括的脉冲的第一数量，以及
其中，所述合格/失败确定电路通过将所述第一泵浦时钟信号中包括的脉冲的第二数量与所述补偿后的第一参考时钟信号中包括的脉冲的第一数量进行比较，来确定所述字线是否有缺陷。
11.一种存储器器件，包括：
存储器单元阵列，包括存储器单元和连接到所述存储器单元的字线；
电压产生器，被配置为基于电源电压和根据所述电源电压的变化而变化的第一***时钟信号来产生要提供给所述字线的操作电压；
泵浦时钟产生电路，被配置为基于与所述电源电压的变化无关的第二***时钟信号来产生泵浦时钟信号；以及
合格/失败确定电路，被配置为通过在所述操作电压被提供给所述字线的同时，比较所述泵浦时钟信号与参考时钟信号，来确定所述字线是否有缺陷。
12.根据权利要求11所述的存储器器件，其中，所述电压产生器包括：
电荷泵，被配置为使用所述第一***时钟信号和所述电源电压产生要提供给所述字线的泵浦电压信号；以及
确定信号产生器，被配置为通过比较所述泵浦电压信号和参考泵浦电压来产生确定信号，
其中，所述泵浦时钟产生电路使用所述确定信号来产生所述泵浦时钟信号。
13.根据权利要求11所述的存储器器件，其中，所述合格/失败确定电路通过将所述泵浦时钟信号中包括的脉冲的第一数量与所述参考时钟信号中包括的脉冲的第二数量进行比较，来确定所述字线是否有缺陷。
14.一种存储器器件，包括：
存储器单元阵列，包括存储器单元和连接到所述存储器单元的字线；
电压产生器，被配置为接收电源电压，产生泵浦时钟信号，并且向所述字线提供操作电压以对所述存储器单元进行编程；
补偿电路，被配置为提供补偿所述电源电压的变化的补偿后的参考时钟信号；以及
合格/失败确定电路，被配置为通过将所述泵浦时钟信号中包括的脉冲的第一数量与所述补偿后的参考时钟信号中包括的脉冲的第二数量进行比较，来确定所述字线是否有缺陷。
15.根据权利要求14所述的存储器器件，其中，所述电压产生器包括：
电荷泵，被配置为使用所述电源电压和所述泵浦时钟信号来提供泵浦电压信号；以及
确定信号产生器，被配置为接收所述泵浦电压信号，并且通过将所述泵浦电压信号与参考泵浦电压进行比较来提供确定信号，
其中，所述电压产生器被配置为使用所述确定信号来产生所述泵浦时钟信号。
16.根据权利要求14所述的存储器器件，其中，所述补偿电路被配置为响应于确定所述字线没有缺陷而将所述泵浦时钟信号设置为所述补偿后的参考时钟信号。
17.根据权利要求14所述的存储器器件，其中，所述补偿电路被配置为响应于确定所述存储器单元位于所述存储器单元阵列的上部而将所述泵浦时钟信号设置为所述补偿后的参考时钟信号。
18.根据权利要求14所述的存储器器件，其中，所述补偿电路被配置为基于所述电源电压提供所述补偿后的参考时钟信号。
19.根据权利要求18所述的存储器器件，其中，所述补偿电路包括：
模数转换器，被配置为基于所述电源电压的电平来选择多个输出端子中的一个，
其中，所述补偿电路被配置为基于所述模数转换器的输出，来输出第一参考时钟信号或第二参考时钟信号中的一个作为所述补偿后的参考时钟信号。
20.根据权利要求14所述的存储器器件，其中，所述补偿电路基于所述电源电压的电平提供所述补偿后的参考时钟信号中包括的第二数量的脉冲。
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