CN111540390A - 用于确定存储器单元的数据状态的设备和方法 - Google Patents

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Abstract

本申请涉及用于确定存储器单元的数据状态的设备和方法。本文提供操作存储器的方法和经配置以执行类似方法的存储器，所述方法可包含：在增加施加到共同连接到多个串联存储器单元串的多个存取线中的每一存取线的电压电平的同时感测多个数据线中的每一数据线的状态；响应于所述多个数据线中的每一数据线的所述状态具有特定条件，停止增加施加到所述多个存取线中的每一存取线的所述电压电平；将施加到所述多个存取线中的特定存取线的电压电平变为特定电压电平；以及在将所述特定电压电平施加到所述特定存取线的同时感测所述多个数据线的子集中的每一数据线的状态。

Description

用于确定存储器单元的数据状态的设备和方法
相关申请案
本申请案要求保护2018年12月28日申请的美国临时申请案第62/785,731号的权益，所述临时申请案经共同让渡且以全文引用的方式并入本文中。
技术领域
本发明大体涉及存储器，且明确地说，在一或多个实施例中，本发明涉及用于确定存储器单元的数据状态的设备和方法。
背景技术
存储器(例如，存储器装置)通常在计算机或其它电子装置中提供为内部半导体集成电路装置。存在许多不同类型的存储器，包括随机存取存储器(RAM)、只读存储器(ROM)、动态随机存取存储器(DRAM)、同步动态随机存取存储器(SDRAM)和快闪存储器。
快闪存储器已发展成用于广泛范围的电子应用的广受欢迎的非易失性存储器源。快闪存储器通常使用允许高存储器密度、高可靠性和低功耗的单晶体管存储器单元。通过对电荷存储结构(例如，浮动栅极或电荷陷阱)或其它物理现象(例如，相变或偏振)进行编程，存储器单元的阈值电压(Vt)改变决定每个存储器单元的数据状态(例如，数据值)。快闪存储器和其它非易失性存储器的常见用途包含个人计算机、个人数字助理(PDA)、数码相机、数字媒体播放器、数字记录器、游戏、电气设备、车辆、无线装置、移动电话和可拆卸式存储器模块，且非易失性存储器的使用在持续扩增。
NAND快闪存储器是常见类型的快闪存储器装置，如此称谓的原因在于在其中布置有基础存储器单元配置的逻辑形式。通常，用于NAND快闪存储器的存储器单元阵列被布置成使得阵列中的一行中的每个存储器单元的控制栅极连接在一起以形成存取线，例如字线。阵列中的列包含在一对选择栅极之间，例如在源极选择晶体管与漏极选择晶体管之间，串联连接在一起的存储器单元串(常常被称为NAND串)。每个源极选择晶体管可连接到源极，而每个漏极选择晶体管可连接到数据线，例如列位线。使用存储器单元串与源极之间和/或存储器单元串与数据线之间的多于一个选择栅极的变型是已知的。
在对存储器进行编程的过程中，存储器单元可编程为通常被称为单层级单元(SLC)的存储器单元。SLC可使用单个存储器单元来表示一个数据数位(例如，一个数据位)。举例来说，在SLC中，2.5V或更高的Vt可指示经编程存储器单元(例如，表示逻辑0)，而-0.5V或更低的Vt可指示经擦除存储器单元(例如，表示逻辑1)。此类存储器可以通过包含多层级单元(MLC)、三层级单元(TLC)、四层级单元(QLC)等或其组合来实现较高水平的存储容量，其中存储器单元具有使得能够将更多数据位存储于每一存储器单元中的多个层级。举例来说，MLC可经配置以每个由四个Vt范围表示的存储器单元存储两个数据位，TLC可经配置以每个由八个Vt范围表示的存储器单元存储三个数据位，QLC可经配置以每个由十六个Vt范围表示的存储器单元存储四个数据位，等等。
感测(例如，读取或验证)存储器单元的数据状态通常涉及响应于施加到其控制栅极的特定电压而检测存储器单元是否被激活，例如通过检测连接到存储器单元的数据线是否经历由通过存储器单元的电流所引起的电压电平改变来检测。随着存储器操作前进以表示每一存储器单元的额外数据状态，邻近Vt范围之间的容限可变得更小。如果所感测的存储器单元的Vt随时间移位，那么这可导致所感测的存储器单元的数据状态的不准确判定。
存储器单元的阈值电压可由于例如快速充电损耗(QCL)等现象而移位。QCL是将栅极电介质界面附近的电子向外去捕获到存储器单元的沟道区的过程，且可在编程脉冲之后不久引起Vt移位。当存储器单元通过验证操作时，归因于栅极电介质中的捕获电荷，经编程阈值电压可呈现为较高的。当读取已完成编程操作之后的存储器单元时，存储器单元的Vt可能低于在程序验证操作期间由于栅极电介质中的电荷泄漏到沟道区外而获得的Vt。
存储器单元的阈值电压可归因于在其取编程数据的时间(例如，对数据进行编程与读取数据之间的时间段，在本文中被称作取数据时间)内的累积电荷损耗而进一步移位。随着数据存储结构变得更小，此类电荷损耗可变得更明显。
此外，存储器单元的阈值电压可由于读取干扰而移位。在读取干扰中，存储器单元的阈值电压可响应于施加到存储器单元的电压而移位，以促进对经选择用于读取的目标存储器单元的存取，例如，增加存储器单元的阈值电压。
发明内容
在一个方面中，本申请提供一种操作存储器的方法，其包括：在增加施加到共同连接到多个串联存储器单元串的多个存取线中的每一存取线的电压电平的同时感测多个数据线中的每一数据线的状态，其中每个串联存储器单元串对应于所述多个数据线中的相应数据线；响应于所述多个数据线中的每一数据线的所述状态具有特定条件，停止增加施加到所述多个存取线中的每一存取线的所述电压电平；将施加到所述多个存取线中的特定存取线的电压电平变为特定电压电平；以及在将所述特定电压电平施加到所述特定存取线的同时感测所述多个数据线的子集中的每一数据线的状态。
在另一方面中，本申请进一步提供一种操作存储器的方法，其包括：在增加施加到共同连接到多个串联存储器单元串的多个存取线中的每一存取线的电压电平的同时感测多个数据线中的每一数据线的状态；确定所述多个数据线中的每一数据线的所述状态是否已改变；响应于确定所述多个数据线中的每一数据线的所述状态已改变而停止增加施加到所述多个存取线中的每一存取线的所述电压电平；将施加到所述多个存取线中的特定存取线的所述电压电平变为特定电压电平；以及在将所述特定电压电平施加到所述特定存取线的同时感测所述多个数据线的子集中的每一数据线的状态。
在另一方面中，本申请进一步提供一种存储器，其包括：存储器单元阵列，其包括多个串联存储器单元串；多个存取线，其共同连接到所述多个串联存储器单元串；多个数据线，其中所述多个数据线中的每一数据线选择性地连接到所述多个串联存储器单元串中的相应串联存储器单元串；以及控制器，其经配置以存取所述存储器单元阵列；其中所述控制器经配置以：在增加施加到所述多个存取线中的每一存取线的电压电平的同时感测所述多个数据线中的每一数据线的状态；响应于所述多个数据线中的每一数据线的所述状态具有特定条件而停止增加施加到所述多个存取线中的每一存取线的所述电压电平；将施加到所述多个存取线中的特定存取线的所述电压电平变为特定电压电平；以及在将所述特定电压电平施加到所述特定存取线的同时感测所述多个数据线的子集的每一数据线的状态。
在另一方面中，本申请进一步提供一种存储器，其包括：存储器单元阵列，其包括多个串联存储器单元串；多个存取线，其共同连接到所述多个串联存储器单元串；多个数据线，其中所述多个数据线中的每一数据线选择性地连接到所述多个串联存储器单元串中的相应串联存储器单元串；以及控制器，其经配置以存取所述存储器单元阵列；其中所述控制器经配置以：在增加施加到所述多个存取线中的每一存取线的电压电平的同时感测所述多个数据线中的每一数据线的状态；确定所述多个数据线中的每一数据线的所述状态是否已改变；响应于确定所述多个数据线中的每一数据线的所述状态已改变而停止增加施加到所述多个存取线中的每一存取线的所述电压电平；将施加到所述多个存取线中的特定存取线的所述电压电平变为特定电压电平；以及在将所述特定电压电平施加到所述特定存取线的同时感测所述多个数据线的子集的每一数据线的状态。
附图说明
图1是根据实施例的存储器的简化框图，所述存储器作为电子***的部分与处理器通信。
图2A至2C是如可在参考图1描述的类型的存储器中所使用的存储器单元阵列的部分的示意图。
图3是如可在参考图1描述的类型的存储器中使用的存储器单元阵列的一部分的示意框图。
图4是多个存储器单元的阈值电压分布的概念性描绘。
图5是用于各种实施例的递增电压电平的描绘。
图6是用于各种实施例的用于产生图5中所描绘的类型的递增电压电平的电压产生***的框图。
图7是用于各种实施例的描绘数据线到感测装置和页缓冲器的连接的示意框图。
图8描绘根据实施例的操作存储器的方法的时序图。
图9A至9B是根据实施例的多个存储器单元在不同取数据时间的阈值电压分布的概念性描绘。
图10A至10B是根据实施例的用于确定传递电压的解码电路的示意框图。
图11是根据实施例的寄存器组的示意框图。
图12是根据实施例的操作存储器的方法的流程图。
图13是根据另一实施例的操作存储器的方法的流程图。
具体实施方式
在以下详细描述中，参考形成本文的一部分的附图，并且在附图中以说明的方式示出特定实施例。在图式中，遍及若干视图，相同的附图标记描述基本上类似的组件。在不脱离本发明的范围的情况下，可以利用其它实施例，并且可以做出结构、逻辑和电性改变。因此，不应按限制性意义来看待以下详细描述。
举例来说，本文所使用的术语“半导体”可以指一层材料、晶片或衬底，并包含任何基础半导体结构。“半导体”应被理解为包含蓝宝石上硅(SOS)技术、绝缘体上硅(SOI)技术、薄膜晶体管(TFT)技术、掺杂和未掺杂半导体、由基础半导体结构支撑的外延硅层、以及本领域的技术人员熟知的其它半导体结构。此外，当在以下描述中参考半导体时，可能已利用先前处理步骤在基础半导体结构中形成区/接面，且术语半导体可包含含有此类区/接面的下伏层。除非另外根据上下文显而易见，否则如本文中所使用的术语导电(conductive)以及其各种相关形式(例如conduct、conductively、conducting、conduction、conductivity等)是指电学上的导电。类似地，除非另外根据上下文显而易见，否则如本文中所使用的术语连接(connecting)以及其各种相关形式(例如connect、connected、connection等)是指电连接。
图1是根据实施例的呈存储器(例如，存储器装置)100形式的第一设备的简化框图，所述第一设备作为呈电子***形式的第三设备的部分与呈处理器130形式的第二设备通信。电子***的一些实例包含个人计算机、个人数字助理(PDA)、数码相机、数字媒体播放器、数字记录器、游戏、电气设备、车辆、无线装置、蜂窝电话等。处理器130，例如存储器装置100外部的控制器，可以是存储器控制器或其它外部主机装置。
存储器装置100包含以行和列逻辑地布置的存储器单元阵列104。逻辑行中的存储器单元通常连接到同一存取线(通常被称为字线)，而逻辑列中的存储器单元通常选择性地连接到同一数据线(通常被称为位线)。单个存取线可与存储器单元的多于一个逻辑行相关联，且单个数据线可与多于一个逻辑列相关联。存储器单元阵列104的至少一部分的存储器单元(图1中未展示)能够被编程为至少两个数据状态中的一者。
提供行解码电路108和列解码电路110以对地址信号进行解码。接收地址信号并对其进行解码，以存取存储器单元阵列104。存储器装置100还包含输入/输出(I/O)控制电路112，其用以管理命令、地址及数据到存储器装置100的输入以及数据及状态信息从存储器装置100的输出。地址寄存器114与I/O控制电路***112及行解码电路108和列解码电路110通信，以在解码之前锁存地址信号。命令寄存器124与I/O控制电路112和控制逻辑116通信以锁存传入命令。寄存器组128可与控制逻辑116通信。寄存器组128可表示易失性存储器、锁存器或其它存储位置。对于一些实施例，寄存器组128可表示存储器单元阵列104的一部分。根据实施例，寄存器组128可存储关于用于存储器单元的分组的阈值电压(例如，最高阈值电压)的信息。控制逻辑116可经配置以执行根据实施例的操作存储器的方法。
控制器(例如，存储器装置100内部的控制逻辑116)响应于命令而控制对存储器单元阵列104的存取，且产生外部处理器130的状态信息，即，控制逻辑116经配置以对存储器单元阵列104执行存取操作(例如，读取操作、编程操作和/或擦除操作)。控制逻辑116与行解码电路108及列解码电路110通信，以响应于地址而控制行解码电路108及列解码电路110。
控制逻辑116还与高速缓冲寄存器118通信。高速缓冲寄存器118如控制逻辑116所引导而锁存传入或传出的数据，以在存储器单元阵列104正忙于分别写入或读取其它数据时暂时存储数据。在编程操作(例如，写入操作)期间，可将数据从高速缓冲寄存器118传递到数据寄存器120来传送到存储器单元阵列104；接着可从I/O控制电路***112在高速缓冲寄存器118中锁存新数据。在读取操作期间，可将数据从高速缓冲寄存器118传递到I/O控制电路***112以用于输出到外部处理器130；接着可将新数据从数据寄存器120传递到高速缓冲寄存器118。高速缓冲寄存器118和/或数据寄存器120可形成存储器装置100的页缓冲器(例如，可形成其一部分)。页缓冲器可进一步包含感测装置(图1中未展示)，其用以例如通过感测连接到所述存储器单元的数据线的状态来感测存储器单元阵列104的存储器单元的数据状态。状态寄存器122可与I/O控制电路112及控制逻辑116通信，以将状态信息锁存而供输出到处理器130。
存储器装置100经由控制链路132从处理器130接收控制逻辑116处的控制信号。控制信号可能包含芯片启用CE#、命令锁存启用CLE、地址锁存启用ALE、写入启用WE#、读取启用RE#和写入保护WP#。取决于存储器装置100的性质，可进一步经由控制链路132接收额外或替代的控制信号(图中未经由示)。存储器装置100经由多路复用的输入/输出(I/O)总线134从处理器130接收命令信号(其表示命令)、地址信号(其表示地址)和数据信号(其表示数据)并且经由I/O总线134将数据输出到处理器130。
举例来说，可经由I/O控制电路112处的I/O总线134的输入/输出(I/O)引脚[7:0]接收命令，且接着可将所述命令写入到命令寄存器124中。可经由I/O控制电路112处的I/O总线134的输入/输出(I/O)引脚[7:0]接收地址，且接着可将所述地址写入到地址寄存器114中。可经由I/O控制电路112处的8位装置的输入/输出(I/O)引脚[7:0]或16位装置的输入/输出(I/O)引脚[15:0]接收数据，且接着可将所述数据写入到高速缓冲寄存器118中。所述数据可随后写入到数据寄存器120中用于编程存储器单元阵列104。对于另一实施例，高速缓冲寄存器118可省略，且所述数据可直接写入到数据寄存器120中。数据还可经由8位装置的输入/输出(I/O)引脚[7:0]或16位装置的输入/输出(I/O)引脚[15:0]输出。
本领域的技术人员应了解，可提供额外的电路***和信号，且已简化图1的存储器装置100。应认识到，参考图1描述的各种块组件的功能性可不能一定与集成电路装置的相异组件或组件部分分离。举例来说，集成电路装置的单个组件或组件部分可适于执行图1的多于一个块组件的功能性。替代地，可组合集成电路装置的一或多个组件或组件部分，以执行图1的单个块组件的功能性。
此外，尽管根据各种信号的接收和输出的流行惯例而描述特定I/O引脚，但应注意，可在各种实施例中使用其它I/O引脚(或其它I/O节点结构)的组合或其它数目个I/O引脚(或其它I/O节点结构)。
图2A是如可例如作为存储器单元阵列104的一部分在参考图1描述的类型的存储器中使用的存储器单元阵列200A(例如NAND存储器阵列)的一部分的示意图。存储器阵列200A包含存取线(例如字线2020到202N)及数据线(例如位线2040到204M)。字线202可以多对一关系连接到图2A中未展示的全局存取线(例如，全局字线)。对于一些实施例，存储器阵列200A可形成于半导体上方，所述半导体例如可经导电掺杂以具有例如p型导电性等导电类型以例如形成p阱，或具有n型导电性以例如形成n阱。
存储器阵列200A可能以行(每行对应于字线202)和列(每列对应于位线204)布置。每列可包含串联存储器单元(例如，非易失性存储器单元)串，例如NAND串2060到206M中的一个。每个NAND串206可能连接(例如，选择性地连接)到共用源极(SRC)216且可能包含存储器单元2080到208N。存储器单元208可表示用于存储数据的非易失性存储器单元。每个NAND串206中的存储器单元208可串联于选择栅极210(例如，场效晶体管)与选择栅极212(例如，场效晶体管)之间，所述选择栅极210例如是选择栅极2100到210M中的一个(例如，可以是通常被称为选择栅极源极的源极选择晶体管)，所述选择栅极212例如是选择栅极2120到212M中的一个(例如，可以是通常被称为选择栅极漏极的漏极选择晶体管)。选择栅极2100到210M可共同地连接到选择线214，例如源极选择线(SGS)，且选择栅极2120到212M可共同地连接到选择线215，例如漏极选择线(SGD)。尽管描绘为传统场效晶体管，但选择栅极210和212可利用类似于(例如，相同于)存储器单元208的结构。选择栅极210和212可能表示串联多个选择栅极，其中串联的每一选择栅极经配置以接收相同或独立的控制信号。
每一选择栅极210的源极可连接到共用源极216。每一选择栅极210的漏极可连接到对应NAND串206的存储器单元2080。举例来说，选择栅极2100的漏极可连接到对应NAND串2060的存储器单元2080。因此，每一选择栅极210可经配置以选择性地将对应的NAND串206连接到共用源极216。每一选择栅极210的控制栅极可连接到选择线214。
每一选择栅极212的漏极可连接到对应NAND串206的位线204。举例来说，选择栅极2120的漏极可连接到对应NAND串2060的位线2040。每一选择栅极212的源极可连接到对应NAND串206的存储器单元208N。举例来说，选择栅极2120的源极可连接到对应NAND串2060的存储器单元208N。因此，每一选择栅极212可经配置以将对应NAND串206选择性地连接到对应位线204。每一选择栅极212的控制栅极可连接到选择线215。
图2A中的存储器阵列可能是准二维存储器阵列，且可能具有大体平面结构，例如其中共用源极216、NAND串206和位线204在基本上平行的平面中延伸。替代地，图2A中的存储器阵列可为三维存储器阵列，例如其中NAND串206可基本上垂直于含有共用源极216的平面且垂直于含有位线204的平面延伸，所述位线可基本上平行于含有共用源极216的平面。
存储器单元208的典型构造包含(例如，通过阈值电压改变)可确定存储器单元的数据状态的数据存储结构234(例如，浮动栅极、电荷陷阱等)以及控制栅极236，如图2A中所展示。数据存储结构234可包含导电和/或介电结构两者，而控制栅极236通常由一或多种导电材料形成。在一些情况下，存储器单元208可进一步具有经界定的源极/漏极(例如，源极)230和经界定的源极/漏极(例如，漏极)232。存储器单元208的控制栅极236连接到(且在一些情况下形成)字线202。
一列存储器单元208可以是选择性地连接到给定位线204的NAND串206或多个NAND串206。一行存储器单元208可以是共同连接到给定字线202的存储器单元208。一行存储器单元208可包含但不必包含共同地连接到给定字线202的所有存储器单元208。存储器单元208的行常常可划分成存储器单元208的物理页的一或多个群组，且存储器单元208的物理页常包含共同地连接到给定字线202的每个其它存储器单元208。举例来说，共同地连接到字线202N且选择性地连接到偶数位线204(例如，位线2040、2042、2044等)的存储器单元208可以是存储器单元208的一个物理页(例如，偶数存储器单元)，而共同地连接到字线202N且选择性地连接到奇数位线204(例如，位线2041、2043、2045等)的存储器单元208可以是存储器单元208(例如，奇数存储器单元)的另一物理页。尽管图2A中未明确地描绘位线2043到2045，但从图中显而易见，存储器单元阵列200A的位线204可从位线2040到位线204M连续地编号。共同地连接到给定字线202的存储器单元208的其它分组也可限定存储器单元208的物理页。对于特定存储器装置，共同地连接到给定字线的所有存储器单元可能被认为是存储器单元的物理页。存储器单元(其在一些实施例中可仍为整个行)的物理页的在单个读取操作期间读取或在单个编程操作期间编程的部分(例如，存储器单元的上页或下页)可能被认为是存储器单元的逻辑页。存储器单元块可包含经配置以一起被擦除的那些存储器单元，例如连接到字线2020到202N的所有存储器单元(例如，共享共用字线202的所有NAND串206)。除非明确地区分，否则对存储器单元页的参考在本文中是指存储器单元的逻辑页的存储器单元。
尽管结合NAND闪存论述图2A的实例，但本文中所描述的实施例和概念不限于特定阵列架构或结构，且可包含其它结构(例如，SONOS、相变、铁电等)和其它架构(例如，AND阵列、NOR阵列等)。
图2B是如可例如作为存储器单元阵列104的一部分在参考图1描述的类型的存储器中使用的存储器单元阵列200B的一部分的示意图。图2B中的相同编号的元件对应于关于图2A提供的描述。图2B提供三维NAND存储器阵列结构的一个实例的额外细节。三维NAND存储器阵列200B可并入有可包含半导体柱的竖直结构，其中柱的一部分可充当NAND串206的存储器单元的沟道区。NAND串206可各自通过选择晶体管212(例如，可以是漏极选择晶体管，通常被称为选择栅极漏极)选择性地连接到位线2040到204M，且通过选择晶体管210(例如，可以是源极选择晶体管，通常被称为选择栅极源极)选择性地连接到共用源极216。多个NAND串206可能选择性地连接到同一位线204。可通过使选择线2150至215k偏置以选择性地各自激活NAND串206和位线204之间的特定选择晶体管212而将NAND串206的子集连接到其相应位线204。选择晶体管210可通过使选择线214偏置来激活。每一字线202可连接到存储器阵列200B的多行存储器单元。通过特定字线202共同地彼此连接的存储器单元行可被统称作层。
图2C是如可例如作为存储器单元阵列104的一部分在参考图1描述的类型的存储器中使用的存储器单元阵列200C的一部分的另一示意图。图2C中的相同编号的元件对应于如关于图2A提供的描述。存储器单元阵列200C可包含串联存储器单元串(例如，NAND串)206、存取(例如，字)线202、数据(例如，位)线204、选择线214(例如，源极选择线)、选择线215(例如，漏极选择线)和源极216，如图2A中所描绘。举例来说，存储器单元阵列200A的一部分可为存储器单元阵列200C的一部分。图2C描绘将NAND串206分组为存储器单元块250。存储器单元块250可以是可在单个擦除操作中一起擦除的存储器单元208的分组，有时被称作擦除块。每个存储器单元块250可表示通常与例如选择线2150的单个选择线215相关联的那些NAND串206。存储器单元块2500的源极216可能是与存储器单元块250L的源极216相同的源极。举例来说，每一存储器单元块2500至250L可选择性地共同连接到源极216。一个存储器单元块250的存取线202和选择线214及215可分别与存储器单元块2500-250L中的任何其它存储器单元块的存取线202和选择线214及215没有直接连接。
数据线2040到204M可连接(例如，选择性地连接)到缓冲器部分240，所述缓冲器部分可以是存储器的页缓冲器的一部分。缓冲器部分240可能对应于存储器平面(例如，存储器单元块2500到250L的集合)。缓冲器部分240可能包含用于感测相应数据线204上指示的数据值的感测装置(图2C中未展示)，及用于存储来自其对应存储器平面的所感测数据值的对应寄存器(图2C中未展示)。
图3是如可在参考图1描述的类型的存储器中使用的存储器单元阵列的一部分的示意框图。存储器单元阵列300描绘为具有各自与相应缓冲器部分240通信的四个存储器平面350(例如，存储器平面3500到3503)，其可共同形成页缓冲器352。虽然描绘了四个存储器平面350，但其它数目的存储器平面350可共同与页缓冲器352通信。每一存储器平面350描绘为包含L+1存储器单元块250(例如，存储器单元块2500到250L)。
图4是多个存储器单元的阈值电压范围的概念性描绘。图4说明用于常被称作QLC存储器单元的十六层级存储器单元的群体的阈值电压范围和其分布的实例。举例来说，此存储器单元可经编程到处于十六个不同阈值电压范围4300到43015中的一者内的阈值电压(Vt)，每一阈值电压范围是用于表示对应于四个位的位模式的数据状态。阈值电压范围4300的宽度通常大于其余阈值电压范围4301到43015，因为存储器单元一般全部处于对应于阈值电压范围4300的数据状态中，接着随后对那些存储器单元的子集进行编程以具有在阈值电压范围4301到43015中的一者中的阈值电压。因为编程操作相比擦除操作一般是以更多增量方式控制，所以这些阈值电压范围4301到43015可趋向于具有更紧密的分布。
阈值电压范围4300、4301、4302、4303、4304、4305、4306、4307、4308、4309、43010、43011、43012、43013、43014及43015可能各自表示相应数据状态，例如分别为L0、L1、L2、L3、L4、L5、L6、L7、L8、L9、L10、L11、L12、L13、L14及L15。作为一实例，如果存储器单元的阈值电压在十六个阈值电压范围4300中的第一阈值电压范围内，那么存储器单元在此情况下可存储具有逻辑‘1111’的数据值的数据状态L0，且通常被称作存储器单元的擦除状态。如果阈值电压在十六个阈值电压范围4301中的第二阈值电压范围内，那么存储器单元在此情况下可存储具有逻辑‘0111’的数据值的数据状态L1。如果阈值电压在十六个阈值电压范围4302中的第三阈值电压范围内，那么存储器单元在此情况下可存储具有逻辑‘0011’的数据值的数据状态L2，等等。表1提供数据状态与其对应的逻辑数据值之间的一种可能的对应关系。数据状态到逻辑数据值的其它分配是已知的。如本文所使用，保持在最低数据状态(例如，擦除状态或L0数据状态)中的存储器单元将被认为是编程到最低数据状态。
表1
Figure BDA0002339617900000101
Figure BDA0002339617900000111
图5是用于各种实施例的递增电压电平540的描绘。各种实施例可在读取操作的预充电阶段期间使用施加到存取线(例如，每一存取线)的递增电压电平，且可在读取操作的感测阶段期间使用施加到所选择存取线的递增电压电平。递增电压电平540可响应于计数。举例来说，随着计数的值增加，作为响应，递增电压电平540的电压电平可增加。递增电压电平540可通过增加用以产生相同电压电平范围的计数的数目来粗略估计或更紧密地粗略估计线性响应。
图6是用于各种实施例的用于产生图5中所描绘的类型的递增电压电平的电压产生***的框图。图6的电压产生***包含用于产生计数的计数器642。作为一实例，计数器642可具有用于提供表示计数的位模式的输出644。计数器642可经配置以接收启用信号641以选择性地启用或停用计数器，例如，以将计数器642保持在最后计数。计数器642可进一步经配置以接收复位信号643以将其计数的值复位到初始值(例如，零)。
电压产生电路646，例如数/模转换器(DAC)，可响应于计数器642的输出644(例如，响应于计数)产生模拟电压电平。DAC 646可在输出648处提供此电压电平。DAC 646的输出648可连接(例如，选择性地连接)到存储器单元阵列的存取线(例如，一或多个存取线)。举例来说，DAC 646的输出648可选择性地连接到图2A至2C的字线202。计数器642的输出644还可连接(例如，选择性地连接)到存储器的页缓冲器，例如，图1的数据寄存器120的一部分。多个电压产生***可用于将不同电压电平提供到不同存取线。
图7是用于各种实施例的描绘数据线到感测装置和页缓冲器的连接的示意框图。在图7中，NAND串206通过选择栅极212选择性地连接到数据线204，并且通过选择栅极210选择性地连接到源极216。NAND串206可具有与参考图2A所描述相同的结构，具有N+1个存储器单元2080到208N。在读取存储器单元2080到208N中的一者的数据状态时，可激活选择栅极210和212，可将读取电压施加到连接到经选择用于读取操作的存储器单元(例如，目标存储器单元)的存取线(例如，所选存取线)，且可将传递电压施加到连接到NAND串206的每一其余存储器单元的存取线(例如，未选择的存取线)。举例来说，如果选择存储器单元2081用于读取操作，那么所述存储器单元可在其控制栅极处接收读取电压，其中所述读取电压经配置以在存储器单元2081的数据状态对应于低于或等于读取电压的阈值电压的情况下激活所述存储器单元，且在存储器单元2081的数据状态对应于高于读取电压的阈值电压的情况下去激活所述存储器单元。每一其余存储器单元208(例如，存储器单元2080及2082到208N)可在其控制栅极处接收传递电压，其中所述传递电压经配置以激活其余存储器单元208中的每一者而不管其数据状态如何。
数据线204的状态可指示在数据线204与源极216之间的电流流动可能分别被启用或禁止时目标存储器单元2081是处于激活还是去激活状态。此特性接着可由连接到数据线204的感测装置760感测，例如，通过测量电流流动或所得电压电平，或例如使用差分放大器或类似者将电流流动或所得电压电平与某一阈值比较来感测。感测装置760的输出可用于设置页缓冲器352的一或多个寄存器。举例来说，第一寄存器762可能是一位数(例如，一位)寄存器，其具有指示目标存储器单元2081例如响应于感测装置760的感测指示禁止数据线204与源极216之间的电流流动而正被去激活的第一值(例如，第一逻辑电平)。寄存器762可能进一步具有第二值(例如，不同于第一逻辑电平的第二逻辑电平)，其指示目标存储器单元2081例如响应于感测装置760的感测指示启用数据线204与源极216之间的电流流动而正被激活。页缓冲器352可进一步包含可为多位数(例如，多位)寄存器的第二寄存器764。响应于感测装置760的感测指示启用数据线204与源极216之间的电流流动，页缓冲器352可经配置(例如，响应于将第一寄存器762的值切换到其第二值)以将计数的表示从计数器642的输出644锁存到寄存器764中。以此方式，寄存器764可含有目标存储器单元2081的阈值电压的表示，例如数据线204的状态改变时的电压电平的表示。
随着存储器单元的大小减小，其相关联的数据存储结构总体上变得更小。另外，随着更多级的数据状态被存储到存储器单元，数据状态之间的区分可能变得更困难。此外，存储器单元的阈值电压可由于读取干扰和/或其它现象(例如，快速电荷损耗(QCL))而移位。在读取干扰中，存储器单元的阈值电压可响应于施加到存储器单元的电压而移位，以促进对经选择用于读取的目标存储器单元的存取，例如，增加存储器单元的阈值电压。QCL是将栅极电介质界面附近的电子向外去捕获到存储器单元的沟道区的过程，且可在编程脉冲之后引起立即Vt移位。当存储器单元通过验证操作时，归因于栅极电介质中的捕获电荷，经编程阈值电压可呈现为较高的。当读取已完成编程操作之后的存储器单元时，存储器单元的Vt可能不同于在程序验证操作期间由于一或多个阈值电压移位现象而获得的Vt。各种实施例提供可有助于减轻这些问题的设备和方法。
图8描绘根据实施例的操作存储器的方法的时序图。举例来说，图8的时序图可表示存储器的读取操作。迹线840可表示施加到存取线的电压电平，所述存取线连接到经选择用于读取操作的存储器单元，例如，目标存储器单元。将参考至少图2A进行以下论述，且将假定经选择用于读取操作的存储器单元为NAND串2060的存储器单元208x，以使得迹线840可表示施加到存取线202x的电压电平。存取线202x可被称为所选存取线，因为其含有目标存储器单元，而其余存取线202可被称为未选择的存取线。NAND串2060可被称为所选串联存储器单元串，因为其含有目标存储器单元。迹线842可表示施加到未选择的存取线202(例如存取线2020到202x-1及202x+1到202N)的电压电平。轨迹844可表示施加到选择线214的电压电平和/或施加到选择线215的电压电平。
预充电阶段可在时间t0开始。读取操作的预充电阶段使未选择的存取线202达到足以激活其相应连接的存储器单元而不管其数据状态如何的电压电平，例如传递电压。如图8的实例中所展示，含有目标存储器单元(例如，一或多个目标存储器单元)的存储器单元块的所有存取线202的电压电平最初达到电压电平852。电压电平852可足以激活连接到存取线202中的一者的每一存储器单元，而不管其数据状态如何。作为一个实例，电压电平852可大致为8V。以此方式将所有存取线202集合在一起可有助于改进达到任何存取线202的稳态的速度，所述任何存取线的所要电压电平为电压电平852。可使选择线214和选择线215达到足以激活其相应选择栅极的电压电平854。
当存取线202(例如，迹线840和842)增加到电压电平852时，可根据实施例且如参考以下各图更详细地描述来执行数据线204的初步感测(例如，数据线2040到204M的一些子集或全部)。响应于在时间t0与t1之间施加到存取线202中的每一者的上升电压电平，NAND串206可开始启用数据线204与源极216之间的电流流动。与读取操作相关联的每一数据线204发生导电时的电压电平可提供关于用于在读取操作期间读取存储器单元块的存储器单元208的预期传递电压的信息。作为一实例，施加到存取线202的递增电压电平(例如，迹线840及842)可持续，直到在与读取操作相关联的每一数据线204中感测到导电为止，且电压电平852可等于或高于在感测到此类导电时的电压电平。举例来说，响应于与读取操作相关联的每一数据线204中感测到导电，可停用一或多个电压产生装置646中的每一者的相应计数器642以在时间t1停止增加相应输出648的电压电平。
在时间t1或约时间t1，可将所选存取线202x放电到电压电平848。电压电平848可表示既定区分目标存储器单元的可能的数据状态的读取电压。举例来说，如果在电压电平848施加到存取线202x且因此施加到目标存储器单元的控制栅极的同时激活目标存储器单元，那么可认为其具有对应于低于或等于电压电平848的阈值电压范围的数据状态。如果在电压电平848施加到存取线202x时将目标存储器单元去激活，那么可认为其具有对应于高于电压电平848的阈值电压范围的数据状态。可在施加电压电平848的同时执行感测操作，如所属领域中众所周知。作为一个实例，电压电平848可对应于在确定具有编程到特定数据状态(例如，L0数据状态或最低数据状态)的存储器单元208(例如，其存储器单元中的每一者)的一或多个NAND串206全部经激活时施加到存取线202的电压电平。
当在时间t2将电压电平848施加到所选存取线202x的同时，将电压电平852施加到未选择的存取线2020到202x-1及202x+1到202N。电压电平852足以激活连接到这些未选择的存取线的存储器单元，而不管其数据状态如何。另外，当在时间t2将电压电平848施加到所选存取线202x的同时，可将电压电平854施加到选择线214和选择线215。电压电平854足以激活连接到这些选择线的选择栅极。以此方式，如果激活目标存储器单元，那么可通过NAND串206建立电流流动，由此准许感测所述目标存储器单元的数据状态。作为一个实例，电压电平854可大致为5V。
在时间t3，施加到所选存取线202x的电压电平可能增加到电压电平850，而其它迹线842和844的电压电平可能保持。电压电平850可表示既定区分目标存储器单元的不同的可能数据状态的不同读取电压。可在施加电压电平850的同时执行感测操作，如所属领域中众所周知。作为一个实例，电压电平850可对应于在确定具有编程到下一较高数据状态(例如，L1数据状态)的存储器单元208(例如，其存储器单元中的每一者或一些子集)的一或多个NAND串206全部经激活时施加到存取线202的电压电平。虽然图8中仅描绘两个读取电压，但可使用其它数目的读取电压。一般来说，Y读取电压可用于区分Y+1个可能的数据状态中的每一者。在时间t4，可将所有线放电到电压电平846，所述电压电平可为参考电位，例如，接地或0V。对于读取操作的每一读取电压，时间t2与t4之间的周期可对应于当感测一或多个目标存储器单元的数据状态时的读取操作的感测阶段。
图9A至9B是根据实施例的多个存储器单元在不同取数据时间的阈值电压分布的概念性描绘。图9A可表示将在特定取数据时间读取的存储器单元，而图9B可表示将在不同取数据时间(例如，在特定取数据时间之后的某一时间段)读取的存储器单元。举例来说，图9A中的特定取数据时间可紧接在编程之后，而图9B中的不同取数据时间可为十年之后或数十年之后。图9B在概念上描绘随着取数据时间增加而扩展和移位(例如，向下移位)的典型阈值电压。图9A至9B将用于提供关于图8中的时间t0与时间t1之间的过程的额外细节。
考虑其中针对每一可能的数据状态对存储器单元块250进行编程以具有存储器单元208的实例。阈值电压范围9300到93015可各自表示编程到对应的相应数据状态(例如，分别为L0到L15)的存储器单元的阈值电压的分布。尽管既定用于编程到存储器单元的数据可能不包含每一可能的数据状态的大小类似的分布，且可能不含有数据状态中的一或多者，但典型的是在编程之前利用数据随机化，使得经编程到存储器单元的数据可能接近所有可能的数据状态的随机分布。因此，在读取操作中，可能典型的是，每一可能的数据状态将由参与所述读取操作的存储器单元表示，例如，所选择存储器单元和未选择的存储器单元两者。然而，不需要表示每一数据状态。
参考图9A，随着施加到存取线202(例如迹线840及842)的电压电平在图8的时间t0与t1之间增加以用于特定取数据时间的存储器单元的读取操作，在电压电平达到电压电平9320(例如，大于或等于参与所述读取操作的多个存储器单元(包含所选存储器单元和未选择的存储器单元)中的每一存储器单元的阈值电压的电压电平)时，参与所述读取操作的NAND串206可能全部经启用以用于其相应数据线204与源极216之间的电流流动。施加到存取线202(例如，迹线840和842)的电压电平的增加可接着停止，因为将感测到所有存储器单元被激活。
参考图9B，随着施加到存取线202(例如迹线840及842)的电压电平在图8的时间t0与t1之间增加以用于不同取数据时间的存储器单元的读取操作，在电压电平达到电压电平9321(例如，大于或等于参与所述读取操作的多个存储器单元(包含所选存储器单元和未选择的存储器单元)中的每一存储器单元的阈值电压的电压电平)时，参与所述读取操作的NAND串206可能全部经启用以用于其相应数据线204与源极216之间的电流流动。施加到存取线202(例如，迹线840和842)的电压电平的增加可接着停止，因为将感测到所有存储器单元被激活。
通过响应于相应数据线204具有导电状态而停止在读取操作的预充电部分期间施加到存取线202的电压电平的增加，可使用传递电压的递减电压电平来增加取数据时间值。这可有助于改进存储器的故障率。举例来说，存储器的读取能力(其常以可在读取操作失败之前执行的读取的数目来表示)一般随着存储器单元的电压应力增加而按指数律成比例降低，且因此降低读取干扰。通过将传递电压施加到未选择的存储器单元，可出现电压应力。因此，响应于取时间数据值的增加而减小传递电压的电压电平可促进电压应力的减小，且因此增加读取能力。
图10A至10B是根据实施例的用于确定传递电压的解码电路的示意框图。图10A的解码电路1000A包含逻辑电路，例如，NAND门1060。逻辑电路1060可具有多个输入，每一输入与页缓冲器(例如，图3的页缓冲器352)的相应寄存器762(例如，寄存器7620到762R中的一者)的值通信(例如，经连接以接收所述值)。R的值可为大于或等于1的任何整数值，其中R+1表示具有读取操作的所选存储器单元的数个NAND串206，例如，在读取操作期间感测到每一NAND串。
当对应于寄存器7620到762R中的任一者的NAND串206和数据线204仍被禁止导电时，逻辑电路1060可具有第一逻辑电平(例如，逻辑高电平)，且当启用对应于所有寄存器7620到762R的NAND串206和数据线204进行导电时，所述逻辑电路可具有不同于第一逻辑电平(例如，逻辑低电平)的第二逻辑电平。寄存器1064可与逻辑电路1060的输出的值通信(例如，经连接以接收所述值)，且与来自计数器642的输出644的计数的表示通信(例如，经连接以接收所述表示)。寄存器1064可为图1的寄存器组128的一部分。寄存器1064可进一步经配置以响应于逻辑电路1060的输出的逻辑电平而将来自计数器642的输出644的计数的表示锁存到寄存器1064中。举例来说，当逻辑电路1060从其第一逻辑电平切换到其第二逻辑电平时，寄存器1064可锁存计数的表示。可进一步使用逻辑电路1060的输出来停用计数器642，例如，停止增加电压产生电路646的电压电平。
图10B的解码电路1000B提供逻辑电路1060的一个实施方案的示意图。解码电路1000B的逻辑电路1060可包含具有连接到第一电压节点1066的第一源极/漏极(例如，漏极)的晶体管(例如，p型场效晶体管或pFET)1068。第一电压节点1066可经配置以接收供电电压，例如，Vcc。pFET 1068可进一步具有与寄存器1064通信(例如，连接到逻辑电路1060的输出)的第二源极/漏极(例如，源极)。逻辑电路1060可使其多个输入各自连接到相应晶体管(例如，n型场效晶体管或nFET)1072(例如，nFET 10720到1072R)的控制栅极。nFET 10720到1072R可串联于pFET 1068的第二源极/漏极与第二电压节点1074之间。第二电压节点1074可经配置以接收参考电位，例如，接地或0V。
图11是根据实施例的寄存器组128的示意框图。寄存器组128可具有寄存器1064的集合(例如，寄存器10640到1064N)。寄存器组128的寄存器集合中的每一寄存器1064可对应于相对应的存储器单元块250的存储器单元的相应分组(例如，存储器单元页)，且可各自经配置以锁存参与存储器单元的其相应分组的读取操作的每一NAND串指示电流流动时的电压电平的表示。寄存器10640可存储可用于连接到存取线2020的存储器单元的分组的传递电压的指示，寄存器10641可存储可用于连接到存取线2021的存储器单元的分组的传递电压的指示，寄存器10642可存储可用于连接到存取线2022的存储器单元的分组的传递电压的指示，寄存器10643可存储可用于连接到存取线2023的存储器单元的分组的传递电压的指示，等等。
对于一些实施例，寄存器组128中的寄存器1064集合中有寄存器可用于其相对应的存储器单元块250的存储器单元的仅真子集分组。对于此类实施例，可以使用用于存储器单元的一个分组的特定寄存器1064来确定用于存储器单元的不同分组的传递电压，所述存储器单元在相同存储器单元块250或不同存储器单元块250内。对于一些实施例，寄存器组128可具有用于每一存储器单元块250的寄存器1064的相应集合，或存储器单元阵列104的存储器单元块250的某一真子集。对于此类实施例，用于一个存储器单元块250的寄存器1064的集合可用于确定用于不同存储器单元块250的传递电压。
图12是根据实施例的操作存储器的方法的流程图。举例来说，图12的方法可为读取操作的一部分。
在1201处，在增加施加到共同连接到多个串联存储器单元串的多个存取线中的每一存取线的电压电平的同时，可感测多个数据线中的每一数据线的状态。这可包含增加施加到共同连接到所述多个串联存储器单元串的所有存取线的电压电平，例如以使得这些串联存储器单元串的每一存储器单元的控制栅极接收递增的电压电平。举例来说，例如参考图5至6所描述的递增电压电平可施加到每一存取线。
多个数据线可为选择性地连接到存储器平面的存储器单元块(或多个存储器单元块)的每一数据线。替代地，多个数据线可能并非是所有选择性地连接到存储器单元块的数据线。举例来说，在读取操作仅试图感测连接到选择性地连接到存储器单元块的每一其它数据线的存储器单元的数据状态的情况下，多个数据线可为选择性地连接到所述存储器单元块的每一其它(例如，偶数或奇数个)数据线。同样地，所述多个串联存储器单元串可为所选存储器单元块的每一串联存储器单元串，或并非是所选存储器单元块的所有串联存储器单元串，例如所选存储器单元块的每一其它(例如，偶数或奇数个)串联存储器单元串。
所述多个串联存储器单元串中的每一串联存储器单元串可对应于多个数据线中的相应数据线，例如，呈一对一关系。在感测多个数据线中的每一数据线的状态时，可激活对应于多个串联存储器单元串中的每一串联存储器单元串的选择栅极(例如，漏极选择栅极和/或源极选择栅极)。
在1203处，可响应于多个数据线中的每一数据线的状态具有特定条件而停止增加施加到多个存取线中的每一存取线的电压电平。举例来说，数据线的初始状态可为浮动的，例如，由其对应的串联存储器单元串的经去激活的存储器单元与源极隔离，且其可预充电到特定电压电平，例如，Vcc。当施加到多个存取线的递增电压电平达到足以激活所述对应的串联存储器单元串的每一存储器单元的电压电平时，所述数据线的状态可能改变以导电，例如通过其对应的串联存储器单元串连接到源极。因而，特定条件可能是导电。
停止增加电压电平可包含停用计数器。举例来说，如果DAC响应于来自计数器的计数而产生递增电压电平，那么可响应于确定多个数据线中的每一数据线何时导电而停用计数器。停用计数器可停止增加计数，且因此将电压电平维持在足以激活多个串联存储器单元串中的每一存储器单元的值。对于一些实施例，可在确定多个数据线中的每一数据线具有特定条件时之后利用延迟。举例来说，在确定多个数据线中的每个数据线导电之后，计数器可在特定时间段内停用。这可允许电压电平增加某一预定量。虽然对于经选择用于读取操作的存储器单元的数据状态的后续读取通常不必要，但额外电压电平可用于减小串联存储器单元串的电阻，这可例如用于改进读取操作的速度。
在1205处，对于一些实施例，可确定多个数据线中的每一数据线的状态具有特定条件时的电压电平。可在确定多个数据线中的每一数据线具有特定条件之时或之后确定此电压电平。举例来说，用于产生递增电压电平的计数器的值可确定且指示此电压电平。在1207处，对于一些实施例，可将此电压电平的表示存储到(例如)寄存器组。继续实例，可存储计数器的值。
在1209处，施加到多个存取线中的特定存取线的电压电平可改变(例如，减小)到特定电压电平，例如，在停止增加施加到多个存取线中的每一存取线的电压电平之后。特定存取线可为经选择用于读取操作的存取线，例如连接到其数据状态将在读取操作期间被感测的目标存储器单元的控制栅极。对于一些实施例，施加到特定存取线的电压电平可减小到特定电压电平。对于其它实施例，施加到特定存取线的电压电平可减小到低于特定电压电平的电压电平。施加到特定存取线的电压电平可在不减小(例如，在维持)施加到多个存取线中的每一其余存取线的电压电平的情况下减小。
在1211处，在将特定电压电平施加到特定存取线的同时感测多个数据线的子集中的每一数据线的状态。感测多个数据线的子集中的每一数据线的状态可包含确定多个数据线的子集中的每一数据线是经由其对应的串联存储器单元串连接到源极还是与源极隔离，例如其取决于其对应的串联存储器单元串中响应于特定电压电平被施加到其控制栅极而连接到特定存取线的存储器单元的状态。
感测多个数据线的子集中的每一数据线的状态可在不减小(例如，在维持)施加到多个存取线中除特定存取线之外的每一存取线的电压电平的情况下发生。类似地，在感测多个数据线的子集中的每一数据线的状态时，可激活对应于每个串联存储器单元串的选择栅极(例如，漏选择栅极和/或源选择栅极)，所述每个串联存储器单元串对应于多个数据线的子集。多个数据线的子集可为多个数据线的真子集，或多个数据线的数据线的全部集合(例如，每一数据线)。
可重复1209和1211的过程，同时将不同电压电平施加到特定存取线。举例来说，特定电压电平可对应于用于区分读取操作的多个数据状态的数据状态的第一(例如，最低)读取电压。在将特定电压电平施加到特定存取线的同时感测多个数据线的子集中的每一数据线的状态之后，可将特定存取线的电压电平改变(例如，增加)到下一后续电压电平(例如，下一较高读取电压)，且可重复感测多个数据线的子集中的每一数据线的状态，同时将下一后续电压电平施加到特定存取线，且同时维持其余存取线上的电压电平，等等。
另外，可使用多个数据线中的每一数据线的状态具有特定条件时的电压电平的所存储表示来确定用于在相同或不同的串联存储器单元串上的后续读取操作的传递电压(例如，在不感测多个数据线中的每一数据线的状态，同时增加施加到多个存取线的电压电平的情况下)，以确定每一数据线的状态何时具有特定条件。举例来说，可使用多个数据线中的每一数据线的状态具有特定条件时的电压电平的所存储表示来确定用于后续读取操作的传递电压，其中多个存取线中的不同存取线接收特定电压电平。替代地，可使用多个数据线中的每一数据线的状态具有特定条件时的电压电平的所存储表示来确定用于不同的多个串联存储器单元串(例如，相同或不同存储器平面的不同存储器单元块)上的后续读取操作的传递电压。
图13是根据另一实施例的操作存储器的方法的流程图。举例来说，图13的方法可为读取操作的一部分。
在1321处，在增加施加到共同连接到多个串联存储器单元串的多个存取线中的每一存取线的电压电平的同时，可感测多个数据线中的每一数据线的状态。此可包含增加施加到共同连接到多个串联存储器单元串的所有存取线的电压电平，例如以使得这些串联存储器单元串的每一存储器单元的控制栅极接收递增的电压电平。举例来说，例如参考图5至6所描述的递增电压电平可施加到每一存取线。
多个数据线可为选择性地连接到存储器平面的存储器单元块(或多个存储器单元块)的每一数据线。替代地，多个数据线可能并非是所有选择性地连接到存储器单元块的数据线。举例来说，在读取操作仅试图感测连接到选择性地连接到存储器单元块的每一其它数据线的存储器单元的数据状态的情况下，多个数据线可为选择性地连接到所述存储器单元块的每一其它(例如，偶数或奇数个)数据线。同样地，所述多个串联存储器单元串可为所选存储器单元块的每一串联存储器单元串，或并非是所选存储器单元块的所有串联存储器单元串，例如所选存储器单元块的每一其它(例如，偶数或奇数个)串联存储器单元串。
所述多个串联存储器单元串中的每一串联存储器单元串可对应于多个数据线中的相应数据线，例如，呈一对一关系。在感测多个数据线中的每一数据线的状态时，可激活对应于多个串联存储器单元串中的每一串联存储器单元串的选择栅极(例如，漏极选择栅极和/或源极选择栅极)。
在1323处，可确定多个数据线中的每一数据线的状态是否已改变。举例来说，数据线的初始状态可为浮动的，例如，由其对应的串联存储器单元串的经去激活的存储器单元与源极隔离，且其可预充电到特定电压电平，例如，Vcc。当施加到多个存取线的递增电压电平达到足以激活所述对应的串联存储器单元串的每一存储器单元的电压电平时，所述数据线的状态可能改变以导电，例如通过其对应的串联存储器单元串连接到源极。
在1325处，可响应于确定多个数据线中的每一数据线的状态何时改变而停止增加施加到多个存取线中的每一存取线的电压电平。举例来说，如果DAC响应于来自计数器的计数而产生递增电压电平，那么可响应于确定多个数据线中的每一数据线何时导电而停用计数器。
在1327处，施加到多个存取线中的特定存取线的电压电平可改变(例如，减小)到特定电压电平，例如，在停止增加施加到多个存取线中的每一存取线的电压电平之后。特定存取线可为经选择用于读取操作的存取线，例如连接到其数据状态将在读取操作期间被感测的目标存储器单元的控制栅极。对于一些实施例，施加到特定存取线的电压电平可减小到特定电压电平。对于其它实施例，施加到特定存取线的电压电平可减小到低于特定电压电平的电压电平。施加到特定存取线的电压电平可在不减小(例如，在维持)施加到多个存取线中的每一其余存取线的电压电平的情况下减小。
在1329处，在将特定电压电平施加到特定存取线的同时感测多个数据线的子集中的每一数据线的状态。感测多个数据线的子集中的每一数据线的状态可包含确定多个数据线的子集中的每一数据线是经由其对应的串联存储器单元串连接到源极还是与源极隔离，例如其取决于其对应的串联存储器单元串中响应于特定电压电平被施加到其控制栅极而连接到特定存取线的存储器单元的状态。
感测多个数据线的子集中的每一数据线的状态可在不减小(例如，在维持)施加到多个存取线中除特定存取线之外的每一存取线的电压电平的情况下发生。类似地，在感测多个数据线的子集中的每一数据线的状态时，可激活对应于每个串联存储器单元串的选择栅极(例如，漏选择栅极和/或源选择栅极)，所述每个串联存储器单元串对应于多个数据线的子集。多个数据线的子集可为多个数据线的真子集，或多个数据线的数据线的全部集合(例如，每一数据线)。
总结
尽管本文中已说明且描述具体实施例，但本领域普通技术人员将了解，计算出实现相同目的的任何布置可以取代所示出的具体实施例。本领域普通技术人员将对实施例的许多修改显而易见。因此，本申请意图涵盖实施例的任何调适或变型。

Claims (22)

1.一种操作存储器的方法，其包括：
在增加施加到共同连接到多个串联存储器单元串的多个存取线中的每一存取线的电压电平的同时感测多个数据线中的每一数据线的状态，其中每个串联存储器单元串对应于所述多个数据线中的相应数据线；
响应于所述多个数据线中的每一数据线的所述状态具有特定条件，停止增加施加到所述多个存取线中的每一存取线的所述电压电平；
将施加到所述多个存取线中的特定存取线的电压电平变为特定电压电平；以及
在将所述特定电压电平施加到所述特定存取线的同时感测所述多个数据线的子集中的每一数据线的状态。
2.根据权利要求1所述的方法，其中改变施加到所述特定存取线的所述电压电平包括减小施加到所述特定存取线的所述电压电平。
3.根据权利要求1所述的方法，其中改变施加到所述特定存取线的所述电压电平发生而不会减小施加到所述多个存取线中的每一其余存取线的所述电压电平。
4.根据权利要求1所述的方法，其进一步包括：
确定所述多个数据线中的每一数据线的所述状态具有所述特定条件时的电压电平；及
存储所述多个数据线中的每一数据线的所述状态具有所述特定条件时的所述电压电平的表示。
5.根据权利要求4所述的方法，其中所述多个数据线中的每一数据线的所述状态具有所述特定条件时的所述电压电平是第二电压电平，所述方法进一步包括：
将施加到所述多个存取线中的每一存取线的所述电压电平减小到参考电位；
在将施加到所述多个存取线中的每一存取线的所述电压电平减小到所述参考电位之后，将施加到所述多个存取线中的每一存取线的所述电压电平增加到所述第二电压电平；
将施加到所述多个存取线中不同于所述特定存取线的不同存取线的电压电平变为所述特定电压电平；以及
在将所述特定电压电平施加到所述不同存取线的同时感测所述多个数据线的所述子集的每一数据线的状态。
6.根据权利要求4所述的方法，其中所述多个数据线中的每一数据线的所述状态具有所述特定条件时的所述电压电平是第二电压电平，所述方法进一步包括：
将施加到所述多个存取线中的每一存取线的所述电压电平减小到参考电位；
在将施加到所述多个存取线中的每一存取线的所述电压电平减小到所述参考电位之后，将施加到不同多个存取线中的每一存取线的电压电平增加到所述第二电压电平，其中所述不同多个存取线中的每一存取线共同连接到不同的多个串联存储器单元串，且其中所述不同的多个串联存储器单元串中的每个串联存储器单元串对应于所述多个数据线中的相应数据线；
将施加到所述不同多个存取线中的特定存取线的电压电平变为所述特定电压电平；以及
在将所述特定电压电平施加到所述不同多个存取线中的所述特定存取线的同时感测所述多个数据线的所述子集的每一数据线的状态。
7.根据权利要求4所述的方法，其中所述多个数据线中的每一数据线的所述状态具有所述特定条件时的所述电压电平是第二电压电平，所述方法进一步包括：
将施加到所述多个存取线中的每一存取线的所述电压电平减小到参考电位；
在将施加到所述多个存取线中的每一存取线的所述电压电平减小到所述参考电位之后，将施加到所述多个存取线中的每一存取线的电压电平增加到所述第二电压电平，其中所述多个存取线中的每一存取线进一步共同连接到不同的多个串联存储器单元串，且其中所述不同的多个串联存储器单元串中的每个串联存储器单元串对应于不同多个数据线中的相应数据线；
将施加到所述多个存取线中的所述特定存取线的所述电压电平变为所述特定电压电平；以及
在将所述特定电压电平施加到所述特定存取线的同时感测所述不同多个数据线的子集的每一数据线的状态。
8.根据权利要求1所述的方法，其中响应于所述多个数据线中的每一数据线的所述状态具有所述特定条件而停止增加施加到所述多个存取线中的每一存取线的所述电压电平包括在确定所述多个数据线中的每一数据线的所述状态具有所述特定条件之后的特定时间段内停止增加施加到所述多个存取线中的每一存取线的所述电压电平。
9.一种操作存储器的方法，其包括：
在增加施加到共同连接到多个串联存储器单元串的多个存取线中的每一存取线的电压电平的同时感测多个数据线中的每一数据线的状态；
确定所述多个数据线中的每一数据线的所述状态是否已改变；
响应于确定所述多个数据线中的每一数据线的所述状态已改变而停止增加施加到所述多个存取线中的每一存取线的所述电压电平；
将施加到所述多个存取线中的特定存取线的所述电压电平变为特定电压电平；以及
在将所述特定电压电平施加到所述特定存取线的同时感测所述多个数据线的子集中的每一数据线的状态。
10.根据权利要求9所述的方法，其中将施加到所述特定存取线的所述电压电平变为所述特定电压电平包括将所述电压电平减小到用于所述多个串联存储器单元串中连接到所述特定存取线的存储器单元的读取操作的多个读取电压中的最低读取电压。
11.根据权利要求9所述的方法，其中所述多个数据线中的每一数据线对应于所述多个串联存储器单元串中的相应串联存储器单元串。
12.根据权利要求9所述的方法，其中感测所述多个数据线中的任何数据线的所述状态包括感测所述数据线的特性的改变，所述特性选自由所述数据线的电流和所述数据线的电压电平组成的群组。
13.根据权利要求12所述的方法，其中感测所述特性的所述改变包括将所述特性与阈值相比较。
14.根据权利要求9所述的方法，其中感测所述多个数据线中的任何数据线的所述状态包括感测所述数据线是否与源极隔离或连接到源极。
15.根据权利要求9所述的方法，其进一步包括：
在将所述特定电压电平施加到所述特定存取线的同时感测所述多个数据线的所述子集的每一数据线的所述状态之后，将施加到所述特定存取线的所述电压电平增加到高于所述特定电压电平的不同电压电平；及
在将所述特定电压电平施加到所述不同存取线的同时感测所述多个数据线的所述子集的每一数据线的所述状态。
16.根据权利要求9所述的方法，其进一步包括：
在将所述不同电压电平施加到所述特定存取线的同时感测所述多个数据线的所述子集的每一数据线的所述状态之后，将施加到所述特定存取线的所述电压电平增加到高于所述不同电压电平的额外电压电平；及
在将所述额外电压电平施加到所述特定存取线的同时感测所述多个数据线的所述子集的每一数据线的所述状态。
17.一种存储器，其包括：
存储器单元阵列，其包括多个串联存储器单元串；
多个存取线，其共同连接到所述多个串联存储器单元串；
多个数据线，其中所述多个数据线中的每一数据线选择性地连接到所述多个串联存储器单元串中的相应串联存储器单元串；以及
控制器，其经配置以存取所述存储器单元阵列；
其中所述控制器经配置以：
在增加施加到所述多个存取线中的每一存取线的电压电平的同时感测所述多个数据线中的每一数据线的状态；
响应于所述多个数据线中的每一数据线的所述状态具有特定条件而停止增加施加到所述多个存取线中的每一存取线的所述电压电平；
将施加到所述多个存取线中的特定存取线的所述电压电平变为特定电压电平；以及
在将所述特定电压电平施加到所述特定存取线的同时感测所述多个数据线的子集的每一数据线的状态。
18.根据权利要求17所述的存储器，其中经配置以在将所述特定电压电平施加到所述特定存取线的同时感测所述多个数据线的子集的每一数据线的状态的所述控制器包括经配置以在将所述特定电压电平施加到所述特定存取线的同时感测所述多个数据线中的每一数据线的状态的所述控制器。
19.根据权利要求17所述的存储器，其中所述控制器进一步经配置以改变施加到所述特定存取线的所述电压电平，同时维持施加到所述多个存取线中的每一其余存取线的所述电压电平。
20.根据权利要求17所述的存储器，其进一步包括：
寄存器组，其包括多个寄存器；
其中所述控制器进一步经配置以：
确定所述多个数据线中的每一数据线的所述状态具有所述特定条件时的电压电平；及
将所述多个数据线中的每一数据线的所述状态具有所述特定条件时的所述电压电平的表示存储到所述寄存器组中的寄存器。
21.一种存储器，其包括：
存储器单元阵列，其包括多个串联存储器单元串；
多个存取线，其共同连接到所述多个串联存储器单元串；
多个数据线，其中所述多个数据线中的每一数据线选择性地连接到所述多个串联存储器单元串中的相应串联存储器单元串；以及
控制器，其经配置以存取所述存储器单元阵列；
其中所述控制器经配置以：
在增加施加到所述多个存取线中的每一存取线的电压电平的同时感测所述多个数据线中的每一数据线的状态；
确定所述多个数据线中的每一数据线的所述状态是否已改变；
响应于确定所述多个数据线中的每一数据线的所述状态已改变而停止增加施加到所述多个存取线中的每一存取线的所述电压电平；
将施加到所述多个存取线中的特定存取线的所述电压电平变为特定电压电平；以及
在将所述特定电压电平施加到所述特定存取线的同时感测所述多个数据线的子集的每一数据线的状态。
22.根据权利要求21所述的存储器，其中经配置以感测所述多个数据线的任何数据线的所述状态的所述控制器包括经配置以感测所述数据线的特性的改变的所述控制器，所述特性选自由所述数据线的电流和所述数据线的电压电平组成的群组。
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