CN101847577B - Ⅲ族氮化物半导体的制造方法 - Google Patents

Ⅲ族氮化物半导体的制造方法 Download PDF

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Abstract

一种制造III族氮化物半导体的方法，所述方法包括：制备包括缓冲层的衬底；在所述缓冲层上通过MOCVD由III族氮化物半导体在掺杂反表面活性剂的同时形成第一层，其中所述第一层的厚度等于或小于2μm；在所述第一层上通过MOCVD由III族氮化物半导体在掺杂表面活性剂和反表面活性剂中至少其一的同时形成第二层；和通过在形成所述第二层期间调节所掺杂的表面活性剂和反表面活性剂的量来控制所述第二层的结晶品质和表面平坦性。

Description

Ⅲ族氮化物半导体的制造方法
相关申请的交叉引用
本申请要求2009年3月24日提交的日本专利申请No.2009-071868的优先权，并且将该申请的主题通过引用并入本文。
技术领域
本发明涉及几乎没有穿透位错(threading dislocation)的高品质III族氮化物半导体的制造方法。
背景技术
III族氮化物半导体例如氮化镓(GaN)用作用于发光二极管(LED)和半导体激光元件的材料。近来，III族氮化物半导体作为用于高频器件和高功率器件的材料引起了人们的注意。
为了III族氮化物半导体的晶体生长，使用诸如蓝宝石衬底的异质型衬底。这类异质型衬底具有与III族氮化物半导体不同的晶格常数。这种晶格常数失配在III族氮化物半导体中引起大量的穿透位错。穿透位错使电流泄漏增大，并且使基于III族氮化物半导体的发光器件的发光效率变差。
近来，已经开发了降低穿透位错的数量且获得高品质III族氮化物半导体的技术。这类相关技术的一个例子是JP-A-2003-17420。JP-A-2003-17420公开了一种晶体生长方法，其中在通过掺杂反表面活性剂硅(Si)引发的III族氮化物半导体的岛式生长(三维生长)之后，通过减少掺杂Si的量或停止Si掺杂来促进III族氮化物半导体的岛的合并，从而引发二维生长。
在III族氮化物半导体通过Si掺杂以三维生长的方式生长的情况下，Si掺杂的量越大，晶体品质改善就越多。然而，由此生长的III族氮化物半导体的表面平坦性因其上形成的凹陷而变差，并且不适合用于器件。因此，有必要生长厚度大于5μm的非掺杂III族氮化物半导体层以获得足够的表面平坦性。
发明内容
本发明的示例性实施方案解决上述问题，并且可以解决上文未提到的问题。本发明的示例性实施方案提供具有高表面平坦性的高品质III族氮化物半导体而不增加其厚度。
本发明的示例性实施方案的第一方面是一种制造III族氮化物半导体的方法，所述方法包括：制备包括缓冲层的衬底；在所述缓冲层上通过MOCVD由掺杂有反表面活性剂的III族氮化物半导体形成第一层，其中所述第一层的厚度等于或小于2μm；在所述第一层上通过MOCVD由掺杂有表面活性剂和反表面活性剂中至少其一的III族氮化物半导体形成第二层；和通过在形成所述第二层期间调节所掺杂的表面活性剂和反表面活性剂的量来控制所述第二层的结晶品质和表面平坦性。
本发明的示例性实施方案的第二方面是所述第一方面的制造方法，其中在所述第二层中的反表面活性剂的浓度低于所述第一层中的反表面活性剂的浓度，或者所述第二层是未掺杂的。
本发明的示例性实施方案的第三方面是所述第一方面的制造方法，其中所述第二层用所述表面活性剂掺杂。
本发明的示例性实施方案的第四方面是所述第一方面的制造方法，其中形成所述第二层的步骤包括：在所述第一层上由III族氮化物半导体形成未掺杂的第三层；和在所述第三层上由III族氮化物半导体在掺杂表面活性剂的同时形成第四层。
本发明的示例性实施方案的第五方面是所述第一方面的制造方法，其中形成所述第二层的步骤包括：在所述第一层上由III族氮化物半导体在掺杂表面活性剂的同时形成第五层；和在所述第五层上由III族氮化物半导体形成未掺杂的第六层。
本发明的示例性实施方案的第六方面是一种制造III族氮化物半导体的方法，所述方法包括：制备包括缓冲层的衬底；通过MOCVD由III族氮化物半导体形成未掺杂的第一层，所述第一层的厚度等于或小于2μm；通过MOCVD由掺杂有表面活性剂的III族氮化物半导体形成第二层。
在本发明的示例性实施方案中，III族氮化物半导体是由通式AlxGayInzN(x+y+z＝1，0≤x，y，z≤1)表示的复合材料。III族氮化物半导体的这种表述包括通过将一部分的Al、Ga或In替代为XIII族元素例如B或Tl所获得的材料和通过将一部分的N替代为XV族元素例如P、As、Sb或Bi所获得的材料。
在本发明的示例性实施方案中，表面活性剂是通过限制垂直生长(垂直于衬底主表面的生长)并促进横向生长(平行于衬底主表面的生长)来引发二维生长的杂质。反表面活性剂是通过限制横向生长并促进垂直生长来引发三维生长的杂质。用作III族氮化物半导体的表面活性剂的杂质是p型杂质例如Mg。用作III族氮化物半导体的反表面活性剂的杂质是n型杂质例如Si。这些杂质作为表面活性剂或反表面活性剂的作用通常随杂质浓度增加而增强。
表面活性剂或反表面活性剂的浓度不必保持恒定。表面活性剂或反表面活性剂的浓度可以具有梯度。例如，可以在晶体生长进行的同时，通过减少反表面活性剂的量来逐渐减少三维生长趋势。此外，可以在晶体生长进行的同时，通过增加表面活性剂的量来逐渐增强二维生长趋势。
在掺杂Mg作为表面活性剂的情况下，第二层中Mg浓度的优选范围是1×1017至1×1020/cm3。在掺杂Si作为反表面活性剂的情况下，第一层中Si浓度的优选范围是1×1018至1×1020/cm3。如果Mg或Si的浓度小于这些范围，则作为表面活性剂或反表面活性剂的作用太小。如果Mg或Si的浓度大于这些范围，则结晶品质变差。
在本发明的示例性实施方案中，“未掺杂”是指既不掺杂用作表面活性剂的杂质，也不掺杂用作反表面活性剂的杂质。在示例性实施方案中，未掺杂并不排除掺杂既不用作表面活性剂也不用作反表面活性剂的杂质的可能性。此外，“调节掺杂量”的含义包括在一定范围内调节掺杂量，其中所述范围可以包括以上未掺杂的含义。
第一层厚度的优选范围是0.1μm至1μm。在该范围内，可以减少穿透位错的数目。第二层厚度的优选范围等于或大于0.1μm。在该范围内，可以增强第二层表面的平坦性。
衬底可以是III族氮化物半导体衬底或异质型衬底如蓝宝石衬底、SiC衬底、尖晶石衬底或Si衬底。衬底可具有加工为具有凹凸结构的晶体生长表面。
还可以在初始形成的第二层上一次或多次交替堆叠所述第一层和所述第二层。结果，穿透位错的数目减少并且可以获得更高品质的III族氮化物半导体。
本发明的示例性实施方案的第七方面是根据第一方面的III族氮化物半导体的制造方法，其中用于所述第一层的反表面活性剂是Si。
本发明的示例性实施方案的第八方面是根据第七方面的III族氮化物半导体的制造方法，其中所述第一层中的Si浓度为1×1018至1×1020/cm3。
本发明的示例性实施方案的第九方面是根据第一方面的III族氮化物半导体的制造方法，其中用于所述第二层的表面活性剂是Mg。
本发明的示例性实施方案的第十方面是根据第九方面的III族氮化物半导体的制造方法，其中所述第二层中的Mg浓度为1×1017至1×1020/cm3。
本发明的示例性实施方案的第十一方面是根据第一方面的III族氮化物半导体的制造方法，其中用于所述第一层的反表面活性剂是Si，用于所述第二层的表面活性剂是Mg。
本发明的示例性实施方案的第十二方面是根据第十一方面的III族氮化物半导体的制造方法，其中所述第一层中的Si浓度为1×1018至1×1020/cm3，所述第二层中的Mg浓度为1×1017至1×1020/cm3。
本发明的示例性实施方案的第十三方面是根据第一方面的III族氮化物半导体的制造方法，其包括：在首次形成的第二层上重复地交替堆叠所述第一层和所述第二层多于一次。
本发明的示例性实施方案的第十四方面是根据第六方面的III族氮化物半导体的制造方法，其包括：在首次形成的第二层上重复地堆叠所述第一层和所述第二层多于一次。
本发明的示例性实施方案的第十五方面是根据第一方面的III族氮化物半导体的制造方法，其中其上形成有所述第一层的所述衬底的表面上具有凹凸结构。
本发明的示例性实施方案的第十六方面是根据第一方面的III族氮化物半导体的制造方法，其中所述第一层和所述第二层是GaN。
本发明的示例性实施方案的第十七方面是根据第一方面的III族氮化物半导体的制造方法，其中所述第一层和所述第二层在相同的晶体生长条件下生长。
根据本发明示例性实施方案的第一至第六方面，由于高品质的III族氮化物半导体的晶体生长方式从三维生长变成二维生长，所以可以容易地获得几乎没有穿透位错的高品质III族氮化物半导体。由于以三维生长方式生长的层的厚度限制为等于或小于2μm，所以可以获得具有高表面平坦性的III族氮化物半导体。
根据本发明示例性实施方案的第七至第十二方面，使用用作III族氮化物半导体的n型掺杂剂的Si作为反表面活性剂，并且使用用作III族氮化物半导体的p型掺杂剂的Mg作为表面活性剂。因此，所述III族氮化物半导体的制造方法与相关的III族氮化物半导体制造方法具有高整合性。此外，通过在使用Si作为反表面活性剂时将Si浓度范围设定为1×1018至1×1020/cm3和在使用Mg作为表面活性剂时将Mg浓度范围设定为1×1017至1×1020/cm3，可以改善III族氮化物半导体的表面平坦性和结晶品质。
根据本发明示例性实施方案的第十三方面，通过重复堆叠所述第一层和所述第二层来改善III族氮化物半导体的结晶品质。
根据本发明示例性实施方案的第十四方面，在所述衬底的表面加工成具有凹凸结构的情况下，可以获得具有高表面平坦性的III族氮化物半导体。
根据本发明示例性实施方案的第十五方面，可以使用GaN作为所述第一层和所述第二层。
根据本发明示例性实施方案的第十六方面，如果在相同条件下生长所述第一层和所述第二层，则可以仅通过控制掺杂剂来控制所述第二层的结晶品质和表面平坦性。因此，可以简化制造工艺。
附图说明
图1显示根据第一示例性实施方案的样品制造方法。
图2显示根据第二示例性实施方案的样品的结构。
图3显示根据第三示例性实施方案的样品的结构。
图4显示根据第四示例性实施方案的样品的结构。
图5显示根据第五示例性实施方案的样品的结构。
图6显示根据第六示例性实施方案的样品的结构。
图7显示根据第七示例性实施方案的样品的结构。
具体实施方式
下文参照附图解释本发明的示例性实施方案。本发明的实施方案不限于以下实施方案。
第一示例性实施方案
通过下文描述的制造方法制造根据第一示例性实施方案的样品。首先，制备表面平坦且未经加工的蓝宝石衬底10。蓝宝石衬底10在氢气氛中退火以除去表面吸附物。然后，通过MOCVD在蓝宝石衬底10表面上经由AlN缓冲层(未显示)形成Si掺杂的GaN层11(对应于第一层)(图1A)。Si掺杂的GaN层11中的Si浓度设定在1×1018至1×1020/cm3的范围内，并且Si掺杂的GaN层11的厚度为1μm。对于MOCVD工艺，载气是氢气和氮气，氮源是氨，镓源气体是TMG(三甲基镓)，掺杂剂气体是硅烷(SiH4)。生长条件如生长温度和压力是III族氮化物半导体晶体生长通常所采用的条件。例如，生长温度为900至1300摄氏度，压力为常压。
掺杂的Si不仅用作n型掺杂剂，而且还用作引发GaN层11三维生长的反表面活性剂。因此，在GaN层11的初始生长阶段期间，在蓝宝石衬底10的表面上产生大量的岛状晶核。在晶核进行三维生长的同时，晶核也相互合并。在晶核合并的过程中，在GaN层11生长的同时，穿透位错被弯曲并且穿透位错的数目减少。
Si掺杂的GaN层11中Si浓度的范围设定为1×1018/cm3至1×1020/cm3的原因是，在Si掺杂的GaN层11中Si浓度低于1×1018/cm3的情况下，作为反表面活性剂的作用太小，而在Si掺杂的GaN层11中Si浓度高于1×1020/cm3的情况下，Si掺杂的GaN层11的结晶品质劣化。此外，还存在Si浓度越高则结晶品质越好但表面平坦性越差的趋势。
接下来，在停止供应硅烷之后，在供应Cp2Mg(二(环戊二烯基)镁)的同时，通过MOCVD在Si掺杂的GaN层11上形成Mg掺杂的GaN层12(对应于第二层)(图1B)。在形成Mg掺杂的GaN层12的期间，生长条件如生长温度和压力与形成Si掺杂的GaN层11的生长条件相同，只是掺杂剂的类型和量不同。Mg掺杂的GaN层12中的Mg浓度为7×1019/cm3，并且Mg掺杂的GaN层12的厚度为1.3μm。
在Si掺杂的GaN层11上形成Mg掺杂的GaN层12的原因如下。由于Si掺杂的GaN层11以三维生长方式生长，所以Si掺杂的GaN层11的表面平坦性不佳。因此，通过形成GaN层12并同时掺杂用作表面活性剂的Mg，将晶体生长模式从三维生长变成二维生长。因此，可以通过减少穿透错位的数目提高结晶品质以及提高表面平坦性。
虽然Si掺杂的GaN层11的厚度在第一示例性实施方案中为1μm，但是Si掺杂的GaN层11的厚度只要小于2μm都有效。在Si掺杂的GaN层11的厚度大于2μm的情况下，Si掺杂的GaN层的表面平坦性太差，因此不可能通过形成Mg掺杂的GaN层12来改善表面平坦性。
在第一示例性实施方案中，Mg掺杂的GaN层12的Mg浓度为7×1019/cm3，Mg掺杂的GaN层12的Mg浓度只要在1×1017/cm3至1×1020/cm3的浓度范围内都有效。在Mg浓度低于1×1017/cm3的情况下，Mg作为反表面活性剂的作用太小。在Mg浓度高于1×1020/cm3的情况下，结晶品质变差。
对第一示例性实施方案的样品1A和对比例1、2在GaN晶体的表面平坦性和c晶面上的结晶品质方面相互进行比较。在样品1A中，Si掺杂的GaN层11中的Si浓度为1.09×1019/cm3。对比例1在蓝宝石衬底10上具有GaN层。对比例1的GaN层的厚度为2.3μm，等于Si掺杂的GaN层11和Mg掺杂的GaN层12的厚度之和。对比例1的GaN层的Si浓度为6×1018/cm3。对比例1的GaN层在与样品1A的Si掺杂的GaN层11和Mg掺杂的GaN层12相同的生长条件下通过MOCVD生长。对比例2在蓝宝石衬底10上具有GaN层。对比例2的GaN层的厚度为2.3μm。对比例2的GaN层的Si浓度为1.09×1019/cm3，与样品1A的Si掺杂的GaN层11的Si浓度相同。对比例2的GaN层在与样品1A的Si掺杂的GaN层11和Mg掺杂的GaN层12相同的生长条件下通过MOCVD生长。结晶品质通过X射线同步曲线的半值宽度来评价。
作为比较的结果，样品1A的Mg掺杂的GaN层12和对比例1分别具有平坦表面。对比例2的GaN层具有粗糙表面和低表面平坦度。样品1A的Mg掺杂的GaN层12在c晶面上的X射线同步曲线的半值宽度为0.66，而对比例2的GaN层在c晶面上的X射线同步曲线的半值宽度为0.95。换言之，样品1A的Mg掺杂的GaN层12的结晶品质均优于对比例1、2的GaN层。其中，利用对比例1的GaN层的X射线同步曲线的半值宽度，对样品1A和对比例2的X射线同步曲线的半值宽度进行归一化。
还将第一示例性实施方案的样品1B与对比例1、2在结晶品质和表面平坦性方面进行比较。在样品1B中，Si掺杂的GaN层11的Si浓度为1.41×1019/cm3。样品1B也具有平坦表面。样品1B的Mg掺杂的GaN层在c晶面上的X射线同步曲线的半值宽度为0.84。因此，样品1B的Mg掺杂的GaN层的结晶品质均优于对比例1、2的GaN层的结晶品质。
为了进一步减少穿透位错的数目并获得更高的表面平坦性，优选将Si掺杂的GaN层11的厚度设定为0.1μm至1μm，将Si掺杂的GaN层11的Si浓度设定为8×1018/cm3至1×1020/cm3，将Mg掺杂的GaN层12的厚度设定为0.1μm至1μm，将Mg掺杂的GaN层12的Mg浓度设定为1×1019/cm3至1×1020/cm3。
此外，Si掺杂的GaN层11的Si浓度和Mg掺杂的GaN层12的Mg浓度在GaN层的厚度方向上不必保持恒定。例如，可以通过沿朝向Mg掺杂的GaN层12的方向连续或分阶段地减少Si掺杂的GaN层11的Si浓度和在朝向Si掺杂的GaN层11的方向连续或分阶段地减少Mg掺杂的GaN层12的Mg浓度，来使晶体生长模式从三维生长逐渐变化至二维生长。
第二示例性实施方案
第二示例性实施方案的样品示于图2中。第二示例性实施方案的样品与根据第一示例性实施方案的样品相同，只是该样品用未掺杂GaN层22代替第一示例性实施方案中的Mg掺杂的GaN层12。未掺杂GaN层22的生长条件如生长温度和压力与第一示例性实施方案的相同。在未掺杂GaN层22的晶体生长过程中，三维生长相对占优，但是三维生长的趋势低于Si掺杂的GaN层11。因此，可以通过将Si掺杂的GaN层11和未掺杂GaN层22按此顺序堆叠，从而使晶体生长模式从三维生长逐渐变化成弱的三维生长。由此，可以减少穿透位错的数目，并且可以获得高表面平坦性。
评价根据第二示例性实施方案的样品2A的未掺杂GaN层22在c晶面上的结晶品质。在样品2A中，Si掺杂的GaN层11中的Si浓度为1.09×1019/cm3。作为与对比例1、2的比较结果，样品2A的未掺杂GaN层22的X射线同步曲线的半值宽度为0.90(利用对比例1的GaN层的X射线同步曲线的半值宽度进行归一化)。因此，发现样品2A的未掺杂GaN层22具有比对比例1、2更佳的结晶品质。此外，发现样品2A的未掺杂GaN层22具有与对比例1的GaN层一样平坦的表面。
评价根据第二示例性实施方案的样品2B的未掺杂GaN层22在c晶面上的结晶品质。在样品2B中，Si掺杂的GaN层11中的Si浓度为1.41×1019/cm3。作为与对比例1、2的比较结果，样品2B的未掺杂GaN层22的X射线同步曲线的半值宽度为0.83(利用对比例1的GaN层的X射线同步曲线的半值宽度进行归一化)。因此，发现样品2B的未掺杂GaN层22具有比对比例1、2更佳的结晶品质。此外，发现样品2B的未掺杂GaN层22具有与对比例1的GaN层一样平坦的表面。
第三示例性实施方案
第三示例性实施方案的样品示于图3中。第三示例性实施方案的样品与根据示例性实施方案1的样品相同，只是该样品用较少Si掺杂的GaN层32代替第一示例性实施方案中Si掺杂的GaN层12。较少Si掺杂的GaN层32中的Si浓度低于Si掺杂的GaN层11中的Si浓度。较少Si掺杂的GaN层32与Si掺杂的GaN层11相比有利于三维生长。因此，可以通过将Si掺杂的GaN层11和较少Si掺杂的GaN层32按此顺序堆叠来将晶体生长模式从三维生长逐渐变成弱的三维生长。结果，可以减少穿透位错的数目和改善表面平坦性。
评价根据第三示例性实施方案的样品3A的较少Si掺杂的GaN层32在c晶面上的结晶品质。在样品3A中，Si掺杂的GaN层11中的Si浓度为1.09×1019/cm3，较少Si掺杂的GaN层32中的Si浓度为2.3×1018/cm3。作为与对比例1、2的比较结果，样品3A的较少Si掺杂的GaN层32的X射线同步曲线的半值宽度为0.89(利用对比例1的GaN层的X射线同步曲线的半值宽度进行归一化)。因此，发现样品3A的较少Si掺杂的GaN层32具有比对比例1、2更佳的结晶品质。此外，发现样品3A的较少Si掺杂的GaN层32具有与对比例1的GaN层一样平坦的表面。
评价根据第三示例性实施方案的样品3B的较少Si掺杂的GaN层32在c晶面上的结晶品质。在样品3B中，Si掺杂的GaN层11中的Si浓度为1.41×1019/cm3，较少Si掺杂的GaN层32中的Si浓度为2.3×1018/cm3。作为与对比例1、2的比较结果，样品3B的较少Si掺杂的GaN层32的X射线同步曲线的半值宽度为0.74(利用对比例1的GaN层的X射线同步曲线的半值宽度进行归一化)。因此，发现样品3B的较少Si掺杂的GaN层32具有比对比例1、2更佳的结晶品质。此外，发现样品3B的较少Si掺杂的GaN层32具有与对比例1的GaN层一样平坦的表面。
第四示例性实施方案
第四示例性实施方案的样品示于图4中。第四示例性实施方案的样品具有在Si掺杂的GaN层11上的未掺杂GaN层42(第三层)和在未掺杂GaN层42上的Mg掺杂的GaN层43(第四层)。未掺杂GaN层42和Mg掺杂的GaN层43的生长条件如生长温度和压力与Mg掺杂的GaN层12相同。未掺杂GaN层42和Mg掺杂的GaN层43的厚度之和为1.3μm，与Mg掺杂的GaN层12的厚度相同。Mg掺杂的GaN层43的Mg浓度为7×1019/cm3，与Mg掺杂的GaN层12的Mg浓度相同。
由于未掺杂GaN层42是未掺杂的，所以未掺杂GaN层42有利于弱的三维生长。此外，由于Mg掺杂的GaN层43是Mg掺杂的，所以Mg掺杂的GaN层43有利于二维生长。因此，可以通过将Si掺杂的GaN层11、未掺杂GaN层42和Mg掺杂的GaN层43按此顺序堆叠，来将晶体生长模式从三维生长变成弱的三维生长，并从弱的三维生长变成二维生长。结果，可以减少Mg掺杂的GaN层43中的穿透位错的数目和改善其表面平坦性。
评价根据第四示例性实施方案的样品4A的Mg掺杂的GaN层43在c晶面上的结晶品质。在样品4A中，Si掺杂的GaN层11中的Si浓度为1.09×1019/cm3，未掺杂GaN层42的厚度为0.65μm，Mg掺杂的GaN层43的厚度为0.65μm。作为与对比例1、2的比较结果，样品4A的Mg掺杂的GaN层43的X射线同步曲线的半值宽度为0.86(利用对比例1的GaN层的X射线同步曲线的半值宽度进行归一化)。因此，发现样品4A的Mg掺杂的GaN层43具有比对比例1、2更佳的结晶品质。此外，发现样品4A的Mg掺杂的GaN层43的表面与对比例1的GaN层的表面一样平坦。
评价根据第四示例性实施方案的样品4B的Mg掺杂的GaN层43在c晶面上的结晶品质。在样品4B中，Si掺杂的GaN层11中的Si浓度为1.09×1019/cm3。未掺杂GaN层42的厚度为0.9μm，Mg掺杂的GaN层43的厚度为0.4μm。作为与对比例1、2的比较结果，样品4B的Mg掺杂的GaN层43的X射线同步曲线的半值宽度为0.88(利用对比例1的GaN层的X射线同步曲线的半值宽度进行归一化)。因此，发现样品4B的Mg掺杂的GaN层43具有比对比例1、2更佳的结晶品质。此外，发现样品4B的Mg掺杂的GaN层43的表面与对比例1的GaN层的表面一样平坦。
评价根据第四示例性实施方案的样品4C的Mg掺杂的GaN层43在c晶面上的结晶品质。在样品4C中，Si掺杂的GaN层11中的Si浓度为1.41×1019/cm3。未掺杂GaN层42的厚度为0.9μm，Mg掺杂的GaN层43的厚度为0.4μm。作为与对比例1、2的比较结果，样品4C的Mg掺杂的GaN层43的半值宽度为0.85(利用对比例1的GaN层的X射线同步曲线的半值宽度进行归一化)。因此，发现样品4C的Mg掺杂的GaN层43具有比对比例1、2更佳的结晶品质。此外，发现样品4C的Mg掺杂的GaN层43的表面与对比例1的GaN层的表面一样平坦。
第五示例性实施方案
第五示例性实施方案的样品示于图5中。第五示例性实施方案的样品具有在Si掺杂的GaN层11上的Mg掺杂的GaN层52(第五层)和在Mg掺杂的GaN层52上的未掺杂GaN层53(第六层)。Mg掺杂的GaN层52和未掺杂GaN层53的生长条件如生长温度和压力与Mg掺杂的GaN层12的生长条件相同。Mg掺杂的GaN层52的厚度为0.4μm，未掺杂GaN层53的厚度为0.9μm。Mg掺杂的GaN层43的Mg浓度为7×1019/cm3，与Mg掺杂的GaN层12的Mg浓度相同。
由于Mg掺杂的GaN层52掺杂有Mg，所以Mg掺杂的GaN层52有利于二维生长。而且，由于未掺杂GaN层53是未掺杂的，所以未掺杂GaN层53有利于弱的三维生长。因此，可以通过将Si掺杂的GaN层11、Mg掺杂的GaN层52和未掺杂GaN层53按此顺序堆叠，来将晶体生长模式从三维生长变成二维生长和从二维生长变成弱的三维生长。结果，可以减少未掺杂GaN层53中的穿透位错的数目和改善其表面平坦性。
评价根据第五示例性实施方案的样品5A的未掺杂GaN层53在c晶面上的结晶品质。在样品5A中，Si掺杂的GaN层11中的Si浓度为1.09×1019/cm3。作为与对比例1、2的比较结果，样品5A的未掺杂GaN层53的X射线同步曲线的半值宽度为0.97(利用对比例1的GaN层的X射线同步曲线的半值宽度进行归一化)。因此，发现样品5A的未掺杂GaN层53具有比对比例1、2更佳的结晶品质。此外，发现样品5A的未掺杂GaN层53的表面与对比例1的GaN层的表面一样平坦。
评价根据第五示例性实施方案的样品5B的未掺杂GaN层53在c晶面上的结晶品质。在样品5B中，Si掺杂的GaN层11中的Si浓度为1.41×1019/cm3。作为与对比例1、2的比较结果，样品5B的未掺杂GaN层53的X射线同步曲线的半值宽度为0.89(利用对比例1的GaN层的X射线同步曲线的半值宽度进行归一化)。因此，发现样品5B的未掺杂GaN层53具有比对比例1、2更佳的结晶品质。此外，发现样品5B的未掺杂GaN层53的表面与对比例1的GaN层的表面一样平坦。
第六示例性实施方案
第六示例性实施方案的样品示于图6中。第六示例性实施方案的样品与根据第一示例性实施方案的样品相同，只是该实施例用未掺杂GaN层61替代Si掺杂的GaN层11。未掺杂GaN层61的生长条件如生长温度和压力与Si掺杂的GaN层11的生长条件相同。Mg掺杂的GaN层12比未掺杂GaN层61更有利于二维生长。因此，可以通过将未掺杂GaN层61和Mg掺杂的GaN层12按此顺序堆叠来将晶体生长模式从弱的三维生长变成二维生长。因此，可以减少未掺杂GaN层61的位错数目并且改善其表面平坦性。
第七示例性实施方案
第七示例性实施方案的样品示于图7中。第七示例性实施方案的样品具有如下结构：在第一示例性实施方案的样品的Mg掺杂的GaN层12上通过MOCVD堆叠的Si掺杂的GaN层71和Mg掺杂的GaN层72。Si掺杂的GaN层71的厚度和Si掺杂的GaN层71中的Si浓度与Si掺杂的GaN层11的相同。Mg掺杂的GaN层72的厚度和Mg掺杂的GaN层72中的Mg浓度与Mg掺杂的GaN层12的相同。Si掺杂的GaN层71和Mg掺杂的GaN层72的晶体生长条件如生长温度和压力与Si掺杂的GaN层11和Mg掺杂的GaN层12的生长条件相同。由于Si掺杂的GaN层71的三维生长，所以Mg掺杂的GaN层12中剩余的穿透位错的数目减少。虽然表面平坦性因Si掺杂的GaN层71的三维生长而变差，但是通过在Si掺杂的GaN层71上的Mg掺杂的GaN层72的二维生长使表面平坦性得以恢复。结果，与Mg掺杂的GaN层12相比，在Mg掺杂的GaN层72中的穿透位错的数目进一步减少。因此Mg掺杂的GaN层72获得高结晶品质以及高表面平坦性。
Si掺杂的GaN层71和Mg掺杂的GaN层72可以重复堆叠。根据第七示例性实施方案的样品的结构可应用于根据其它示例性实施方案(从第一示例性实施方案至第六示例性实施方案)的样品。例如，可以在第二示例性实施方案的样品的未掺杂GaN层22上重复堆叠Si掺杂的GaN层和未掺杂GaN层。例如，可以在第六示例性实施方案的Mg掺杂的GaN层12上重复堆叠未掺杂GaN层和Mg掺杂的GaN层。在每种情况下，都进一步减少了穿透位错的数目，并且可以获得具有高结晶品质以及高表面平坦性的晶体。
在每个示例性实施方案中，采用Mg作为表面活性剂，采用Si作为反表面活性剂。表面活性剂不限于Mg，并且可以采用任何其它的表面活性剂。反表面活性剂不限于Si，并且可以采用任何其它的反表面活性剂。
虽然每个实施方案都是用于GaN晶体的制造方法，但是本发明的示例性实施方案可应用于制造AlGaN、InGaN和AlGaInN晶体。即使将所述制造方法应用于制造这些材料，也可以制造出具有高结晶品质以及高表面平坦性的晶体。
在每个示例性实施方案中，使用表面未被加工成具有凹凸结构的平坦蓝宝石衬底。相反，可以使用表面被加工成具有条状或点状的凹凸结构的衬底。当III族氮化物在具有凹凸结构的表面上生长时，对于相关技术而言已经难以获得III族氮化物半导体。然而，根据本发明的示例性实施方案，即使衬底表面加工成具有凹凸结构，也可以获得具有高结晶品质以及高表面平坦性的III族氮化物。此外，可以使用SiC、尖晶石、Si、ZnO和GaN衬底来代替蓝宝石衬底。
在每个示例性实施方案中，晶体生长条件如生长温度和压力相同。示例性实施方案中描述的GaN层可在生长温度和压力变化的情况下形成。
工业实用性
通过本发明示例性实施方案获得的III族氮化物半导体可用于制造半导体元件例如发光元件。

Claims (17)

1.一种制造III族氮化物半导体的方法，所述方法包括：
制备包括缓冲层的衬底；
在所述缓冲层上通过MOCVD由掺杂有反表面活性剂的III族氮化物半导体形成第一层，其中所述第一层的厚度等于或小于2μm；
在所述第一层上通过MOCVD由掺杂有或未掺杂有表面活性剂或反表面活性剂的III族氮化物半导体形成第二层；和
通过调节在形成所述第二层期间所掺杂的所述表面活性剂或所述反表面活性剂的量来控制所述第二层的结晶品质和表面平坦性。
2.根据权利要求1所述的制造III族氮化物半导体的方法，其中所述第二层中的反表面活性剂的浓度低于所述第一层中的反表面活性剂的浓度。
3.根据权利要求1所述的制造III族氮化物半导体的方法，其中所述第二层用所述表面活性剂掺杂。
4.根据权利要求1所述的制造III族氮化物半导体的方法，其中形成所述第二层的步骤包括：
在所述第一层上由III族氮化物半导体形成未掺杂的第三层；和
在所述第三层上由III族氮化物半导体在掺杂表面活性剂的同时形成第四层。
5.根据权利要求1所述的制造III族氮化物半导体的方法，其中形成所述第二层的所述步骤包括：
在所述第一层上由III族氮化物半导体在掺杂表面活性剂的同时形成第五层；和
在所述第五层上由III族氮化物半导体形成未掺杂的第六层。
6.根据权利要求1所述的制造III族氮化物半导体的方法，其中用于所述第一层的所述反表面活性剂是Si。
7.根据权利要求6所述的制造III族氮化物半导体的方法，其中所述第一层中的Si浓度为1×1018至1×1020/cm3。
8.根据权利要求1所述的制造III族氮化物半导体的方法，其中用于所述第二层的所述表面活性剂是Mg。
9.根据权利要求8所述的制造III族氮化物半导体的方法，其中所述第二层中的Mg浓度为1×1017至1×1020/cm3。
10.根据权利要求1所述的制造III族氮化物半导体的方法，其中用于所述第一层的所述反表面活性剂是Si，用于所述第二层的所述表面活性剂是Mg。
11.根据权利要求10所述的制造III族氮化物半导体的方法，其中所述第一层中的Si浓度为1×1018至1×1020/cm3，所述第二层中的Mg浓度为1×1017至1×1020/cm3。
12.根据权利要求1所述的制造III族氮化物半导体的方法，包括：
在首次形成的所述第二层上重复地交替堆叠所述第一层和所述第二层多于一次。
13.根据权利要求1所述的制造III族氮化物半导体的方法，其中其上形成有所述第一层的所述衬底的表面上具有凹凸结构。
14.根据权利要求1所述的制造III族氮化物半导体的方法，其中所述第一层和所述第二层是GaN。
15.根据权利要求1所述的制造III族氮化物半导体的方法，其中所述第一层和所述第二层在相同的晶体生长条件下生长。
16.一种制造III族氮化物半导体的方法，所述方法包括：
制备包括缓冲层的衬底；
通过MOCVD由III族氮化物半导体形成未掺杂的第一层，所述第一层的厚度等于或小于2μm；
通过MOCVD由掺杂有表面活性剂的III族氮化物半导体形成第二层。
17.根据权利要求16所述的制造III族氮化物半导体的方法，包括：在首次形成的所述第二层上重复地堆叠所述第一层和所述第二层多于一次。
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Families Citing this family (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2012094688A (ja) * 2010-10-27 2012-05-17 Sumitomo Electric Ind Ltd 半導体装置およびその製造方法
KR102148363B1 (ko) 2012-07-11 2020-08-27 루미리즈 홀딩 비.브이. Iii-질화물 구조체들에서의 나노파이프 결함들의 감소 또는 제거
JP5425284B1 (ja) 2012-09-21 2014-02-26 株式会社東芝 半導体ウェーハ、半導体素子及び窒化物半導体層の製造方法
JP6181661B2 (ja) * 2012-10-22 2017-08-16 シャープ株式会社 窒化物半導体発光素子
WO2015152411A1 (ja) * 2014-04-04 2015-10-08 古河電気工業株式会社 窒化物半導体装置およびその製造方法、ならびにダイオードおよび電界効果トランジスタ
US10622447B2 (en) * 2017-03-29 2020-04-14 Raytheon Company Group III-nitride structure having successively reduced crystallographic dislocation density regions
EP3939069A4 (en) * 2019-03-13 2022-05-04 The Regents of the University of California SUBSTRATE FOR REMOVAL OF DEVICES WITH VOIDS
CN116487497B (zh) * 2023-06-25 2023-09-05 江西兆驰半导体有限公司 发光二极管外延片及其制备方法、led

Family Cites Families (16)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3352712B2 (ja) * 1991-12-18 2002-12-03 浩 天野 窒化ガリウム系半導体素子及びその製造方法
JP3905935B2 (ja) * 1995-09-01 2007-04-18 株式会社東芝 半導体素子及び半導体素子の製造方法
US6091083A (en) * 1997-06-02 2000-07-18 Sharp Kabushiki Kaisha Gallium nitride type compound semiconductor light-emitting device having buffer layer with non-flat surface
JPH11126758A (ja) 1997-10-24 1999-05-11 Pioneer Electron Corp 半導体素子製造方法
US20010015437A1 (en) * 2000-01-25 2001-08-23 Hirotatsu Ishii GaN field-effect transistor, inverter device, and production processes therefor
JP4734786B2 (ja) 2001-07-04 2011-07-27 日亜化学工業株式会社 窒化ガリウム系化合物半導体基板、及びその製造方法
JP2005302244A (ja) * 2004-04-16 2005-10-27 Sony Corp 光記録媒体、記録再生装置、記録再生方法、再生装置、および再生方法
JP2006179511A (ja) * 2004-12-20 2006-07-06 Sumitomo Electric Ind Ltd 発光装置
JP2006302843A (ja) * 2005-04-25 2006-11-02 Hamamatsu Photonics Kk 光電面及びそれを備える電子管
JP4997621B2 (ja) * 2005-09-05 2012-08-08 パナソニック株式会社 半導体発光素子およびそれを用いた照明装置
JP2007258258A (ja) * 2006-03-20 2007-10-04 Nippon Telegr & Teleph Corp <Ntt> 窒化物半導体素子ならびにその構造および作製方法
US8227328B2 (en) * 2006-08-24 2012-07-24 Hongxing Jiang Er doped III-nitride materials and devices synthesized by MOCVD
JP2008141187A (ja) * 2006-11-09 2008-06-19 Matsushita Electric Ind Co Ltd 窒化物半導体レーザ装置
JP4980701B2 (ja) * 2006-12-01 2012-07-18 住友電工デバイス・イノベーション株式会社 半導体装置の製造方法
JP5103979B2 (ja) 2007-03-27 2012-12-19 豊田合成株式会社 ＩＩＩ族窒化物系化合物半導体に対する電極形成方法及びｐ型ＩＩＩ族窒化物系化合物半導体の製造方法
JP2008311579A (ja) * 2007-06-18 2008-12-25 Sharp Corp 窒化物半導体発光素子の製造方法

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