WO2015152411A1 - 窒化物半導体装置およびその製造方法、ならびにダイオードおよび電界効果トランジスタ - Google Patents

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拓也 古川
高木　啓史
晋哉 大友
正之 岩見
和行 梅野
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古河電気工業株式会社
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Definitions

  • the present invention relates to a nitride semiconductor device, a manufacturing method thereof, a diode, and a field effect transistor.
  • Wide band gap semiconductors typified by nitride-based semiconductors have high breakdown voltage, good electron transport properties, and good thermal conductivity, so they can be used as materials for high-temperature environments, high-power, or high-frequency semiconductor devices. Very attractive.
  • Typical wide band gap semiconductors include GaN, AlN, InN, BN, or a nitride semiconductor that is a mixed crystal of two or more of these.
  • FET field effect transistor
  • two-dimensional electron gas is generated at the heterojunction interface due to piezo polarization and spontaneous polarization. This two-dimensional electron gas has high electron mobility and carrier density.
  • Schottky barrier diodes Schottky Barrier Diode: SBD
  • heterojunction field effect transistors Heterojunction Field Effect Transistors: HFETs
  • SBD Schottky Barrier Diode
  • HFETs Heterojunction Field Effect Transistors
  • Patent Document 1 describes a configuration in which current collapse is suppressed and leakage is reduced by selectively providing a field plate layer (GaN FP layer) made of gallium nitride on an electron supply layer.
  • GaN FP layer field plate layer
  • the present invention has been made in view of the above, and an object of the present invention is to provide a nitride semiconductor device capable of suppressing leakage current in the nitride semiconductor device and suppressing a decrease in breakdown voltage, a manufacturing method thereof, and a diode. And providing a field effect transistor.
  • a nitride semiconductor device is provided on a substrate, a buffer layer provided on the upper layer of the substrate and doped with carbon, and provided on an upper layer of the buffer layer.
  • a semiconductor stacked body having a first semiconductor layer made of a nitride semiconductor, and a second semiconductor layer provided on an upper layer of the first semiconductor layer and having a wider band gap on average than the first semiconductor layer, and a semiconductor stacked body
  • a first electrode provided on at least a part of the layers to be formed, and a second electrode provided on at least a part of the layers constituting the semiconductor stacked body and spaced apart from the first electrode.
  • a third semiconductor layer containing carbon at a concentration of 1.0 ⁇ 10 18 cm ⁇ 3 or less is provided between the substrate and the buffer layer, and the thickness of the third semiconductor layer is 500 nm or more It is characterized by being less than 3000 nm That.
  • the nitride semiconductor device is characterized in that, in the above-mentioned invention, the third semiconductor layer is composed of an Al x Ga 1-x N layer (0 ⁇ X ⁇ 1) having an Al composition ratio X.
  • the nitride semiconductor device according to the present invention is characterized in that, in the above invention, the thickness of the third semiconductor layer is not less than 1000 nm and less than 3000 nm.
  • the nitride semiconductor device according to the present invention is characterized in that, in the above invention, the buffer layer has a carbon concentration of 5.0 ⁇ 10 18 cm ⁇ 3 or more and 5.0 ⁇ 10 19 cm ⁇ 3 or less.
  • the third semiconductor layer is composed of a plurality of Al x Ga 1-x N layers (0 ⁇ x ⁇ 1) having different Al composition ratios x. It is characterized by. Further, this configuration is characterized in that the Al composition ratio x of the Al x Ga 1-x N layer decreases upward in the stacking direction.
  • the nitride semiconductor device is characterized in that, in the above-mentioned invention, the third semiconductor layer is a laminate of a plurality of aluminum nitride layers and gallium nitride layers. Further, in this configuration, the third semiconductor layer is configured by repeatedly stacking a gallium nitride layer having a thickness of 100 nm to 700 nm and an aluminum nitride layer having a thickness of 20 nm to 60 nm multiple times. And
  • a fourth semiconductor layer made of a nitride semiconductor having an average narrower band gap than the second semiconductor layer is selectively provided on the second semiconductor layer. It is characterized by being.
  • the third semiconductor layer contains a surfactant atom as an impurity, and the concentration of the surfactant atom is 1.0 ⁇ 10 16 cm ⁇ 3 or more and 1.0 ⁇ 10 6. 18 cm ⁇ 3 or less.
  • the nitride semiconductor device includes a substrate, a buffer layer provided on the upper layer of the substrate and doped with carbon, a first semiconductor layer made of a nitride semiconductor provided on the upper layer of the buffer layer, and the first semiconductor Provided on at least a part of the semiconductor stacked body having the second semiconductor layer provided on the upper layer and having a band gap wider on average than the first semiconductor layer, and the layers constituting the semiconductor stacked body
  • a first electrode and a second electrode provided on and spaced apart from the first electrode on at least a part of the layers constituting the semiconductor stacked body, and between the substrate and the buffer layer, the surfactant atom contained at a concentration of 5.0 ⁇ 10 18 cm -3 or less carbon atoms with containing as impurities, thickness is provided a third semiconductor layer of less than 500 nm 3000 nm, impure surfactant atoms Wherein the concentration is 1.0 ⁇ 10 16 cm -3 or more 1.0 ⁇ 10 18 cm -3 or less.
  • the nitride semiconductor device according to the present invention is a third semiconductor device provided on at least a part of the layers constituting the semiconductor multilayer body and spaced apart from the first electrode and the second electrode. An electrode is further provided.
  • a field effect transistor according to the present invention has the structure of the nitride semiconductor device according to the above invention, wherein the first electrode is a gate electrode, the second electrode is a drain electrode, and the third electrode is a source electrode. To do.
  • the diode according to the present invention has the structure of the nitride semiconductor device according to the above-described invention, wherein the first electrode is an anode electrode and the second electrode is a cathode electrode.
  • a method of manufacturing a nitride semiconductor device includes a substrate, a buffer layer provided on the upper layer of the substrate and doped with carbon, a first semiconductor layer made of a nitride semiconductor provided on the upper layer of the buffer layer, and A semiconductor stacked body having a second semiconductor layer provided above the first semiconductor layer and having an average band gap wider than that of the first semiconductor layer; and at least a part of the layers constituting the semiconductor stacked body
  • a method for manufacturing a nitride semiconductor device comprising: a first electrode provided on the first electrode; and a second electrode provided on at least a part of the layers constituting the semiconductor stacked body and spaced apart from the first electrode.
  • the third semiconductor layer made of a nitride semiconductor was grown to a thickness of 500 nm or more and less than 3000 nm under the growth conditions in which carbon is doped at a concentration of 1.0 ⁇ 10 18 cm ⁇ 3 or less on the upper layer of the substrate. rear Wherein the growing the buffer layer on the upper layer of the third semiconductor layer.
  • the manufacturing method thereof, the diode, and the field effect transistor according to the present invention it is possible to suppress a leakage current in the nitride semiconductor device and suppress a decrease in breakdown voltage.
  • FIG. 1 is a cross-sectional view showing a semiconductor multilayer substrate for manufacturing a nitride semiconductor device according to the first embodiment of the present invention.
  • FIG. 2 is a graph showing an example of Al composition ratio dependence of the film thickness necessary to fill a 1 ⁇ m diameter pit with an Al x Ga 1-x N layer.
  • FIG. 3 is a sectional view showing a Schottky barrier diode manufactured using the semiconductor multilayer substrate according to the first embodiment of the present invention.
  • FIG. 4 shows the film thickness dependence of the planarization layer on the ratio of the device having a reference breakdown voltage or higher when the carbon concentration of the planarization layer according to the first embodiment of the present invention is fixed to 1 ⁇ 10 17 cm ⁇ 3 . It is a graph which shows.
  • FIG. 1 is a cross-sectional view showing a semiconductor multilayer substrate for manufacturing a nitride semiconductor device according to the first embodiment of the present invention.
  • FIG. 2 is a graph showing an example of Al composition ratio dependence of the film thickness
  • FIG. 5 is a graph showing the dependence of the flattening layer on the carbon concentration of the proportion of the device having a reference breakdown voltage or higher when the thickness of the flattening layer according to the first embodiment of the present invention is 2000 nm.
  • FIG. 6 is a schematic cross-sectional view showing a high mobility field effect transistor according to the second embodiment of the present invention.
  • FIG. 7 is a graph showing the surfactant concentration dependency in the proportion of devices that are above the reference breakdown voltage of the nitride semiconductor device.
  • FIG. 8 is a cross-sectional view showing a portion of an abnormal growth region of SBD for explaining the earnest study by the present inventor.
  • FIG. 9 is a cross-sectional view of a portion where an abnormally grown region of the semiconductor laminated substrate according to Experimental Example 1 has occurred, in order to explain the earnest study by the present inventor.
  • FIG. 10 is a cross-sectional view of a portion where an abnormally grown region of the semiconductor multilayer substrate according to Experimental Example 2 has occurred, in order to explain the earnest study by the present inventors.
  • the present inventor has made various studies on the cause of a large leakage current in a conventional nitride semiconductor device, the ratio of the breakdown voltage of the device exceeding a desired breakdown voltage, specifically, for example, the ratio of a breakdown voltage of 600 V or more being low. went.
  • the present inventor has focused on a nitride semiconductor device that is specifically determined to have a large leakage current as compared with a normal nitride semiconductor device such as SBD or HEMT.
  • SBD or HEMT normal nitride semiconductor device
  • the inventor has found that a non-growth region is generated in the semiconductor multilayer structure in the nitride semiconductor device due to various causes.
  • foreign matter may be mixed into the interface between the silicon (Si) substrate in the nitride semiconductor layer and the intervening layer made of aluminum nitride (AlN) epitaxially grown on the substrate.
  • foreign matter may also enter the interface between the intervening layer and the epitaxial growth layer made of gallium nitride (GaN) or aluminum gallium nitride (AlGaN).
  • GaN gallium nitride
  • AlGaN aluminum gallium nitride
  • meltback etching reaction between the Si substrate and Ga
  • a non-growth region is generated in the semiconductor multilayer structure in the nitride semiconductor device.
  • Such a non-growth region is difficult to be buried only by epitaxially growing a semiconductor layer thereon.
  • a nitride semiconductor layer epitaxially grown according to a growth condition in which carbon (C) is heavily doped to form a high resistance buffer layer or the like it is extremely difficult to embed a non-growth region. As a result, it is inevitable that the non-growth region remains as an abnormal growth region near the surface of the semiconductor multilayer structure.
  • Non-Patent Document 1 It is known that when an abnormal growth region remains as pits in this manner, in the nitride semiconductor device, the abnormal growth region becomes a leak source and a leak path is generated (see Non-Patent Document 1).
  • the present inventor conducted experiments and diligent investigations, and found that the abnormal growth region may be buried depending on the growth conditions when the u-GaN layer constituting the electron transit layer is formed as an upper layer. did.
  • this buried region becomes a leak source, which is one of the causes of the occurrence of a leak path in the nitride semiconductor device. It turned out to be one.
  • the leak path occurs, the leak current increases and the breakdown voltage of the nitride semiconductor device decreases.
  • FIG. 8 is a schematic cross-sectional view showing a Schottky barrier diode (SBD) as a nitride semiconductor device that is a subject of this study and has a foreign substance attached on the intervening layer.
  • SBD Schottky barrier diode
  • an intervening layer 92, a high resistance buffer layer 93, an electron transit layer 94, and an electron supply layer 95 are sequentially stacked on a substrate 91.
  • a field plate layer 96 a is selectively provided on the electron supply layer 95.
  • An anode electrode 97A and a cathode electrode 97C spaced from the anode electrode 97A are selectively provided on the electron supply layer 95.
  • An insulating film 98 is provided so as to cover the electron supply layer 95 and the field plate layer 96a, and at least a part of the anode electrode 97A and the cathode electrode 97C.
  • FIG. 8 shows a state in which a foreign substance 110 such as a particle exists in an upper layer portion of the intervening layer 92.
  • an intervening layer 92 made of aluminum nitride (AlN) for suppressing the reaction between Ga and Si is laminated on an upper layer of a substrate 91 such as a Si substrate.
  • a high-resistance buffer layer 93 as a nitride semiconductor layer containing GaN is stacked on the intervening layer 92.
  • foreign matter 110 such as particles is present on the substrate 91 or the intervening layer 92, crystal growth does not proceed in the portion where the foreign matter 110 is present, so that the growth of the high-resistance buffer layer 93 is slowed down and becomes an abnormal growth region. Defect 93a may occur.
  • the present inventor re-examined a method for reducing leakage due to the defect 93a. Then, the inventor has conceived of providing a flattened layer having a flattened surface shape below the high-resistance buffer layer 93 in order to suppress defects 93a on the surface of the high-resistance buffer layer 93.
  • the buffer layer can be stacked on the planarization layer while maintaining flatness, so that a leakage current flowing through the buffer layer can be reduced and a decrease in breakdown voltage can be suppressed. Therefore, leakage can be reduced and breakdown voltage can be improved in the nitride semiconductor device as the final product. Even if the planarization layer has a low resistance, the electric field generated in the nitride semiconductor layer below the upper surface of the planarization layer can be reduced by increasing the resistance of the buffer layer. Very low.
  • FIG. 9 shows an abnormal growth in a semiconductor multilayer substrate according to Experimental Example 1 in which a plurality of nitride semiconductor layers are stacked by a metal organic chemical vapor deposition (MOCVD) method for examination by the inventor. It is typical sectional drawing which shows an area
  • MOCVD metal organic chemical vapor deposition
  • the inventor conducted an experiment in which the nitride semiconductor layers 104, 105, 106, 107, 108, and 109 are sequentially epitaxially grown on the nitride semiconductor layer 103 while changing the growth conditions in various ways. Although not shown in FIG. 9, a thin AlN layer is sandwiched between the interfaces of the nitride semiconductor layers 103-109.
  • Table 1 is a table showing the growth conditions of these nitride semiconductor layers 104-109.
  • the layers 104 to 109 indicate the nitride semiconductor layers 104 to 109, respectively.
  • the carbon concentration when the crystal is grown under these conditions for example, secondary ion mass spectrometry (SIMS) is used.
  • SIMS secondary ion mass spectrometry
  • the acceleration voltage is set to 5 keV using cesium as the primary ion species
  • the beam current is set to 100 nA
  • the secondary ion polarity is set. Negative.
  • the sputter region is 200 ⁇ m ⁇ 400 ⁇ m
  • the gate region is about 12% of the center of the sputter region.
  • carbon concentration was measured 5 times and the arithmetic mean of the measured value of these five carbon concentrations was made into the carbon concentration in Table 1.
  • the carbon concentration measurement methods in the following experimental examples and embodiments are also the same.
  • the V / III ratio is increased by 3 to 6 times, for example, about 4 times, compared with the growth conditions of the other nitride semiconductor layers 105 to 109.
  • the growth rate was set to about 1/4 of 1/6 to 1/3.
  • the nitride semiconductor layer 104 is grown in this state, the nitride semiconductor layer 104 is auto-doped with carbon, and the carbon concentration becomes about 3 ⁇ 10 18 cm ⁇ 3 .
  • the V / III ratio is reduced as compared with the growth conditions of the other nitride semiconductor layers 104 and 106-109.
  • the carbon concentration of the nitride semiconductor layer 105 increases to about 2 ⁇ 10 19 cm ⁇ 3 .
  • the growth temperature is lowered as compared with the other nitride semiconductor layers 104, 105, and 107-109.
  • the carbon concentration of the nitride semiconductor layer 106 is about 2 ⁇ 10 19 cm ⁇ 3 .
  • the growth pressure is increased as compared with the other nitride semiconductor layers 104 to 106, 108, and 109.
  • the carbon concentration of the nitride semiconductor layer 107 is about 2 ⁇ 10 18 cm ⁇ 3, which is lower than the carbon concentration of the nitride semiconductor layers 105 and 106.
  • the growth temperature is increased as compared with the other nitride semiconductor layers 104 to 107, 109.
  • the carbon concentration of the nitride semiconductor layer 108 is about 2 ⁇ 10 18 cm ⁇ 3 , which is lower than that of the nitride semiconductor layers 105 and 106.
  • the growth condition of the nitride semiconductor layer 109 is a growth condition for growing a GaN layer constituting the conventional buffer layer, and the carbon concentration is as high as about 1 ⁇ 10 19 cm ⁇ 3 .
  • the shape of the defect 103a is reflected on each surface side of the nitride semiconductor layers 104 to 109.
  • the present inventor has examined materials and growth conditions that are easy to flatten in the upper layer of the defect 103a based on the above examination. Then, the present inventor, as the growth condition that is easy to flatten in the above-described experimental example 1, the condition that the material grows even in the non-growth region caused by the foreign material 110, that is, the direction substantially parallel to the surface of the substrate 101 (hereinafter referred to as the following) Note that the nitride semiconductor also needs to grow in the lateral direction. Therefore, the present inventor pays attention to the growth conditions of the nitride semiconductor layers 104, 107, and 108 which are grown relatively laterally in the nitride semiconductor layers 103 to 109 in the semiconductor multilayer substrate 100 shown in FIG. did.
  • the present inventor has shown from Experimental Example 1 that in the growth of a nitride semiconductor, when the carbon concentration of the semiconductor layer is relatively high, it is difficult to grow in the lateral direction, and when it is relatively low, it is easy to grow in the lateral direction. I found it.
  • FIG. 10 is a cross-sectional view showing the periphery of a defective portion of a semiconductor laminated substrate in which nitride semiconductor layers are laminated based on the study of the present inventors.
  • the semiconductor laminated substrate 200 according to Experimental Example 2 is provided with an AlN layer 202 assuming an intervening layer on a substrate 201.
  • a nitride semiconductor layer 203 made of GaN in which a defect 203a is generated due to the presence of the foreign matter 210 is formed.
  • the inventor has grown the nitride semiconductor layers 204, 205, 206, 207, 208, and 209 on the nitride semiconductor layer 203, respectively.
  • the epitaxial growth was carried out sequentially with various changes.
  • a thin AlN layer is sandwiched between the interfaces of the nitride semiconductor layers 203 to 209.
  • Table 2 shows the growth conditions of these nitride semiconductor layers 204 to 209.
  • layers 204 to 209 indicate nitride semiconductor layers 204 to 209, respectively.
  • the growth conditions of the nitride semiconductor layers 204 to 207, 209 are the same as the growth conditions of the nitride semiconductor layer 109 constituting the conventional buffer layer in Experimental Example 1.
  • the growth condition of nitride semiconductor layer 208 is a condition in which elements of growth conditions different from the growth conditions of other nitride semiconductor layers in nitride semiconductor layers 104, 107, and 108 described above are extracted. That is, in the growth of the nitride semiconductor layer 208, the growth temperature and the growth pressure are relatively increased, and the flow rate of the group III element is decreased to increase the V / III ratio.
  • the carbon concentration of the nitride semiconductor layer 208 is about 2.0 ⁇ 10 17 cm ⁇ 3 .
  • the present inventor can form a planarized layer by burying defects (concave portions) caused by foreign substances by growing a nitride semiconductor so that the concentration of carbon to be auto-doped is low. It has been found that a buffer layer with flatness can be formed on the upper layer. Therefore, the present inventor has studied by changing the conditions so that the carbon concentration of the auto-doped carbon in the nitride semiconductor layer becomes various concentrations. As a result, the inventor reduced the carbon concentration to less than the carbon concentration (about 1.0 ⁇ 10 19 cm ⁇ 3 ) in the buffer layer laminated on the upper layer, specifically to less than 2.0 ⁇ 10 18 cm ⁇ 3 .
  • the present inventor has also found that when a nitride semiconductor is grown so that the carbon concentration is 1 ⁇ 10 18 cm ⁇ 3 or less, it is easy to grow in the lateral direction and the recess is more easily filled. Thereby, since an abnormal growth region caused by defects or the like does not remain in the buffer layer constituting the nitride semiconductor device, it is possible to suppress the occurrence of a leak path in the nitride semiconductor device and to suppress the decrease in breakdown voltage.
  • the reference breakdown voltage is a breakdown voltage obtained based on a desired rated value or standard value of the nitride semiconductor device.
  • FIG. 1 is a schematic cross-sectional view showing a configuration of a semiconductor multilayer substrate for manufacturing a nitride semiconductor device according to the first embodiment of the present invention. That is, the semiconductor laminated substrate 10 in the first embodiment includes an intervening layer 12, a planarizing layer 13 as a third semiconductor layer, a high-resistance buffer layer 14, an electron transit layer 15, and an electron supply layer on a substrate 11. 16 and a semiconductor layer 17 are sequentially stacked. In addition, foreign matter 20 such as particles may be present on the upper layer of the substrate 11 or the intervening layer 12.
  • FIG. 1 is a cross-sectional view of a portion where the foreign material 20 exists on the intervening layer 12.
  • the substrate 11 is, for example, a silicon (Si) substrate, a gallium arsenide (GaAs) substrate, a gallium phosphide (GaP) substrate, a GaN substrate, an AlN substrate, a silicon carbide (SiC) substrate, a carbon (C) substrate, or sapphire (Al 2 O). 3 ) It consists of a substrate.
  • the substrate 11 is made of, for example, a Si substrate.
  • the intervening layer 12 is made of, for example, AlN having a lattice constant between Si and GaN.
  • the intervening layer 12 is a layer for suppressing the reaction between Ga and Si, and is interposed between the substrate 11 and the layer containing Ga.
  • the intervening layer 12 relaxes the difference in lattice constant between the substrate 11 and a nitride-based compound semiconductor layer such as GaN, so that the buffer layer 14 and the semiconductor stacked body can be stacked on the substrate 11.
  • the intervening layer 12 is not necessarily provided. In this case, the foreign matter 20 may exist on the substrate 11.
  • the thickness of the intervening layer 12 is, for example, 25 nm.
  • Planarizing layer 13 as the third semiconductor layer is, for example, carbon (C), doped with a relatively lower concentration than the upper layer of the buffer layer 14, the Al composition ratio X Al X Ga 1-X N (0 ⁇ X ⁇ 1).
  • the carbon concentration doped in the planarization layer 13 is easy to grow in a direction (lateral direction) parallel to the surface of the substrate 11 in order to suppress the occurrence of the above-described defects caused by the foreign matter 20 or the like. It is desirable that it is 18 cm ⁇ 3 or less, preferably 1 ⁇ 10 17 cm ⁇ 3 or less.
  • the planarization layer 13 has a configuration in which a GaN layer and an AlN layer are stacked, and a plurality of Al x Ga 1-x N layers (0 ⁇ x ⁇ 1) having different Al composition ratios x are stacked a plurality of times. It is good also as a structure.
  • the planarization layer 13 includes a plurality of Al x Ga 1-x N layers (0 ⁇ x ⁇ 1) having different Al composition ratios x so that the Al composition ratio x decreases upward in the stacking direction. It is good also as a structure laminated
  • the average carbon concentration is 1.0 ⁇ 10 18 cm ⁇ 3 or less, preferably 1.0 ⁇ 10 17 cm ⁇ 3 or less. It is preferable to do this.
  • the planarizing layer 13 has a quantum size effect on the intervening layer 12 and a GaN layer that is thick enough not to produce the quantum size effect and has a thickness of 100 nm to 700 nm and is doped with carbon at a low concentration. It is also possible to form a structure in which an AlN layer having a thickness of 20 nm to 60 nm is repeatedly laminated a plurality of times.
  • the carbon concentration in the GaN layer in the laminated film is preferably 1.0 ⁇ 10 18 cm ⁇ 3 or less, and preferably 1.0 ⁇ 10 17 cm ⁇ . It is preferable to make it 3 or less.
  • the film thickness of the GaN layer which comprises the planarization layer 13 does not need to be the same film thickness, respectively.
  • the thickness of each of the plurality of AlN layers constituting the planarizing layer 13 may not be the same thickness. That is, in order to suppress an increase in stress generated in the planarizing layer 13, the thicknesses of the plurality of GaN layers constituting the planarizing layer 13 may be different from each other, and the thickness of the AlN layer is also different. It is the same.
  • the lower GaN layer may be thinned to about 200 nm, for example, and the upper GaN layer may be thickened to about 700 nm, for example.
  • the film thickness of the planarizing layer 13 will be described in detail later, but is preferably 500 nm or more and less than 3000 nm, more preferably 500 nm or more and 2500 nm or less, and even more preferably 1000 nm or more and 2200 nm or less in order to ensure the flatness of the surface. .
  • another semiconductor layer may be formed in the planarizing layer 13, and the thickness of the planarizing layer 13 in this case is the sum of the thicknesses of the respective planarizing layers.
  • the buffer layer 14 is thin enough to produce a quantum size effect, and has an Al u Ga 1-u N layer with a thickness of 1 to 10 nm and an Al v Ga 1-v N layer with a thickness of 15 to 25 nm (v ⁇ u). And a superlattice structure in which a plurality of layers are repeatedly stacked.
  • the reason for these film thicknesses is that unintended carriers (two-dimensional electron gas: 2DEG) due to piezo polarization and spontaneous polarization are generated in the structure of the buffer layer 14 so that an electric field shielding layer is not generated.
  • an impurity such as C to the buffer layer 14, the buffer layer 14 can be increased in resistance or semi-insulated.
  • the carbon concentration of the buffer layer 14 is 5.0 ⁇ 10 18 cm ⁇ 3 or more which is larger than 1.0 ⁇ 10 18 cm ⁇ 3 of the carbon concentration of the planarization layer 13 in order to increase resistance.
  • ⁇ 10 19 cm ⁇ 3 or less is preferable, and in the first embodiment, for example, about 1.0 ⁇ 10 19 cm ⁇ 3 .
  • the buffer layer 14 may be composed of a GaN layer (C—GaN layer) or an AlN layer doped with carbon at a relatively high concentration.
  • various layers necessary for the structure of the nitride semiconductor device may be provided in the buffer layer 14 as necessary.
  • the electron transit layer 15 as the first semiconductor layer is made of undoped gallium nitride (u-GaN) having a film thickness of 700 nm (0.7 ⁇ m), for example.
  • u-GaN undoped gallium nitride
  • a nitride semiconductor material other than GaN may be used as the material constituting the electron transit layer 15, and when AlGaN is used, the Al composition ratio is preferably 5% or less.
  • the electron supply layer 16 as the second semiconductor layer is, for example, a single layer of an Al x Ga 1-x N layer, a pseudo mixed crystal layer made of at least two types of nitride semiconductors having different Al composition ratios and different band gaps, or Al It is composed of a superlattice layer in which a plurality of nitride semiconductors having different composition ratios and different band gaps are stacked.
  • the electron supply layer 16 has, for example, a pseudo mixed crystal structure of Al Y Ga 1-Y N with an average Al composition ratio Y, and at least two different maximum Al composition ratios y1 or minimum Al compositions.
  • the electron supply layer 16 has a 2DEG carrier concentration (2DEG concentration) generated at the interface between the electron transit layer 15 and the electron supply layer 16 depending on the average Al composition ratio Y, the number of Al y Ga 1-y N layers, and the like. ) To the desired concentration.
  • the 2DEG concentration of 2DEG generated in the electron transit layer 15 is adjusted to be, for example, less than 3 ⁇ 10 13 cm ⁇ 2 .
  • the average Al composition ratio Y of the electron supply layer 16 is preferably 10% or more and 40% or less (0.1 ⁇ Y ⁇ 0.4), preferably 15% or more and 35% or less, assuming that 0 ⁇ Y ⁇ 1. (0.15 ⁇ Y ⁇ 0.35) is more preferable, and 20% or more and 30% or less (0.2 ⁇ Y ⁇ 0.3) is further preferable.
  • the band gap of the electron supply layer 16 is an average band gap. Specifically, the band gap value is weighted (integrated) according to the film thickness ratio of each Al y Ga 1-y N layer constituting the laminated structure. It is.
  • the electron supply layer 16 is configured such that the average band gap is larger than the band gap of the electron transit layer 15. In the electron supply layer 16, the thickness of each Al y Ga 1-y N layer, and a layer number or number of sets, the most suitable values depending on the design of the set concentration and the nitride semiconductor device of the 2DEG concentration Selected.
  • the electron supply layer 16 includes an Al y1 Ga 1 -y1 N layer having a maximum Al composition ratio y1 and an Al y2 Ga 1 -y2 N layer having a minimum Al composition ratio y2.
  • the thickness is preferably 2 nm or more, and in consideration of increasing the 2DEG concentration, 5 nm The above is more preferable, and 10 nm or more is further preferable.
  • the upper limit of the film thickness of the electron supply layer 16 is preferably a critical film thickness or less at which no misfit dislocation occurs, and considering the limit of ohmic contact, it is 100 nm or less, preferably 50 nm or less, more preferably 30 nm or less. Is preferred. And in this 1st Embodiment, it is 20 nm, for example.
  • a semiconductor layer 17 as a fourth semiconductor layer is provided on the electron supply layer 16 in accordance with the structure of the nitride semiconductor device manufactured from the semiconductor laminated substrate 10.
  • the semiconductor layer 17 is a group III nitride compound semiconductor narrower than the average band gap of the electron supply layer 16 in order to change the 2DEG concentration of 2DEG generated in the electron transit layer 15 at least at two levels, specifically, the Al composition ratio.
  • Al z Ga 1-z N layer of z (0 ⁇ z ⁇ 1) preferably, a GaN layer.
  • the film thickness of the semiconductor layer 17 will be described later.
  • the above-described electron transit layer 15, electron supply layer 16, and semiconductor layer 17 constitute the semiconductor multilayer body in the first embodiment.
  • the semiconductor multilayer body may be composed of the electron transit layer 15 and the electron supply layer 16. It is also possible to provide an etching sacrificial layer between the electron supply layer 16 and the semiconductor layer 17.
  • the etching sacrificial layer it is preferable that the material of the etching sacrificial layer is such that the upper semiconductor layer 17 has a high etching selectivity with respect to the etching sacrificial layer.
  • the average Al composition ratio of the etching sacrificial layer is preferably larger than the average Al composition ratio Y of the electron supply layer 16 and 40% or more.
  • a semiconductor stacked body is constituted by the electron transit layer 15, the electron supply layer 16, the etching sacrificial layer, and the semiconductor layer 17.
  • the semiconductor multilayer substrate 10 for manufacturing the nitride semiconductor device according to the first embodiment is configured.
  • each layer is grown on the substrate 11 by MOCVD.
  • Table 3 is a table showing the growth conditions when manufacturing the semiconductor laminated substrate 10.
  • Table 3 shows the growth conditions of the intermediate layer 12, the planarization layer 13, the buffer layer 14, the electron transit layer 15, the electron supply layer 16, and the semiconductor layer 17 in the first embodiment.
  • the growth is performed according to the growth temperature, the growth pressure, the ratio of group V (nitrogen: N) to group III (at least one element of Al and Ga) (V / III ratio), and these growth conditions.
  • the carbon concentration and film thickness of each layer are shown.
  • the various growth conditions described in Table 3 are merely examples, and are not necessarily limited to these conditions.
  • a source gas and a carrier gas are respectively supplied into an MOCVD reaction furnace (not shown) carrying the substrate 11 shown in FIG. To do.
  • TMAl trimethylaluminum
  • NH 3 ammonia
  • N 2 nitrogen
  • AlN is grown on the substrate 11 to form the intervening layer 12.
  • the intervening layer 12 is auto-doped with carbon (C).
  • An example of the growth conditions and the carbon concentration of the intervening layer 12 made of AlN are as shown in Table 3, and 1 torr is 133.3 Pa in the pressure.
  • a planarizing layer 13 having a thickness of 500 nm or more and less than 3000 nm is formed on the intervening layer 12.
  • the planarization layer 13 specifically, for example, at least one of trimethylgallium (TMGa) and trimethylaluminum (TMAl) is used as the group III source gas, and ammonia (NH 3 ) is used as the group V source gas. Is used.
  • the carrier gas for example, hydrogen (H 2 ) and nitrogen (N 2 ) are used.
  • Al X Ga 1-X N layer on the intermediate layer 12 (0 ⁇ X ⁇ 1)
  • Al X Ga 1-X N layer is grown carbon (C) is doped (0 ⁇ X ⁇ 1)
  • a planarizing layer 13 made of is formed.
  • FIG. 2 shows the dependence of the film thickness of the Al x Ga 1-x N layer on the Al composition ratio required to fill the pits (recesses) with a diameter of 1 ⁇ m when the carbon concentration is fixed at 1 ⁇ 10 17 cm ⁇ 3 , for example. It is a graph which shows an example of sex. As shown in FIG. 2, when the Al composition ratio X is 0, that is, when a pit having a diameter of 1 ⁇ m is filled with a GaN layer, the required film thickness is, for example, about 0.5 ⁇ m (500 nm).
  • the film thickness necessary to fill the pits increases to, for example, about 0.7 ⁇ m (700 nm). Further, as the Al composition ratio X increases, the film thickness required to fill the pits having a diameter of 1 ⁇ m increases.
  • the Al composition ratio X is 1, that is, in the case of an AlN layer, for example, about 2 ⁇ m, The film thickness is about four times that of the GaN layer.
  • the Al composition ratio X is small.
  • the design film thickness is increased as the Al composition ratio X increases.
  • the planarization of the surface is ensured by making the planarization layer 13 into the design film thickness according to the Al composition ratio X.
  • an Al u Ga 1-u N layer having an Al composition ratio u and an Al composition ratio v lower than the Al composition ratio u are formed on the planarization layer 13.
  • a buffer layer 14 having a superlattice structure in which a plurality of Al v Ga 1-v N layers (v ⁇ u) are repeatedly laminated is formed. Specifically, the buffer layer 14 is formed by repeatedly stacking a GaN layer having a thickness of 20 nm and an AlN layer having a thickness of 5 nm multiple times.
  • the growth temperature and the growth pressure are relatively lower than the growth conditions of the other semiconductor layers, and the group III material
  • the supply amount (group III flow rate) of gas (TMGa, TMAl) is made relatively large as compared with the growth conditions of other semiconductor layers.
  • An example of the growth conditions and the carbon concentration of the buffer layer 14 are as shown in Table 3.
  • the carbon concentration of the buffer layer 14 since the film thickness of each layer which comprises the buffer layer 14 is very small, it measured without distinguishing each layer.
  • GaN is grown on the buffer layer 14 to form an electron transit layer 15 made of a u-GaN layer.
  • TMAl is used as a group III source gas
  • an electron supply layer 16 made of an AlGaN layer is grown on the electron transit layer 15.
  • a semiconductor layer 17 made of, for example, a GaN layer is formed on the electron supply layer 16 using TMGa as a group III source gas.
  • An example of the growth conditions and carbon concentration of these electron transit layer 15, electron supply layer 16, and semiconductor layer 17 are as shown in Table 3.
  • the semiconductor laminated substrate 10 shown in FIG. 1 is formed.
  • FIG. 3 is a schematic cross-sectional view of the SBD as the nitride semiconductor device according to the first embodiment.
  • the SBD 1 is selectively provided with an anode electrode 18A as a Schottky electrode on the electron supply layer 16, and A cathode electrode 18C as an ohmic electrode spaced apart from the anode electrode 18A is provided. Further, a field plate layer 17a made of a part of the semiconductor layer 17 is provided on the anode electrode 18A side on the electron supply layer 16 so as to be separated from the cathode electrode 18C. An insulating film 19 is provided so as to cover the electron supply layer 16 and the field plate layer 17a and at least a part of the anode electrode 18A and the cathode electrode 18C.
  • the width of the nitride semiconductor device when a plurality of SBDs 1 are integrated is parallel to the surface of substrate 11 and along the width direction, for example, 150 mm.
  • the width L A of the anode electrode 18A is, for example, 20 ⁇ m
  • the width L C of the cathode electrode 18C is, for example, 20 ⁇ m
  • l AC is, for example, 20 ⁇ m.
  • the 2DEG concentration of the 2DEG layer a is lower than the 2DEG concentration of the 2DEG layer A other than the 2DEG layer a by providing the field plate layer 17a.
  • the electric field concentration in the portion where the field plate layer 17a is provided can be reduced and the electric field concentration can be suppressed.
  • the 2DEG concentration of the 2DEG layer a in the electron transit layer 15 decreases as the film thickness of the field plate layer 17a increases. Therefore, the film thickness of the field plate layer 17a (semiconductor layer 17) in the first embodiment is 20 nm or more and 200 nm or less, and preferably the 2DEG concentration can be easily controlled by controlling the film thickness using growth and etching.
  • the field plate layer 17a that is, the semiconductor layer 17, is made of, for example, a GaN layer having a thickness of 30 nm.
  • the anode electrode 18A as the first electrode has, for example, a Ni / Au laminated structure in which the lower electrode layer is a Ni layer and the upper electrode layer is an Au layer.
  • the anode electrode 18A comes into Schottky contact with the 2DEG layer A generated in the electron transit layer 15 via the electron supply layer 16.
  • the anode electrode 18A may be formed by removing the formation region of the anode electrode 18A in the electron supply layer 16 by recess etching, and may be brought into Schottky contact with 2DEG existing under the field plate layer 17a from the side surface.
  • the anode electrode 18A rides on the field plate layer 17a to form at least one step, and extends so as to protrude toward the cathode electrode 18C.
  • the anode electrode 18A is provided in contact with a part of the side surface and the upper surface of the field plate layer 17a.
  • another semiconductor film or dielectric film may be interposed between the anode electrode 18A and the field plate layer 17a so as not to contact each other.
  • the field plate portion is provided in a shape having multiple steps in the anode electrode 18A, for example, two steps.
  • the cathode electrode 18C as the second electrode has, for example, a Ti / Al laminated structure in which the lower electrode layer is a Ti layer and the upper electrode layer is an Al layer. Thereby, the cathode electrode 18 ⁇ / b> C is in ohmic contact with the 2DEG layer A generated in the electron transit layer 15 via the electron supply layer 16.
  • the insulating film 19 is made of, for example, SiO 2 , but may be made of other materials, specifically, silicon nitride (SiN), aluminum oxide (alumina: Al 2 O 3 ), etc. These may be combined as appropriate or may be sequentially stacked.
  • the insulating film 19 mainly protects the surfaces of the field plate layer 17a, the anode electrode 18A, the cathode electrode 18C, and the electron supply layer 16. As described above, the SBD 1 according to the first embodiment is configured.
  • the Al x Ga 1-x N layer increases in film thickness by 200 nm to 100 nm in the upward direction in the stacking direction. Further, the AlN layer increases in film thickness by 20 to 10 nm upward in the stacking direction.
  • the carbon concentration of the planarizing layer 13 was 1 ⁇ 10 17 cm ⁇ 3 .
  • the Al composition ratio x of the Al x Ga 1-x N layer constituting the planarizing layer 13 was set to various values, and the breakdown voltage was measured for each film thickness of the planarizing layer 13 of the SBD 1.
  • the Al x Ga 1-x N layer is a GaN layer with an Al composition ratio x of 0, an Al 0.4 Ga 0.6 N layer with an Al composition ratio x of 0.4, or an Al composition ratio x of 0.8.
  • the breakdown voltage of the SBD 1 in the case where the Al 0.8 Ga 0.2 N layer was used was measured for each film thickness of the planarizing layer 13.
  • the reference breakdown voltage is 600V.
  • the breakdown voltage measurement of SBD1 was performed as follows. That is, first, the substrate 11 and the anode electrode 18A are grounded. A withstand voltage is measured by applying a voltage of 600 V between the anode electrode 18A and the cathode electrode 18C so that the anode electrode 18A is negative and the cathode electrode 18C is positive.
  • the proportion of devices having a reference breakdown voltage or higher is 30%. It turns out that it is a grade.
  • the Al x Ga 1-x N layer (0 ⁇ x ⁇ 1) of the planarization layer 13 is composed of a GaN layer, and the film thickness is set to 500 nm or more, so that the ratio of devices having a reference breakdown voltage or more can be increased. It turns out that it can be made 70% or more which is a desirable ratio on manufacture.
  • the film thickness of the planarization layer 13 is 750 nm and 1000 nm (1 ⁇ m), it can be seen that the proportion of devices that have a reference breakdown voltage or higher is 80% or higher. In addition, it can be seen that when the thickness of the planarizing layer 13 is 2000 nm (2 ⁇ m) or more, the proportion of devices that have a reference breakdown voltage or more increases to 90% or more.
  • the Al x Ga 1-x N layer (0 ⁇ x ⁇ 1) of the planarizing layer 13 is an Al 0.4 Ga 0.6 N layer
  • the reference breakdown voltage is exceeded.
  • the proportion of the device is about 40%, whereas the proportion of the device having the reference breakdown voltage or more can be increased to 70% or more by setting the film thickness to 1200 nm or more.
  • the Al x Ga 1-x N layer (0 ⁇ x ⁇ 1) of the planarizing layer 13 is an Al 0.8 Ga 0.2 N layer, the proportion of devices that exceed the reference breakdown voltage when the film thickness is 1000 nm is 50%.
  • the ratio of devices having a reference breakdown voltage or more can be increased to 70% or more. That is, after the carbon concentration of the planarization layer 13 is set to 1 ⁇ 10 17 cm ⁇ 3 , the planarization layer 13 including the Al x Ga 1-x N layer (0 ⁇ x ⁇ 1) has a reference breakdown voltage or higher.
  • the film thickness D min (nm) necessary for setting the ratio of the apparatus to 70% or more can be approximated by, for example, the following equation (1).
  • the dependency of the required film thickness Dmin on the Al composition ratio shows the same tendency as the dependency of the film thickness required to fill the 1 ⁇ m diameter shown in FIG. D min ⁇ 2000x + 500 (1)
  • Formula (1) is an example which shows the tendency of Al composition ratio dependence of film thickness Dmin required as the planarization layer 13 to the last, and a numerical value is not limited to these.
  • the inventor of the present invention has set the film thickness as, for example, 2000 nm as the planarizing layer 13 in the SBD 1 as the nitride semiconductor device configured as described above. Then, the Al x Ga 1-x N layer (0 ⁇ x ⁇ 1) of the planarizing layer 13 is replaced with a GaN layer having an Al composition ratio x of 0, and Al 0.4 Ga 0.6 N having an Al composition ratio x of 0.4. In the case of a layer, or an Al 0.8 Ga 0.2 N layer having an Al composition ratio x of 0.8, the ratio of devices having a reference breakdown voltage or higher for each carbon concentration of the Al x Ga 1-x N layer of SBD 1 was calculated. .
  • FIG. 5 is a graph showing the carbon concentration dependency of the planarization layer 13 in the proportion of the device having the reference breakdown voltage or higher.
  • the carbon concentration of the planarizing layer 13 is 1.0 ⁇ 10 19 cm ⁇ 3 regardless of the Al composition ratio x, that is, in the case of the same configuration as the buffer layer of the conventional configuration, It can be seen that the proportion of the device is 30% or less.
  • the Al x Ga 1-x N layer (0 ⁇ x ⁇ 1) of the planarizing layer 13 is composed of a GaN layer, and the carbon concentration is made to be 1.0 ⁇ 10 18 cm ⁇ 3 or less, whereby the reference It can be seen that the ratio of the device having a withstand voltage or higher can be set to 70% or more, which is a preferable ratio in manufacturing.
  • the ratio of the device having the reference breakdown voltage or more is 80% or more and 1.0 ⁇ 10 16 cm ⁇ 3 or less. In this case, it can be seen that the proportion of the devices having the reference breakdown voltage or more increases to 90% or more.
  • the carbon concentration is 1.0 ⁇ 10 18 cm ⁇ 3.
  • the ratio of the devices with the reference breakdown voltage or higher is about 50%
  • the ratio of the devices with the reference breakdown voltage or higher is set to 70 by setting the carbon concentration to 5.0 ⁇ 10 17 cm ⁇ 3 or less. It can be seen that it can be made more than%.
  • the carbon concentration is 1.0 ⁇ 10 18 cm ⁇ 3.
  • the ratio of devices that exceed the reference breakdown voltage is about 40%, whereas the ratio of devices that exceed the reference breakdown voltage can be increased to 70% or more by setting the carbon concentration to 1.0 ⁇ 10 17 cm ⁇ 3 or less.
  • the planarizing layer 13 is composed of an Al x Ga 1-x N layer (0 ⁇ x ⁇ 1) having an Al composition ratio x with a film thickness of 2000 nm, the ratio of the device having a reference breakdown voltage or higher is 70%.
  • the upper limit carbon concentration for achieving the above is preferably at least 1.0 ⁇ 10 18 cm ⁇ 3 and more preferably 1.0 ⁇ 10 17 cm ⁇ 3 or less.
  • the design of the planarizing layer 13 increases as the Al composition ratio x of the Al x Ga 1-x N layer of the planarizing layer 13 increases. By reducing the carbon concentration, it is possible to ensure the flatness of the surface of the planarization layer 13.
  • the planarizing layer 13 is configured to include an Al x Ga 1-x N layer (0 ⁇ x ⁇ 1), from the viewpoint of improving the degree of freedom in designing the thickness of the planarizing layer 13, It can be seen that a smaller Al composition ratio x is preferable.
  • the Al composition ratio x of the Al x Ga 1-x N layer (0 ⁇ x ⁇ 1) of the planarizing layer 13 is preferably 0 or more and 0.4 or less (0 ⁇ x ⁇ 0.4). It is more preferably 0.05 or less (0 ⁇ x ⁇ 0.05).
  • the Al composition ratio x when the Al composition ratio x is in the range of 0 or more and 0.05 or less, the film thickness of the flattening layer 13 at the ratio of the device that becomes the reference breakdown voltage or more.
  • the dependence tendency shows a tendency similar to the tendency when the Al composition ratio x shown in FIG.
  • the carbon concentration of the planarizing layer 13 is preferably low, and it is preferable to reduce the carbon concentration as the Al composition ratio x increases in order to ensure the flatness of the surface of the planarizing layer 13.
  • the planarization layer 13 whose surface is planarized with a carbon concentration of 1.0 ⁇ 10 18 cm ⁇ 3 or less is formed below the buffer layer 14.
  • substrate 11, the intervening layer 12, etc. can be suppressed.
  • it can suppress that a defect arises in the buffer layer 14 and the electron transit layer 15 which are formed in the upper layer of the planarization layer 13, it can suppress the leakage current in a nitride semiconductor device, and can suppress the fall of a proof pressure.
  • FIG. 6 is a schematic cross-sectional view showing a HEMT as the nitride semiconductor device according to the second embodiment.
  • the HEMT 2 according to the second embodiment is selectively spaced apart from the field plate layer 17b on the electron supply layer 16 in addition to the structure of the semiconductor multilayer substrate 10 according to the first embodiment.
  • the source electrode 21S, the gate electrode 21G, the drain electrode 21D, and the insulating film 22 are provided.
  • the HEMT 2 is a depletion mode (D-mode) HEMT (D-mode HEMT) that operates at a negative threshold voltage.
  • the width along the width direction of the nitride semiconductor device in which a plurality of HEMTs 2 are integrated is, for example, 150 mm.
  • the width L S along the width direction parallel to the surface of the substrate 11 in the source electrode 21S is, for example, 20 ⁇ m.
  • Similar width L G of the gate electrode 21G is, for example, 5 [mu] m.
  • a similar width L D of the drain electrode 21D is, for example, 20 ⁇ m.
  • the distance l SG between the source electrode 21S and the gate electrode 21G is, for example, 5 ⁇ m parallel to the surface of the substrate 11 and the distance l GD between the gate electrode 21G and the drain electrode 21D is, for example, 15 ⁇ m. .
  • the 2DEG concentration of 2DEG generated in the electron transit layer 15 decreases as the film thickness of the field plate layer 17b formed of a part of the semiconductor layer 17 increases. Therefore, in the second embodiment, the film thickness of the field plate layer 17b is preferably 20 nm or more and 200 nm or less, preferably 20 nm or more and 100 nm or less, more preferably, for the same reason as in the first embodiment. Is 25 nm or more and 80 nm or less.
  • the electron transit layer 15, the electron supply layer 16, and the field plate layer 17b constitute a semiconductor stacked body.
  • the 2DEG concentration inside the semiconductor multilayer body is reduced by the field plate layer 17b. That is, the 2DEG layer a having a low 2DEG concentration is generated in the lower region of the field plate layer 17b.
  • the 2DEG concentration of the 2DEG layer a is preferably 7 ⁇ 10 12 cm ⁇ 2 or less.
  • the 2DEG concentration of the 2DEG layer A having a relatively high 2DEG concentration is preferably higher than 7 ⁇ 10 12 cm ⁇ 2 .
  • the 2DEG concentration is set to be less than 3 ⁇ 10 13 cm ⁇ 2, for example.
  • the semiconductor stacked body may be composed of the electron transit layer 15 and the electron supply layer 16, and an etching sacrificial layer may be provided between the electron supply layer 16 and the semiconductor layer 17. It is.
  • a semiconductor stacked body is constituted by the field plate layer 17b obtained by etching the electron transit layer 15, the electron supply layer 16, the etching sacrificial layer, and the semiconductor layer 17 into a predetermined shape.
  • the drain electrode 21D as the second electrode and the source electrode 21S as the third electrode are provided on the electron supply layer 16, and are composed of, for example, a laminated structure of Ti / Al.
  • the drain electrode 21 ⁇ / b> D and the source electrode 21 ⁇ / b> S are in ohmic contact with the 2DEG layer A via the electron supply layer 16.
  • the gate electrode 21G as the first electrode is disposed between the drain electrode 21D and the source electrode 21S, and is provided on the field plate layer 17b and the insulating film 22.
  • the gate electrode 21G is formed of, for example, a Ni / Au laminated structure.
  • the gate electrode 21G is in Schottky contact with the 2DEG layer A in the electron transit layer 15 via the electron supply layer 16.
  • the gate electrode 21G is provided to extend in such a manner that the field plate portion protrudes in a stepped manner toward the both sides of the source electrode 21S and the drain electrode 21D.
  • a part of the gate electrode 21G is formed in contact with the electron supply layer 16, but the field plate layer 17b is interposed between the electron supply layer 16 and the gate electrode 21G. It is also possible to configure.
  • the insulating film 22 is made of the same material as the insulating film 19 in the first embodiment, for example, SiO 2 .
  • the insulating film 22 mainly protects the field plate layer 17b, the gate electrode 21G, the drain electrode 21D, the source electrode 21S, and the surface of the electron supply layer 16. As described above, the HEMT 2 according to the second embodiment is configured.
  • the pressure resistance measurement of the HEMT 2 according to the second embodiment is performed as follows. That is, first, the substrate 11 and the source electrode 21S are grounded. Then, a voltage is applied between the source electrode 21S and the gate electrode 21G so that the gate electrode 21G has a negative potential of ⁇ 10V and the source electrode 21S has a potential of 0, thereby turning off the HEMT2. In the off state of the HEMT 2, a voltage is applied between the source electrode 21S and the drain electrode 21D so that the drain electrode 21D has a positive potential of 600 V, which is a reference breakdown voltage, and the breakdown voltage is measured.
  • the same effect as that of the first embodiment can be obtained by using the same semiconductor multilayer substrate 10 as that of the first embodiment.
  • the planarizing layer 13 shown in FIGS. 1 and 3 an Al x Ga 1-x N layer having a single layer or a laminated structure in which carbon is doped at a low concentration. (0 ⁇ X ⁇ 1) is used.
  • the planarizing layer 13 is further doped with impurities composed of surfactant atoms.
  • the surfactant atom include magnesium (Mg), indium (In), zinc (Zn), silicon (Si), germanium (Ge), oxygen (O), and antimony (Sb).
  • the inventor sets the doping concentration of Mg, In, Zn, Si, Ge, O, and Sb as surfactant atoms to be doped in the above-described planarization layer 13 to 1.0 ⁇ 10 15 cm ⁇ 3 or more and 7
  • the pressure resistance of SBD1 was measured by variously changing between 0.0 ⁇ 10 18 cm ⁇ 3 and less.
  • the flattening layer 13 is composed of a GaN layer having an Al composition ratio X of 0 to have a thickness of, for example, 2900 nm, and an AlN layer having a thickness of 20 nm is interposed every time the GaN layer has a thickness of 700 nm.
  • the carbon concentration was 5.0 ⁇ 10 18 cm ⁇ 3 .
  • FIG. 7 is a graph showing the measurement result, showing the surfactant concentration dependency in the proportion of devices that are equal to or higher than the reference breakdown voltage of SBD1.
  • the ratio of the devices having the reference breakdown voltage or more can be set to 70% which is a preferable ratio in manufacturing. Further, it can be seen that the surfactant concentration is preferably 1.0 ⁇ 10 18 cm ⁇ 3 or less in order to make the ratio of the device having the reference breakdown voltage or more 70% or more.
  • the semiconductor layer is doped with surfactant atoms as impurities
  • the nitride semiconductor layer such as the Al x Ga 1-x N layer is oriented in a direction perpendicular to the stacking direction (lateral Direction). Therefore, the surface of the nitride semiconductor layer doped with surfactant atoms can be easily flattened, so that the above-described flattening layer 13 can be formed more efficiently. Furthermore, it becomes possible to reduce the upper limit of the carbon concentration of the planarization layer 13 by doping with surfactant atoms.
  • the carbon concentration of the planarizing layer 13 is set to a low concentration of 5.0 ⁇ 10 18 cm ⁇ 3 or less, and the surfactant concentration is 1.0 ⁇ 10 16 cm ⁇ 3 or more and 1.0 ⁇ 10 18 cm ⁇ 3 or less.
  • the proportion of devices that have a reference breakdown voltage or higher in the nitride semiconductor device can be increased to 70% or higher. This is the same even when the carbon concentration of the planarization layer 13 is 1.0 ⁇ 10 18 cm ⁇ 3 or higher and is higher than the carbon concentration in the first and second embodiments. That is, in the nitride semiconductor device, the proportion of devices having a reference breakdown voltage or higher can be increased to 70% or more, and the proportion of devices having a reference breakdown voltage or higher can be improved.
  • the electron supply layer 16 is an AlGaN superlattice layer.
  • a plurality of In p Al q Ga 1-pq N layers (0 ⁇ p ⁇ 1) are used. , 0 ⁇ q ⁇ 1, 0 ⁇ p + q ⁇ 1), and an InAlGaN superlattice layer formed as a superlattice layer can also be employed.
  • the anode electrode of the diode and the lower electrode layer of the gate electrode of the transistor are electrodes in Schottky contact with the electron supply layer. Therefore, besides nickel (Ni) and titanium (Ti) described above, for example, platinum (Pt), palladium (Pd), tungsten (W), gold (Au), silver (Ag), copper (Cu), tantalum ( Ta), a metal film containing at least one of aluminum (Al), or a metal film made of an alloy containing at least one of Ti, Ni, Pt, Pd, W, Au, Ag, Cu, Ta, and Al Of these, various metal materials satisfying the above conditions, such as a metal film containing at least one or a metal film made of a nitride alloy containing at least one of Ti, W, and Ta may be used. good.
  • the upper electrode layer of the anode electrode of the diode and the gate electrode of the transistor is made of a metal having a work function smaller than that of the lower electrode layer, and various materials may be used as long as the metal material satisfies this condition.
  • the cathode electrode of the diode and the source electrode and drain electrode of the transistor are electrodes that are in ohmic contact with the electron supply layer or in a state where the contact resistance is sufficiently small.
  • the present invention is not limited thereto.
  • a metal film including at least one of metal films made of a nitride alloy including at least one of them may be used.
  • a MIS-HEMT Metal Insulator Semiconductor HEMT
  • Recessed MIS-HEMT recessed MIS-HEMT
  • AlO aluminum oxide
  • MOS-HEMT Metal Oxide Semiconductor HEMT
  • MOSFE Metal Oxide Semiconductor FET
  • MOSFET Metal Insulator Semiconductor FET
  • an insulating film such as an oxide film can be provided between the gate electrode and the field plate layer.
  • the present invention can also be applied to at least one semiconductor element of a semiconductor device including a plurality of semiconductor elements, such as a transistor in which a HEMT and a MOSFET are cascode-connected in combination.
  • the electrodes are formed on the surfaces of the electron supply layer and the etching sacrificial layer.
  • the present invention is not necessarily limited thereto, and the electron transit layer, the electron supply layer, the etching sacrificial layer, and It is possible to provide an electrode on at least one layer of a semiconductor laminate including a semiconductor layer and a field plate layer and other layers as necessary. That is, an electrode may be provided on another layer constituting the semiconductor stacked body.
  • an anode electrode, a cathode electrode, a gate electrode, a drain electrode, or a source electrode is formed on the surface of the electron supply layer via a nitride-based semiconductor layer such as an insulating layer or a field plate layer, or a laminated film thereof. It is also possible to provide. Further, a part of the electrode formation region of the electron supply layer is removed by etching until reaching the electron transit layer to form a recess portion, and the surface of the recess portion, or the surface of the recess portion via a predetermined film, the anode electrode It is also possible to provide a cathode electrode, a gate electrode, a drain electrode, or a source electrode.

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Abstract

　窒化物半導体装置は、基板と、基板の上層に設けられ炭素がドープされたバッファ層と、バッファ層の上層に設けられた窒化物半導体からなる第１半導体層、および第１半導体層の上層に設けられ第１半導体層よりも平均的にバンドギャップが広い第２半導体層を有する半導体積層体と、半導体積層体を構成する層のうちの少なくとも一部の層の上に設けられる第１電極と、半導体積層体を構成する層のうちの少なくとも一部の層の上に、第１電極と離間して設けられる第２電極と、を備え、基板とバッファ層との間に、炭素が１．０×１０18ｃｍ-3以下の濃度で含有した第３半導体層が設けられ、第３半導体層の膜厚が５００ｎｍ以上３０００ｎｍ未満である。

Description

窒化物半導体装置およびその製造方法、ならびにダイオードおよび電界効果トランジスタ
　本発明は、窒化物半導体装置およびその製造方法、ならびにダイオードおよび電界効果トランジスタに関する。
　窒化物系半導体に代表されるワイドバンドギャップ半導体は、高い絶縁破壊耐圧、良好な電子輸送特性、良好な熱伝導度を持つので、高温環境用、大パワー用、あるいは高周波用半導体デバイスの材料として非常に魅力的である。代表的なワイドバンドギャップ半導体として、ＧａＮ、ＡｌＮ、ＩｎＮ、ＢＮまたはこれらのうち２以上の混晶である窒化物半導体がある。また、たとえばＡｌＧａＮ／ＧａＮヘテロ接合構造を有する電界効果トランジスタ（Field　Effect　Transistor：ＦＥＴ）は、ピエゾ分極および自発分極によって、ヘテロ接合界面に２次元電子ガスが発生している。この２次元電子ガスは、高い電子移動度とキャリア密度を有している。そのため、このようなＡｌＧａＮ／ＧａＮヘテロ接合構造を用いたショットキーバリアダイオード（Schottky　Barrier　Diode：ＳＢＤ）やヘテロ接合電界効果トランジスタ（Heterojunction　Field　Effect　Transistor：ＨＦＥＴ）は、高耐圧、低いオン抵抗、および速いスイッチング速度を有し、パワースイッチング応用に非常に好適である。
　また、特許文献１には、電子供給層上に選択的に窒化ガリウムからなるフィールドプレート層（ＧａＮＦＰ層）を設けることによって、電流コラプスを抑制するとともに、リークを低減した構成が記載されている。
特開２０１１－５４８４５号公報 特開２０１０－１９９４４１号公報 米国特許公開２０１１／０２４４６６３号公報
ＡＰＰＬＩＥＤ　ＰＨＹＳＩＣＳ　ＬＥＴＴＥＲＳ　９８，２５２１０５　（２０１１）
　しかしながら、本発明者が、たとえば特許文献１に記載されたような窒化物半導体装置を試作したところ、設計から予想される値よりもリーク電流が大きく、耐圧が低くなる場合があるという問題を見出した。
　本発明は、上記に鑑みてなされたものであって、その目的は、窒化物半導体装置におけるリーク電流を抑制するとともに耐圧の低下を抑制することができる窒化物半導体装置およびその製造方法、ならびにダイオードおよび電界効果トランジスタを提供することにある。
　上述した課題を解決し、上記目的を達成するために、本発明に係る窒化物半導体装置は、基板と、基板の上層に設けられ炭素がドープされたバッファ層と、バッファ層の上層に設けられた窒化物半導体からなる第１半導体層、および第１半導体層の上層に設けられ第１半導体層よりも平均的にバンドギャップが広い第２半導体層を有する半導体積層体と、半導体積層体を構成する層のうちの少なくとも一部の層の上に設けられる第１電極と、半導体積層体を構成する層のうちの少なくとも一部の層の上に、第１電極と離間して設けられる第２電極と、を備え、基板とバッファ層との間に、炭素が１．０×１０18ｃｍ-3以下の濃度で含有した第３半導体層が設けられ、第３半導体層の膜厚が５００ｎｍ以上３０００ｎｍ未満であることを特徴とする。
　本発明に係る窒化物半導体装置は、上記の発明において、第３半導体層は、Ａｌ組成比ＸのＡｌXＧａ1-XＮ層（０≦Ｘ≦１）からなることを特徴とする。
　本発明に係る窒化物半導体装置は、上記の発明において、第３半導体層の膜厚が１０００ｎｍ以上３０００ｎｍ未満であることを特徴とする。
　本発明に係る窒化物半導体装置は、上記の発明において、バッファ層の炭素濃度が、５．０×１０18ｃｍ-3以上５．０×１０19ｃｍ-3以下であることを特徴とする。
　本発明に係る窒化物半導体装置は、上記の発明において、第３半導体層は、Ａｌ組成比ｘが異なる複数のＡｌxＧａ1-xＮ層（０≦ｘ≦１）から構成されていることを特徴とする。また、この構成において、ＡｌxＧａ1-xＮ層のＡｌ組成比ｘが積層方向の上方に向かって減少していることを特徴とする。
　本発明に係る窒化物半導体装置は、上記の発明において、第３半導体層は、窒化アルミニウム層と窒化ガリウム層とが複数積層されたものであることを特徴とする。また、この構成において、第３半導体層は、膜厚が１００ｎｍ以上７００ｎｍ以下の窒化ガリウム層と膜厚が２０ｎｍ以上６０ｎｍ以下の窒化アルミニウム層とを複数回繰り返し積層して構成されていることを特徴とする。
　本発明に係る窒化物半導体装置は、上記の発明において、第２半導体層の上層に、第２半導体層よりも平均的にバンドギャップが狭い窒化物半導体からなる第４半導体層が選択的に設けられていることを特徴とする。
　本発明に係る窒化物半導体装置は、上記の発明において、第３半導体層は、サーファクタント原子を不純物として含有し、サーファクタント原子の濃度が、１．０×１０16ｃｍ-3以上１．０×１０18ｃｍ-3以下であることを特徴とする。
　本発明に係る窒化物半導体装置は、基板と、基板の上層に設けられ炭素がドープされたバッファ層と、バッファ層の上層に設けられた窒化物半導体からなる第１半導体層、および第１半導体層の上層に設けられ第１半導体層よりも平均的にバンドギャップが広い第２半導体層を有する半導体積層体と、半導体積層体を構成する層のうちの少なくとも一部の層の上に設けられる第１電極と、半導体積層体を構成する層のうちの少なくとも一部の層の上に、第１電極と離間して設けられる第２電極と、を備え、基板とバッファ層との間に、サーファクタント原子を不純物として含有するとともに炭素を５．０×１０18ｃｍ-3以下の濃度で含有した、膜厚が５００ｎｍ以上３０００ｎｍ未満の第３半導体層が設けられ、サーファクタント原子の不純物濃度が１．０×１０16ｃｍ-3以上１．０×１０18ｃｍ-3以下であることを特徴とする。
　本発明に係る窒化物半導体装置は、上記の発明において、半導体積層体を構成する層のうちの少なくとも一部の層の上に、第１電極および第２電極と離間して設けられた第３電極をさらに備えることを特徴とする。
　本発明に係る電界効果トランジスタは、上記の発明による窒化物半導体装置の構成を有し、第１電極がゲート電極、第２電極がドレイン電極、および第３電極がソース電極であることを特徴とする。
　本発明に係るダイオードは、上記の発明による窒化物半導体装置の構成を有し、第１電極がアノード電極、および第２電極がカソード電極であることを特徴とする。
　本発明に係る窒化物半導体装置の製造方法は、基板と、基板の上層に設けられ炭素がドープされたバッファ層と、バッファ層の上層に設けられた窒化物半導体からなる第１半導体層、および第１半導体層の上層に設けられ第１半導体層よりも平均的にバンドギャップが広い第２半導体層を有する半導体積層体と、半導体積層体を構成する層のうちの少なくとも一部の層の上に設けられる第１電極と、半導体積層体を構成する層のうちの少なくとも一部の層の上に、第１電極と離間して設けられる第２電極と、を備える窒化物半導体装置の製造方法において、基板の上層に、１．０×１０18ｃｍ-3以下の濃度で炭素がドープされる成長条件によって、窒化物半導体からなる第３半導体層を５００ｎｍ以上３０００ｎｍ未満の膜厚に成長させた後、第３半導体層の上層にバッファ層を成長させることを特徴とする。
　本発明に係る窒化物半導体装置およびその製造方法、ならびにダイオードおよび電界効果トランジスタによれば、窒化物半導体装置におけるリーク電流を抑制するとともに耐圧の低下を抑制することが可能となる。
図１は、本発明の第１の実施形態による窒化物半導体装置を製造するための半導体積層基板を示す断面図である。 図２は、ＡｌXＧａ1-XＮ層によって１μｍ径のピットを埋めるために必要な膜厚のＡｌ組成比依存性の一例を示すグラフである。 図３は、本発明の第１の実施形態による半導体積層基板を用いて製造されるショットキーバリアダイオードを示す断面図である。 図４は、本発明の第１の実施形態による平坦化層の炭素濃度を１×１０17ｃｍ-3に固定した場合における基準耐圧以上となる装置の割合の、平坦化層の膜厚依存性を示すグラフである。 図５は、本発明の第１の実施形態による平坦化層の膜厚を２０００ｎｍとした場合における基準耐圧以上となる装置の割合の、平坦化層の炭素濃度依存性を示すグラフである。 図６は、本発明の第２の実施形態による高移動度電界効果トランジスタを示す模式的な断面図である。 図７は、窒化物半導体装置の基準耐圧以上となる装置の割合におけるサーファクタント濃度依存性を示すグラフである。 図８は、本発明者による鋭意検討を説明するための、ＳＢＤの異常成長領域の部分を示す断面図である。 図９は、本発明者による鋭意検討を説明するための、実験例１による半導体積層基板の異常成長領域が生じた部分の断面図である。 図１０は、本発明者による鋭意検討を説明するための、実験例２による半導体積層基板の異常成長領域が生じた部分の断面図である。
　以下、本発明の実施形態について図面を参照しつつ説明する。なお、以下の実施形態により本発明が限定されるものではない。また、各図面において、同一または対応する要素には適宜同一の符号を付し、重複した説明を適宜省略する。さらに、図面は模式的なものであり、各要素の寸法の関係などは、現実のものとは異なる場合があることに留意する必要がある。図面の相互間においても、互いの寸法の関係や比率が異なる部分が含まれている場合がある。また、以下の実施形態の説明に用いる「上」、「上部」または「上方」、ならびに「下」、「下部」または「下方」はそれぞれ、半導体装置の基板の主面に対して直角に遠ざかる向き、ならびに基板の主面に近づく向きを示す。すなわち、実施形態の説明に用いる「上」、「上部」、「上方」、「下」、「下部」、および「下方」はそれぞれ、半導体装置の実装状態における上下方向とは必ずしも一致しない。
　まず、本発明の実施形態について説明するにあたり、本発明の理解を容易にするために、上述した課題を解決すべく本発明者が行った鋭意検討について説明する。まず、本発明者が鋭意検討を行う対象となった従来の窒化物半導体積層基板と、それらが有する問題点について説明する。なお、以下の図および表において、αＥ＋βは、α×１０βを示す。
　まず、本発明者は、従来の窒化物半導体装置において、リーク電流が大きく、装置の耐圧が所望の耐圧以上になる割合、具体的にたとえば耐圧が６００Ｖ以上になる割合が低い原因について種々検討を行った。その検討過程において本発明者は、正常なＳＢＤやＨＥＭＴなどの窒化物半導体装置に比して、特異的にリーク電流が大きく不良と判断された窒化物半導体装置に着目した。そして、本発明者は、種々の原因によって、窒化物半導体装置における半導体積層構造中に、非成長領域が生じることを知見した。すなわち、窒化物半導体層におけるシリコン（Ｓｉ）基板と、基板上にエピタキシャル成長させた窒化アルミニウム（ＡｌＮ）からなる介在層との界面に異物が混入する場合がある。また、介在層と窒化ガリウム（ＧａＮ）や窒化アルミニウムガリウム（ＡｌＧａＮ）からなるエピタキシャル成長層との界面にも異物が混入する場合がある。このような異物の混入は、たとえば基板表面を清浄処理する過程や、基板を搬送させる過程などにおいて生じると考えられる。さらに、介在層に何らかの理由で疎な場所があった場合、メルトバックエッチング（Ｓｉ基板とＧａとの反応）が生じる場合がある。そして、これらの原因に起因して、窒化物半導体装置における半導体積層構造中に非成長領域が生じる。このような非成長領域は、その上層に半導体層をエピタキシャル成長させただけでは、埋め込むことが困難である。特に、高抵抗バッファ層などを形成するために、炭素（Ｃ）が高濃度にドープされる成長条件に従ってエピタキシャル成長させた窒化物半導体層においては、非成長領域を埋め込むことは極めて困難であった。これにより、非成長領域が異常成長領域として半導体積層構造における表面近傍にまで残存することは避けられなかった。
　このように異常成長領域がピットとして残った場合、窒化物半導体装置においては、異常成長領域がリーク源となってリークパスが発生することが知られている（非特許文献１参照）。そこで、本発明者が実験および鋭意検討を行ったところ、異常成長領域は、電子走行層を構成するｕ－ＧａＮ層を上層に形成する際に、その成長条件によっては埋まる場合もあることを知見した。ところが、本発明者がさらに検討を行ったところ、異常成長領域がｕ－ＧａＮ層により埋め込まれたとしても、この埋め込まれた領域がリーク源になり、窒化物半導体装置におけるリークパスの発生原因の１つになることが判明した。リークパスが発生すると、リーク電流が増大するとともに窒化物半導体装置の耐圧が低下する。
　そこで、本発明者は、以上の発見に基づき、リーク電流の低減および耐圧の向上のために、ＳＢＤやＨＥＭＴなどの６００Ｖ以上の電圧に対して耐圧を有する窒化物半導体装置に着目して、改めて鋭意検討を行った。図８は、この検討対象となった、介在層上に異物が付着した窒化物半導体装置としてのショットキーバリアダイオード（ＳＢＤ）を示す模式的な断面図である。
　図８に示すように、従来のＳＢＤ９０においては、基板９１上に、介在層９２、高抵抗バッファ層９３、電子走行層９４、および電子供給層９５が順次積層されて設けられている。また、電子供給層９５上に選択的にフィールドプレート層９６ａが設けられている。また、電子供給層９５上に選択的に、アノード電極９７Ａと、アノード電極９７Ａと離間したカソード電極９７Ｃとが設けられている。これらの電子供給層９５およびフィールドプレート層９６ａと、アノード電極９７Ａおよびカソード電極９７Ｃの少なくとも一部とを覆うように、絶縁膜９８が設けられている。そして、電子走行層９４と電子供給層９５との界面には、２ＤＥＧ層Ａ，ａが生じている。２ＤＥＧ層ａは、フィールドプレート層９６ａによって２ＤＥＧ濃度が２ＤＥＧ層Ａに比して低減された領域である。また、図８においては、介在層９２の上層の部分にパーティクルなどの異物１１０が存在している状態を示す。
　図８に示すように、Ｓｉ基板などの基板９１の上層には、ＧａとＳｉとの反応を抑制するための窒化アルミニウム（ＡｌＮ）からなる介在層９２が積層されている。そして、介在層９２の上層に、ＧａＮを含む窒化物半導体層としての高抵抗バッファ層９３が積層されている。ところが、基板９１上または介在層９２上にパーティクル等の異物１１０が存在すると、その異物１１０の存在部分において結晶成長が進行しないため、高抵抗バッファ層９３の成長が遅くなり、異常成長領域となる欠陥９３ａが生じる可能性がある。このような欠陥９３ａが存在すると、さらに上層に積層される窒化物半導体層においても欠陥９３ａに起因した異常成長領域が反映されてしまう。この異常成長領域の存在は、たとえそれらが電子走行層９４を構成する材料によって埋め込まれたとしても、高抵抗バッファ層９３が部分的に薄くなるため、最終製品としての窒化物半導体装置において、リークが増大したり耐圧が低下したりする原因になることが分かった。これらのリークの増大や耐圧の低下は、ＳＢＤやＨＥＭＴなどの種々の窒化物半導体装置に共通の現象である。
　そこで、本発明者は、欠陥９３ａに起因するリークを低減する方法について改めて検討を行った。そして、本発明者は、高抵抗バッファ層９３の表面の欠陥９３ａを抑制するために、高抵抗バッファ層９３の下層に、表面形状が平坦化された平坦化層を設けることを想起した。バッファ層の下層に平坦化層を設けると、バッファ層を平坦化層上に平坦性を維持しつつ積層できるので、バッファ層に流れるリーク電流を低減でき、耐圧の低下も抑制できる。そのため、最終製品としての窒化物半導体装置においてリークを低減でき、耐圧も向上できる。また、平坦化層が低抵抗であっても、バッファ層を高抵抗化することによって平坦化層の上面より下の窒化物半導体層に生じる電界を小さくできるので、平坦化層の耐圧に対する影響も極めて低い。
　そして、本発明者は、上述したバッファ層の下層における半導体層の表面平坦化を実現するために、種々実験を行った。図９は、本発明者が検討を行うために、有機金属化学気相成長（Metal　Organic　Chemical　Vapor　Deposition：ＭＯＣＶＤ）法によって窒化物半導体層を複数積層させた実験例１による半導体積層基板における異常成長領域部分を示す模式的な断面図である。図９に示すように、実験例１による半導体積層基板１００においては、基板１０１上に、介在層を想定したＡｌＮ層１０２が設けられている。ＡｌＮ層１０２上には、ＧａＮからなる窒化物半導体層１０３が形成されている。窒化物半導体層１０３には、異物１１０の存在によって欠陥１０３ａが生じている。そして、本発明者は、窒化物半導体層１０３上に、窒化物半導体層１０４，１０５，１０６，１０７，１０８，１０９をそれぞれ、成長条件を種々変化させて順次エピタキシャル成長させる実験を行った。なお、図９中においては図示省略したが、各窒化物半導体層１０３～１０９の界面には薄いＡｌＮ層が挟み込まれている。表１は、これらの窒化物半導体層１０４～１０９の成長条件を示す表である。
Figure JPOXMLDOC01-appb-T000001
　表１において、層１０４～層１０９はそれぞれ、窒化物半導体層１０４～１０９を示す。そして、表１においては、それぞれの窒化物半導体層１０４～１０９の成長における、成長温度、成長圧力、およびＶ族（窒素：Ｎ）とＩＩＩ族（ガリウム：Ｇａ）との比（Ｖ／ＩＩＩ比）と、それらの条件で結晶成長させた場合の炭素濃度とを示す。ここで、炭素濃度の測定方法としては、たとえば二次イオン質量分析法（ＳＩＭＳ）が用いられる。具体的に炭素濃度の測定においては、フィジカルエレクトロニクス社製の四重極型ＳＩＭＳを用い、１次イオン種としてセシウムを用いて加速電圧を５ｋｅＶにするとともに、ビーム電流を１００ｎＡ、２次イオン極性をネガティブとした。さらに、スパッタ領域は２００μｍ×４００μｍ、ゲート領域はスパッタ領域中心部の約１２％である。そして、炭素濃度を５回計測して、これらの５つの炭素濃度の計測値の算術平均を表１における炭素濃度とした。なお、以下の実験例および実施形態における炭素濃度の測定方法も同様である。
　表１に示すように、窒化物半導体層１０４の成長条件においては、他の窒化物半導体層１０５～１０９の成長条件に比してＶ／ＩＩＩ比を３～６倍、たとえば約４倍に増加させて、成長レートを１／６～１／３の１／４程度とした。この状態で窒化物半導体層１０４を成長させると、窒化物半導体層１０４には炭素がオートドープされて炭素濃度は３×１０18ｃｍ-3程度になる。また、窒化物半導体層１０５の成長条件においては、他の窒化物半導体層１０４，１０６～１０９の成長条件に比して、Ｖ／ＩＩＩ比を減少させる。この場合、窒化物半導体層１０５の炭素濃度は２×１０19ｃｍ-3程度に増加する。窒化物半導体層１０６の成長条件においては、成長温度を他の窒化物半導体層１０４，１０５，１０７～１０９に比して降下させる。この場合、窒化物半導体層１０６の炭素濃度は２×１０19ｃｍ-3程度になる。窒化物半導体層１０７の成長条件においては、成長圧力を他の窒化物半導体層１０４～１０６，１０８，１０９に比して増加させる。この場合、窒化物半導体層１０７の炭素濃度は２×１０18ｃｍ-3程度と、窒化物半導体層１０５，１０６の炭素濃度に比して減少する。窒化物半導体層１０８の成長条件においては、成長温度を他の窒化物半導体層１０４～１０７，１０９に比して増加させる。この場合、窒化物半導体層１０８の炭素濃度は２×１０18ｃｍ-3程度と、窒化物半導体層１０５，１０６に比して減少している。さらに、窒化物半導体層１０９の成長条件は、従来のバッファ層を構成するＧａＮ層を成長させる成長条件であり、炭素濃度は１×１０19ｃｍ-3程度と高濃度である。これらの窒化物半導体層１０４～１０９におけるそれぞれの表面側は、欠陥１０３ａの形状が反映されている。
　さらに、本発明者は、以上の検討に基づいて、欠陥１０３ａの上層において平坦化しやすい材料や成長条件について検討を行った。そして、本発明者は、上述した実験例１において平坦化しやすい成長条件として、異物１１０によって生じる非成長領域に対しても材料が成長する条件、すなわち、基板１０１の表面に略平行な方向（以下、横方向）にも窒化物半導体が成長する必要があることに着目した。そこで、本発明者は、図９に示す半導体積層基板１００において、窒化物半導体層１０３～１０９の中で比較的横方向に成長している窒化物半導体層１０４，１０７，１０８の成長条件に着目した。すなわち、本発明者は実験例１から、窒化物半導体の成長において半導体層の炭素濃度が、比較的高い場合に横方向に成長しにくく、比較的低い場合には横方向に成長しやすいことを見出した。
　そこで、本発明者は、実験例２として、平坦化が可能な成長条件の検討のために、窒化物半導体層の成長実験を行った。図１０は、本発明者の検討に基づいて窒化物半導体層を積層させた半導体積層基板の欠陥部周辺を示す断面図である。図１０に示すように、実験例２による半導体積層基板２００は、基板２０１上に、介在層を想定したＡｌＮ層２０２が設けられている。また、ＡｌＮ層２０２上に、異物２１０の存在によって欠陥２０３ａが生じているＧａＮからなる窒化物半導体層２０３が形成されている。そして、本発明者は、平坦化を実現するための成長条件を検討するために、窒化物半導体層２０３上に、窒化物半導体層２０４，２０５，２０６，２０７，２０８，２０９をそれぞれ、成長条件を種々変えて順次エピタキシャル成長させた。なお、図１０中、図示省略したが、各窒化物半導体層２０３～２０９の界面には薄いＡｌＮ層が挟み込まれている。これらの窒化物半導体層２０４～２０９の成長条件を表２に示す。
Figure JPOXMLDOC01-appb-T000002
　表２において、層２０４～層２０９はそれぞれ、窒化物半導体層２０４～２０９を示す。そして、表２においては、それぞれの窒化物半導体層２０４～２０９の成長における、成長温度、成長圧力、およびＶ族（窒素：Ｎ）とＩＩＩ族（ガリウム：Ｇａ）との比（Ｖ／ＩＩＩ比）と、これらの条件で結晶成長させた場合の炭素濃度とを示す。
　表２に示すように、実験例２においては、窒化物半導体層２０４～２０７，２０９の成長条件を、実験例１における従来のバッファ層を構成する窒化物半導体層１０９の成長条件と同様にする。一方、窒化物半導体層２０８の成長条件を、上述した窒化物半導体層１０４，１０７，１０８における他の窒化物半導体層の成長条件とは異なる成長条件の要素を抽出した条件とする。すなわち、窒化物半導体層２０８の成長においては、成長温度および成長圧力を比較的高くするとともにＩＩＩ族元素の流量を減少させてＶ／ＩＩＩ比を高くする。これによって、窒化物半導体層２０８の炭素濃度は、２．０×１０17ｃｍ-3程度になる。そして、本発明者が、上述した成長条件によって窒化物半導体層２０８を成長させたところ、図１０に示すように、窒化物半導体層２０８において、横方向に沿った成長レートが積層方向に沿った成長レートと同等、または同等以上に促進された。その結果、欠陥２０３ａに起因して形状が反映された窒化物半導体層２０７に存在する凹部が窒化物半導体層２０８により埋め込まれ、その表面も平坦化できることが確認された。
　以上により、本発明者は、オートドープされる炭素濃度が低くなるように窒化物半導体を成長させることにより、異物に起因して生じた欠陥（凹部）を埋め込んで平坦化層を形成でき、その上層に平坦性が確保されたバッファ層を形成できることを知見するに至った。そこで、本発明者は、窒化物半導体層にオートドープされる炭素の炭素濃度が種々の濃度になるように条件を変更して検討を行った。その結果、本発明者は、炭素濃度を、上層に積層させるバッファ層における炭素濃度（１．０×１０19ｃｍ-3程度）未満、具体的には２．０×１０18ｃｍ-3未満になるように成長させると、欠陥２０３ａに起因した凹部が埋まり始めることを知見した。さらに本発明者は、炭素濃度が１×１０18ｃｍ-3以下になるように窒化物半導体を成長させると、横方向に成長しやすくなって凹部がさらに埋まりやすくなることも知見した。これにより、窒化物半導体装置を構成するバッファ層に欠陥などに起因する異常成長領域が残存しないようにできるので、窒化物半導体装置におけるリークパスの発生を抑制できるとともに、耐圧の低下を抑制できる。したがって、最終製品としての窒化物半導体装置において、製造した装置の個数に対して耐圧が基準耐圧以上となった個数の割合（以下、基準耐圧以上となる装置の割合）を向上させることができる。なお、基準耐圧とは、所望とされる窒化物半導体装置の定格値や規格値に基づいて得られる耐圧である。以下に説明する実施形態は、以上の鋭意検討に基づいて案出されたものである。
　（第１の実施形態）
　図１は、本発明の第１の実施形態による窒化物半導体装置を製造するための半導体積層基板の構成を示す模式的な断面図である。すなわち、この第１の実施形態における半導体積層基板１０は、基板１１上に、介在層１２、第３半導体層としての平坦化層１３、高抵抗のバッファ層１４、電子走行層１５、電子供給層１６、および半導体層１７が順次積層されて構成されている。また、基板１１上や介在層１２の上層の部分には、パーティクルなどの異物２０が存在している場合がある。図１は、異物２０が介在層１２上に存在している部分の断面図である。
　基板１１は、たとえばシリコン（Ｓｉ）基板、ガリウム砒素（ＧａＡｓ）基板、ガリウムリン（ＧａＰ）基板、ＧａＮ基板、ＡｌＮ基板、炭化ケイ素（ＳｉＣ）基板、炭素（Ｃ）基板、またはサファイア（Ａｌ2Ｏ3）基板などからなる。この第１の実施形態においては、基板１１はたとえばＳｉ基板からなる。
　介在層１２は、ＳｉとＧａＮとの間の格子定数を有するたとえばＡｌＮによって構成される。この介在層１２は、ＧａとＳｉとの反応を抑制するための層であり、基板１１とＧａを含む層との間に介在する。そして、介在層１２は、基板１１とＧａＮ等の窒化物系化合物半導体層との格子定数差を緩和し、基板１１上にバッファ層１４および半導体積層体等を積層可能にする。なお、基板１１をＧａなどと反応しない材料から構成した場合には介在層１２を必ずしも設けなくても良く、この場合には異物２０は基板１１上に存在する可能性がある。ここで、この第１の実施形態においては、介在層１２の膜厚はたとえば２５ｎｍである。
　第３半導体層としての平坦化層１３は、たとえば炭素（Ｃ）が、上層のバッファ層１４より比較的低濃度にドープされた、Ａｌ組成比ＸのＡｌXＧａ1-XＮ（０≦Ｘ≦１）からなる。平坦化層１３にドープされる炭素濃度は、異物２０などに起因する上述した欠陥などの発生を抑制するために、基板１１の面に平行な方向（横方向）に成長しやすい、１×１０18ｃｍ-3以下、好適には、１×１０17ｃｍ-3以下にするのが望ましい。
　また、平坦化層１３は、ＧａＮ層およびＡｌＮ層を積層させた構成としても、Ａｌ組成比ｘが異なる複数のＡｌxＧａ1-xＮ層（０≦ｘ≦１）を複数回積層させた構成としても良い。また、平坦化層１３は、Ａｌ組成比ｘが異なる複数のＡｌxＧａ1-xＮ層（０≦ｘ≦１）を、Ａｌ組成比ｘが積層方向の上方に向かって減少するように複数回積層させた構成としても良い。そして、平坦化層１３を、これらの構成にした場合、平均の炭素濃度を１．０×１０18ｃｍ-3以下にするのが好ましく、好適には１．０×１０17ｃｍ-3以下にするのが好ましい。
　また、平坦化層１３は、介在層１２上に、量子サイズ効果を生じない程度に厚い、膜厚が１００ｎｍ～７００ｎｍであって炭素が低濃度にドープされたＧａＮ層と、量子サイズ効果を生じない程度に厚い、膜厚が２０ｎｍ～６０ｎｍのＡｌＮ層とを複数回繰り返し積層したものから構成することも可能である。そして、平坦化層１３を、この構成にした場合、積層膜におけるＧａＮ層における炭素濃度を１．０×１０18ｃｍ-3以下にするのが好ましく、好適には１．０×１０17ｃｍ-3以下にするのが好ましい。なお、平坦化層１３を構成するＧａＮ層の膜厚について、複数のＧａＮ層のそれぞれの膜厚は、それぞれ同じ膜厚でなくても良い。同様に、平坦化層１３を構成する複数のＡｌＮ層のそれぞれの膜厚も、それぞれ同じ膜厚でなくても良い。すなわち、平坦化層１３に生じる応力の増加を抑制するために、平坦化層１３を構成する複数のＧａＮ層のそれぞれの膜厚を、それぞれ異なる膜厚としても良く、ＡｌＮ層の膜厚についても同様である。具体的には、下層側のＧａＮ層を膜厚がたとえば２００ｎｍ程度に薄くし、上層側のＧａＮ層を膜厚がたとえば７００ｎｍ程度に厚くしても良い。
　また、平坦化層１３の膜厚は、詳細は後述するが、その表面の平坦性を確保するために、５００ｎｍ以上３０００ｎｍ未満が好ましく、５００ｎｍ以上２５００ｎｍ以下がより好ましく、１０００ｎｍ以上２２００ｎｍ以下がさらに好ましい。なお、平坦化層１３内に他の半導体層が形成されていても良く、この場合の平坦化層１３の膜厚は、それぞれの平坦化層の膜厚の総和である。そして、以上のように平坦化層１３を構成することにより、平坦化層１３の上面は、さらに上層に形成されるバッファ層１４において平坦性を維持しつつ積層できる程度に平坦化される。
　バッファ層１４は、量子サイズ効果を生ずる程度に薄い、膜厚が１～１０ｎｍのＡｌuＧａ1-uＮ層と膜厚が１５～２５ｎｍのＡｌvＧａ1-vＮ層（ｖ＜ｕ）とを複数回繰り返し積層した超格子構造から構成される。これらの膜厚とする理由は、バッファ層１４の構造内に、ピエゾ分極と自発分極による意図しないキャリア（２次元電子ガス：２ＤＥＧ）が発生して電界遮蔽層を生じさせないためである。また、バッファ層１４にＣなどの不純物を添加することによって、バッファ層１４を高抵抗化または半絶縁化させることができる。ここで、バッファ層１４の炭素濃度は、高抵抗化のために、平坦化層１３の炭素濃度の１．０×１０18ｃｍ-3より大きい５．０×１０18ｃｍ-3以上５．０×１０19ｃｍ-3以下が好ましく、この第１の実施形態においては、たとえば１．０×１０19ｃｍ-3程度である。また、バッファ層１４は、炭素が比較的高濃度にドープされたＧａＮ層（Ｃ－ＧａＮ層）やＡｌＮ層などから構成しても良い。さらに、必要に応じて、バッファ層１４に窒化物半導体装置の構成に必要な種々の層を設けても良い。
　第１半導体層としての電子走行層１５は、たとえば膜厚が７００ｎｍ（０．７μｍ）のアンドープの窒化ガリウム（ｕ－ＧａＮ）から構成される。なお、電子走行層１５を構成する材料としてはＧａＮ以外の窒化物半導体材料を用いても良く、ＡｌＧａＮを用いる場合、そのＡｌ組成比は５％以下とするのが好ましい。
　第２半導体層としての電子供給層１６は、たとえばＡｌXＧａ1-XＮ層の単層、Ａｌ組成比が異なりバンドギャップが異なる少なくとも２種類の窒化物半導体からなる擬似混晶層、またはＡｌ組成比が異なりバンドギャップが異なる少なくとも２種類の窒化物半導体を複数積層した超格子層から構成される。この第１の実施形態において電子供給層１６は、たとえば平均Ａｌ組成比ＹのＡｌYＧａ1-YＮの擬似混晶構造を有し、少なくとも２種類の互いに異なる極大Ａｌ組成比ｙ１または極小Ａｌ組成比ｙ２の種々の値をとるＡｌ組成比ｙのＡｌyＧａ1-yＮ層が複数積層されたＡｌＧａＮ超格子層から構成される。なお、Ａｌ組成比について、ｙ２＜Ｙ＜ｙ１である。そして、電子供給層１６は、平均Ａｌ組成比Ｙや、ＡｌyＧａ1-yＮ層の層数などによって、電子走行層１５の電子供給層１６との界面に生じる２ＤＥＧのキャリア濃度（２ＤＥＧ濃度）を所望の濃度に制御する。この第１の実施形態においては、電子走行層１５に生じる２ＤＥＧの２ＤＥＧ濃度がたとえば３×１０13ｃｍ-2未満になるように調整される。具体的に電子供給層１６の平均Ａｌ組成比Ｙは、０＜Ｙ＜１を前提として、１０％以上４０％以下（０．１≦Ｙ≦０．４）が好ましく、１５％以上３５％以下（０．１５≦Ｙ≦０．３５）がより好ましく、２０％以上３０％以下（０．２≦Ｙ≦０．３）がさらに好ましい。また、電子供給層１６のバンドギャップは平均のバンドギャップであり、具体的には積層構造を構成する各ＡｌyＧａ1-yＮ層の膜厚比によって重み付け（積分）をしたバンドギャップの値である。そして、電子供給層１６は、その平均バンドギャップが、電子走行層１５のバンドギャップよりも大きくなるように構成される。また、電子供給層１６においては、各ＡｌyＧａ1-yＮ層の膜厚、ならびに層数または組数は、２ＤＥＧ濃度の設定濃度や窒化物半導体装置の設計に応じて適宜最適な値が選択される。
　また、電子供給層１６の膜厚の下限としては、電子供給層１６を極大Ａｌ組成比ｙ１のＡｌy1Ｇａ1-y1Ｎ層と極小Ａｌ組成比ｙ２のＡｌy2Ｇａ1-y2Ｎ層とが１組積層されたＡｌy1Ｇａ1-y1Ｎ／Ａｌy2Ｇａ1-y2Ｎ超格子層から構成することを考慮すると、２ｎｍ以上にするのが好ましく、２ＤＥＧ濃度を増加させることを考慮すると、５ｎｍ以上がより好ましく、１０ｎｍ以上がさらに好ましい。また、電子供給層１６の膜厚の上限としては、ミスフィット転位が生じない臨界膜厚以下が好ましく、オーミック接触の限界を考慮すると、１００ｎｍ以下、好適には５０ｎｍ以下、より好適には３０ｎｍ以下が好ましい。そして、この第１の実施形態においては、たとえば２０ｎｍである。
　また、半導体積層基板１０から製造する窒化物半導体装置の構造に応じて、電子供給層１６の上層には、第４半導体層としての半導体層１７が設けられる。半導体層１７は、電子走行層１５に生じる２ＤＥＧの２ＤＥＧ濃度を少なくとも２水準で変化させるために、電子供給層１６の平均バンドギャップより狭いＩＩＩ族窒化物系化合物半導体、具体的にはＡｌ組成比ｚのＡｌzＧａ1-zＮ層（０≦ｚ≦１）、好適には、ＧａＮ層からなる。なお、半導体層１７の膜厚については、後述する。
　そして、上述した電子走行層１５、電子供給層１６、および半導体層１７により、この第１の実施形態における半導体積層体が構成される。なお、半導体積層基板１０から製造される窒化物半導体装置の構成によって、半導体積層体を電子走行層１５および電子供給層１６から構成しても良い。また、電子供給層１６と半導体層１７との間にエッチング犠牲層を設けることも可能である。エッチング犠牲層を設ける場合、エッチング犠牲層の材料としては、上層の半導体層１７がエッチング犠牲層に対して高いエッチング選択比を有するような材料にするのが好ましい。エッチング犠牲層の平均Ａｌ組成比は、電子供給層１６の平均Ａｌ組成比Ｙより大きく、４０％以上とするのが好ましい。この場合、電子走行層１５、電子供給層１６、エッチング犠牲層、および半導体層１７により半導体積層体が構成される。以上により、この第１の実施形態による窒化物半導体装置を製造するための半導体積層基板１０が構成されている。
　（半導体積層基板の製造方法）
　次に、この第１の実施形態における半導体積層基板１０の製造方法について説明する。この第１の実施形態による半導体積層基板１０の製造方法においては、基板１１上に、ＭＯＣＶＤ法により各層を成長させる。表３は、半導体積層基板１０を製造する際の成長条件を示す表である。表３においては、第１の実施形態における、介在層１２、平坦化層１３、バッファ層１４、電子走行層１５、電子供給層１６、および半導体層１７のそれぞれの成長条件を示す。具体的には、成長温度、成長圧力、Ｖ族（窒素：Ｎ）とＩＩＩ族（ＡｌおよびＧａの少なくとも一方の元素）との比（Ｖ／ＩＩＩ比）、および、これらの成長条件によって成長させた層の炭素濃度および膜厚を示す。なお、表３に記載した各種成長条件はあくまで一例であり、必ずしもこれらの条件に限定されるものではない。
Figure JPOXMLDOC01-appb-T000003
　そして、この第１の実施形態における半導体積層基板１０の製造方法においては、まず、図１に示す基板１１を搬入したＭＯＣＶＤ反応炉（図示せず）内に、原料ガスとキャリアガスとをそれぞれ供給する。具体的にたとえば、ＩＩＩ族原料ガスとしてはトリメチルアルミニウム（ＴＭＡｌ）、Ｖ族原料ガスとしてはアンモニア（ＮＨ3）、キャリアガスとしては水素（Ｈ2）および窒素（Ｎ2）を用いる。これにより、基板１１上にＡｌＮを成長させて介在層１２を形成する。このとき、介在層１２には炭素（Ｃ）がオートドープされる。なお、ＡｌＮからなる介在層１２の成長条件の一例および炭素濃度は表３に示す通りであり、圧力において１ｔｏｒｒは、１３３．３Ｐａとする。
　次に、介在層１２上に５００ｎｍ以上３０００ｎｍ未満の膜厚の平坦化層１３を形成する。ここで、平坦化層１３の形成において、具体的にたとえば、ＩＩＩ族原料ガスとしてはトリメチルガリウム（ＴＭＧａ）およびトリメチルアルミニウム（ＴＭＡｌ）の少なくとも一方を用い、Ｖ族原料ガスとしてはアンモニア（ＮＨ3）を用いる。また、キャリアガスとしては、たとえば水素（Ｈ2）および窒素（Ｎ2）を用いる。これにより、介在層１２上にＡｌXＧａ1-XＮ層（０≦Ｘ≦１）を成長させて炭素（Ｃ）がドープされたＡｌXＧａ1-XＮ層（０≦Ｘ≦１）からなる平坦化層１３が形成される。
　ここで、平坦化層１３を、ＧａＮ層に限定せずに平均のＡｌ組成比ＸのＡｌXＧａ1-XＮ層（０＜Ｘ≦１）から構成する場合について説明する。図２は、炭素濃度をたとえば１×１０17ｃｍ-3に固定した場合の、１μｍ径のピット（凹部）を埋めるために必要なＡｌXＧａ1-XＮ層の膜厚のＡｌ組成比依存性の一例を示すグラフである。図２に示すように、Ａｌ組成比Ｘが０の場合、すなわちＧａＮ層によって１μｍ径のピットを埋める場合に必要な膜厚は、たとえば０．５μｍ（５００ｎｍ）程度である。これに対し、Ａｌ組成比Ｘがたとえば０．１のＡｌXＧａ1-XＮ層においては、ピットを埋めるのに必要な膜厚はたとえば０．７μｍ（７００ｎｍ）程度にまで増加する。さらに、Ａｌ組成比Ｘが増加するのに伴って１μｍ径のピットを埋めるのに必要な膜厚は増加し、Ａｌ組成比Ｘが１の場合、すなわちＡｌＮ層の場合にはたとえば２μｍ程度、すなわちＧａＮ層の場合に比して４倍程度の膜厚が必要になる。これにより、ＡｌXＧａ1-XＮ層（０＜Ｘ≦１）のＡｌ組成比Ｘが大きくなるほど、表面が平坦化された平坦化層１３を形成するために必要な膜厚が大きくなることが分かる。すなわち、ＡｌXＧａ1-XＮ層（０＜Ｘ≦１）からなる平坦化層１３においては、Ａｌ組成比Ｘは小さい方が好ましく、平坦化層１３の表面の平坦性を確保するために、Ａｌ組成比Ｘの増加に伴って設計膜厚を増加させるようにする。そして、平坦化層１３をＡｌ組成比Ｘに応じた設計膜厚とすることによって、表面の平坦化を確保する。
　また、図１に示すように、平坦化層１３を形成した後、平坦化層１３上に、Ａｌ組成比ｕのＡｌuＧａ1-uＮ層と、Ａｌ組成比ｕより低いＡｌ組成比ｖのＡｌvＧａ1-vＮ層（ｖ＜ｕ）とを複数回繰り返し積層した超格子構造からなる、バッファ層１４を形成する。具体的には、膜厚が２０ｎｍのＧａＮ層と膜厚が５ｎｍのＡｌＮ層とを複数回繰り返し積層してバッファ層１４を形成する。このバッファ層１４は、添加する炭素の炭素濃度を増加させて高抵抗化させる点を考慮すると、成長温度および成長圧力は他の半導体層の成長条件に比して比較的低くし、ＩＩＩ族原料ガス（ＴＭＧａ、ＴＭＡｌ）の供給量（ＩＩＩ族流量）を他の半導体層の成長条件に比して比較的大きくする。このバッファ層１４の成長条件の一例および炭素濃度は表３に示す通りである。なお、バッファ層１４の炭素濃度については、バッファ層１４を構成する各層の膜厚が非常に小さいことから、各層を区別することなく測定した。
　次に、バッファ層１４上にＧａＮを成長させてｕ－ＧａＮ層からなる電子走行層１５を形成する。その後、たとえばＩＩＩ族原料ガスとしてＴＭＡｌを用いて、電子走行層１５上にＡｌＧａＮ層からなる電子供給層１６を成長させる。続けて、ＩＩＩ族原料ガスとしてＴＭＧａを用いて、電子供給層１６上にたとえばＧａＮ層からなる半導体層１７を形成する。これらの電子走行層１５、電子供給層１６、および半導体層１７の成長条件の一例および炭素濃度は表３に示す通りである。以上により、図１に示す半導体積層基板１０が形成される。
　（窒化物半導体装置）
　次に、以上のように構成された第１の実施形態による半導体積層基板から製造される平坦化層を有する窒化物半導体装置としてのショットキーバリアダイオード（ＳＢＤ）について説明する。図３は、第１の実施形態による窒化物半導体装置としてのＳＢＤの模式的な断面図である。
　図３に示すように、この第１の実施形態によるＳＢＤ１は、上述した半導体積層基板１０の構造に加えて、電子供給層１６上に選択的に、ショットキー電極としてのアノード電極１８Ａと、このアノード電極１８Ａと離間したオーミック電極としてのカソード電極１８Ｃとが設けられている。さらに、電子供給層１６上には、カソード電極１８Ｃと離間して、半導体層１７の一部からなるフィールドプレート層１７ａがアノード電極１８Ａ側に設けられている。そして、これらの電子供給層１６およびフィールドプレート層１７ａと、アノード電極１８Ａおよびカソード電極１８Ｃの少なくとも一部とを覆うようにして、絶縁膜１９が設けられている。ここで、ＳＢＤ１の寸法の一例を挙げると、複数のＳＢＤ１を集積させた場合における窒化物半導体装置の幅は、基板１１の表面に平行で幅方向に沿って、たとえば１５０ｍｍである。また、基板１１の表面に平行で幅方向に沿って、アノード電極１８Ａの幅ＬAは、たとえば２０μｍ、カソード電極１８Ｃの幅ＬCは、たとえば２０μｍ、およびアノード電極１８Ａとカソード電極１８Ｃとの間隔ｌACは、たとえば２０μｍである。
　ＳＢＤ１においては、フィールドプレート層１７ａが設けられていることによって、２ＤＥＧ層ａの２ＤＥＧ濃度が、２ＤＥＧ層ａ以外の２ＤＥＧ層Ａの２ＤＥＧ濃度より低濃度化されている。これにより、フィールドプレート層１７ａが設けられた部分の電界強度を低減して電界集中を抑制できる。また、上述したように、電子走行層１５における２ＤＥＧ層ａの２ＤＥＧ濃度は、フィールドプレート層１７ａの膜厚が大きいほど低下する。そのため、この第１の実施形態においてフィールドプレート層１７ａ（半導体層１７）の膜厚は、２０ｎｍ以上２００ｎｍ以下、好適には、成長とエッチングを用いた膜厚制御により２ＤＥＧ濃度の制御が容易になる２０ｎｍ以上１００ｎｍ以下、より好適には、膜厚のばらつきによる２ＤＥＧ濃度のばらつきを受けにくくなる２５ｎｍ以上８０ｎｍ以下とする。この第１の実施形態においてフィールドプレート層１７ａ、すなわち半導体層１７はたとえば膜厚が３０ｎｍのＧａＮ層からなる。
　また、第１電極としてのアノード電極１８Ａは、たとえば、下部電極層がＮｉ層で上部電極層がＡｕ層のＮｉ／Ａｕの積層構造を有する。これにより、アノード電極１８Ａは、電子供給層１６を介して電子走行層１５に発生した２ＤＥＧ層Ａとショットキー接触する。なお、アノード電極１８Ａは、電子供給層１６におけるアノード電極１８Ａの形成領域をリセスエッチングによって除去し、フィールドプレート層１７ａの下層に存在する２ＤＥＧに対して側面からショットキー接触させても良い。
　また、このアノード電極１８Ａは、フィールドプレート層１７ａ上に乗り上げて少なくとも１段の段差を形成しているとともに、カソード電極１８Ｃ側に向かってせり出すように延伸している。この第１の実施形態においてアノード電極１８Ａは、フィールドプレート層１７ａの側面および上面の一部に接触して設けられている。なお、アノード電極１８Ａとフィールドプレート層１７ａとの間に他の半導体膜や誘電体膜を介在させて互いに非接触としても良い。さらに、この第１の実施形態においては、アノード電極１８Ａに多段の段差を有する形状、たとえば２段の段差状にフィールドプレート部を設ける。
　第２電極としてのカソード電極１８Ｃは、たとえば、下部電極層がＴｉ層で上部電極層がＡｌ層のＴｉ／Ａｌの積層構造を有する。これにより、カソード電極１８Ｃは、電子供給層１６を介して電子走行層１５に発生した２ＤＥＧ層Ａとオーミック接触する。
　絶縁膜１９は、たとえばＳｉＯ2から構成されるが、その他の材料、具体的には窒化シリコン（ＳｉＮ）や酸化アルミニウム（アルミナ：Ａｌ2Ｏ3）などから構成しても良く、複数種類の材料を適宜組み合せたり、順次積層させたりして構成しても良い。絶縁膜１９は、主に、フィールドプレート層１７ａ、アノード電極１８Ａ、カソード電極１８Ｃ、および電子供給層１６の表面を保護する。以上により、第１の実施形態によるＳＢＤ１が構成されている。
　本発明者は、以上のように構成された窒化物半導体装置としてのＳＢＤ１において、平坦化層１３を、ＡｌＮ層（ｘ＝１）とＡｌxＧａ1-xＮ層（０≦ｘ＜１）とを複数積層させて構成した。ＡｌxＧａ1-xＮ層は、積層方向の上方に向かって、膜厚を２００ｎｍから１００ｎｍずつ大きくする。また、ＡｌＮ層は、積層方向の上方に向かって、膜厚を２０ｎｍから１０ｎｍずつ大きくする。なお、平坦化層１３の炭素濃度は１×１０17ｃｍ-3とした。その上で、平坦化層１３を構成する上述したＡｌxＧａ1-xＮ層のＡｌ組成比ｘを種々の値にして、ＳＢＤ１の平坦化層１３の膜厚ごとに耐圧を測定した。具体的にＡｌxＧａ1-xＮ層を、Ａｌ組成比ｘを０としたＧａＮ層、Ａｌ組成比ｘを０．４としたＡｌ0.4Ｇａ0.6Ｎ層、またはＡｌ組成比ｘを０．８としたＡｌ0.8Ｇａ0.2Ｎ層から構成した場合におけるＳＢＤ１の耐圧を、平坦化層１３の膜厚ごとに測定した。なお、この第１の実施形態において、基準耐圧は６００Ｖである。図４は、この基準耐圧以上となる装置の割合の平坦化層１３の膜厚依存性を示すグラフである。ここで、ＳＢＤ１の耐圧測定は、次のように行った。すなわち、まず基板１１およびアノード電極１８Ａを接地する。そして、アノード電極１８Ａとカソード電極１８Ｃとの間に、アノード電極１８Ａが負およびカソード電極１８Ｃが正になるように、６００Ｖの電圧を印加して、耐圧を測定する。
　図４から、Ａｌ組成比ｘにかかわらず平坦化層１３の膜厚を０ｎｍとした場合、すなわち平坦化層１３を設けない従来構成の場合においては、基準耐圧以上となる装置の割合が３０％程度であることが分かる。これに対し、平坦化層１３のＡｌxＧａ1-xＮ層（０≦ｘ＜１）をＧａＮ層から構成し、膜厚を５００ｎｍ以上にすることによって、基準耐圧以上となる装置の割合を製造上好ましい割合である７０％以上にできることが分かる。さらに、平坦化層１３の膜厚を７５０ｎｍおよび１０００ｎｍ（１μｍ）にした場合には、基準耐圧以上となる装置の割合が８０％以上になることが分かる。また、平坦化層１３の膜厚を２０００ｎｍ（２μｍ）以上にした場合には、基準耐圧以上となる装置の割合が９０％以上にまで増加することが分かる。
　また、図４から、平坦化層１３のＡｌxＧａ1-xＮ層（０≦ｘ＜１）をＡｌ0.4Ｇａ0.6Ｎ層とした場合、膜厚を５００ｎｍとした場合では基準耐圧以上となる装置の割合が４０％程度であるのに対し、膜厚を１２００ｎｍ以上にすることによって、基準耐圧以上となる装置の割合を７０％以上にできることが分かる。さらに、平坦化層１３のＡｌxＧａ1-xＮ層（０≦ｘ＜１）をＡｌ0.8Ｇａ0.2Ｎ層とした場合、膜厚を１０００ｎｍにすると基準耐圧以上となる装置の割合が５０％程度であるのに対し、膜厚を２０００ｎｍ以上にすることによって、基準耐圧以上となる装置の割合を７０％以上にできることが分かる。すなわち、平坦化層１３の炭素濃度を１×１０17ｃｍ-3とした上で、ＡｌxＧａ1-xＮ層（０≦ｘ＜１）を含む平坦化層１３において、基準耐圧以上となる装置の割合を７０％以上にするために必要な膜厚Ｄmin（ｎｍ）は、たとえば下記の（１）式で近似できることが分かる。また、必要な膜厚ＤminのＡｌ組成比依存性は、図２に示す１μｍ径を埋めるために必要な膜厚のＡｌ組成比依存性と同様の傾向を示すことが分かる。
　Ｄmin≒２０００ｘ＋５００　…　（１）
なお、（１）式はあくまで平坦化層１３として必要な膜厚ＤminのＡｌ組成比依存性の傾向を示す一例であり、数値はこれらに限定されるものではない。
　また、本発明者は、以上のように構成された窒化物半導体装置としてのＳＢＤ１において、平坦化層１３として、その膜厚をたとえば２０００ｎｍとした。その上で、平坦化層１３のＡｌxＧａ1-xＮ層（０≦ｘ＜１）を、Ａｌ組成比ｘが０のＧａＮ層、Ａｌ組成比ｘが０．４のＡｌ0.4Ｇａ0.6Ｎ層、またはＡｌ組成比ｘが０．８のＡｌ0.8Ｇａ0.2Ｎ層から構成した場合において、ＳＢＤ１のＡｌxＧａ1-xＮ層の炭素濃度ごとの基準耐圧以上となる装置の割合を算出した。図５は、この基準耐圧以上となる装置の割合の平坦化層１３の炭素濃度依存性を示すグラフである。
　図５から、Ａｌ組成比ｘにかかわらず平坦化層１３の炭素濃度が１．０×１０19ｃｍ-3の場合、すなわち従来構成のバッファ層と同様の構成の場合においては、基準耐圧以上となる装置の割合が３０％以下であることが分かる。これに対し、平坦化層１３のＡｌxＧａ1-xＮ層（０≦ｘ＜１）をＧａＮ層から構成し、炭素濃度を１．０×１０18ｃｍ-3以下にすることによって、基準耐圧以上となる装置の割合を製造上好ましい割合である７０％以上にできることが分かる。さらに、平坦化層１３の炭素濃度を７．０×１０17ｃｍ-3以下にした場合には基準耐圧以上となる装置の割合が８０％以上、１．０×１０16ｃｍ-3以下にした場合には基準耐圧以上となる装置の割合が９０％以上にまで増加することが分かる。
　また、図５から、平坦化層１３のＡｌxＧａ1-xＮ層（０≦ｘ＜１）をＡｌ0.4Ｇａ0.6Ｎ層から構成した場合、炭素濃度を１．０×１０18ｃｍ-3とした場合では基準耐圧以上となる装置の割合が５０％程度であるのに対し、炭素濃度を５．０×１０17ｃｍ-3以下にすることによって、基準耐圧以上となる装置の割合を７０％以上にできることが分かる。さらに、平坦化層１３のＡｌxＧａ1-xＮ層（０≦ｘ＜１）をＡｌ0.8Ｇａ0.2Ｎ層から構成した場合、炭素濃度を１．０×１０18ｃｍ-3とした場合では基準耐圧以上となる装置の割合が４０％程度であるのに対し、炭素濃度を１．０×１０17ｃｍ-3以下にすることによって、基準耐圧以上となる装置の割合を７０％以上にできることが分かる。すなわち、平坦化層１３を、膜厚を２０００ｎｍとしたＡｌ組成比ｘのＡｌxＧａ1-xＮ層（０≦ｘ≦１）から構成する場合、基準耐圧以上となる装置の割合を７０％以上にするための上限の炭素濃度は、少なくとも１．０×１０18ｃｍ-3以下が好ましく、１．０×１０17ｃｍ-3以下がより好ましいことが分かる。以上の点から、平坦化層１３を所定の膜厚にする場合、平坦化層１３のＡｌxＧａ1-xＮ層のＡｌ組成比ｘが大きくなるのに従って、平坦化層１３における設計上の炭素濃度を低減させることによって、平坦化層１３の表面の平坦性を確保することが可能になる。
　以上から、平坦化層１３を、ＡｌxＧａ1-xＮ層（０≦ｘ≦１）を含んだ構成にする場合、平坦化層１３の膜厚の設計自由度が向上する観点からは、Ａｌ組成比ｘは小さい方が好ましいことが分かる。具体的に平坦化層１３のＡｌxＧａ1-xＮ層（０≦ｘ≦１）のＡｌ組成比ｘとしては、０以上０．４以下（０≦ｘ≦０．４）が好ましく、０以上０．０５以下（０≦ｘ≦０．０５）がより好ましい。ここで、本発明者が実験から得た知見によれば、Ａｌ組成比ｘが０以上０．０５以下の範囲内であれば、基準耐圧以上となる装置の割合の平坦化層１３の膜厚依存性の傾向は、図４に示すＡｌ組成比ｘが０の場合の傾向とほぼ同様の傾向を示す。
　さらに、平坦化層１３の表面の平坦性を確保するために、Ａｌ組成比ｘの増加に伴って設計膜厚の下限を増加させるのが好ましいことが分かる。同様に、平坦化層１３の炭素濃度は低い方が好ましく、平坦化層１３の表面の平坦性を確保するために、Ａｌ組成比ｘの増加に伴って炭素濃度を低減させるのが好ましいことが分かる。そして、以上の条件によって、基板１１や介在層１２の表面に存在する異物２０に起因した欠陥の発生を抑制できることが確認された。
　以上説明したように、本発明の第１の実施形態によれば、バッファ層１４の下層に炭素濃度を１．０×１０18ｃｍ-3以下として、表面が平坦化された平坦化層１３を設けることにより、基板１１や介在層１２の表面などに存在する異物２０に起因した欠陥の発生を抑制することができる。これにより、平坦化層１３の上層に形成されるバッファ層１４および電子走行層１５に欠陥が生じるのを抑制できるので、窒化物半導体装置におけるリーク電流を抑制できるとともに、耐圧の低下を抑制できる。
　（第２の実施形態）
　次に、本発明の第２の実施形態による窒化物半導体装置としてのＨＥＭＴ型電界効果トランジスタについて説明する。図６は、この第２の実施形態による窒化物半導体装置としてのＨＥＭＴを示す模式的な断面図である。
　図６に示すように、第２の実施形態によるＨＥＭＴ２は、第１の実施形態における半導体積層基板１０における構造に加えて、電子供給層１６上に選択的に、フィールドプレート層１７ｂと、互いに離間したソース電極２１Ｓ、ゲート電極２１Ｇおよびドレイン電極２１Ｄと、絶縁膜２２とを備える。このＨＥＭＴ２は、負のしきい値電圧で動作するデプレッション・モード（Depletion　mode：D-mode）のＨＥＭＴ（D-mode　HEMT）である。
　ここで、このＨＥＭＴ２の寸法の一例を挙げると、複数のＨＥＭＴ２を集積させた窒化物半導体装置の幅方向に沿った幅は、たとえば１５０ｍｍである。また、ソース電極２１Ｓにおける基板１１の表面に平行で幅方向に沿った幅ＬSは、たとえば２０μｍである。ゲート電極２１Ｇの同様の幅ＬGは、たとえば５μｍである。ドレイン電極２１Ｄの同様の幅ＬDは、たとえば２０μｍである。そして、基板１１の表面に平行で幅方向に沿って、ソース電極２１Ｓとゲート電極２１Ｇとの間隔ｌSGは、たとえば５μｍ、ゲート電極２１Ｇとドレイン電極２１Ｄとの間隔ｌGDは、たとえば１５μｍである。
　また、電子走行層１５に生じる２ＤＥＧの２ＤＥＧ濃度は、半導体層１７の一部からなるフィールドプレート層１７ｂの膜厚が大きいほど低下する。そのため、この第２の実施形態において、フィールドプレート層１７ｂの膜厚は、第１の実施形態における理由と同様の理由から、２０ｎｍ以上２００ｎｍ以下が好ましく、好適には２０ｎｍ以上１００ｎｍ以下、より好適には２５ｎｍ以上８０ｎｍ以下である。
　また、この第２の実施形態においては、電子走行層１５、電子供給層１６、およびフィールドプレート層１７ｂによって半導体積層体が構成される。そして、フィールドプレート層１７ｂにより半導体積層体の内部の２ＤＥＧ濃度が低減される。すなわち、フィールドプレート層１７ｂの下方領域に、２ＤＥＧ濃度が低い２ＤＥＧ層ａが生成される。ここで、ＨＥＭＴ２の高耐圧化の観点からは、２ＤＥＧ層ａの２ＤＥＧ濃度は、７×１０12ｃｍ-2以下にするのが好ましい。また、ＨＥＭＴ２のオン抵抗を低減する観点から、２ＤＥＧ濃度が比較的高い２ＤＥＧ層Ａの２ＤＥＧ濃度は、７×１０12ｃｍ-2よりも高くするのが好ましい。なお、上述したように、電子供給層１６における平均Ａｌ組成比Ｙおよび積層層数を調整することにより、２ＤＥＧ濃度がたとえば３×１０13ｃｍ-2未満になるように設定される。また、第１の実施形態と同様に、半導体積層体を電子走行層１５および電子供給層１６から構成しても良く、電子供給層１６と半導体層１７の間にエッチング犠牲層を設けることも可能である。この場合、電子走行層１５、電子供給層１６、エッチング犠牲層、および半導体層１７を所定形状にエッチングしたフィールドプレート層１７ｂによって半導体積層体が構成される。
　また、第２電極としてのドレイン電極２１Ｄおよび第３電極としてのソース電極２１Ｓは、電子供給層１６上に設けられ、たとえばＴｉ／Ａｌの積層構造から構成される。これにより、ドレイン電極２１Ｄおよびソース電極２１Ｓは、電子供給層１６を介して２ＤＥＧ層Ａとオーミック接触する。
　また、第１電極としてのゲート電極２１Ｇは、ドレイン電極２１Ｄとソース電極２１Ｓとの間に配置され、フィールドプレート層１７ｂ上、および絶縁膜２２にせり出して設けられている。このゲート電極２１Ｇは、たとえばＮｉ／Ａｕの積層構造から構成される。これによって、ゲート電極２１Ｇは、電子供給層１６を介して電子走行層１５における２ＤＥＧ層Ａとショットキー接触する。また、ゲート電極２１Ｇは、多段の段差状、たとえばソース電極２１Ｓおよびドレイン電極２１Ｄの両側に向かって段差状にフィールドプレート部がせり出すように延伸して設けられている。なお、第２の実施形態においては、ゲート電極２１Ｇの一部分が電子供給層１６と接触するように形成されているが、電子供給層１６とゲート電極２１Ｇとの間にフィールドプレート層１７ｂを介するように構成することも可能である。
　また、絶縁膜２２は第１の実施形態における絶縁膜１９と同様の材料、たとえばＳｉＯ2から構成される。絶縁膜２２は、主に、フィールドプレート層１７ｂと、ゲート電極２１Ｇと、ドレイン電極２１Ｄと、ソース電極２１Ｓと、電子供給層１６の表面とを保護する。以上により、第２の実施形態によるＨＥＭＴ２が構成されている。
　また、この第２の実施形態によるＨＥＭＴ２の耐圧測定は次のように行う。すなわち、まず基板１１とソース電極２１Ｓとを接地する。そして、ソース電極２１Ｓとゲート電極２１Ｇとの間に、ゲート電極２１Ｇが－１０Ｖの負の電位、かつソース電極２１Ｓが０の電位になるように電圧を印加してＨＥＭＴ２をオフ状態にする。このＨＥＭＴ２のオフ状態において、ソース電極２１Ｓとドレイン電極２１Ｄとの間に、ドレイン電極２１Ｄが基準耐圧である６００Ｖの正の電位になるように電圧を印加して、耐圧を測定する。
　この第２の実施形態においては、第１の実施形態と同様の半導体積層基板１０を用いていることにより、第１の実施形態と同様の効果を得ることができる。
　（第３の実施形態）
　次に、本発明の第３の実施形態について説明する。すなわち、上述した第１および第２の実施形態においては、図１および図３に示す平坦化層１３として、炭素が低濃度にドープされた単層または積層構造のＡｌXＧａ1-XＮ層（０≦Ｘ≦１）が用いられている。この第３の実施形態においては、この平坦化層１３にさらにサーファクタント原子からなる不純物をドーピングする。ここで、サーファクタント原子としては、マグネシウム（Ｍｇ）、インジウム（Ｉｎ）、亜鉛（Ｚｎ）、シリコン（Ｓｉ）、ゲルマニウム（Ｇｅ）、酸素（Ｏ）、およびアンチモン（Ｓｂ）などを挙げることができる。
　そして、本発明者は、上述した平坦化層１３にドープするサーファクタント原子としてのＭｇ、Ｉｎ、Ｚｎ、Ｓｉ、Ｇｅ、Ｏ、およびＳｂのドーピング濃度を、１．０×１０15ｃｍ-3以上７．０×１０18ｃｍ-3以下の間で種々変化させ、ＳＢＤ１の耐圧を測定した。なお、平坦化層１３を、Ａｌ組成比Ｘが０のＧａＮ層から構成して膜厚をたとえば２９００ｎｍとし、ＧａＮ層の膜厚が７００ｎｍになるごとに２０ｎｍの膜厚のＡｌＮ層を介在させて、炭素濃度を５．０×１０18ｃｍ-3とした。図７は、その測定結果を示す、ＳＢＤ１の基準耐圧以上となる装置の割合におけるサーファクタント濃度依存性を示すグラフである。
　図７から、サーファクタント濃度を１．０×１０16ｃｍ-3以上にすると、基準耐圧以上となる装置の割合を製造上好ましい割合である７０％にできることが分かる。また、基準耐圧以上となる装置の割合を７０％以上にするためには、サーファクタント濃度を１．０×１０18ｃｍ-3以下にするのが好ましいことが分かる。
　この第３の実施形態によれば、サーファクタント原子を不純物として半導体層にドーピングしていることにより、ＡｌxＧａ1-xＮ層などの窒化物半導体層が積層方向に対して直角の方向（横方向）に成長しやすくなる。そのため、サーファクタント原子がドーピングされた窒化物半導体層の表面は、平坦化しやすくなるので、上述した平坦化層１３の形成をより一層効率的に行うことができる。さらに、サーファクタント原子のドーピングによって平坦化層１３の炭素濃度の上限を低下させることも可能になる。すなわち、平坦化層１３の炭素濃度を５．０×１０18ｃｍ-3以下の低濃度にするとともに、サーファクタント濃度を１．０×１０16ｃｍ-3以上１．０×１０18ｃｍ-3以下にすることによって、窒化物半導体装置における基準耐圧以上となる装置の割合を７０％以上にできる。これは、平坦化層１３の炭素濃度を１．０×１０18ｃｍ-3以上として第１および第２の実施形態における炭素濃度より高濃度にした場合であっても同様である。すなわち、窒化物半導体装置において基準耐圧以上となる装置の割合を７０％以上にでき、基準耐圧以上となる装置の割合を向上できる。
　以上、本発明の実施形態について具体的に説明したが、本発明は、上述の実施形態に限定されるものではなく、本発明の技術的思想に基づく各種の変形が可能である。たとえば、上述の実施形態において挙げた数値はあくまでも例に過ぎず、必要に応じてこれと異なる数値を用いても良い。また、上述の実施形態により本発明が限定されるものではない。上述した各構成要素を適宜組み合わせて構成したものも本発明に含まれる。また、さらなる効果や変形例は、当業者によって容易に導き出すことができる。
　また、たとえば、上述の実施形態においては、電子供給層１６をＡｌＧａＮ超格子層としているが、ＡｌＧａＮ超格子層以外にも、複数のＩｎpＡｌqＧａ1-p-qＮ層（０≦ｐ＜１、０＜ｑ≦１、０＜ｐ＋ｑ＜１）を積層させて超格子層としたＩｎＡｌＧａＮ超格子層を採用することも可能である。
　また、ダイオードのアノード電極およびトランジスタのゲート電極の下部電極層は、電子供給層とショットキー接触する電極である。そのため、上述したニッケル（Ｎｉ）やチタン（Ｔｉ）以外にも、たとえば白金（Ｐｔ）、パラジウム（Ｐｄ）、タングステン（Ｗ）、金（Ａｕ）、銀（Ａｇ）、銅（Ｃｕ）、タンタル（Ｔａ）、アルミニウム（Ａｌ）のうち少なくとも１つを含む金属膜、または、Ｔｉ、Ｎｉ、Ｐｔ、Ｐｄ、Ｗ、Ａｕ、Ａｇ、Ｃｕ、Ｔａ、Ａｌのうち少なくとも１つを含む合金よりなる金属膜のうち、少なくとも１つを含む金属膜、または、Ｔｉ、Ｗ、Ｔａのうち少なくとも１つを含む窒化物合金からなる金属膜など、上記条件を満たす金属材料であれば種々のものを用いても良い。
　また、ダイオードのアノード電極およびトランジスタのゲート電極の上部電極層は、下部電極層より仕事関数の小さい金属からなり、この条件を満たす金属材料であれば種々のものを用いても良い。
　また、ダイオードのカソード電極およびトランジスタのソース電極およびドレイン電極は、電子供給層とオーミック接触する、または、接触抵抗が十分に小さい状態で接触する電極である。ただし、本発明ではこれに限定されず、たとえばＴｉ、Ａｌ、シリコン（Ｓｉ）、鉛（Ｐｂ）、クロム（Ｃｒ）、Ｉｎ、Ｔａのうち少なくとも１つを含む金属膜、Ｔｉ、Ａｌ、Ｓｉ、Ｐｂ、Ｃｒ、Ｉｎ、Ｔａのうち少なくとも１つを含む合金よりなる金属膜、または、Ｔｉ、Ａｌ、Ｓｉ、Ｔａのうち少なくとも１つを含むシリサイド合金よりなる金属膜、または、Ｔｉ、Ｗ、Ｔａのうち少なくとも１つを含む窒化物合金よりなる金属膜などのうち、少なくとも１つを含む金属膜など、上記条件を満たす金属材料であれば如何なるものを用いても良い。
　また、上述の実施形態においては、本発明による半導体装置として、ＳＢＤおよびＨＥＭＴを例に挙げたが、本発明はこれに限定されない。すなわち、電子供給層とゲート電極との間にゲート絶縁膜を設けて構成したＭＩＳ－ＨＥＭＴ（Metal　Insulator　Semiconductor　HEMT）、電子供給層を電子走行層に至らない深さにエッチングして形成したリセス部にゲート絶縁膜を介してゲート電極が設けられたリセスＭＩＳ－ＨＥＭＴ（Recessed　MIS-HEMT）、電子走行層にまで至る深さのエッチングを行って形成したリセス部に酸化アルミニウム（ＡｌＯ）などからなるゲート酸化膜を介してゲート電極が設けられたＭＯＳ－ＨＥＭＴ（Metal　Oxide　Semiconductor　HEMT）、電子走行層にまで至る深さのエッチングを行って形成したリセス部に窒化アルミニウム（ＡｌＮ）などからなるゲート絶縁膜を介してゲート電極が設けられた、Ｅ－ｍｏｄｅ　ＭＩＳ－ＨＥＭＴ（Enhancement-mode　MIS-HEMT）、ＭＯＳＦＥＴ（Metal　Oxide　Semiconductor　FET）、ＭＩＳＦＥＴ（Metal　Insulator　Semiconductor　FET）、およびＭＥＳＦＥＴ（Metal　Semiconductor　FET）などの、種々の半導体装置に対して適用することができる。そして、本発明をこれらのトランジスタに適用する場合、ゲート電極とフィールドプレート層との間に酸化膜などの絶縁膜を設けることも可能である。また、本発明は、ＨＥＭＴとＭＯＳＦＥＴ等とを組み合わせてカスコード接続したトランジスタなどの、複数の半導体素子を備えた半導体装置のうちの、少なくとも一方の半導体素子に対して適用することも可能である。
　また、上述の実施形態においては、電子供給層やエッチング犠牲層の表面に電極を形成しているが、必ずしもこれらに限定されるものではなく、電子走行層、電子供給層、エッチング犠牲層、および半導体層やフィールドプレート層を含み、必要に応じてその他の層を含む半導体積層体のうちの少なくとも１層の上に電極を設けることが可能である。すなわち、半導体積層体を構成するその他の層の上に電極を設けても良い。具体的には、電子供給層の表面に、絶縁層、フィールドプレート層などの窒化物系半導体層、またはこれらの積層膜を介して、アノード電極、カソード電極、ゲート電極、ドレイン電極、またはソース電極を設けることも可能である。また、電子供給層の電極の形成領域の一部を電子走行層に達するまでエッチング除去してリセス部を形成し、このリセス部の表面、またはリセス部表面に所定の膜を介して、アノード電極、カソード電極、ゲート電極、ドレイン電極、またはソース電極を設けることも可能である。
　１　ＳＢＤ
　２　ＨＥＭＴ
　１０　半導体積層基板
　１１　基板
　１２　介在層
　１３　平坦化層
　１４　バッファ層
　１５　電子走行層
　１６　電子供給層
　１７　半導体層
　１７ａ，１７ｂ　フィールドプレート層
　１８Ａ　アノード電極
　１８Ｃ　カソード電極
　１９，２２　絶縁膜
　２０　異物
　２１Ｄ　ドレイン電極
　２１Ｇ　ゲート電極
　２１Ｓ　ソース電極

Claims (15)

  1. 　基板と、
    　前記基板の上層に設けられ炭素がドープされたバッファ層と、
    　前記バッファ層の上層に設けられた窒化物半導体からなる第１半導体層、および前記第１半導体層の上層に設けられ前記第１半導体層よりも平均的にバンドギャップが広い第２半導体層を有する半導体積層体と、
    　前記半導体積層体を構成する層のうちの少なくとも一部の層の上に設けられる第１電極と、
    　前記半導体積層体を構成する層のうちの少なくとも一部の層の上に、前記第１電極と離間して設けられる第２電極と、を備え、
    　前記基板と前記バッファ層との間に、炭素が１．０×１０18ｃｍ-3以下の濃度で含有した第３半導体層が設けられ、
    　前記第３半導体層の膜厚が５００ｎｍ以上３０００ｎｍ未満である
    　ことを特徴とする窒化物半導体装置。
  2. 　前記第３半導体層は、Ａｌ組成比ＸのＡｌXＧａ1-XＮ層（０≦Ｘ≦１）からなることを特徴とする請求項１に記載の窒化物半導体装置。
  3. 　前記第３半導体層の膜厚が１０００ｎｍ以上３０００ｎｍ未満であることを特徴とする請求項１または２に記載の窒化物半導体装置。
  4. 　前記バッファ層の平均の炭素濃度が、５．０×１０18ｃｍ-3以上５．０×１０19ｃｍ-3以下であることを特徴とする請求項１～３のいずれか１項に記載の窒化物半導体装置。
  5. 　前記第３半導体層は、Ａｌ組成比ｘが異なる複数のＡｌxＧａ1-xＮ層（０≦ｘ≦１）から構成されていることを特徴とする請求項１～４のいずれか１項に記載の窒化物半導体装置。
  6. 　前記ＡｌxＧａ1-xＮ層のＡｌ組成比ｘが積層方向の上方に向かって減少していることを特徴とする請求項５に記載の窒化物半導体装置。
  7. 　前記第３半導体層は、窒化アルミニウム層と窒化ガリウム層とが複数積層されたものであることを特徴とする請求項１～４のいずれか１項に記載の窒化物半導体装置。
  8. 　前記第３半導体層は、膜厚が１００ｎｍ以上７００ｎｍ以下の窒化ガリウム層と膜厚が２０ｎｍ以上６０ｎｍ以下の窒化アルミニウム層とを複数回繰り返し積層して構成されていることを特徴とする請求項７に記載の窒化物半導体装置。
  9. 　前記第２半導体層の上層に、前記第２半導体層よりも平均的にバンドギャップが狭い窒化物半導体からなる第４半導体層が選択的に設けられていることを特徴とする請求項１～８のいずれか１項に記載の窒化物半導体装置。
  10. 　前記第３半導体層は、サーファクタント原子を不純物として含有し、前記サーファクタント原子の濃度が、１．０×１０16ｃｍ-3以上１．０×１０18ｃｍ-3以下であることを特徴とする請求項１～９のいずれか１項に記載の窒化物半導体装置。
  11. 　基板と、
    　前記基板の上層に設けられ炭素がドープされたバッファ層と、
    　前記バッファ層の上層に設けられた窒化物半導体からなる第１半導体層、および前記第１半導体層の上層に設けられ前記第１半導体層よりも平均的にバンドギャップが広い第２半導体層を有する半導体積層体と、
    　前記半導体積層体を構成する層のうちの少なくとも一部の層の上に設けられる第１電極と、
    　前記半導体積層体を構成する層のうちの少なくとも一部の層の上に、前記第１電極と離間して設けられる第２電極と、を備え、
    　前記基板と前記バッファ層との間に、サーファクタント原子を不純物として含有するとともに炭素を５．０×１０18ｃｍ-3以下の濃度で含有し、膜厚が５００ｎｍ以上３０００ｎｍ未満の第３半導体層が設けられ、
    　前記サーファクタント原子の不純物濃度が１．０×１０16ｃｍ-3以上１．０×１０18ｃｍ-3以下である
    　ことを特徴とする窒化物半導体装置。
  12. 　前記半導体積層体を構成する層のうちの少なくとも一部の層の上に、前記第１電極および前記第２電極と離間して設けられた第３電極をさらに備えることを特徴とする請求項１～１１のいずれか１項に記載の窒化物半導体装置。
  13. 　請求項１２に記載の窒化物半導体装置の構成を有し、
    　前記第１電極がゲート電極、前記第２電極がドレイン電極、および前記第３電極がソース電極である
    　ことを特徴とする電界効果トランジスタ。
  14. 　請求項１～１１のいずれか１項に記載の窒化物半導体装置の構成を有し、
    　前記第１電極がアノード電極、および前記第２電極がカソード電極である
    　ことを特徴とするダイオード。
  15. 　基板と、
    　前記基板の上層に設けられ炭素がドープされたバッファ層と、
    　前記バッファ層の上層に設けられた窒化物半導体からなる第１半導体層、および前記第１半導体層の上層に設けられ前記第１半導体層よりも平均的にバンドギャップが広い第２半導体層を有する半導体積層体と、
    　前記半導体積層体を構成する層のうちの少なくとも一部の層の上に設けられる第１電極と、
    　前記半導体積層体を構成する層のうちの少なくとも一部の層の上に、前記第１電極と離間して設けられる第２電極と、
    　を備える窒化物半導体装置の製造方法において、
    　前記基板の上層に、１．０×１０18ｃｍ-3以下の濃度で炭素がドープされる成長条件によって、窒化物半導体からなる第３半導体層を５００ｎｍ以上３０００ｎｍ未満の膜厚に成長させた後、前記第３半導体層の上層に前記バッファ層を成長させる
    　ことを特徴とする窒化物半導体装置の製造方法。
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Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9887281B2 (en) 2016-03-10 2018-02-06 Kabushiki Kaisha Toshiba Semiconductor device

Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2003218127A (ja) * 2002-01-22 2003-07-31 Hitachi Cable Ltd 電界効果トランジスタ用エピタキシャルウェハ及び電界効果トランジスタ並びにその製造方法
JP2005032823A (ja) * 2003-07-08 2005-02-03 Hitachi Cable Ltd 電界効果トランジスタ用エピタキシャルウェハの製造方法
JP2010225881A (ja) * 2009-03-24 2010-10-07 Toyoda Gosei Co Ltd Ｉｉｉ族窒化物半導体の製造方法
JP2010258442A (ja) * 2009-03-31 2010-11-11 Furukawa Electric Co Ltd:The 電界効果トランジスタ、電界効果トランジスタの製造方法、および溝の形成方法
JP2011054845A (ja) * 2009-09-03 2011-03-17 Panasonic Corp 窒化物半導体装置
JP2014017422A (ja) * 2012-07-10 2014-01-30 Fujitsu Ltd 化合物半導体装置及びその製造方法

Family Cites Families (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP4592742B2 (ja) * 2007-12-27 2010-12-08 Ｄｏｗａエレクトロニクス株式会社 半導体材料、半導体材料の製造方法及び半導体素子
JP2012243886A (ja) * 2011-05-18 2012-12-10 Sharp Corp 半導体装置
JP2013143402A (ja) * 2012-01-06 2013-07-22 Sharp Corp 半導体素子

Patent Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2003218127A (ja) * 2002-01-22 2003-07-31 Hitachi Cable Ltd 電界効果トランジスタ用エピタキシャルウェハ及び電界効果トランジスタ並びにその製造方法
JP2005032823A (ja) * 2003-07-08 2005-02-03 Hitachi Cable Ltd 電界効果トランジスタ用エピタキシャルウェハの製造方法
JP2010225881A (ja) * 2009-03-24 2010-10-07 Toyoda Gosei Co Ltd Ｉｉｉ族窒化物半導体の製造方法
JP2010258442A (ja) * 2009-03-31 2010-11-11 Furukawa Electric Co Ltd:The 電界効果トランジスタ、電界効果トランジスタの製造方法、および溝の形成方法
JP2011054845A (ja) * 2009-09-03 2011-03-17 Panasonic Corp 窒化物半導体装置
JP2014017422A (ja) * 2012-07-10 2014-01-30 Fujitsu Ltd 化合物半導体装置及びその製造方法

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9887281B2 (en) 2016-03-10 2018-02-06 Kabushiki Kaisha Toshiba Semiconductor device

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