CN101378259A - 相位选择可编程分频器 - Google Patents

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杨胜君
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Abstract

本发明公开了一种相位选择可编程分频器，在相位选择产生电路中只需要一个累加器，从而简化了相位选择逻辑的产生过程，提高了整个分频器的稳定性，并且避免了相位选择过程中毛刺的产生，降低了整个分频器出错的几率；同时，通过预先得到工作在***实际工作频率的四个相位相差90度的信号，并让相位选择产生电路在M分频器所输出的触发信号的控制下，输出用来控制相位选择开关电路由一个相位的信号切换到另一个相位信号的切换控制信号，实现了最小为0.25的分频值，使得参考时钟频率提高到了原来的4倍，即等效于Sigma－Delta调制器的采样频率增加到了原来的4倍，从而有效降低了锁相环的带内相位噪声，改善了频率综合器的整体相位噪声。

Description

相位选择可编程分频器
技术领域
本发明涉及一种基于锁相环的频率综合器，尤其涉及一种基于锁相环的频率综合器中的相位选择可编程分频器。
背景技术
众所周知，可编程分频器是基于锁相环结构的频率综合器的组成单元之一，频率综合器广泛应用在如接收机里用于产生本振信号或在发射机里面用于产生载频本振信号。
现有的可编程分频器主要为最小分频只能为整数的整数分频器(integer-N)和采用重定时(retiming)控制相位选择的分数分频器(fractional-N)，但是这两种可编程分频器均存在着一定的缺点。其中，采用整数分频数的锁相环结构存在两个潜在问题：第一，当可选择的参考时钟频率与锁相环输出信号频率不存在整数倍关系时，这种锁相环无法使用，也就是频率精度非常有限；第二，在很多应用中，采用整数分频器的锁相环往往要选取一个很低的参考时钟频率，使得这类可编程锁相环的环路带宽不能选得很大，从而会增加锁相环的锁定时间。相比整数分频器，具有小数精度的分数分频器就没有上述的限制。然而，采用重定时(retiming)控制相位选择的分数分频器在实际工作时，会产生诸如毛刺(glitch)等现象，而且过于复杂的控制逻辑也容易导致整个分频器的不稳定或导致逻辑出错。
发明内容
本发明所要解决的技术问题是提供一种相位选择可编程分频器，可简化相位选择控制逻辑的产生过程，并可避免毛刺的产生，从而降低整个可编程分频器的出错几率；另外，还可以实现小数分频值，同时可增加参考时钟的频率，改善频率综合器的相位噪声。
为解决上述技术问题，本发明提供一种相位选择可编程分频器，包括：2分频电路、相位选择开关电路、M分频电路和相位选择产生电路；
所述2分频电路，为具有正交输出特性的2分频电路，其输入信号的频率为***实际工作频率的2倍，而其输出信号为4个相位差为90度的信号；
所述相位选择开关电路，用于在由所述相位选择产生电路所输出的切换控制信号Sel_0、Sel_90、Sel_180和Sel_270的控制下，选择输出所述4个相位差为90度的信号中的一个进行输出；
所述M分频电路，用于接收所述相位选择开关电路的输出信号fSEL，并将该信号fSEL进行M分频后输出，而且在每进行完一次M分频后，控制输出触发控制信号fFB给所述相位选择产生电路；
所述相位选择产生电路，用于在所述触发控制信号fFB的控制下，连续向所述相位选择开关电路发送0～3个切换控制信号Sel_0、Sel_90、Sel_180和Sel_270，实现最小为0.25的分频值。
本发明由于采用了上述技术方案，具有这样的有益效果，即在相位选择产生电路中只需要一个累加器，从而简化了相位选择逻辑的产生过程，提高了整个分频器的稳定性，并且避免了相位选择过程中毛刺的产生，大大降低了整个分频器出错的几率；同时，通过预先得到工作在***实际工作频率的四个相位相差90度的信号，并让所述相位选择产生电路在M分频器所输出的触发信号的控制下，输出用来控制相位选择开关电路由一个相位的信号切换到另一个相位信号的切换控制信号，从而实现了最小为0.25的分频值，即相当于将参考时钟频率提高到了原来的4倍，等效于Sigma-Delta调制器的采样频率提高到了原来的4倍，从而有效降低了锁相环的带内相位噪声，大大改善了频率综合器的整体相位噪声。
附图说明
下面结合附图与具体实施方式对本发明作进一步详细的说明：
图1为本发明所述相位选择可编程分频器的结构框图；
图2为根据本发明所述相位选择产生电路的结构框图；
图3为根据本发明当M分频器中M为2时的时序逻辑图。
具体实施方式
在一个实施例中，如图1所示，本发明所述相位选择可编程分频器包括2分频电路、相位选择开关电路、相位选择产生电路和M分频电路。
所述2分频电路为一具有正交输出特性的2分频电路，在本发明中，该2分频电路的输入信号的频率为***实际工作频率的2倍，即2*fL0，其输出信号为4个相位差为90度的信号fP0、fP90、fP180和fP270，本领域的一般工作人员应该可以知道，这4个输出信号的频率与***实际工作频率相同。
所述相位选择开关电路，用于在由所述相位选择产生电路所输出的切换控制信号Sel_0、Sel_90、Sel_180和Sel_270的控制下，选择输出所述4个相位差为90度的信号中的一个进行输出。在图1所示的实施例中，当Sel_0为1时，该相位选择开关电路选择输出的信号fSEL为fP0；当Sel_90为1时，该相位选择开关电路的选择输出的信号fSEL为fP90；当Sel_180为1时，该相位选择开关电路选择输出的信号fSEL为fP180；当Sel_270为1时，该相位选择开关电路选择输出的信号fSEL为fP270。
所述M分频电路，接收所述相位选择开关电路的输出信号fSEL，并将该信号fSEL进行M分频后输出信号fPFD，并且在信号fSEL每进行完一次M分频后，都会控制输出一个触发控制信号fFB给所述相位选择产生电路，以启动相位切换。其中M可以是任意大于等于2的整数。
所述相位选择产生电路，用于在所述触发控制信号fFB的控制下，连续向所述相位选择开关电路发送0～3个切换控制信号Sel_0、Sel_90、Sel_180和Sel_270，以实现最小为0.25的分频值。其中，每次发出的切换控制信号Sel_0、Sel_90、Sel_180和Sel_270中，只有一个信号的值为1。如图2所示，该所述相位选择产生电路包括：延迟电路、2位累加器和译码电路。所述延迟电路，用于在接收到触发控制信号fFB时，产生0～3个延迟脉冲，即相当于给所述2位累加器产生0～3个触发时钟，从而确定了在每次接收到触发控制信号fFB时，所述2位累加器的累加次数(0、1、2或3次)。在本实施例中，所述延迟脉冲的个数可根据实际使用情况，通过延迟设置信号来进行设置。所述2位累加器，用于在所述延迟电路输出信号的控制下，每接收到一个延迟脉冲，即进行往前加1的累加计算，然后将2位的累加结果输出给所述译码电路。在本实施例中，所述2位累加器的初始值可通过初始设置位来进行设置。所述译码电路，用于将其所接收到所述2位累加信号译码成4位的切换控制信号Sel_0、Sel_90、Sel_180和Sel_270。在本发明中，由于在该相位选择产生电路中只需要一个2位累加器，并且每当该2位累加器每往前加1时，相位选择就进行一次，选择到下一个1/4延迟的信号，然后不断循环往复，因此这种简单的逻辑大大简化了本发明所述相位选择可编程分频器实现的复杂性和难度，从而增加了其稳定性和可靠性。
根据上面的描述，本领域的一般技术人员应该知道，在本发明所述相位选择可编程分频器中，所述相位选择开关电路的输出信号(fSEL)的周期比没有进行相位选择前的信号至少多1/4个周期，即相当于经过一次相位选择后，信号fSEL的频率相对于***实际的工作频率减小了0.25。该信号fSEL再通过一个预除为M的分频器后，就能实现(M+0.25)的功能。而通过控制在每接收到一个触发控制信号fFB时，控制对所述相位选择产生电路中2位累加器的累加次数，在一个长周期内(频率为fPFD)可实现0～3次相位选择输出，因此就能实现频率为M、M+0.25、M+2×0.25及M+3×0.25的可编程分频功能。根据前文的描述，由于本发明所述相位选择可编程分频实现了最小为0.25的分频值，这相对于分频精度为整数的分频器而言精度提高了4倍，这相当于将参考时钟频率提高到了原来的4倍，等效于Sigma-Delta调制器的采样频率提高到了原来的4倍，从而有效降低了锁相环的带内相位噪声，改善了频率综合器的整体相位噪声。
为了更清楚地说明上述原理，通过图3所示的应用实例，来说明M分频器为2分频器时，各相关信号的时序逻辑，通过该图可清楚地看出本发明所述可编程分频器实现M+0.25和M+2×0.25的分频效果时的信号变化过程。

Claims (3)

1、一种相位选择可编程分频器，其特征在于，包括：2分频电路、相位选择开关电路、M分频电路和相位选择产生电路；
所述2分频电路，为具有正交输出特性的2分频电路，其输入信号的频率为***实际工作频率的2倍，而其输出信号为4个相位差为90度的信号；
所述相位选择开关电路，用于在由所述相位选择产生电路所输出的切换控制信号Sel_0、Sel_90、Sel_180和Sel_270的控制下，选择输出所述4个相位差为90度的信号中的一个进行输出；
所述M分频电路，用于接收所述相位选择开关电路的输出信号fSEL，并将该信号fSEL进行M分频后输出，而且在每进行完一次M分频后，控制输出触发控制信号fFB给所述相位选择产生电路；
所述相位选择产生电路，用于在所述触发控制信号fFB的控制下，连续向所述相位选择开关电路发送0～3个切换控制信号Sel_0、Sel_90、Sel_180和Sel_270，实现最小为0.25的分频值。
2、根据权利要求1所述的相位选择可编程分频器，其特征在于，所述相位选择产生电路包括：延迟电路、2位累加器和译码电路；
所述延迟电路，用于在接收到触发控制信号fFB时，实现0～3个延迟脉冲；
所述2位累加器，用于在所述延迟电路输出信号的控制下，每接收到一延迟脉冲，即进行往前加1的累加计算，然后将2位的累加结果输出给所述译码电路；
所述译码电路，用于将其所接收到所述2位累加信号译码成4位的切换控制信号Sel_0、Sel_90、Sel_180和Sel_270。
3、根据权利要求1或2所述的相位选择可编程分频器，其特征在于，所述M分频电路中的M可以是任意大于等于2的整数。
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