CN101478307B - 一种双模4/4.5预分频器 - Google Patents

Abstract

本发明属集成电路设计中的锁相频率合成技术领域，涉及一种双模4/4.5预分频器电路，包含四个两输入与门，两个上升沿D触发器，两个下降沿D触发器，两个锁存器，两个两输入信号选择器。其中，两个两输入与门、两个上升沿D触发器，两个下降沿D触发器和一个两输入信号选择器构成预分频器逻辑电路；两个两输入与门、两个锁存器和一个两输入信号选择器构成循环结束逻辑电路；预分频器逻辑电路和循环结束逻辑电路在外部控制信号的作用下实现4分频或4.5分频功能。本发明将分频比的步长和Δ∑调制器的量化阶梯均降为0.5，提高了***分辨率，降低了Δ∑调制器贡献的相位噪声，在保持相同相位噪声的情况下，可以增大环路带宽，加快***的建立时间。

Description

一种双模4/4.5预分频器

技术领域

本发明属集成电路设计中的锁相频率合成技术领域。涉及一种分频器，尤其涉及一种应用于分数分频锁相环的双模4/4.5预分频器。

背景技术

频率合成器是通信电路中的重要模块，为收发机电路的频率变换提供一个本振信号，通常采用锁相环技术实现频率合成。传统的整数分频的频率合成器输出频率只能是输入参考频率的整数倍，环路带宽受到输入参考频率大小的限制，在需要小频率步长的***应用中，难以满足***对快速建立时间的要求。而分数分频的频率合成器输出频率步长可以小于输入参考频率，环路带宽不受输入参考频率的限制，因此可以提高输入频率，加大环路带宽，降低环路的建立时间。

目前广泛使用的分数分频的频率合成器多采用Δ∑调制器，其***结构如图1所示，包括鉴频鉴相器100、电荷泵110、环路滤波器120、压控振荡器130、双模N/N+1预分频器140、可编程P/S计数器150和Δ∑调制器160。压控振荡器输出信号f_vco经过分频器分频变为f_div，同输入参考信号f_ref进行比较。在整数分频模式下，当环路锁定时，分频器输出信号f_div的频率和相位同输入参考信号f_ref完全相同，输出信号f_out的频率也就固定了。双模预分频器140和可编程计数器150级联构成可编程分频器，其工作原理是：分频器复位后，预分频器140工作在N+1分频模式，P和S计数器同时开始计数；当S计数器计到设定值后被复位，可编程计数器150发送mod信号给预分频器140，让其工作在N分频模式，而P计数器继续计数；当P计数器计到设定值后，分频器重新复位。由此可以得到分频器的分频比M为S*(N+1)+(P-S)*N＝P*N+S，进而得到压控振荡器输出信号f_out为(P*N+S)*f_ref，其中P、S和N都为整数。

这个频率合成器的分数分频功能通过Δ∑调制器160控制可编程分频器的分频比M得以实现。对于一个三阶3比特的Δ∑调制器，它的输出在M-3到M+4之间的8个整数范围内变化，产生的平均分频比为M+α(0＜α＜1)，α即为Δ∑调制器产生的平均分数值。但是，Δ∑调制器引入的量化噪声恶化了总的输出相位噪声，由Δ∑调制器贡献的相位噪声功率谱密度为：

$S_{\mathrm{\θ}\mathrm{div}}\left(f\right)={\left(\frac{f_{\mathrm{ref}}}{f\·M}\right)}^2\·{\left|Q\left(f\right)\right|}^2---\left(1\right)$

其中|Q(f)|²为Δ∑调制器的量化噪声功率谱密度，其表达式为：

${\left|Q\left(f\right)\right|}^2=\frac{{\mathrm{\Δ}}^2}{12}\·{\left(2\sin \frac{\mathrm{\πf}}{f_{\mathrm{ref}}}\right)}^{2L}---\left(2\right)$

其中Δ为量化阶梯，在这里等于1，L为Δ∑调制器的阶数。

采用Δ∑调制器结构的缺点主要在于：一是Δ∑调制器产生高通型的量化噪声，需要环路滤波器增加一个极点来抑制，降低了环路的相位裕度，而且零极点位置的选择较为复杂；二是由于是高通型的量化噪声，环路带宽不可能很大，否则带外相位噪声由Δ∑调制器主导，失去了最初选择Δ∑调制器带来大带宽的目的和优势。

发明内容

本发明为解决上述Δ∑调制器量化噪声较大的问题，提供一种双模4/4.5预分频器电路，通过在时钟的上下边沿同时采样，对反馈的压控振荡器信号进行0.5分频，将分频器分频比的步长从1变为0.5，使得Δ∑调制器的量化阶梯Δ降为0.5，从而减小对环路输出贡献的相位噪声。

为解决上述技术问题，本发明提供了一种双模4/4.5预分频器，尤其是双模4/4.5预分频器300，该双模4/4.5预分频器300包括：

预分频器逻辑电路400，用于根据循环结束逻辑电路420的延迟周期对来自于压控振荡器130的反馈信号135除以4或4.5，得到输出信号145送给可编程P/S计数器150；

循环结束逻辑电路420，用于输出一个延迟周期信号给预分频器逻辑电路400以控制其工作在4分频模式还是4.5分频模式，而这要取决于控制信号146的电平高低。

上述方案中，所述预分频器逻辑电路400包括两输入与门402、408，下降沿D触发器404、406，上升沿触发器410、412，信号选择器414。

上述方案中，所述循环结束逻辑电路420包括两输入与门422、424，锁存器426、428，信号选择器430。

所述两输入与门402的第一输入端接所述信号选择器414的反相输出端，第二输入端接所述信号选择器430的输出端，输出端接下降沿D触发器404的数据输入端；所述两输入与门408的第一输入端接所述信号选择器414的反相输出端，第二输入端接所述信号选择器430的输出端，输出端接上升沿D触发器410的数据输入端；所述下降沿D触发器404的时钟输入端接压控振荡器130的反馈信号135，输出端接所述下降沿触发器406的数据输入端；所述下降沿D触发器406的时钟输入端接压控振荡器130的反馈信号135，输出端接所述信号选择器414的“1”输入端；所述上升沿D触发器410的时钟输入端接压控振荡器130的反馈信号135，输出端接所述上升沿D触发器412的数据输入端；所述上升沿D触发器412的时钟输入端接压控振荡器130的反馈信号135，输出端接所述信号选择器414的“0”输入端；所述信号选择器414的正向输出端145送给可编程P/S计数器150的输入，同时接所述两输入与门422、424的第一输入端。

所述两输入与门422的第二输入端接外部控制信号146，输出端接所述锁存器426的数据输入端；所述两输入与门424的第二输入端接外部控制信号146，输出端接所述锁存器428的数据输入端；所述锁存器426的时钟输入端接压控振荡器130的反馈信号135，输出端接所述信号选择器430的“0”输入端；所述锁存器428的时钟输入端接压控振荡器130的反馈信号135，输出端接所述信号选择器430的“1”输入端。

所述双模4/4.5预分频器300在时钟的上升沿和下降沿同时工作。

所述双模4/4.5预分频器300，其中，所述的外部控制信号146来自于可编程P/S计数器150的一个输出。

所述双模4/4.5预分频器300在当外部控制信号146为高电平时，对压控振荡器130的反馈信号135进行4.5分频操作，当外部控制信号146为低电平时，对压控振荡器130的反馈信号135进行4分频操作。

所述双模4/4.5预分频器300与可编程P/S计数器150级联产生的分频比M为S*(4+0.5)+(P-S)*4＝4*P+0.5*S。

所述双模4/4.5预分频器300既适用于整数频率合成器，又适用于分数频率合成器中。

本发明提供的双模4/4.5预分频器，对压控振荡器的反馈信号进行最低0.5分频，与可编程P/S计数器结合，将分频器分频比的步长降为0.5，将Δ∑调制器的量化阶梯Δ从传统的1降为0.5，进而把量化噪声减小6个dB，从而降低了对频率合成器输出相位噪声的贡献。该双模4/4.5预分频器具有标准预分频电路的优点，能将频率合成器输出信号频率的分辨率提高一倍，在保持相同输出相位噪声性能的情况下，能进一步增大环路带宽，满足***对快速建立时间的要求。

附图说明

图1为使用现有技术的分数分频频率合成器***结构示意图。

图2为本发明使用的分数分频频率合成器***结构示意图。

图3为本发明使用的可编程分频器电路示意图。

图4为本发明提供的双模4/4.5预分频器电路结构图。

图5为本发明提供的双模4/4.5预分频器4分频模式下的时序图。

图6为本发明提供的双模4/4.5预分频器4.5分频模式下的时序图。

具体实施方式

下面结合附图对本发明作进一步详细说明。

实施例1

图2为本发明使用的分数分频频率合成器***结构示意图，包括鉴频鉴相器100、电荷泵110、环路滤波器120、压控振荡器130、双模N/N+0.5预分频器200、可编程P/S计数器150和Δ∑调制器160。可以得到输出信号f_vco＝[S*(N+0.5)+(P-S)*N]*f_div＝(P*N+0.5*S)*f_div，而在整数分频锁定时，f_div等于f_ref，所以得到输出信号f_vco＝(P*N+0.5*S)*f_ref，输出信号的分辨率提高为0.5*f_ref。在分数分频模式下，由于Δ∑调制器160产生变化的整数分频比，f_div并不时刻等于f_ref，而是动态相等。此时Δ∑调制器160的输出等效在分频比上的量化阶梯为0.5，因此其输出量化噪声相对于图1降低6个dB。

图3为采用本发明的双模4/4.5预分频器300的可编程分频器电路示意图，包括双模4/4.5预分频器300和可编程P/S计数器150。双模4/4.5预分频器300的输入信号来自于压控振荡器130的输出信号135，另一个输入控制信号146来自于可编程P/S计数器150的控制输出，其输出信号145是可编程P/S计数器150的输入，可编程P/S计数器150的输出是鉴频鉴相器100的一个输入。当mod信号为高时，双模4/4.5预分频器300工作在4.5分频模式，当mod信号为低时，双模4/4.5预分频器300工作在4分频模式，该可编程分频器输入、输出的关系为f_div＝4*P+0.5*S。

上述双模4/4.5预分频器300包括预分频器逻辑电路400和循环结束逻辑电路420，如图4所示。所述的预分频器逻辑电路400包括两个两输入与门402、408，两个下降沿D触发器404、406，两个上升沿触发器410、412，一个两输入信号选择器414。其中，所述两输入与门402的第一输入端接所述信号选择器414的反相输出端，第二输入端接所述信号选择器430的输出端Q8，输出端接下降沿D触发器404的数据输入端D1；所述两输入与门408的第一输入端接所述信号选择器414的反相输出端，第二输入端接所述信号选择器430的输出端Q8，输出端接上升沿D触发器410的数据输入端D3；所述下降沿D触发器404的时钟输入端接压控振荡器130的反馈信号f_vco，输出端接所述下降沿触发器406的数据输入端D2；所述下降沿D触发器406的时钟输入端接压控振荡器130的反馈信号f_vco，输出端接所述信号选择器414的“1”输入端；所述上升沿D触发器410的时钟输入端接压控振荡器130的反馈信号f_vco，输出端接所述上升沿D触发器412的数据输入端D4；所述上升沿D触发器412的时钟输入端接压控振荡器130的反馈信号f_vco，输出端接所述信号选择器414的“0”输入端；所述信号选择器414的正向输出端f_im作为可编程P/S计数器150的输入，同时接所述两输入与门422、424的第一输入端。

所述的循环结束逻辑电路420包括两个两输入与门422、424，两个锁存器426、428，一个两输入信号选择器430。其中，所述两输入与门422的第二输入端接外部控制信号mod，输出端接所述锁存器426的数据输入端D6；所述两输入与门424的第二输入端接外部控制信号mod，输出端接所述锁存器428的数据输入端D7；所述锁存器426的时钟输入端接压控振荡器130的反馈信号f_vco，输出端接所述信号选择器430的“0”输入端；所述锁存器428的时钟输入端接压控振荡器130的反馈信号f_vco，输出端接所述信号选择器430的“1”输入端。

所述的双模4/4.5预分频器300的工作原理如下所述：

当外部控制信号mod为低电平时，输出信号f_im每隔4个f_vco周期就输出一个周期，此时双模4/4.5预分频器300工作在4分频模式；当外部控制信号mod为高电平时，输出信号f_im每隔4.5个f_vco周期就输出一个周期，此时双模4/4.5预分频器300工作在4.5分频模式。

当外部控制信号mod为低时，双模4/4.5预分频器300在4分频工作模式下时序图如图5所示。控制信号mod为低，两输入与门422、424的输出恒为低，锁存器426、428的输出恒为低，所以信号选择器430的输出也恒为低。因此循环结束逻辑电路420被屏蔽，下降沿D触发器404和上升沿D触发器410的数据输入就都来自于信号选择器414的反相输出端。每经过一个时钟f_vco下降沿，下降沿D触发器406就对下降沿D触发器404进行采样，相当于将Q1延迟一个f_vco周期；每经过一个时钟f_vco上升沿，上升沿D触发器412就对上升沿D触发器410进行采样，相当于将Q3延迟一个f_vco周期。当时钟信号f_vco为高电平时，信号选择器414选择下降沿D触发器406的输出Q2作为输出；当时钟信号f_vco为低电平时，信号选择器414选择上升沿D触发器412的输出Q4作为输出。可以看出Q1、Q2、Q2和Q4周期都是f_vco的4倍，并且相位相差90°。双模4/4.5预分频器300的输出f_im与上升沿D触发器412的输出Q4相同。

当外部控制信号mod为高时，双模4/4.5预分频器300在4.5分频工作模式下时序图如图6所示。控制信号mod为高，锁存器426和428的数据输入来自于信号选择器414的输出f_im。当时钟信号f_vco为高电平时，信号选择器430选择锁存器428的输出Q7作为输出；当时钟信号f_vco为低电平时，信号选择器430选择锁存器426的输出Q6作为输出。锁存器426、428和信号选择器430构成一个双边沿触发器，作用是使得信号选择器430的输出Q8滞后于信号选择器414的输出f_im半个f_vco周期。循环结束逻辑电路420将滞后半个f_vco周期的Q8送到预分频器逻辑电路400，两输入与门402、408将信号选择器414的反相输出端和Q8的反相进行与操作，再分别送到下降沿D触发器404和上升沿D触发器410的数据输入端。余下的下降沿D触发器406、上升沿D触发器412和信号选择器414的工作原理同上述的4分频模式下的工作原理相同。由于Q8和f_im相差半个f_vco周期，因此f_im在低电平时对输入时钟f_vco吞了额外的半个周期，也就是低电平包含2.5个f_vco周期，从而整个周期包含4.5个f_vco周期。可以看出Q1、Q2、Q2和Q4周期都是f_vco的9倍，并且相位相差90°。双模4/4.5预分频器300的输出f_im为4.5个f_vco周期。

本发明通过预分频器逻辑电路、循环结束逻辑电路和时钟的双边沿采样特性，实现了一种双模4/4.5预分频器，将分频器分频比的步长和Δ∑调制器的量化阶梯均将为0.5，提高了输出频率的分辨率，降低了Δ∑调制器贡献的相位噪声，在保持相同相位噪声的情况下，达到了增大环路带宽和加快环路建立时间的目的。

以上实施例仅用以说明本发明的技术方案而非限制，尽管参照较佳实施例对本发明进行了详细说明，本领域的普通技术人员应当理解，可以对本发明的技术方案进行修改或者等同替换，而不脱离本发明技术方案的精神和范围，其均应涵盖在本发明的权利要求范围当中。

Claims (8)

1.一种双模4/4.5预分频器，其特征在于，包括：

预分频器逻辑电路400，其包括两输入与门402、408，下降沿D触发器404、406，上升沿触发器410、412，信号选择器414，用于根据循环结束逻辑电路420的延迟周期对来自于压控振荡器130的反馈信号135除以4或4.5，得到输出信号145送给可编程P/S计数器150；

循环结束逻辑电路420，其包括两输入与门422、424，锁存器426、428，信号选择器430，用于输出一个延迟周期信号给预分频器逻辑电路400以控制其工作在4分频模式还是4.5分频模式，而这取决于控制信号146的电平高低。

2.根据权利要求1所述的双模4/4.5预分频器，其特征在于：所述两输入与门402的第一输入端接所述信号选择器414的反相输出端，第二输入端接所述信号选择器430的输出端，输出端接下降沿D触发器404的数据输入端；所述两输入与门408的第一输入端接所述信号选择器414的反相输出端，第二输入端接所述信号选择器430的输出端，输出端接上升沿触发器410的数据输入端；所述下降沿D触发器404的时钟输入端接压控振荡器130的反馈信号135，输出端接所述下降沿D触发器406的数据输入端；所述下降沿D触发器406的时钟输入端接压控振荡器130的反馈信号135，输出端接所述信号选择器414的“1”输入端；所述上升沿触发器410的时钟输入端接压控振荡器130的反馈信号135，输出端接所述上升沿触发器412的数据输入端；所述上升沿触发器412的时钟输入端接压控振荡器130的反馈信号135，输出端接所述信号选择器414的“0”输入端；所述信号选择器414的正向输出端信号145送给可编程P/S计数器150的输入，同时接所述两输入与门422、424的第一输入端。

3.根据权利要求2所述的双模4/4.5预分频器，其特征在于：所述两输入与门422的第二输入端接控制信号146，输出端接所述锁存器426的数据输入端；所述两输入与门424的第二输入端接控制信号146，输出端接所述锁存器428的数据输入端；所述锁存器426的时钟输入端接压控振荡器130的反馈信号135，输出端接所述信号选择器430的“0”输入端；所述锁存器428的时钟输入端接压控振荡器130的反馈信号135，输出端接所述信号选择器430的“1”输入端。

4.根据权利要求1所述的双模4/4.5预分频器，其特征在于：所述双模4/4.5预分频器在时钟的上升沿和下降沿同时工作。

5.根据权利要求1所述的双模4/4.5预分频器，其特征在于：所述控制信号146来自于可编程P/S计数器150的一个输出。

6.根据权利要求1所述的双模4/4.5预分频器，其特征在于：所述双模4/4.5预分频器在当控制信号146为高电平时，对压控振荡器130的反馈信号135进行4.5分频操作，当控制信号146为低电平时，对压控振荡器130的反馈信号135进行4分频操作。

7.根据权利要求1所述的双模4/4.5预分频器，其特征在于：所述双模4/4.5预分频器与可编程P/S计数器150级联产生的分频比M为S*(4+0.5)+(P-S)*4＝4*P+0.5*S。

8.根据权利要求1所述的双模4/4.5预分频器，其特征在于：所述双模4/4.5预分频器适用于整数频率合成器或分数频率合成器中。

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