CN113098506B - 分频电路、分频方法及锁相环 - Google Patents

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Abstract

本申请公开了一种分频电路、分频方法及锁相环。该分频电路包括：时钟选择单元将M个时钟信号中的任意一个作为第一时钟信号输出，并将M个时钟信号中滞后于第一时钟信号(1/2‑1/M)个相位的时钟信号作为第二时钟信号；整数分频单元将第一时钟信号进行分频以提供分频时钟信号；触发单元根据第二时钟信号触发分频时钟信号得到调制时钟信号；开关信号单元根据调制时钟信号和预设目标输出频率向时钟选择单元提供开关信号；时钟选择单元根据开关信号中的目标相位选择信息，选择将第三时钟信号作为第一时钟信号继续输出，以调整分频时钟信号的频率，第三时钟信号选自M个时钟信号中的另一个。该分频电路可以降低噪声，提高锁相环的环路带宽。

Description

分频电路、分频方法及锁相环
技术领域
本发明涉及电子电路技术领域，更具体地，涉及一种分频电路、分频方法及锁相环。
背景技术
随着无线通信技术的发展，锁相环越来越多的应用于各种类型的无线通信设备中，锁相环是无线电发射/接收中使信号频率保持稳定的一种电路。锁相环指锁定相位的环路，是一种典型的反馈控制电路，它广泛用于在通信的接收机中，其作用是对接收到的信号进行处理，并从其中提取某个时钟的相位信息，即，利用外部输入的参考信号控制环路内部振荡信号的频率和相位，实现输出信号频率对输入信号频率的自动跟踪。
例如，如图1所示，锁相环100在一个芯片***中提供一种或多种频率的时钟信号，其主要包括鉴相器110(Phase Detector,PFD)、电荷泵120(Charging Pumping,CP)、低通滤波器130(Low Pass Filter,LPF)、压控振荡器140(Voltage Controlled Oscillator,VCO)和分频器150(Frequency divider，DIV)。鉴相器110接收锁相环100输出的反馈时钟信号clk_div’，并与输入的参考时钟fref’进行相位比较，从而产生相位误差信号，这两个相位误差信号用于控制电荷泵120对低通滤波器130的电流流入和流出，从而调节低通滤波器130的输出电压,这个输出电压作为压控振荡器140输入的控制电压，用以改变压控振荡器140输出的时钟信号频率，然后通过整数分频器150对压控振荡器140输出的时钟信号进行分频，作为反馈时钟输入到鉴相器110，从而调整鉴相器110输出的控制信号，如此循环直到锁相稳定，本地产生的参考时钟信号频率fref’与压控振荡器110输出的输出时钟信号频率fout’相等或者呈倍数N关系，即输出电压与输入电压的相位被锁住。
在锁相环的多种应用场景中，锁相环的环路带宽是一个重要参数。具体的，锁相环的环路带宽等于其闭环频率响应的积分，它反映了环路对噪声的抑制作用，噪声带宽越小，环路越窄，环路对输入噪声的抑制能力越强。传统的锁相环仍存在噪声过大、带宽过窄的问题。
发明内容
鉴于上述问题，本发明的目的在于提供一种分频电路、分频方法及锁相环，以降低分频电路的噪声，从而提高锁相环环路带宽。
根据本发明的第一方面，提供一种分频电路，所述分频电路用于根据多路时钟信号提供分频时钟信号，所述多路时钟信号包括M个时钟信号，M为大于2的整数，相邻时钟信号之间的相位差为1/M个相位，所述分频电路包括：
时钟选择单元，将所述M个时钟信号中的任意一个作为第一时钟信号输出，并将所述M个时钟信号中滞后于所述第一时钟信号(1/2-1/M)个相位的时钟信号作为第二时钟信号输出；
整数分频单元，将所述第一时钟信号进行分频以提供所述分频时钟信号；
触发单元，根据所述第二时钟信号触发所述分频时钟信号，得到调制时钟信号，以使所述调制时钟信号的跳变沿与所述第二时钟信号的跳变沿同步；
开关信号单元，根据所述调制时钟信号和预设目标输出频率，向所述时钟选择单元提供开关信号，其中，所述开关信号的跳变沿与所述调制时钟信号的跳变沿同步，且所述开关信号包括目标相位选择信息；
所述时钟选择单元，根据所述目标相位选择信息，在所述开关信号的跳变沿选择将第三时钟信号作为所述第一时钟信号继续输出，从而调整所述分频时钟信号的频率，其中，所述第三时钟信号选自所述M个时钟信号中的另一个。
可选的，所述时钟选择单元包括：
第一多路选择器，将所述M个时钟信号中的任意一个作为所述第一时钟信号输出，以及在接收到所述开关信号的情况下，根据所述目标相位选择信息，在所述开关信号的跳变沿选择将所述第三时钟信号作为所述第一时钟信号继续输出；
第二多路选择器，将所述M个时钟信号中滞后于所述第一时钟信号(1/2-1/M)个相位的时钟信号作为第二时钟信号输出。
可选的，所述触发单元包括：第一触发器，用于根据所述第二时钟信号触发所述分频时钟信号，得到所述调制时钟信号，其中，所述调制时钟信号的频率与所述分频时钟信号的频率相同。
可选的，所述开关信号单元包括：调制器，用于根据所述预设目标输出频率以及预存的对照表中各个目标输出频率与各组寄存器值之间的一一对应关系，得到所述目标相位选择信息，其中，各所述寄存器值包括相位选择信息。
可选的，所述开关信号单元还包括：
第二触发器，用于根据所述调制时钟信号将所述开关信号转换为第一开关信号和第二开关信号，所述第一开关信号与所述第二开关信号相位相反；
第三触发器，用于根据所述第二时钟信号触发所述第一开关信号和所述第二开关信号，并将所述第一开关信号和所述第二开关信号提供至所述第一多路选择器以调整所述第一时钟信号的状态，将所述第一开关信号和所述第二开关信号提供至所述第二多路选择器以调整所述第二时钟信号的状态。
可选的，所述时钟选择单元还包括：延时器，所述多路时钟信号经由所述延时器连接至所述第一多路选择器，所述延时器使得所述多路时钟信号产生延迟。
可选的，所述开关信号包括多个开关周期，在所述多个开关周期内所述时钟选择单元所选择的第三时钟信号不完全相同，使得在所述多个开关周期内，所述第一时钟信号的平均周期不为(Tclk_vco/M)的整数倍，其中，Tclk_vco表示所述多路时钟信号的时间周期。
根据本发明的第二方面，提供一种分频方法，所述分频方法用于根据多路时钟信号提供分频时钟信号，所述多路时钟信号包括M个时钟信号，M为大于2的整数，相邻时钟信号之间的相位差为1/M个相位，所述分频方法包括：
将所述M个时钟信号中的任意一个作为第一时钟信号输出，并将所述M个时钟信号中滞后于所述第一时钟信号(1/2-1/M)个相位的时钟信号作为第二时钟信号输出；
将所述第一时钟信号进行分频以提供所述分频时钟信号；
根据所述第二时钟信号触发所述分频时钟信号，得到调制时钟信号，以使所述调制时钟信号的跳变沿与所述第二时钟信号的跳变沿同步；
根据所述调制时钟信号和预设目标输出频率提供开关信号，其中，所述开关信号的跳变沿与所述调制时钟信号的跳变沿同步，且所述开关信号包括目标相位选择信息；
根据所述目标相位选择信息，在所述开关信号的跳变沿选择将第三时钟信号作为所述第一时钟信号继续输出，从而调整所述分频时钟信号的频率，其中，所述第三时钟信号选自所述M个时钟信号中的另一个。
可选的，所述根据所述调制时钟信号和预设目标输出频率提供开关信号包括：
根据所述预设目标输出频率以及预存的对照表中各个目标输出频率与各组寄存器值之间的一一对应关系，得到所述目标相位选择信息，并提供包括所述目标相位选择信息的开关信号，其中，各所述寄存器值包括相位选择信息。
根据本发明的第三方面，提供一种锁相环，包括：鉴相器，适于比较参考时钟信号频率与分频时钟信号，从而产生相位误差信号；电荷泵和低通滤波器，所述相位误差信号控制所述电荷泵对所述低通滤波器的电流流入和流出，从而调节所述低通滤波器的输出电压；压控振荡器，根据所述输出电压生成输出时钟信号频率；以及如上所述的分频电路，所述分频电路对所述输出时钟信号频率进行分频以获得所述分频时钟信号。
本发明提供的分频电路、分频方法及锁相环，分频电路具有相位选择功能，将分频率的步长降为1/M，并利用第一时钟信号的跳变来完成频率的调整，即，按照1/M个周期为一个步长来调整分频时钟信号的频率，这种分段调整可以降低量化噪声，从而锁相环的带宽得到扩宽，进而带来了诸多优势，例如，锁相环带宽增大，可以加快锁相环的锁定时间，并且压控振荡器的输出信号频率附近的相位噪声也会变小；对滤波器面积的要求更低，即滤波器的面积可做得更小，从而锁相环占用的面积可以缩小。
进一步的，该分频电路即分频方法可以利用不同开关周期的不同相位选择实现小数分频，该方法的小数分频噪声小、精度高。
附图说明
通过以下参照附图对本发明实施例的描述，本发明的上述以及其他目的、特征和优点将更为清楚，在附图中：
图1示出了传统的锁相环的示意图；
图2示出了根据本发明实施例的锁相环的示意图；
图3示出了根据本发明第一实施例的分频电路的示意图；
图4示出了根据本发明第二实施例的分频电路的示意图；
图5示出了根据本发明第三实施例的分频电路的示意图；
图6示出了根据本发明第二实施例的分频电路的信号波形图；
图7示出了根据本发明第二实施例的分频电路的输入输出波形图。
附图标记列表
100、200 锁相环
110、210 鉴相器
120、220 电荷泵
130、230 低通滤波器
140、240 压控振荡器
150 整数分频器
250 分频电路
251 第一多路选择器
252 第二多路选择器
253 整数分频器
254 第一触发器
255 第二触发器
256 第三触发器
257 调制器
258 延时器
261 时钟选择单元
262 整数分频单元
263 触发单元
264 开关信号单元
具体实施方式
以下将参照附图更详细地描述本发明。在各个附图中，相同的元件采用类似的附图标记来表示。为了清楚起见，附图中的各个部分没有按比例绘制。此外，在图中可能未示出某些公知的部分。
在下文中描述了本发明的许多特定的细节，例如器件的结构、材料、尺寸、处理工艺和技术，以便更清楚地理解本发明。但正如本领域的技术人员能够理解的那样，可以不按照这些特定的细节来实现本发明。
应理解，本申请实施例中的A与B连接/耦接，表示A与B可以串联连接或并联连接，或者A与B通过其他的器件，本申请实施例对此不作限定。
本申请提供的分频电路、分频方法及锁相环可以应用于各种通信***中的发射端或接收端，例如应用于雷达设备、通信设备、导航设备、卫星地面站、电子对抗设备等。其中，通信***例如但不限于为：全球移动通讯(global system of mobile communication,GSM)***、码分多址(code division multiple access,CDMA)***、宽带码分多址(wideband code division multiple access,WCDMA)***、通用分组无线业务(generalpacket radio service,GPRS)、长期演进(long term evolution,LTE)***、LTE频分双工(frequency division duplex,FDD)***、LTE时分双工(time division duplex,TDD)、通用移动通信***(universal mobile telecommunication system,UMTS)、全球互联微波接入(worldwide interoperability for microwave access,WiMAX)通信***、无线局域网(wireless local area network,WLAN)、第五代无线通信***等。
锁相环的主要功能其作用是对接收到的信号进行处理，并从其中提取某个时钟的相位信息，即，利用外部输入的参考信号控制环路内部振荡信号的频率和相位，实现输出信号频率对输入信号频率的自动跟踪。然而，随着5G等无线通信***的发展，越来越多的电子设备支持更高的频率和更宽的频率范围，因此市场对锁相环的工作带宽提出了更高的要求。
本发明实施例提供的锁相环中的分频电路具有相位选择功能，因此可以降低分频电路的量化噪声，从而锁相环的带宽得到扩宽，提高了效率和工作带宽。
下面将结合附图对本申请提供的功率放大器的实施例进行描述。
图2示出了根据本发明实施例的锁相环的示意图。
如图2所示，本申请实施例提供的锁相环200包括鉴相器210、电荷泵220、低通滤波器230、压控振荡器240以及分频电路250，该锁相环200具体为一种展频锁相环电路，其使得输出信号具有目标输出频率并保持稳定。
锁相环200中的各个部分组成环路，其具有一输入端和一输出端，输入端接收参考时钟信号频率fref，输出端提供输出时钟信号频率fout。具体的，鉴相器210的第一输入端提供所述锁相环200的输入端，并接收参考时钟信号频率fref，第二输入端接收经由分频电路250进行分频之后的输出时钟信号(即分频时钟信号clk_div)，鉴相器210将参考时钟信号频率fref与分频时钟信号clk_div进行比较，从而产生相位误差信号UP和DN(未示出)，并将这两个相位误差信号发送至电荷泵220，电荷泵220连接至低通滤波器230，鉴相器210产生的两个相位误差信号用于控制电荷泵220对低通滤波器230的电流流入和流出，从而调节低通滤波器230的输出电压VC，输出电压VC作为压控振荡器240输入的控制电压，用以改变压控振荡器240输出的输出时钟信号频率fout，然后分频电路250对压控振荡器240输出的输出时钟信号频率fout进行分频得到具有目标频率的分频时钟信号clk_div，分频时钟信号clk_div作为反馈信号输入到鉴相器210，从而调整鉴相器210输出的控制信号(即两个相位误差信号)，如此循环直到锁相稳定，本地产生的参考时钟信号频率fref与压控振荡器240输出的时钟信号频率fout相等或者呈倍数(该倍数包括整数部分或/和小数部分)关系，即输出信号与输入信号的相位被锁住，且输出信号具有目标输出频率。
在本申请实施例中，分频电路250具有相位选择功能，将分频率的步长降为1/M，并利用相位跳变来完成频率的调整，可以使目标输出频率包括任意的小数部分。按照1/M个周期为一个步长来调整分频时钟信号clk_div的状态，这种分段调整可以降低量化噪声，从而锁相环200的带宽得到扩宽。分频电路250的具体结构及分频原理参见图3至图7，在此不再详细叙述。
图3示出了根据本发明第一实施例的分频电路的示意图。图4示出了根据本发明第二实施例的分频电路的示意图；图5示出了根据本发明第三实施例的分频电路的示意图。在本申请实施例中，为了增加锁相环200的带宽，本申请的发明人对传统的分频器进行了进一步改进，并得到了小噪声的分频电路250。
如图3所示，本申请实施例提供的分频电路250包括时钟选择单元261、整数分频单元262、触发单元263和开关信号单元264。时钟选择单元261将M个时钟信号中的任意一个作为第一时钟信号输出，并将M个时钟信号中滞后于第一时钟信号(1/2-1/M)个相位的时钟信号作为第二时钟信号输出。整数分频单元262将第一时钟信号进行分频以提供分频时钟信号clk_div。触发单元263根据第二时钟信号触发分频时钟信号clk_div，得到调制时钟信号，以使调制时钟信号的跳变沿与第二时钟信号的跳变沿同步，且调制时钟信号的频率与分频时钟信号clk_div的频率相同。开关信号单元264根据调制时钟信号和预设目标输出频率，向时钟选择单元261提供开关信号，其中，开关信号的跳变沿与调制时钟信号的跳变沿同步，且开关信号包括目标相位选择信息。时钟选择单元261在接收到开关信号的情况下，根据目标相位选择信息，在开关信号的跳变沿选择将第三时钟信号作为第一时钟信号继续输出，从而调整分频时钟信号clk_div的频率，其中，第三时钟信号选自M个时钟信号中的另一个。
本申请实施例提供的分频电路250中，分频时钟信号clk_div、调整时钟信号与开关信号的频率相同，第二时钟信号、调整时钟信号与开关信号的跳变沿相同，使得时钟选择单元261在接收到包括目标相位选择信息的开关信号的情况下，在开关信号的跳变沿选择将第三时钟信号作为第一时钟信号继续输出，从而使分频电路具有相位选择功能，将分频率的步长降为1/M，并利用第一时钟信号的跳变来完成频率的调整，即，按照1/M个周期为一个步长来调整分频时钟信号clk_div的频率，进而使压控振荡器240输出的时钟信号频率fout可以达到预设目标输出频率，这种分段调整可以降低量化噪声，从而锁相环的带宽得到扩宽。
具体的，请参见图4，本申请实施例提供的分频电路250包括第一多路选择器251、第二多路选择器252、整数分频器253、第一触发器254以及调制器257，第一多路选择器251和第二多路选择器252与上述时钟选择单元相应，整数分频器253与上述整数分频单元相应，第一触发器254与上述触发单元相应，调制器257与上述开关信号单元相应。该分频电路250用于根据多路时钟信号clk<M-1:0>(即图2所示的时钟信号频率fout)提供具有目标频率的分频时钟信号clk_div，多路时钟信号clk<M-1:0>包括M个时钟信号，相邻时钟信号之间的相位差为1/M个相位，M个时钟信号的时间周期均为Tclk_vco。其中，M为大于2的正整数。
在该实施例中，第一多路选择器251根据多路时钟信号clk<M-1:0>提供第一时钟信号clk_fb，第一时钟信号选自M个时钟信号中的任意一个；第二多路选择器252根据多路时钟信号clk<M-1:0>提供第二时钟信号clk_syn，第二时钟信号clk_syn比第一时钟信号clk_fb滞后(1/2-1/M)个相位；整数分频器253将第一时钟信号clk_fb进行分频以提供分频时钟信号clk_div，整数分频器253的分频比N可设置，例如N为40～80中的任意一个；第一触发器254根据分频时钟信号clk_div和第二时钟信号clk_syn提供调制时钟信号clk_ssc_sdm，第一触发器254是上升沿触发的同步触发器，从而调制时钟信号clk_ssc_sdm上升沿与第二时钟信号clk_syn的相应上升沿同步，且与分频时钟信号clk_div的频率相同；调制器257根据调制时钟信号clk_ssc_sdm提供开关信号ph_sel<M-1:0>，并将开关信号ph_sel<M-1:0>至少提供至第一多路选择器251，以使第一多路选择器251根据开关信号ph_sel<M-1:0>选择将第三时钟信号作为第一时钟信号clk_fb继续输出，第三时钟信号选自多路时钟信号clk_fb中的另一个，从而调整分频时钟信号clk_div的频率至目标频率，即，将第一时钟信号clk_fb跳变为第三时钟信号，从而分频时钟信号clk_div产生与该跳变相应的变化。
在本申请实施例中，“选择将第三时钟信号作为第一时钟信号clk_fb继续输出，第三时钟信号选自多路时钟信号clk_fb中的另一个”的具体含义是：在开关信号的一个开关周期中，第一时钟信号clk_fb从多路时钟信号clk<M-1:0>中的一个跳变至另一个。
作为一个示例，在调制器257中存有对照表，该对照表包括各个目标输出频率与各组寄存器值MODMAX之间的一一对应关系，每组寄存器值包括相位选择信息。示意性地，对照表如表1所示。调制器257依照上述对照表和预设目标输出频率，得到目标相位选择信息，并根据调制时钟信号clk_ssc_sdm提供开关信号ph_sel<M-1:0>，该开关信号ph_sel<M-1:0>包括目标相位选择信息，且开关信号ph_sel<M-1:0>的频率、跳变沿均与调制时钟信号clk_ssc_sdm相同，该开关信号ph_sel<M-1:0>可以控制第一多路选择器251所选择的第三时钟信号，以使得分频时钟信号clk_div调整至上述目标频率。
表1、对照表：
fpll(MHZ) fref(MHZ) N MODMAX
1010 24 42 000101010101
1008 24 42 000000000000
1002.5 24 42 110001010110
表1中，fpll表示目标输出频率，fref表示参考时钟信号频率，N表示分频比，MODMAX表示包括目标相位选择信息的寄存器值，该寄存器值是：(fpll/fref-N)*(2^n)的值转换的二进制数，其中，n表示MODMAX的bit数。表1中，对应关系的条数以及fpll、fref、N的值均是示意性的，不构成对本申请的限制。
可选的，开关信号单元还包括第二触发器255和第三触发器256。第二触发器255在调制时钟信号clk_ssc_sdm的控制下将开关信号ph_sel<M-1:0>转换为第一开关信号sel_p<M-1:0>和第二开关信号sel_n<M-1:0>，第一开关信号sel_p<M-1:0>和第二开关信号sel_n<M-1:0>相位相反；第三触发器256适于根据第二时钟信号clk_syn将第一开关信号sel_p<M-1:0>和第二开关信号sel_n<M-1:0>提供至第一多路选择器251，并将第一开关信号sel_p<M-1:0>和第二开关信号sel_n<M-1:0>提供至第二多路选择器252，从而控制第一时钟信号clk_fb和第二时钟信号clk_syn的状态。在该实施例中，第一触发器254、第二触发器255和第三触发器256均为上升沿触发的同步触发器。
作为一个示例，为了实现任意小数分频，开关信号ph_sel<M-1:0>包括多个开关周期，在多个开关周期内第一多路选择器251所选择的所述第三时钟信号不完全相同，即在多个开关周期内第一时钟信号clk_fb发生的跳变不完全相同，从而可以通过平均周期来获得任意小数的频率。例如，在一个开关周期(40ns)内，第一时钟信号clk_fb由时钟信号clk4跳变为时钟信号clk3，在后两个开关周期内，第一时钟信号clk_fb均由时钟信号clk4跳变为时钟信号clk5，因此，在上述3个开关周期内，第一时钟信号clk_fb的平均周期不为(1/8*Tclk_vco)的整数倍。通过平均周期，可以使分频时钟信号clk_div的目标频率包括任意的小数部分，从而使压控振荡器240输出的时钟信号频率fout可以包括任意的小数部分。
在另一个实施例中，由于第一时钟信号clk_fb不能在一瞬间发生突变，即第一时钟信号clk_fb的跳变需要一定时间，跳变所需要的时间为信号在第一多路选择器251、第二多路选择器252和第三触发器256传输所需要的时间的总和，因此，需要让第一多路选择器251选择的第一时钟信号clk_fb延迟。请参见图5，该分频电路250还包括延时器258，多路时钟信号clk<M-1:0>经由延时器258连接至第一多路选择器251，延时器258使得多路时钟信号产生延迟，延迟占用的时间大于跳变所需的时间，从而可以保证第一时钟信号clk_fb跳变波形的准确性。
本申请还提供了一种分频方法，可将该分频方法应用于锁相环200中的分频电路以减小噪声，从而提高锁相环200的环路带宽。
该分频方法用于根据多路时钟信号提供分频时钟信号，多路时钟信号包括M个时钟信号，相邻时钟信号之间的相位差为1/M个相位，M为大于2的整数，具体的，该分频方法包括：根据多路时钟信号提供第一时钟信号，第一时钟信号选自M个时钟信号中的任意一个；根据多路时钟信号提供第二时钟信号，第二时钟信号比第一时钟信号滞后(1/2-1/M)个相位；将第一时钟信号进行分频以提供分频时钟信号；根据分频时钟信号和第二时钟信号提供调制时钟信号；根据开关信号选择将第三时钟信号作为第一时钟信号继续输出，第三时钟信号选自多路时钟信号中的另一个，从而调整分频时钟信号的频率。
可选的，该分频方法还包括：根据调制时钟信号将开关信号转换为第一开关信号和第二开关信号，第一开关信号与第二开关信号相位相反；在第二时钟信号的控制下，根据第一开关信号和第二开关信号控制第一时钟信号的状态，根据第一开关信号和第二开关信号控制第二时钟信号的状态。
可选的，该分频方法还包括：在输出第一时钟信号之前，控制多路时钟信号产生延迟，延迟占用的时间大于跳变所需的时间，以保证第一时钟信号跳变波形的准确性。
可选的，开关信号包括多个开关周期，在多个开关周期内所选择的第三时钟信号不完全相同，以获得任意小数倍的时钟频率。
图6示出了根据本发明第二实施例的分频电路的信号波形图；图7示出了根据本发明第二实施例的分频电路的输入输出波形图。为描述清楚起见，作为一个示例，压控振荡器提供的输出时钟信号为8路时钟信号clk<7:0>，并将该8路时钟信号clk<7:0>发送至分频电路。
在该示例中，分频电路从8路时钟信号clk<7:0>中选择两路时钟信号，8路时钟信号clk<7:0>中每一路时钟信号的时钟周期相同，均为Tclk_vco，时钟信号clk<i+1>比时钟信号clk<i>落后(1/8*Tclk_vco)。通过第一多路选择器选择8路时钟信号clk<7:0>中的任一路时钟信号作为第一时钟信号clk_fb，通过第二多路选择器从8路时钟信号clk<7:0>中选择比第一时钟信号clk_fb落后3/8Tclk_vco个相位的时钟信号作为第二时钟信号clk_syn。第一时钟信号clk_fb动态变化，第二时钟信号clk_syn随之变化。
假设本地产生的参考时钟信号频率fref为25MHz，8路时钟信号clk<7:0>的频率为1GHz，其时钟周期Tclk_vco为1ns。假设第一多路选择器选择时钟信号clk4作为第一时钟信号clk_fb,则第二多路选择器选择时钟信号clk7作为第二时钟信号clk_syn，此时第一时钟信号clk_fb为时钟信号clk4，第一时钟信号clk_fb和第二时钟信号clk_syn的频率都为1GHZ，时钟周期为1ns。整数分频器的分频比N可设置，例如N为40～80中的任意一个，在该示例中，为方便说明，将分频比N设为40。第一时钟信号clk_fb经整数分频器分频得到分频时钟信号clk_div，分频时钟信号clk_div的频率为25Mhz，其时钟周期为40ns。
第一触发器接收分频时钟信号clk_div和第二时钟信号clk_syn，并在第二时钟信号clk_syn的第一个上升沿时刻，输出与分频时钟信号clk_div频率相同、相位不同的调制时钟信号clk_ssc_sdm，分频时钟信号clk_div和调制时钟信号clk_ssc_sdm相位至少相差(7/8*Tclk_vco)，其中，(7/8*Tclk_vco)＝(3/8+1/2)Tclk_vco。调制器接收调制时钟信号clk_ssc_sdm之后，将调制时钟信号clk_ssc_sdm转换为开关信号ph_sel<7：0>。在该示例中，如图6所示，第一触发器的作用是令调制器的调制时钟信号clk_ssc_sdm提供的上升沿与第二时钟信号clk_syn的相应上升沿同步，即，令开关信号ph_sel<M-1：0>和第二时钟信号clk_syn同步。
第二触发器接收开关信号ph_sel<7:0>和调制时钟信号clk_ssc_sdm，并输出与分频时钟信号clk_div频率相同的信号，该信号频率为25Mhz，时钟周期为40ns。因为控制第一多路选择器和第二多路选择器的信号需要，第二触发器将开关信号ph_sel<7:0>转换为：与ph_sel<7:0>同相的第一开关信号sel_p<7:0>、与开关信号ph_sel<7:0>反相的第二开关信号sel_n<7:0>。
第三触发器接收第二时钟信号clk_syn，在25Mhz开关信号的一个时钟周期(40ns)内、第二时钟信号clk_syn的第一个上升沿时刻，将第一开关信号sel_p<7:0>和第二开关信号sel_n<7:0>敲入第一多路选择器，并将第一开关信号sel_p<7:0>和第二开关信号sel_n<7:0>敲入第二多路选择器(实际上，在40ns内、在第二时钟信号clk_syn的每个上升沿时刻，都会敲入第一开关信号sel_p<7:0>和第二开关信号sel_n<7:0>，但是因为40ns内第一开关信号sel_p<7:0>和第二开关信号sel_n<7:0>没有变化，因此只有第二时钟信号clk_syn的第一个上升沿时刻的敲入有效)，使得第一时钟信号clk_fb由clk4跳变为clk<7:0>中的第三时钟信号，从而分频时钟信号clk_div产生与所述跳变相应的变化，以使压控振荡器的输出频率变为目标输出频率。
在该实施例中，第二触发器和第三触发器的作用为优化计时，确保相位选择功能正确。
如图7所示，若锁相环的目标输出频率大于1GHz，第三时钟信号滞后于时钟信号clk4相应相位(调制器257计算选择第三时钟信号，即控制第一时钟信号clk_fb具体跳变为哪个另一路时钟信号，从而分频时钟信号clk_div被调整至目标频率，可以保证让压控振荡器的输出频率调整至目标输出频率)，在图7中例如第一时钟信号clk_fb跳变至clk5，得到如clk_fb0所示波形的第一时钟信号，第一时钟信号clk_fb0时间周期变长、频率变小，则分频时钟信号clk_div的频率也从25Mhz变小，鉴相器210判断分频时钟信号clk_div的频率小于参考时钟信号频率fref，则锁相环会将压控振荡器的输出信号频率增大至目标输出频率；反之同理。
在上述实施例中，第一时钟信号clk_fb的时间周期均为1/8Tclk_vco的整数倍。在替代的实施例中，可以通过平均周期(例如：一个开关周期内(40ns)，第一时钟信号clk_fb由时钟信号clk4跳变为时钟信号clk3，在接着的后两个开关时间周期内，第一时钟信号clk_fb均由时钟信号clk4跳变为时钟信号clk5，在上述3个开关周期内，第一时钟信号clk_fb的平均周期不为1/8Tclk_vco的整数倍)，来获得任意小数的目标输出频率。
在本申请实施例中，分频电路具有相位选择功能，将分频率的步长降为1/M，并利用第一时钟信号的跳变来完成频率的调整，因此可以降低分频电路的量化噪声，从而锁相环的带宽得到扩宽，进而带来了诸多优势，例如，锁相环带宽增大，可以加快锁相环的锁定时间，并且压控振荡器的输出信号频率附近的相位噪声也会变小；对滤波器面积的要求更低，即滤波器的面积可做得更小，从而锁相环占用的面积可以缩小。
应当说明的是，在本文中，诸如第一和第二等之类的关系术语仅仅用来将一个实体或者操作与另一个实体或操作区分开来，而不一定要求或者暗示这些实体或操作之间存在任何这种实际的关系或者顺序。而且，术语“包括”、“包含”或者其任何其他变体意在涵盖非排他性的包含，从而使得包括一系列要素的过程、方法、物品或者设备不仅包括那些要素，而且还包括没有明确列出的其他要素，或者是还包括为这种过程、方法、物品或者设备所固有的要素。在没有更多限制的情况下，由语句“包括一个……”限定的要素，并不排除在包括所述要素的过程、方法、物品或者设备中还存在另外的相同要素。
依照本发明的实施例如上文所述，这些实施例并没有详尽叙述所有的细节，也不限制该发明仅为所述的具体实施例。显然，根据以上描述，可作很多的修改和变化。本说明书选取并具体描述这些实施例，是为了更好地解释本发明的原理和实际应用，从而使所属技术领域技术人员能很好地利用本发明以及在本发明基础上的修改使用。本发明仅受权利要求书及其全部范围和等效物的限制。

Claims (10)

1.一种分频电路，其特征在于，所述分频电路用于根据多路时钟信号提供分频时钟信号，所述多路时钟信号包括M个时钟信号，M为大于2的整数，相邻时钟信号之间的相位差为1/M个相位，所述分频电路包括：
时钟选择单元，将所述M个时钟信号中的任意一个作为第一时钟信号输出，并将所述M个时钟信号中滞后于所述第一时钟信号(1/2-1/M)个相位的时钟信号作为第二时钟信号输出；
整数分频单元，将所述第一时钟信号进行分频以提供所述分频时钟信号；
触发单元，根据所述第二时钟信号触发所述分频时钟信号，得到调制时钟信号，以使所述调制时钟信号的跳变沿与所述第二时钟信号的跳变沿同步；
开关信号单元，根据所述调制时钟信号和预设目标输出频率，向所述时钟选择单元提供开关信号，其中，所述开关信号的跳变沿与所述调制时钟信号的跳变沿同步，且所述开关信号包括目标相位选择信息；
所述时钟选择单元，根据所述目标相位选择信息，在所述开关信号的跳变沿选择将第三时钟信号作为所述第一时钟信号继续输出，从而调整所述分频时钟信号的频率，其中，所述第三时钟信号选自所述M个时钟信号中的另一个，
其中，所述分频时钟信号、所述调制时钟信号和所述开关信号的频率相同。
2.根据权利要求1所述的分频电路，其特征在于，所述时钟选择单元包括：
第一多路选择器，将所述M个时钟信号中的任意一个作为所述第一时钟信号输出，以及在接收到所述开关信号的情况下，根据所述目标相位选择信息，在所述开关信号的跳变沿选择将所述第三时钟信号作为所述第一时钟信号继续输出；
第二多路选择器，将所述M个时钟信号中滞后于所述第一时钟信号(1/2-1/M)个相位的时钟信号作为第二时钟信号输出。
3.根据权利要求1所述的分频电路，其特征在于，所述触发单元包括：第一触发器，用于根据所述第二时钟信号触发所述分频时钟信号，得到所述调制时钟信号，其中，所述调制时钟信号的频率与所述分频时钟信号的频率相同。
4.根据权利要求1所述的分频电路，其特征在于，所述开关信号单元包括：调制器，用于根据所述预设目标输出频率以及预存的对照表中各个目标输出频率与各组寄存器值之间的一一对应关系，得到所述目标相位选择信息，其中，各所述寄存器值包括相位选择信息。
5.根据权利要求2所述的分频电路，其特征在于，所述开关信号单元还包括：
第二触发器，用于根据所述调制时钟信号将所述开关信号转换为第一开关信号和第二开关信号，所述第一开关信号与所述第二开关信号相位相反；
第三触发器，用于根据所述第二时钟信号触发所述第一开关信号和所述第二开关信号，并将所述第一开关信号和所述第二开关信号提供至所述第一多路选择器以调整所述第一时钟信号的状态，将所述第一开关信号和所述第二开关信号提供至所述第二多路选择器以调整所述第二时钟信号的状态。
6.根据权利要求2所述的分频电路，其特征在于，所述时钟选择单元还包括：延时器，所述多路时钟信号经由所述延时器连接至所述第一多路选择器，所述延时器使得所述多路时钟信号产生延迟。
7.根据权利要求1至6中任一项所述的分频电路，其特征在于，所述开关信号包括多个开关周期，在所述多个开关周期内所述时钟选择单元所选择的第三时钟信号不完全相同，使得在所述多个开关周期内，所述第一时钟信号的平均周期不为(Tclk_vco/M)的整数倍，其中，Tclk_vco表示所述多路时钟信号的时间周期。
8.一种分频方法，其特征在于，所述分频方法用于根据多路时钟信号提供分频时钟信号，所述多路时钟信号包括M个时钟信号，M为大于2的整数，相邻时钟信号之间的相位差为1/M个相位，所述分频方法包括：
将所述M个时钟信号中的任意一个作为第一时钟信号输出，并将所述M个时钟信号中滞后于所述第一时钟信号(1/2-1/M)个相位的时钟信号作为第二时钟信号输出；
将所述第一时钟信号进行分频以提供所述分频时钟信号；
根据所述第二时钟信号触发所述分频时钟信号，得到调制时钟信号，以使所述调制时钟信号的跳变沿与所述第二时钟信号的跳变沿同步；
根据所述调制时钟信号和预设目标输出频率提供开关信号，其中，所述开关信号的跳变沿与所述调制时钟信号的跳变沿同步，且所述开关信号包括目标相位选择信息；
根据所述目标相位选择信息，在所述开关信号的跳变沿选择将第三时钟信号作为所述第一时钟信号继续输出，从而调整所述分频时钟信号的频率，其中，所述第三时钟信号选自所述M个时钟信号中的另一个，
其中，所述分频时钟信号、所述调制时钟信号和所述开关信号的频率相同。
9.根据权利要求8所述的分频方法，其特征在于，所述根据所述调制时钟信号和预设目标输出频率提供开关信号包括：
根据所述预设目标输出频率以及预存的对照表中各个目标输出频率与各组寄存器值之间的一一对应关系，得到所述目标相位选择信息，并提供包括所述目标相位选择信息的开关信号，其中，各所述寄存器值包括相位选择信息。
10.一种锁相环，其特征在于，包括：
鉴相器，适于比较参考时钟信号频率与分频时钟信号，从而产生相位误差信号；
电荷泵和低通滤波器，所述相位误差信号控制所述电荷泵对所述低通滤波器的电流流入和流出，从而调节所述低通滤波器的输出电压；
压控振荡器，根据所述输出电压生成输出时钟信号频率；以及
如权利要求1至7任一项所述的分频电路，所述分频电路对所述输出时钟信号频率进行分频以获得所述分频时钟信号。
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Families Citing this family (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN113098506B (zh) * 2021-03-30 2022-06-17 联芸科技（杭州）有限公司 分频电路、分频方法及锁相环
CN115441866B (zh) * 2022-09-16 2023-09-01 武汉市聚芯微电子有限责任公司 基于分频加速的相位追踪环路和方法及电子设备
CN116827335B (zh) * 2023-08-25 2023-10-27 牛芯半导体(深圳)有限公司 一种分频装置及数据处理电路

Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN103684375A (zh) * 2013-11-26 2014-03-26 深圳市芯海科技有限公司 一种时钟分频切换电路及时钟芯片

Family Cites Families (18)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5483203A (en) * 1994-11-01 1996-01-09 Motorola, Inc. Frequency synthesizer having modulation deviation correction via presteering stimulus
US7065172B2 (en) * 2002-07-15 2006-06-20 Texas Instruments Incorporated Precision jitter-free frequency synthesis
US6956793B2 (en) * 2003-11-20 2005-10-18 International Business Machines Corporation Phase clock selector for generating a non-integer frequency division
KR100712527B1 (ko) * 2005-08-18 2007-04-27 삼성전자주식회사 지터를 감소시킨 분산 스펙트럼 클럭 발생기
TWI376876B (en) * 2006-10-23 2012-11-11 Realtek Semiconductor Corp Fraction-n frequency divider and method thereof
KR20090074412A (ko) * 2008-01-02 2009-07-07 삼성전자주식회사 분주회로 및 이를 이용한 위상 동기 루프
TWI376877B (en) * 2008-12-26 2012-11-11 Ind Tech Res Inst Clock generator and multimodulus frequency divider and delta-sigma modulator thereof
KR101709942B1 (ko) * 2010-09-09 2017-02-24 삼성전자주식회사 프랙셔널-ｎ 위상동기루프, 이의 동작 방법 및 이를 포함하는 장치들
US8537956B1 (en) * 2010-11-24 2013-09-17 Altera Corporation Techniques for generating fractional periodic signals
US9008261B2 (en) * 2013-01-14 2015-04-14 Liming Xiu Circuits and methods for using a flying-adder synthesizer as a fractional frequency divider
US9225348B2 (en) * 2014-01-10 2015-12-29 International Business Machines Corporation Prediction based digital control for fractional-N PLLs
CN106537782A (zh) * 2014-03-12 2017-03-22 联发科技（新加坡）私人有限公司 因子控制电路，分数分频装置，频率合成器及其方法
TWI569582B (zh) * 2015-09-04 2017-02-01 晨星半導體股份有限公司 時脈資料回復裝置、時脈資料回復方法及相位偵測器
US10291242B1 (en) * 2018-05-30 2019-05-14 Qualcomm Incorporated Local oscillator (LO) phase continuity
US11025260B1 (en) * 2020-08-26 2021-06-01 Qualcomm Incorporated Phase-locked loop (PLL) with multiple error determiners
US11456750B2 (en) * 2020-11-12 2022-09-27 Mediatek Inc. Phase-locked loop circuit having linear voltage-domain time-to-digital converter with output subrange
CN113098506B (zh) * 2021-03-30 2022-06-17 联芸科技（杭州）有限公司 分频电路、分频方法及锁相环
US11356107B1 (en) * 2021-10-15 2022-06-07 Cisco Technology, Inc. Frequency tracking loop using a scaled replica oscillator for injection locked oscillators

Patent Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN103684375A (zh) * 2013-11-26 2014-03-26 深圳市芯海科技有限公司 一种时钟分频切换电路及时钟芯片

Non-Patent Citations (2)

* Cited by examiner, † Cited by third party
Title
A Fractional-N Divider for Phase-Locked Loop with Delta-Sigma Modulator and Phase-Lag Selector;Yupeng Fu;《2018 IEEE International Symposium on Radio-Frequency Integration Technology (RFIT)》;20181108;第1-3页 *
基于锁相环多相位时钟实现小数分频的方法;涂波;《电子与封装》;20200119;第1-4页 *

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