CN203608181U - 频率合成器 - Google Patents
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Abstract
本实用新型公开了一种频率合成器，包括低相位噪声恒温晶振；所述的低相位噪声恒温晶振连接第一PLL锁相环芯片，所述低相位噪声恒温晶振连接第二PLL锁相环芯片；所述频率合成器还包括FPGA、2选1开关；所述FPGA与所述第一PLL锁相环芯片连接，所述FPGA向所述第一PLL锁相环芯片输出控制信号；所述FPGA与所述第二PLL锁相环芯片连接，所述FPGA向所述第二PLL锁相环芯片输出控制信号；所述FPGA与所述2选1开关连接。本实用新型能同时实现高杂散抑制度和高速频率切换以及低功耗小体积的要求，为雷达和通信***提供高质量的信号源，从而提升雷达和通信***的整体性能。
Description
技术领域
本实用新型涉及一种频率合成器，具体涉及一种高纯度频率合成器。
背景技术
用高精度晶体振荡器作为基准，通过合成技术能产生一系列具有一定频率间隔的高清度频率源，分直接合成和锁相环合成两种。频率源即频率合成器，是现代电子***的重要组成部分,被称为许多电子***的“心脏”。在通信、雷达和导航等设备中,它既是发射机的激励信号源,又是接收机的本地振荡器;在测试设备中,它可以作为标准信号源。随着现代电工电子技术的不断发展,人们对频率源的要求越来越高，性能卓越的频率源均通过频率合成的技术来实现。
频率源的主要性能指标为：频谱的纯度（即杂散抑制度），相位噪声，频率切换时间等。高纯度低杂散及快速频率切换的频率源是设计和开发的难点。频率源的性能指标直接对雷达***及通信***的整体性能产生根本的影响。目前传统的频率源方案均不能同时满足高杂散抑制度和高速频率切换的指标以及低功耗小体积的要求，对雷达及通信***的整体性能造成影响。
实用新型内容
本实用新型克服了现有技术的不足，提供一种频率合成器，以期待解决现有技术中频率合成器不能同时满足高杂散抑制度和高速频率切换的指标以及低功耗小体积的要求，对雷达及通信***的整体性能造成影响等问题。
为解决上述的技术问题，本实用新型采用以下技术方案：
一种频率合成器，包括低相位噪声恒温晶振；所述的低相位噪声恒温晶振连接第一PLL锁相环芯片，所述低相位噪声恒温晶振连接第二PLL锁相环芯片；所述频率合成器还包括FPGA、2选1开关；所述FPGA与所述第一PLL锁相环芯片连接，所述FPGA向所述第一PLL锁相环芯片输出控制信号；所述FPGA与所述第二PLL锁相环芯片连接，所述FPGA向所述第二PLL锁相环芯片输出控制信号；所述FPGA与所述2选1开关连接；所述第一PLL锁相环芯片连接第一环路滤波电路，所述第一环路滤波电路连接第一压控振荡器，所述第一压控振荡器连接第一隔离放大电路，所述第一隔离放大电路连接2选1开关；所述第二PLL锁相环芯片连接第二环路滤波电路，所述第二环路滤波电路连接第二压控振荡器，所述第二压控振荡器连接第二隔离放大电路，所述第二隔离放大电路连接2选1开关。
更进一步的技术方案是所述的FPGA与所述第一PLL锁相环芯片通过Le、Data、Clk三线连接。
更进一步的技术方案是所述的第一PLL锁相芯片与所述第二PLL锁相芯片相同。
更进一步的技术方案是所述的第一PLL锁相芯片与所述第二PLL锁相芯片运行时间相同。
更进一步的技术方案是所述的2选1开关是单刀双掷开关。
与现有技术相比，本实用新型的有益效果是：本实用新型能同时实现高杂散抑制度和高速频率切换以及低功耗小体积的要求，为雷达和通信***提供高质量的信号源，从而提升雷达和通信***的整体性能。
附图说明
图1为本实用新型一个实施例的原理框图。
具体实施方式
下面结合附图对本实用新型作进一步阐述。
如图1所示，图1示出了本实用新型一个实施例的原理框图，本实施例频率合成器，包括100MHz低相位噪声恒温晶振；100MHz低相位噪声恒温晶振连接第一PLL锁相环芯片，MHz低相位噪声恒温晶振连接第二PLL锁相环芯片；本实施例频率合成器还包括FPGA、2选1开关，具体的实施方案是，本实施例中2选1开关可以是单刀双掷开关，也可以是单刀单掷开关与单刀双掷开关的组合使用；FPGA与第一PLL锁相环芯片连接，FPGA与第一PLL锁相环芯片通过Le、Data、Clk三线连接，FPGA向第一PLL锁相环芯片输出控制信号；FPGA与第二PLL锁相环芯片连接，FPGA与第二PLL锁相环芯片通过Le、Data、Clk三线连接。FPGA向第二PLL锁相环芯片输出控制信号；FPGA与2选1开关连接；第一PLL锁相环芯片连接第一环路滤波电路，第一环路滤波电路连接第一压控振荡器，第一压控振荡器连接第一隔离放大电路，第一隔离放大电路连接2选1开关；第二PLL锁相环芯片连接第二环路滤波电路，第二环路滤波电路连接第二压控振荡器，第二压控振荡器连接第二隔离放大电路，第二隔离放大电路连接2选1开关。其中第一环路滤波电路与第二环路滤波电路一致，第一压控振荡器与第一压控振荡器一致，第一隔离放大电路与第二隔离放大电路一致，第一PLL锁相环芯片与第二PLL锁相环芯片的参数与器件完全一致。本实施例采用了两个传统的PLL锁相环进行锁相产生相同频段的频率，两个PLL锁相环的参数与器件完全一致。本实施例中PLL锁相环芯片可以采用整数分频的ADF4106芯片；利用一个2选1开关进行对输出频率的选择切换。两个PLL锁相环为同时工作，利用了开关能高速切换通道的优势，实现了频率的高速切换。由于传统的数字锁相环的杂散指标能做到较高的水平，且其体积及功耗均能做到很小。所以本实施例具有高杂散抑制度和快速频率切换以及低功耗小体积的优势。本实施例的锁相环部分的工作原理与传统的数字锁相环工作原理一致。原理为：采用一个100MHz的低相位噪声的恒温晶振为PLL数字锁相环芯片提供锁相所需要的参考时钟信号。VCO即为压控振荡器，产生需要频率范围内的自由振荡信号，分一路反馈到锁相环芯片与100MHz的参考时钟信号进行鉴相。具体的频率步进、输出频率范围及鉴相频率等参数设置均由FPGA通过实现对PLL数字锁相环芯片的配置，FPGA接收并行跳频控制码后，对锁相环芯片进行配置，使其按跳频控制码的要求进行工作。100MHz的时钟信号与VCO即为压控振荡器的信号在PLL芯片内部进行鉴相后，由PLL芯片输出相位误差电流，通过LF即为环路滤波器滤除鉴相杂散后控制VCO的频率锁定在跳频控制码要求的频率上。从而得到一个可以由跳频控制码控制的信号。
本实施例频率合成器上电工作时，FPGA控制两个数字锁相环同时工作，并产生并行频率控制码所控制的输出频率，同时FPGA还控制2选1开关默认选择其中任意一个锁相环的信号输出。则另外一个未被选择输出的数字锁相环就可被外部的控制进行预置。其预置方式为：将预置开关S0置高电平，同时将跳频控制码预置到需要的频率点上，此时未被选择输出的数字锁相环的输出频率跳到了预置的频率点上。由于S0置高电平，FPGA不对已选择输出的锁相环频率进行更改配置。当需要频率切换时将S0置低电平，同时改变S1的逻辑电平，使开关选择已经预置完成的数字锁相环输出。在此时又可将S0置高电平，同时改变跳频控制码进行下一个频点的预置。由此循环地进行预置与频率的切换。
频率的控制与开关的控制均采用了高速可编程逻辑电路FPGA，故其时间可做到ns量级，由于采用了双数字锁相环“乒乓”预置的工作方式，下一个频点是在另一个锁相环工作时所预置产生的，这就不需要考虑单个锁相环的锁定时间。而两个频点的切换时间仅取决于开关的选择时间。而开关的选择时间可达ns量级，所以采用此种方案，频率切换时间可做到1μs以下。实现了快速频率切换的功能。
在本说明书中所谈到的“一个实施例”、“另一个实施例”、“实施例”、等，指的是结合该实施例描述的具体特征、结构或者特点包括在本申请概括性描述的至少一个实施例中。在说明书中多个地方出现同种表述不是一定指的是同一个实施例。进一步来说，结合任一个实施例描述一个具体特征、结构或者特点时，所要主张的是结合其他实施例来实现这种特征、结构或者特点也落在本实用新型的范围内。
尽管这里参照实用新型的多个解释性实施例对本实用新型进行了描述，但是，应该理解，本领域技术人员可以设计出很多其他的修改和实施方式，这些修改和实施方式将落在本申请公开的原则范围和精神之内。更具体地说，在本申请公开、附图和权利要求的范围内，可以对主题组合布局的组成部件和/或布局进行多种变型和改进。除了对组成部件和/或布局进行的变型和改进外，对于本领域技术人员来说，其他的用途也将是明显的。
Claims (5)
1.一种频率合成器，包括低相位噪声恒温晶振；其特征在于：所述的低相位噪声恒温晶振连接第一PLL锁相环芯片，所述低相位噪声恒温晶振连接第二PLL锁相环芯片；所述频率合成器还包括FPGA、2选1开关；所述FPGA与所述第一PLL锁相环芯片连接，所述FPGA向所述第一PLL锁相环芯片输出控制信号；所述FPGA与所述第二PLL锁相环芯片连接，所述FPGA向所述第二PLL锁相环芯片输出控制信号；所述FPGA与所述2选1开关连接；所述第一PLL锁相环芯片连接第一环路滤波电路，所述第一环路滤波电路连接第一压控振荡器，所述第一压控振荡器连接第一隔离放大电路，所述第一隔离放大电路连接2选1开关；所述第二PLL锁相环芯片连接第二环路滤波电路，所述第二环路滤波电路连接第二压控振荡器，所述第二压控振荡器连接第二隔离放大电路，所述第二隔离放大电路连接2选1开关。
2.根据权利要求1所述的频率合成器，其特征在于所述的FPGA与所述第一PLL锁相环芯片通过Le、Data、Clk三线连接。
3.根据权利要求1所述的频率合成器，其特征在于所述的第一PLL锁相芯片与所述第二PLL锁相芯片相同。
4.根据权利要求1或3所述的频率合成器，其特征在于所述的第一PLL锁相芯片与所述第二PLL锁相芯片运行时间相同。
5.根据权利要求1所述的频率合成器，其特征在于所述的2选1开关是单刀双掷开关。
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| CN104202047A (zh) * | 2014-08-22 | 2014-12-10 | 武汉中元通信股份有限公司 | 基于vhf频段的单片集成频率合成器 |
| CN104320135A (zh) * | 2014-11-03 | 2015-01-28 | 成都赛英科技有限公司 | 高纯度频率源 |
| CN105406862A (zh) * | 2015-12-07 | 2016-03-16 | 扬州海科电子科技有限公司 | 一种低杂散宽带10～20GHz锁相环装置 |
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