CN107294531A - 锁相回路和分频器 - Google Patents

Abstract

本发明提供了一种锁相回路和分频器。上述锁相回路中包括差异积分调制器、译码器以及分频器。上述译码器耦接上述差异积分调制器，以及产生中间分频比的整数位以及中间分频比的小数位。上述分频器耦接上述译码器，以接收上述中间分频比的整数位和上述中间分频比的小数位。上述分频器根据控制信号切换至整数分频模式或小数分频模式。

Description

锁相回路和分频器

技术领域

本发明主要涉及一锁相回路技术，特别涉及藉由切换至小数分频器以降低差异积分调制器(Delta-Sigma Modulator，DSM)所引入的量化噪声的锁相回路技术。

背景技术

锁相回路(phase locked loop，PLL)电路是一种反馈控制***，且其普遍地使用在集成电路以及电子装置中。锁相回路主要功能是改变压控振荡器的振荡频率，使反馈信号去追踪参考信号的相位，以使得反馈信号能够和参考信号达成频率和相位的同步。

图1是显示传统的锁相回路100的方块图。如图1所示，传统的锁相回路100中可包括了鉴频鉴相器(Phase Frequency Detector，PFD)110、电荷泵(Charge Pump，CP)120、环路滤波器(Loop Filter，LF)130、压控振荡器(Voltage Control Oscillator，VCO)140、差异积分调制器(Delta-Sigma Modulator，DSM)150以及分频器(Frequency Divider)160。

如图1所示，传统的锁相回路会加入差异积分调制器。差异积分调制器的作用是以较高的速率进行采样，根据该差异积分调制器的类型输出在某一区间内变化的数字输出值，以该变化的数字输出值作为整数分频器的分频比输入信号，一次一次地进行整数分频，经过积累使时钟信号FBCLK趋近于锁相回路的输入时钟信号FIN。差异积分调制器还将量化噪声推向高频，使其容易被低通滤波器所过滤，但由于整数分频器本身具有一定的低通特性，所以一般不再另外利用低通滤波器处理高频的量化噪声，故而使用差异积分调制器的锁相回路仍然存在大量的量化噪声，影响锁相回路的效能。

发明内容

有鉴于上述现有技术的问题，本发明提供了藉由切换至小数分频器以降低差异积分调制器所引入的量化噪声的锁相回路和降低量化噪声的方法。

根据本发明的一实施例提供了一种锁相回路。上述锁相回路中包括差异积分调制器、译码器以及分频器。上述译码器耦接上述差异积分调制器，以及产生中间分频比的整数位以及中间分频比的小数位。上述分频器耦接上述译码器，以接收上述中间分频比的整数位和上述中间分频比的小数位。上述分频器根据控制信号切换至整数分频模式或小数分频模式。

根据本发明一些实施例，上述译码器包括第一译码器和第二译码器。第一译码器耦接上述差异积分调制器，且产生上述差异积分调制器的输入信号。第二译码器耦接上述差异积分调制器、接收上述差异积分调制器的输出信号，以及产生上述中间分频比的整数位和上述中间分频比的小数位。根据本发明一些实施例，第一译码器具乘法电路，以及上述第二译码器具有除法电路。

根据本发明一些实施例，上述分频器包括整数分频器以及分频器时钟产生电路。整数分频器接收上述中间分频比的整数位。分频器时钟产生电路接收上述中间分频比的小数位，以及上述控制信号。

本发明的一实施例提供了一种分频器。上述分频器包括整数分频器以及分频器时钟产生电路。整数分频器接收中间分频比的整数位。分频器时钟产生电路耦接至上述整数分频器，以及接收中间分频比的小数位和控制信号。

本发明的一实施例提供了一种降低量化噪声的方法。上述降低量化噪声的方法适用于锁相回路。上述降低量化噪声的方法的步骤包括，藉由第一译码器产生差异积分调制器的输入信号；藉由第二译码器接收上述差异积分调制器的输出信号，以产生中间分频比的整数位和中间分频比的小数位；传送上述中间分频比的整数位和上述中间分频比的小数位至分频器；以及根据控制信号，决定上述分频器切换至整数分频模式或小数分频模式。

本发明的一实施例提供了一种降低量化噪声的方法。上述降低量化噪声的方法适用于分频器。上述降低量化噪声的方法的步骤包括，从译码器接收中间分频比的整数位和中间分频比的小数位；以及根据控制信号，决定上述分频器切换至整数分频模式或小数分频模式。

关于本发明其他附加的特征与优点，本领域技术人员在不脱离本发明的精神和范围内，当可根据本申请实施方法中所公开的装置和方法，做些许的更动与润饰而得到。

附图说明

图1是显示已知技术的锁相回路100的方块图。

图2是显示根据本发明的一实施例所述的锁相回路200的方块图。

图3是显示根据本发明的另一实施例所述的锁相回路(Phase-locked loops，PLL)电路300的方块图

图4是显示根据本发明的一实施例所述的分频器280的方块图。

图5是显示根据本发明的一实施例所述的分频器时钟产生电路282的电路图。

图6是显示根据本发明的一实施例所述的一信号波形图。

图7是显示根据本发明一实施例所述的降低量化噪声方法的流程图600。

图8是显示根据本发明一实施例所述的降低量化噪声方法的流程图700。

具体实施方式

本章节所叙述的是实施本发明的最佳方式，目的在于说明本发明的精神而非用以限定本发明的保护范围，本发明的保护范围当视所附权利要求书界定范围为准。

图2是显示根据本发明的一实施例所述的锁相回路(Phase-locked loops，PLL)电路200的方块图。如图2所示，锁相回路200中可包括了鉴频鉴相器(Phase FrequencyDetector，PFD)210、电荷泵(Charge Pump，CP)220、环路滤波器(Loop Filter，LF)230、压控振荡器(Voltage Control Oscillator，VCO)240、第一译码器250、差异积分调制器(Delta-Sigma Modulator，DSM)260、第二译码器270以及分频器(Frequency Divider)280。需要注意的是，在图2中的方块图，仅为了方便说明本发明的实施例，本发明并不以此为限。

锁相回路200的鉴频鉴相器210、电荷泵220以及环路滤波器230的操作类似传统的锁相回路的架构，在本发明中就不再赘述。

根据本发明的一实施例，第一译码器250接收一理论分频比DIV，以下为方便表述，将理论分频比DIV分为整数位DIV_M和小数位DIV_N。举例来说，若理论分频比为5.4，则其整数位DIV_M为5，小数位DIV_N为4，整数位DIV_M和小数位DIV_N经第一译码器250处理产生差异积分调制器260的输入信号DSMIN，该信号DSMIN经差异积分调制器260处理后产生信号DSMOUT，差异积分调制器260的作用是以较高的速率对信号DSMIN进行采样，输出变化的数字输出值，例如当差异积分调制器260为3阶4级差异积分调制器，则输出信号DSMOUT取[DSMIN-4，DSMIN+3]区间内的整数，并将该整数输出信号DSMOUT传送给第二译码器270，在本发明的其他实施例中，差异积分调制器260可以是任意阶任意级。

第一译码器250包括乘以2的乘法电路，此时当DIV_N小于等于4，DSMIN整数位的最后一位恒为二进制0；当DIV_N大于等于5，DSMIN整数位的最后一位恒为二进制1。举例来说，若理论分频比DIV等于5.4，则其小数位DIV_N等于4，理论分频比DIV为二进制的0101.011……，经第一译码器250乘以2的乘法电路处理，输出信号DSMIN等于二进制值1010.11……，若理论分频比DIV等于5.5，DIV_N等于5，理论分频比DIV为二进制的0101.1经第一译码器250乘以2的乘法电路处理，输出信号DSMIN等于二进制值1011。若差异积分调制器260取3阶4级差异积分调制器，则输出信号DSMOUT取[DSMIN-4，DSMIN+3]区间内的整数，并将该整数输出信号DSMOUT传送给第二译码器270。

第二译码器270包括除以2的除法电路，该除法电路和上述乘法电路具有对应关系，例如当乘法电路是一乘以2的乘法电路时，除法电路是一除以2的除法电路，在本发明的其他实施例中，第一译码器250和第二译码器270也可以包括其他存在对应关系的乘法电路和除法电路。

整数输出信号DSMOUT经第二译码器270的处理后产生中间分频比的整数位N以及中间分频比的小数位S，第二译码器270将中间分频比的整数位N以及中间分频比的小数位S传送给分频器280。中间分频比的整数位N是信号DSMOUT经第二译码器270的除法电路处理所出结果的整数部分；中间分频比的小数位S是信号DSMOUT经第二译码器270的除法电路处理所出结果的小数部分，举例来说，若信号DSMIN等于二进制值1010.11……，经3阶4级差异积分调制器260处理，输出信号DSMOUT取[DSMIN-4，DSMIN+3]区间内的整数，例如当信号DSMOUT等于二进制值1010，经第二译码器270的除法电路处理，二进制值1010右移1位，中间分频比的整数位N为二进制值0101，中间分频比的小数位S为1位二进制值0，当DSMOUT等于二进制值1011，经第二译码器270的除法电路处理，二进制值1011右移1位，则中间分频比的整数位N为二进制值0101，中间分频比的小数位S为1位二进制值1。

在本发明的其他实施例中，第一译码器250和第二译码器270也可以包括其他存在对应关系的乘法电路和除法电路，例如当第一译码器250包括乘以4的乘法电路和第二译码器270包括除以4的除法电路，则对应的二进制数据的乘法和除法需要左移2位和右移2位，对应的中间分频比的小数位S为2位二进制值。中间分频比的小数位S的位数取决于第一译码器250所包含的乘法电路和第二译码器270所包含的除法电路。

在本发明的另一实施例中，为方便操作，中间分频比的小数位S还可以某一值减去信号DSMOUT经第二译码器270的除法电路处理所出结果的小数部分，例如当中间分频比的小数位S为1位二进制数，该某一值为2，则中间分频比的小数位S被另赋值为01，或10，如出现其他例如00或11的值，则判定为运行错误。

图3是显示根据本发明的另一实施例所述的锁相回路(Phase-locked loops，PLL)电路300的方块图,如图3所示，锁相回路300中可包括了鉴频鉴相器(Phase FrequencyDetector，PFD)310、电荷泵(Charge Pump，CP)320、环路滤波器(Loop Filter，LF)330、压控振荡器(Voltage Control Oscillator，VCO)340、差异积分调制器(Delta-SigmaModulator，DSM)350、译码器360以及分频器(Frequency Divider)370。

与图2所示实施例不同的是，该实施例将图2中的第一译码器250及第二译码器270整合至译码器350，使译码器350同时兼具第一译码器250及第二译码器270的功能，接收信号DIV_M和信号DIV_N,处理产生信号DSMIN并输出至差异积分调制器360；接收信号DSMOUT，处理产生中间分频比的整数位N和中间分频比的小数位S并输出至分频器370。

图4是根据本发明的一实施例所述的分频器280的方块图。如图4所示，分频器280包括整数分频器281以及分频器时钟产生电路282。

整数分频器281是整数分频器。根据本发明的一实施例，整数分频器281接收第二译码器270输出的分频比的整数位N，以及分频器时钟产生电路282输出的时钟信号CLK1，并输出致能信号EN至分频器时钟产生电路282，以及时钟信号FBCLK至相位频率检测器210。

根据本发明的一实施例，分频器时钟产生电路282接收信号SMODE，并根据信号SMODE控制分频器280在整数分频模式或小数分频模式之间切换。当控制信号SMODE等于0，关停分频器时钟产生电路282部分功能，分频器280切换至整数分频模式。当控制信号SMODE等于1，启动分频器时钟产生电路282全部功能，分频器280则会切换至小数分频模式。根据本发明的一实施例，控制信号SMODE由外部电路所提供，控制信号SMODE由使用者依需求设定。

当分频器280切换至整数分频模式时，分频器时钟产生电路282处于部分致能状态，分频器时钟产生电路282输出的时钟信号CLK1是通过多路选择器采集的压控振荡器240的输出信号，即时钟信号CLK1等于压控振荡器240输出的某一路时钟信号，并传至整数分频器281。也就是说，当分频器280切换至整数分频模式，分频器280可以视作仅有整数分频器281。

根据本发明的一实施例，当分频器280切换至整数分频模式，整数分频器281接收到分频比的整数位N，该整数分频器281从0开始对时钟信号CLK1的上升沿进行计数，当计数值等于分频比的整数位N时，输出致能信号EN产生一脉冲，并给整数分频器281一个复位信号，使之从0开始重新计数。

当分频器280切换至小数分频模式时，分频器时钟产生电路282处于完全致能状态。也就是说，当分频器280切换至小数分频模式时，整数分频器281结合分频器时钟产生电路282即可视为小数分频器。当分频器280切换至小数分频模式时，整数分频器输出致能信号EN作用于分频器时钟产生电路282，并从分频器时钟产生电路282接收时钟信号CLK1，以进行小数分频操作。

分频器时钟产生电路282利用由压控振荡器240产生的至少一个时钟信号VCOCLK，要使分频器280的中间分频比包含于以分频比的整数位N为起点、1/2^n-1(n为自然数)为步长、以N+1为终点的集合，分频器时钟产生电路282需要利用2^n-1个时钟信号，且2^n-1个时钟信号是等相位间隔的，该相位间隔为2π/2^n-1。在一实施例中，要实现兼容整数和半整数分频的小数分频器，即要使分频器280的分频比包含于集合{N，N+1/2，N+1}，时钟产生电路282需要利用由压控振荡器240产生的第一时钟信号VCOCLK1和第二时钟信号VCOCLK2，第一时钟信号VCOCLK1与第二时钟信号VCOCLK2反相。另一实施例中，要使分频器280的分频比包含于{N，N+1/4，N+1/2，N+3/4，N+1}的集合，即分频器280的分频比为{N，N+1/4，N+1/2，N+3/4，N+1}集合中的任意值时，n等于3，该分频器时钟产生电路282需要利用由压控振荡器240产生的相位间隔为π/2的4个时钟。

根据本发明的一实施例，，分频器时钟产生电路282从含有除以2的电路的第二译码器270获得中间分频比的小数位S，为方便操作，另赋值S为2减去原中间分频比的小数位S，所以当分频器280切换至小数分频模式时，当分频比的小数位是一第一信号，例如S等于01，分频器时钟产生电路282对时钟信号CLK1的相位进行第一既定次数的切换，例如一次；当分频比的小数位是第二信号时，例如S等于10，分频器时钟产生电路282对时钟信号CLK1的相位进行第二既定次数的切换，例如两次；当信号S是第三信号，例如S等于00或11，代表该锁相回路运行陷于一错误，此时分频器时钟产生电路282保持上一状态，直到S回归正常的01或10，否则不执行切换。

图5是本发明的一实施例所述的分频器时钟产生电路282的电路图，通过第一译码器250、第二译码器270以及图5的分频器时钟产生电路282，可以根据控制信号SMODE的值切换到小数分频模式，实现兼容整数和半整数分频的小数分频器，即分频器280的分频比可以为集合{N，N+1/2，N+1}内的任意值，并可以根据控制信号SMODE的值切换到整数分频模式。

如图5所示，当控制信号SMODE等于0，分频器280切换至整数分频模式。包括第二D型触发器530、异或门(XOR)540、第三D型触发器550以及第二多路选择器560。第二D型触发器530的输出SW恒为高电平，第三D型触发器550输出的信号sel被置位，即信号sel恒为高电平或低电平，分频器时钟产生电路282输出的时钟信号CLK1是通过多路选择器560采集的压控振荡器240的某一路输出信号，在该实施例中，即时钟信号CLK1恒为压控振荡器240输出的第一时钟信号VCOCLK1或恒为压控振荡器240输出的第二时钟信号VCOCLK2，并传至整数分频器281，所以说，当分频器280切换至整数分频模式，分频器280可以视作仅有整数分频器281。

如图5所示，当控制信号SMODE等于1，分频器280切换至小数分频模式。分频器时钟产生电路282处于完全致能状态，包括第一D型触发器510、第一多路选择器520、第二D型触发器530、异或门(XOR)540、第三D型触发器550以及第二多路选择器560。第一多路选择器520分别耦接至第一D型触发器510以及第二D型触发器530。当S等于01，第一多路选择器520输出EN信号至第二D型触发器530。当S等于10，第一多路选择器520输出第一D型触发器510的输出信号至第二D型触发器530。当S等于00或11，第一多路选择器520输出一低电平至第二D型触发器530。第二D型触发器530接收控制信号SMODE，以及输出信号SW至异或门540。异或门540从第二D型触发器530接收信号SW，以及从第三D型触发器550接收信号sel。第三D型触发器550接收异或门540输出的信号add，并输出信号sel。第二多路选择器560接收第一时钟信号VCOCLK1以及第二时钟信号VCOCLK2，且根据第三D型触发器550所输出的信号sel，选择第一时钟信号VCOCLK1或第二时钟信号VCOCLK2作为时钟信号CLK1。时钟信号CLK1产生后，第二多路选择器560将时钟信号CLK1传送给整数分频器281。

图6是根据本发明的一实施例所述的时序图。图6所示的时序图是基于图5所示分频器时钟产生电路282的完全致能状态，即分频器280切换至小数分频模式的情况，该时序图仅用于说明图5的实施例，本发明并不以此为限。

如图6所示，波形图从a至b、从c至d、从e至f、从g至h、从i至j、从k至l以及从m至n的部分表示时钟信号CLK1触发D型触发器对输入电平进行采样时，从时钟信号CLK1到达D型触发器，到该D型触发器输出信号时，D型触发器内部产生的延迟时间t，所以每个D型触发器的输出之于触发它的时钟信号CLK1的上升沿，有一个时间t的延时，且该延时t因为D型触发器个体间的差异，并不完全一致，但该延时t必大于0，且小于反相时钟信号VCOCLK1或VCOCLK2的1/2周期。

波形图从e至g的部分对应S等于01的波形图，每次计数结束后，致能信号EN产生高电平，该高电平持续时间为时钟信号CLK1的1周期，在第二D型触发器430，时钟信号CLK1对信号EN采样，输出信号SW为1个时钟信号CLK1周期的高电平，信号sel翻转一次，控制时钟信号CLK1从信号VCOCLK1切换到信号VCOCLK2，从时钟信号CLK1的上升沿e到其下一上升沿占用时间为反相时钟信号VCOCLK1或VCOCLK2的1/2周期，所以当S等于01，分频器时钟产生电路282使用分频比的小数位S等于01，实现了对输入时钟信号VCOCLK1或VCOCLK2 1/2位的计数，使分频器时钟产生电路282与整数分频器281一起，能够实现实际分频比DIV_actual为N+1/2的分频。

波形图从k至o的部分对应S等于10的波形图，每次计数结束后，致能信号EN为高电平时，第一多路选择器420输出高电平，时钟信号CLK1的上升沿k来临后，第一多路选择器420输出翻转为低电平，到时钟信号CLK1的上升沿m来临后，在第二D型触发器430，该低电平才会被传递至信号SW，在此之前，信号SW为持续两个时钟信号CLK1周期的高电平，信号sel翻转两次，所以信号sel控制时钟信号CLK1在信号VCOCLK2和信号VCOCLK1间切换两次，自时钟信号CLK1的上升沿k至其下一上升沿占用时间为时钟信号VCOCLK1或VCOCLK2的1/2周期，自时钟信号CLK1的上升沿m至其下一上升沿占用时间为反相时钟信号VCOCLK1或VCOCLK2的1/2周期，所以当S等于10，分频器时钟产生电路282接收分频比的小数位S等于10，实现对输入时钟信号VCOCLK1或VCOCLK2(1/2+1/2)位，即1位的计数，使分频器时钟产生电路282与整数分频器281一起，能够实现实际分频比DIV_actual为N+1位的分频，又因为在差异积分调制器的作用下，分频比的整数位N是不断波动的整数，N和N+1并无区别，也相当于分频器实现了N位的分频。

综上所述，当分频器280切换至整数分频模式，结合差异积分调制器，分频器280输出的时钟信号FBCLK是若干个N整数分频长期综合作用，实现的小数分频效果。当分频器280切换至小数分频模式，结合差异积分调制器，分频器280输出的时钟信号FBCLK是若干个N整数分频和若干个半整数分频长期综合作用，实现的小数分频效果。

根据本发明实施例所提出的锁相回路200，当采用本发明的小数分频器时，除了可以降低差异积分调制器所引入的量化噪声至原先的1/2或更低，还因为有效利用分频比的小数位的缘故，提高了分频进度，使时钟信号FBCLK更趋近于锁相回路的输入时钟信号FIN。此外，本发明实施例所提出的锁相回路200能够同时兼容整数分频器和小数分频器，因而在锁相回路的操作上更具有弹性。

图7是显示根据本发明一实施例所述的降低量化噪声方法的流程图700。流程图700所示的降低量化噪声方法适用锁相回路200。在步骤S710，锁相回路200藉由第一译码器产生差异积分调制器的输入信号。在步骤S720，锁相回路200藉由一第二译码器接收差异积分调制器的输出信号，以产生分频比的整数位以及分频比的小数位。在步骤S730，锁相回路200传送分频比的整数位和分频比的小数位至分频器。在步骤S740，锁相回路200根据控制信号，决定分频器切换至整数分频模式或小数分频模式。

根据本发明一实施利，在流程图700所示的方法中，第一译码器进行乘法操作，以及第二译码器进行除法操作。

根据本发明一实施利，流程图700的步骤还包括，当切换至上述整数分频模式时，部分致能分频器内的分频器时钟产生电路，以及当切换至上述小数分频模式时，完全致能上述分频器内的上述分频器时钟产生电路。

根据本发明一实施例，流程图700的步骤还包括当分频比的小数位是第一信号时，将输出时钟信号自第一时钟信号切换到第二时钟信号，执行了第一既定次数的切换，以及当分频比的小数位是第二信号时，将输出时钟信号自第一时钟信号切换到第二时钟信号，再自该第二时钟信号切换到所述第一时钟信号，执行了第二既定次数的切换。

图8是显示根据本发明一实施例所述的降低量化噪声方法的流程图800。流程图800所示的降低量化噪声方法适用分频器280。在步骤S810，分频器280从译码器接收分频比的整数位和分频比的小数位。在步骤S820，分频器280根据控制信号，决定切换至整数分频模式或小数分频模式。

本说明书中所提到的“一实施例”或“实施例”，表示与实施例有关的所述特定的特征、结构、或特性是包含根据本发明的至少一实施例中，但并不表示它们存在于每一个实施例中。因此，在本说明书中不同地方出现的“在一实施例中”或“在实施例中”词组并不必然表示本发明的相同实施例。

以上段落使用多种层面描述。显然的，本文的教示可以多种方式实现，而在范例中公开的任何特定架构或功能仅为一代表性的状况。根据本文的教示，本领域技术人员应理解在本文公开的各层面可独立实作或两种以上的层面可以合并实作。

虽然本发明已以优选实施例公开如上，然其并非用以限定本发明，任何本领域技术人员，在不脱离本发明的精神和范围内，当可作些许的更动与润饰，因此本发明的保护范围当视所附权利要求书界定范围为准。

Claims (14)

1.一种锁相回路，包括：

差异积分调制器，接收输入信号；

译码器，耦接上述差异积分调制器，产生分频比的整数位以及该分频比的小数位；以及

分频器，耦接上述译码器，接收上述分频比的整数位和上述分频比的小数位，且根据控制信号切换至整数分频模式或小数分频模式。

2.如权利要求1所述的锁相回路，其中上述译码器包括：

第一译码器，包括乘法电路，耦接上述差异积分调制器，产生上述差异积分调制器的该输入信号；以及

第二译码器，包括与上述乘法电路对应的除法电路，耦接上述差异积分调制器、接收上述差异积分调制器的输出信号，以及产生上述分频比的整数位和上述分频比的小数位。

3.如权利要求1所述的锁相回路，其中上述分频器包括：

整数分频器，接收上述分频比的整数位；以及

分频器时钟产生电路，接收上述分频比的小数位以及上述控制信号。

4.如权利要求3所述的锁相回路，其中当该分频器切换至上述整数分频模式时，上述分频器时钟产生电路是部分致能状态；以及

当该分频器切换至上述小数分频模式时，上述分频器时钟产生电路是完全致能状态。

5.如权利要求4所述的锁相回路，中有2^n-1个相位间隔为2π/2^n-1的时钟信号输入上述分频器时钟产生电路，n为自然数；

当上述分频比的小数位是第一信号，上述分频器时钟产生电路的输出时钟信号自2^n-1个相位间隔为2π/2^n-1的时钟信号中的第一时钟信号切换到第二时钟信号；以及

当上述分频比的小数位是第二信号，上述分频器时钟产生电路的输出时钟信号自2^n-1个相位间隔为2π/2^n-1的时钟信号中的第一时钟信号切换到第二时钟信号，再自该第二时钟信号切换到该第一时钟信号。

6.一种分频器，包括：

整数分频器，接收分频比的整数位；以及

分频器时钟产生电路，耦接至上述整数分频器，以及接收分频比的小数位和控制信号。

7.如权利要求6所述的分频器，其中上述分频器时钟产生电路，根据上述控制信号切换该分频器至整数分频模式或小数分频模式，

当该分频器切换至上述整数分频模式时，上述分频器时钟产生电路是部分致能状态；以及

当该分频器切换至上述小数分频模式时，上述分频器时钟产生电路是完全致能状态。

8.如权利要求7所述的分频器，其中有2^n-1个相位间隔为2π/2^n-1的时钟信号输入上述分频器时钟产生电路，n为自然数；

当上述分频比的小数位是第一信号，上述分频器时钟产生电路的输出时钟信号自2^n-1个相位间隔为2π/2^n-1的时钟信号中的第一时钟信号切换到第二时钟信号；以及

当上述分频比的小数位是第二信号，上述分频器时钟产生电路的输出时钟信号自2^n-1个相位间隔为2π/2^n-1的时钟信号中的第一时钟信号切换到第二时钟信号，再自该第二时钟信号切换到该第一时钟信号。

9.一种锁相方法，适用锁相回路，包括：

藉由第一译码器进行乘法操作，产生差异积分调制器的输入信号；

藉由第二译码器接收上述差异积分调制器的输出信号，进行与乘法操作相应的除法操作，产生分频比的整数位以及分频比的小数位；

传送上述分频比的整数位和上述分频比的小数位至分频器；以及

根据控制信号，决定上述分频器切换至整数分频模式或小数分频模式。

10.如权利要求9所述的锁相方法，还包括：

当该分频器切换至上述整数分频模式时，部分致能上述分频器的分频器时钟产生电路；以及

当该分频器切换至上述小数分频模式时，完全致能上述分频器的上述分频器时钟产生电路。

11.如权利要求10所述的锁相方法，还包括：

有2^n-1个相位间隔为2π/2^n-1的时钟信号输入上述分频器时钟产生电路，n为自然数；

当上述分频比的小数位是第一信号，上述分频器时钟产生电路的输出时钟信号自2^n-1个相位间隔为2π/2^n-1的时钟信号中的第一时钟信号切换到第二时钟信号；以及

当上述分频比的小数位是第二信号，上述分频器时钟产生电路的输出时钟信号自2^n-1个相位间隔为2π/2^n-1的时钟信号中的第一时钟信号切换到第二时钟信号，再自该第二时钟信号切换到该第一时钟信号。

12.一种锁相方法，适用分频器，包括：

从译码器接收分频比的整数位和分频比的小数位；以及

根据控制信号，决定上述分频器切换至整数分频模式或小数分频模式。

13.如权利要求12所述的锁相方法，还包括：

当该分频器切换至上述整数分频模式时，部分致能上述分频器的分频器时钟产生电路；以及

当该分频器切换至上述小数分频模式时，完全致能上述分频器的上述分频器时钟产生电路。

14.如权利要求13所述的锁相方法，还包括：

有2^n-1个相位间隔为2π/2^n-1的时钟信号输入上述分频器时钟产生电路，n为自然数；

当上述分频比的小数位是第一信号，上述分频器时钟产生电路的输出时钟信号自2^n-1个相位间隔为2π/2^n-1的时钟信号中的第一时钟信号切换到第二时钟信号；以及

当上述分频比的小数位是第二信号，上述分频器时钟产生电路的输出时钟信号自2^n-1个相位间隔为2π/2^n-1的时钟信号中的第一时钟信号切换到第二时钟信号，再自该第二时钟信号切换到该第一时钟信号。