CN101335522A - 数字频率检测器和使用该数字频率检测器的数字锁相环 - Google Patents

数字频率检测器和使用该数字频率检测器的数字锁相环 Download PDF

Info

Publication number
CN101335522A
CN101335522A CNA2008101078012A CN200810107801A CN101335522A CN 101335522 A CN101335522 A CN 101335522A CN A2008101078012 A CNA2008101078012 A CN A2008101078012A CN 200810107801 A CN200810107801 A CN 200810107801A CN 101335522 A CN101335522 A CN 101335522A
Authority
CN
China
Prior art keywords
frequency
information
ring oscillator
digital
unit
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
CNA2008101078012A
Other languages
English (en)
Inventor
车忠烈
金泰旭
李在燮
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Samsung Electronics Co Ltd
Original Assignee
Samsung Electronics Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Samsung Electronics Co Ltd filed Critical Samsung Electronics Co Ltd
Publication of CN101335522A publication Critical patent/CN101335522A/zh
Pending legal-status Critical Current

Links

Images

Classifications

    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
    • H03L7/00—Automatic control of frequency or phase; Synchronisation
    • H03L7/06—Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
    • H03L7/08—Details of the phase-locked loop
    • H03L7/085—Details of the phase-locked loop concerning mainly the frequency- or phase-detection arrangement including the filtering or amplification of its output signal
    • H03L7/089—Details of the phase-locked loop concerning mainly the frequency- or phase-detection arrangement including the filtering or amplification of its output signal the phase or frequency detector generating up-down pulses
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03D—DEMODULATION OR TRANSFERENCE OF MODULATION FROM ONE CARRIER TO ANOTHER
    • H03D13/00—Circuits for comparing the phase or frequency of two mutually-independent oscillations
    • H03D13/003—Circuits for comparing the phase or frequency of two mutually-independent oscillations in which both oscillations are converted by logic means into pulses which are applied to filtering or integrating means
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
    • H03L7/00—Automatic control of frequency or phase; Synchronisation
    • H03L7/06—Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
    • H03L7/08—Details of the phase-locked loop
    • H03L7/085—Details of the phase-locked loop concerning mainly the frequency- or phase-detection arrangement including the filtering or amplification of its output signal
    • H03L7/091—Details of the phase-locked loop concerning mainly the frequency- or phase-detection arrangement including the filtering or amplification of its output signal the phase or frequency detector using a sampling device

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)

Abstract

提供一种数字频率检测器和使用该数字频率检测器的数字锁相环(PLL)。所述数字频率检测器包括：第一转换单元，使用在第一频率的高电平时间段操作的第一环形振荡器将第一频率输出为数字式的第一频率信息；第二转换单元使用在第二频率的高电平时间段操作的第二环形振荡器将第二频率输出为数字式的第二频率信息；运算单元，通过计算第一频率信息与第二频率信息的比率来输出第一频率的数字频率。

Description

数字频率检测器和使用该数字频率检测器的数字锁相环
技术领域
与本发明一致的设备涉及一种数字频率检测器和使用该数字频率检测器的数字锁相环(PLL)。更具体地讲，与本发明一致的设备涉及一种用于在数字PLL或频率合成器中使用的数字频率检测器和使用该数字频率检测器的数字PLL。
背景技术
通常，PLL用于通过感测和控制可能在***环境中发生的相位和频率的改变来获取具有固定相位和频率的输出信号。
图1是示意性地示出现有技术的PLL的结构的框图。
参照图1，PLL包括相位频率检测器(PFD)10、电荷泵30、环路滤波器50、压控振荡器(VCO)70和分频器90。
PFD 10对输入频率FCC和从分频器90(将在后面描述)输出的频率进行比较，并输出对应于所述两个频率之差的脉冲串。
电荷泵30根据脉冲码对与从PFD 10输出的脉冲的宽度成比例的电流进行推挽。在上述将脉冲转换为电流的过程中，产生电流增益，从而对包括使PLL的输出稳定的锁定时间的PLL的性能施加大的影响。
环路滤波器50具有低通滤波器的结构，并且滤除在环路的操作期间产生的噪声。环路滤波器50通过改变使用电容器累积的电荷的量来改变VCO 70的控制端的电压。
VCO 70根据从环路滤波器50输出的电压输出作为高频的特定频率FVCO。
分频器90对VCO 70的输出频率FVCO分频以输出可与提供给PFD 10的输入频率FCC相比较的频率。
如上所述，PLL是以模拟的形式处理频率的电路，如果电源电压降低，则模拟式电路对外部噪声具有高的敏感性。根据最近的半导体工艺，存在这样的发展趋势，即，在电源电压降低的同时，晶体管的速度增加。因此，现在在数字域中设计过去在模拟域设计的电路。
该趋势也出现在PLL领域。在实现数字PLL时，最大的问题是：在将从VCO输出的高频信号转换为数字信号的情况下，数字PLL的精度降低。该问题不仅出现在数字PLL中，而且也出现在在数字域中设计的频率合成器等中。
发明内容
本发明的示例性实施例克服上述缺点以及上面没有描述的缺点。此外，本发明不需要克服上述缺点，本发明的示例性实施例可不克服上述任何问题。
本发明提供一种数字频率检测器以及使用该数字频率检测器的数字PLL，该数字频率检测器能够检测高频信号的频率作为具有高精度的数字信号，以在数字域中设计过去在模拟域中设计的电路时提高数字电路的性能。
根据本发明的一方面，提供一种数字频率检测器，所述数字频率检测器包括：第一转换单元，使用在第一频率的高电平时间段操作的第一环形振荡器将第一频率输出为数字式的第一频率信息；第二转换单元，使用在第二频率的高电平时间段操作的第二环形振荡器将第二频率输出为数字式的第二频率信息；运算单元，通过计算第一频率信息与第二频率信息的比率来输出第一频率的数字频率。
数字式的第一频率信息和第二频率信息可以是小数频率信息与整数频率信息相加在一起的信息。
第二频率可以通过石英产生，并且可以是大小能够被得知的频率。
第一环形振荡器和第二环形振荡器可以以相同的频率操作。
第一环形振荡器既可以包括作为延时单元的NAND门和偶数个反相器，也可以被实现为差分式振荡器。
第一转换单元可包括：第一锁存器单元，临时存储在第一频率的下降沿通过各个延时单元的信号的状态，并输出状态信号作为第一环形振荡器的延时信息，第一锁存器单元包括多个锁存器，所述多个锁存器的数量对应于在第一环形振荡器中设置的延时单元的数量；第一边缘检测单元，检测使所述延时信息的状态从“1”改变为“0”的延时单元；第一编码器单元，将通过第一边缘检测单元检测到的延时单元的位置编码为二进制信息，并输出编码的信号作为第一环形振荡器的小数频率信息；第一计数器单元，对第一环形振荡器的周期计数，并输出计数值作为整数频率信息；第一加法单元，输出通过将所述小数频率信息与所述整数频率信息相加获得的第一频率信息。
第一计数器单元可以对从第一频率的上升沿到下降沿从第一环形振荡器输出的时钟信号计数，并输出计数值作为整数频率信息。
第二转换单元可包括：第二锁存器单元，临时存储在第二频率的下降沿通过第二环形振荡器的各个延时单元的信号的状态，并输出状态信号作为第二环形振荡器的延时信息，第二锁存器单元包括多个锁存器，所述多个锁存器的数量对应于在第二环形振荡器中设置的延时单元的数量；第二边缘检测单元，检测使所述延时信息的状态从“1”改变为“0”的延时单元；第二编码器单元，将通过第二边缘检测单元检测到的延时单元的位置编码为二进制信息，并输出编码的信号作为第二环形振荡器的小数频率信息；第二计数器单元，对第二环形振荡器的周期计数，并输出计数值作为整数频率信息；第二加法单元，输出通过将所述小数频率信息与所述整数频率信息相加获得的第二频率信息。
第二计数器单元可以对从第二频率的上升沿到下降沿从第二环形振荡器输出的时钟信号计数，并输出计数值作为整数频率信息。
根据本发明的另一方面，提供一种数字频率检测器，所述数字频率检测器包括：量化单元，使用环形振荡器对第一频率和第二频率进行量化；第一转换单元，使用量化的第一频率的信息将第一频率输出为数字式的第一频率信息；第二转换单元，使用量化的第二频率的信息将第二频率输出为数字式的第二频率信息；运算单元，通过计算第一频率信息与第二频率信息的比率来输出第一频率的数字频率。
数字式的第一频率信息和第二频率信息可以是小数频率信息与整数频率信息相加在一起的信息。
第二频率可以通过石英产生，并且可以是大小能够被得知的频率。
环形振荡器既可以包括作为延时单元的在反馈环路中设置的奇数个反相器，也可以被实现为差分式振荡器。
量化单元可包括：第一锁存器单元，临时存储在第一频率的上升沿通过各个延时单元的信号的状态，并输出状态信号作为环形振荡器的第一延时信息，第一锁存器单元包括多个锁存器，所述多个锁存器的数量对应于在环形振荡器中设置的延时单元的数量；第二锁存器单元，临时存储在第二频率的上升沿通过各个延时单元的信号的状态，并输出状态信号作为环形振荡器的第二延时信息，第二锁存器单元包括多个锁存器，所述多个锁存器的数量对应于在环形振荡器中设置的延时单元的数量；计数器单元，通过对在第一频率的一个周期中的环形振荡器的周期计数来输出第一整数相位信息，并通过对在第二频率的一个周期中的环形振荡器的周期计数来输出第二整数相位信息。
第一转换单元可包括：第一边缘检测单元，检测使第一延时信息的状态从“1”改变为“0”的延时单元；第一编码器单元，将通过第一边缘检测单元检测到的延时单元的位置编码为二进制信息，并输出编码的信号作为环形振荡器的第一小数相位信息；第一加法单元，输出通过将第一小数相位信息与第一整数相位信息相加获得的第一相位信息；第一差分器，对第一相位信息进行差分，并输出差分的第一相位信息作为第一频率信息。
第二转换单元可包括：第二边缘检测单元，检测使第二延时信息的状态从“1”改变为“0”的延时单元；第二编码器单元，将通过第二边缘检测单元检测到的延时单元的位置编码为二进制信息，并输出编码的信号作为环形振荡器的第二小数相位信息；第二加法单元，输出通过将第二小数相位信息与第二整数相位信息相加获得的第二相位信息；第二差分器，对第二相位信息进行差分，并输出差分的第二相位信息作为第二频率信息。
根据本发明实施例的数字频率检测器还可包括重新定时器，所述重新定时器使用从环形振荡器产生的时钟信号重新设置第一频率和第二频率，并提供重新设置的频率分别作为第一转换单元的时钟信号和第二转换单元的时钟信号。
重新定时器可包括：第一锁存器，根据从环形振荡器产生的时钟信号锁存第一频率；第二锁存器，根据从环形振荡器产生的时钟信号锁存第二频率。
根据本发明的另一方面，提供一种数字锁相环(PLL)，所述PLL包括：检测单元，比较第一数字频率和第二数字频率，并输出对应于第一数字频率和第二数字频率之差的误差值；滤波器单元，根据从检测单元输出的误差值调整并输出用于控制输出频率的控制值，以使所述误差值在预定界限内；振荡器，通过根据从滤波器单元输出的控制值控制从固定频率的振荡器输入的固定频率来输出高频振荡频率；数字频率检测器，使用振荡频率的数字式频率信息与大小已知的参考频率的数字式频率信息的比率输出第二数字频率。
根据本发明实施例的PLL还可包括：除法器，将从振荡器输出的高频振荡频率除以特定整数值，并输出被除后的频率作为低频振荡频率；乘法器，将从数字频率检测器输出的第二数字频率与所述整数值相乘，并输出相乘后的频率作为第二高频数字频率。
数字频率检测器可包括：第一转换单元，使用在第一频率的高电平时间段操作的第一环形振荡器将第一频率输出为数字式的第一频率信息；第二转换单元，使用在第二频率的高电平时间段操作的第二环形振荡器将第二频率输出为数字式的第二频率信息；运算单元，通过计算第一频率信息与第二频率信息的比率来输出第一频率的数字频率。
可选地，数字频率检测器可包括：量化单元，使用环形振荡器对第一频率和第二频率进行量化；第一转换单元，使用量化的第一频率的信息将第一频率输出为数字式的第一频率信息；第二转换单元，使用量化的第二频率的信息将第二频率输出为数字式的第二频率信息；运算单元，通过计算第一频率信息与第二频率信息的比率来输出第一频率的数字频率。
附图说明
通过参照附图描述本发明的特定示例性实施例，本发明的上述和/或其它方面将会变得更加清楚，其中：
图1是示意性地示出现有技术的PLL的结构的框图；
图2是示意性地示出根据本发明示例性实施例的数字频率检测器的结构的框图；
图3是详细示出根据本发明示例性实施例的数字频率检测器的第一转换单元的结构的框图；
图4是解释图3示出的第一转换单元的操作的时序图；
图5是示意性地示出根据本发明的另一示例性实施例的数字频率检测器的结构的框图；
图6是详细示出根据本发明的另一示例性实施例的数字频率检测器的量化单元的结构的示图；
图7是示出在图6示出的量化单元中使用的环形振荡器的结构的示图；
图8是解释根据本发明的另一示例性实施例的数字频率检测器的操作的时序图；
图9是解释根据本发明的另一示例性实施例的数字频率检测器的转换单元的操作的示图；
图10是示出根据本发明的另一示例性实施例的数字频率检测器的重新定时器(re-timer)的结构的示图；
图11是示意性地示出应用了根据本发明实施例的数字频率检测器的数字PLL的结构的框图。
具体实施方式
现在将参照附图更详细地描述本发明的特定示例性实施例。
在下面的描述中，即使在不同的附图中，相同的标号也用于相同的部件。提供例如详细的结构和部件的在说明书中定义的内容以帮助全面理解本发明实施例。因此，显然可在没有那些特定定义的内容的情况下实现本发明的示例性实施例。此外，由于为了避免在不必要的细节模糊本发明，因此不详细描述公知功能或结构。
图2是示意性地示出根据本发明示例性实施例的数字频率检测器的结构的框图。
参照图2，根据本发明示例性实施例的数字频率检测器100包括：第一转换单元120、第二转换单元140和运算单元160。
第一转换单元120将振荡频率FVCO转换为数字信号，并且第一转换单元120包括：第一锁存器单元121、第一环形振荡器(OSC)122、第一边缘检测单元123、第一计数器单元124、第一编码器单元125和第一加法单元126。
第一环形振荡器122包括连接到反馈环路的多个延时单元，并产生预定频率的时钟信号。当振荡频率FVCO为高电平时，第一环形振荡器122进行操作，当FVCO为低电平时，第一环形振荡器122不操作。
第一锁存器单元121包括多个锁存器，锁存器的数量对应于在第一环形振荡器122中设置的延时单元的数量。第一锁存器单元121临时存储在振荡频率FVCO的下降沿通过各个延时单元的信号的状态，并输出状态信号作为第一环形振荡器122的第一延时信息。
第一边缘检测单元123检测使从第一锁存器单元121输出的第一延时信息的状态从“1”改变为“0”的延时单元。
第一编码器单元125将通过第一边缘检测单元123检测到的延时单元的位置编码为二进制信息，并输出编码的信号作为第一环形振荡器122的第一小数(fractional)频率信息。
第一计数器单元124对第一环形振荡器122的周期计数，并输出计数器信息。即，第一计数器单元124对从振荡频率FVCO的上升沿到下降沿从第一环形振荡器122输出的时钟信号进行计数，并输出第一整数(integer)频率信息。
第一加法单元126输出通过将从第一编码器单元125输出的第一小数频率信息与从第一计数器单元124输出的第一整数频率信息相加获得的第一频率信息。
第二转换单元140将参考频率Fref转换为数字信号，第二转换单元140包括：第二锁存器单元141、第二环形振荡器142、第二边缘检测单元143、第二计数器单元144、第二编码器单元145和第二加法单元146。这里，通过石英(crystal)产生参考频率Fref，并且参考频率Fref是大小可知的频率。
第二环形振荡器142包括连接到反馈环路的多个延时单元，并产生具有与第一环形振荡器122相同频率的时钟信号。当参考频率Fref为高电平时，第二环形振荡器142进行操作，当Fref为低电平时，第二环形振荡器142不操作。
第二锁存器单元141包括多个锁存器，锁存器的数量对应于在第二环形振荡器142中设置的延时单元的数量。第二锁存器单元141临时存储在参考频率Fref的下降沿通过各个延时单元的信号的状态，并输出状态信号作为第二环形振荡器124的第二延时信息。
第二边缘检测单元143检测使从第二锁存器单元141输出的第二延时信息的状态从“1”改变为“0”的延时单元。
第二编码器单元145将通过第二边缘检测单元143检测到的延时单元的位置编码为二进制信息，并输出编码的信号作为第二环形振荡器142的第二小数频率信息。
第二计数器单元144对第二环形振荡器142的周期计数，并输出计数器信息。即，计数器单元144对从参考频率Fref的上升沿到下降沿从第二环形振荡器142输出的时钟信号进行计数，并输出计数的信号作为第二整数频率信息。
第二加法单元146输出通过将从第二编码器单元145输出的第二小数频率信息与从第二计数器单元144输出的第二整数频率信息相加获得的第二频率信息。
运算单元160通过计算从第一转换单元120和第二转换单元140输出的频率的比率来输出数字频率Fdig。即，如果假设从第一转换单元120输出的第一频率信息为“a”，从第二转换单元140输出的第二频率信息为“b”，则运算单元160输出b/a＝FVCO/Fref＝Fdig。这里，由于参考信号Fref是通过石英产生的，并且是其大小可知的频率，因此数字频率Fdig对应于通过将输入的振荡频率FVCO转换为数字信号而获得的值。
图3是详细示出根据本发明示例性实施例的数字频率检测器的第一转换单元120的结构的框图，图4是解释图3示出的第一转换单元120的操作的时序图。
在图3中，第一环形振荡器122包括作为延时单元的NAND门(“0”)和10个反相器(“1”至“10”)。第一环形振荡器122将10个反相器连接到NAND门的输出端，并且第一环形振荡器122的输出信号被反馈到NAND门的输入端。通过该结构，如果振荡频率FVCO为高电平，则第一环形振荡器122操作，如果振荡频率FVCO为低电平，则第一环形振荡器122不操作。
可选地，第一环形振荡器122可以是NAND门与反相器组合的形式或差分(differential)式。
此外，指定给第一环形振荡器122的各个延时单元的标号“0”至“10”用于通过将延时信息编码为二进制信息来获得小数相位信息。在此情况下，第一锁存器单元121包括11个锁存器，锁存器的数量对应于第一环形振荡器122的延时单元的数量。
第一计数器单元124包括：计数器CNT，用于对从振荡频率FVCO的上升沿到下降沿从第一环形振荡器122输出的时钟信号进行计数；锁存器，用于临时存储计数值。
参照图4，第一计数器单元124对从振荡频率FVCO的上升沿Tsrt到下降沿Tedg从第一环形振荡器122输出的时钟信号进行计数，并输出计数值“6”。然后，第一锁存器单元121临时存储各个节点a，b，c...k的状态，并输出“00001111100”作为第一延时信息。
第一边缘检测单元123从“00001111100”检测使从第一锁存器单元121输出的信号的状态从“1”改变为“0”的编号为9的延时单元。这里，第一编码器单元125用于数字“9”除以在第一环形振荡器122中设置的反相器的总数“11”，并输出结果，即，9/11＝0.8181作为第一小数频率信息。
第一加法单元126将从第一计数器单元124输出的作为第一整数频率信息的“6”与“0.8181”(即，从第一编码器单元125输出的第一小数频率信息)相加，并输出“6.8181”作为第一频率信息。
由于第二转换单元140的详细结构和操作与上面参照图3和图4描述的第一转换单元120相同，因此将省略对其的详细描述。
如上所述，数字频率检测器100能够使用以相同频率操作的环形振荡器122和142按照与大小已知的参考频率Fref的比率来检测振荡频率FVCO的数字频率。
图5是示意性地示出根据本发明的另一示例性实施例的数字频率检测器的结构的框图。
根据本发明的另一示例性实施例的数字频率检测器包括：量化单元210、第一转换单元230、第二转换单元250、运算单元270和重新定时器(re-timer)290。
量化单元210量化振荡频率FVCO和参考频率Fref，并输出量化的频率。量化单元210包括：环形振荡器212、第一锁存器单元214、第二锁存器单元216和计数器单元218。这里，通过石英产生参考频率Fref，并且参考频率Fref是大小可以得知的频率。
环形振荡器212包括连接到反馈环路的奇数个延时单元，并产生预定频率的时钟信号。
第一锁存器单元214包括多个锁存器，锁存器的数量对应于在环形振荡器212中设置的延时单元的数量。第一锁存器单元214临时存储在振荡频率FVCO的上升沿通过各个延时单元的信号的状态，并输出状态信号作为环形振荡器212的第一延时信息。
第二锁存器单元216也包括多个锁存器，锁存器的数量对应于在环形振荡器212中设置的延时单元的数量。第二锁存器单元216临时存储在参考频率Fref的上升沿通过各个延时单元的信号的状态，并输出状态信号作为环形振荡器212的第二延时信息。
计数器单元218对环形振荡器212的周期计数，并输出计数器信息。即，计数器单元218对在振荡频率FVCO的一个周期中从环形振荡器212输出的时钟信号进行计数，并输出第一整数相位信息。此外，计数器单元218对在参考频率Fref的一个周期中从环形振荡器212输出的时钟信号进行计数，并输出第二整数相位信息。
第一转换单元230将从第一锁存器单元214输出的第一延时信息和从计数器单元218输出的第一整数相位信息转换为第一数字频率，并输出第一数字频率。第一转换单元230包括：第一边缘检测单元232、第一编码器单元234、第一加法单元236和第一差分器(differentiator)238。
第一边缘检测单元232检测使从第一锁存器单元214输出的第一延时信息的状态从“1”改变为“0”的延时单元。
第一编码器单元234将通过第一边缘检测单元232检测到的延时单元的位置编码为二进制信息，并输出编码的信号作为环形振荡器212的第一小数相位信息。
第一加法单元236输出通过将从第一编码器单元234输出的第一小数相位信息与从计数器单元218输出的第一整数相位信息相加获得的第一相位信息。
第一差分器238根据从重新定时器290(将在后面描述)提供的第一重新定时时钟信号rFVCO对第一相位信息进行差分，并输出第一数字频率。
第二转换单元250将从第二锁存器单元216输出的第二延时信息和从计数器单元218输出的第二整数相位信息转换为第二数字频率，并输出第二数字频率。第二转换单元250包括：第二边缘检测单元252、第二编码器单元254、第二加法单元256和第二差分器258。
第二边缘检测单元252检测使从第二锁存器单元216输出的第二延时信息的状态从“1”改变为“0”的延时单元。
第二编码器单元254将通过第二边缘检测单元252检测到的延时单元的位置编码为二进制信息，并输出编码的信号作为环形振荡器212的第二小数相位信息。
第二加法单元256输出通过将从第二编码器单元254输出的第二小数相位信息与从计数器单元218输出的第二整数相位信息相加获得的第二相位信息。
第二差分器258根据从重新定时器290(将在后面描述)提供的第二重新定时时钟信号rFref对第二相位信息进行差分，并输出第二数字频率。
运算单元270通过计算从第一转换单元230输出的第一数字频率与从第二转换单元250输出的第二数字频率的比率来输出数字频率Fdig。
重新定时器290使用从环形振荡器212产生的时钟信号重新设置振荡频率FVCO和参考频率Fref，并将重新设置的频率输出到第一差分器238和第二差分器258作为第一重新定时时钟rFVCO和第二重新定时时钟rFref。
图6至图9是详细解释根据本发明的另一示例性实施例的数字频率检测器200的操作的示图。
图6是详细示出根据本发明的另一示例性实施例的数字频率检测器200的量化单元210的结构的示图，图7是示出在图6示出的量化单元210中使用的环形振荡器212的结构的示图。图8是解释根据本发明的另一示例性实施例的数字频率检测器200的操作的时序图，图9是解释根据本发明的另一示例性实施例的数字频率检测器200的转换单元230和250的操作的示图。
参照图6，量化单元210包括：设置有与反馈环路连接的9个延时单元的环形振荡器212、具有9个锁存器的第一锁存器单元214和具有9个锁存器的第二锁存器单元216。
这里，9个延时单元可包括反相器，各个反相器分别对它们的输入信号进行反相。即，反相器1对节点a的信号进行反相，并将反相的信号输出到节点b。反相器2对节点b的信号进行反相，并将反相的信号输出到节点c。反相器0以及反相器3至8以与反相器1和2相同的方式进行操作，因此环形振荡器212产生预定频率的时钟信号。
尽管在附图中未示出，但是环形振荡器212可以是NAND门和反相器组合的形式的或差分式的环形振荡器。
第一锁存器单元214和第二锁存器单元216中的锁存器的数量与环形振荡器212的反相器的数量相同。如图6所示，第一锁存器单元和第二锁存器单元临时存储在节点a至i检测到的信号的状态，并将状态信号输出到第一转换单元230和第二转换单元250。
如图7所示，从第一锁存器单元214和第二锁存器单元216输出的延时信息可以是环形振荡器212的相位信息，指定给各个延时单元的数字“0”至“8”用于通过将延时信息编码为二进制信息来获得小数相位信息。将参照图8描述获得小数相位信息的方法。
如图8所示，构成第一锁存器单元214的9个锁存器临时存储在振荡频率FVCO的第一上升沿TV1在节点a至i检测到的信号的状态，并输出“011110000”。这里，第一边缘检测单元232检测使在第一上升沿TV1的信号状态从“1”改变为“0”的反相器4。此外，第一编码器单元234将数字“4”除以“9”(在环形振荡器212中设置的反相器的总数)，并输出“4/9＝0.444”作为第一小数相位信息。
构成第二锁存器单元216的9个锁存器临时存储在参考频率Fref的第一上升沿TR1在节点a至i检测到的信号的状态，并输出“100001111”。这里，第二边缘检测单元252检测使在第一上升沿TR1的信号状态从“1”改变为“0”的反相器0。此外，第二编码器单元254输出“0/9＝0”作为第二小数相位信息。
计数器CNT对从环形振荡器212输出的时钟的数量计数，并且连接到计数器CNT的振荡锁存器DV临时存储在振荡频率FVCO的每个上升沿(例如，第一上升沿TV1)从环形振荡器212输出的时钟的数量，以将临时存储的时钟的数量作为第一整数相位信息输出。连接到计数器CNT的参考锁存器Dr临时存储在参考频率Fref的每个上升沿(例如，第一上升沿TR1)从环形振荡器212输出的时钟的数量，以输出临时存储的时钟的数量作为第二整数相位信息。
参照图8和图9，振荡频率FVCO的数字频率是通过将环形振荡器212的频率除以振荡频率FVCO获得的值，如等式(1)所示：
freq(n)＝F(Ring OSC)/Fvco＝CNT(n)-CNT(n-1)-1+fr(n)+1-fr(n-1)    ....(1)
在等式1中，freq(n)表示在第n上升沿TVn检测的数字频率，CNT(n)表示在第n上升沿TVn输出的第一整数相位信息，CNT(n-1)表示在第(n-1)上升沿TVn-1输出的第一整数相位信息，fr(n)表示在第n上升沿TVn输出的第一小数相位信息，fr(n-1)表示在第(n-1)上升沿TVn-1输出的第一小数相位信息。
相应地，可知数字频率变为freq(n)＝{CNT(n)-CNT(n-1)}+(fr(n)-fr(n-1)}。可以以与获得振荡频率FVCO的数字频率相同的方式获得参考频率Fref的数字频率。
因此，参考图8的时序图，在等式(2)中给出在第一上升沿TV1至第三上升沿TV3从第一编码器单元234输出的小数相位信息fr。
fr(TV1)＝4/9＝0.444；fr(TV2)＝0/9＝0；fr(TV3)＝4/9＝0.444；fr(TV4)＝0/9＝0    ...(2)
参照等式(1)和等式(2)，作为计算数字频率的结果，从第一转换单元230输出在等式(3)中给出的第一数字频率dFVCO。
dFVCO(TV2-TV1)＝CNT(TV2)-CNT(TV1)+fr(TV2)-fr(TV1)＝5-0.444＝4.555
dFVCO(TV3-TV2)＝CNT(TV3)-CNT(TV2)+fr(TV3)-fr(TV2)＝4+0.444＝4.444    ...(3)
dFVCO(TV4-TV3)＝CNT(TV4)-CNT(TV3)+fr(TV4)-fr(TV3)＝5-0.444＝4.555
以相同的方式，在等式(4)中给出在第一上升沿TR1至第三上升沿TR3从第二编码器单元254输出的小数相位信息fr。
fr(TR1)＝0/9＝0；fr(TR2)＝1/9＝0.111；fr(TR3)＝2/9＝0.222    ......(4)
参照等式(1)和等式(4)，作为计算数字频率的结果，从第二转换单元250输出在等式(5)中给出的第二数字频率dFref。
dFref(TR2-TR1)＝CNT(TR2)-CNT(TR1)+fr(TR2)-fr(TR1)＝6+0.111＝6.111    ...(5)
dFref(TR3-TR2)＝CNT(TR3)-CNT(TR2)+fr(TR3)-fr(TR2)＝6+0.111＝6.111
最后，运算单元270运算从第一转换单元230输出的第一数字频率dFVCO与从第二转换单元250输出的第二数字频率dFref的比率，并输出获得的作为运算结果的数字频率Fdig。在等式(6)中运算最终输出的数字频率Fdig。
Fdig＝dFref/dFVCO＝6.111/4.555＝1.3416或6.111/4.444＝1.3751    ...(6)
图10是示出根据本发明的另一示例性实施例的数字频率检测器的重新定时器290的结构的示图。
参照图10，重新定时器290包括两个锁存器。每个锁存器使用从环形振荡器212产生的时钟信号Ring OSC重新设置振荡频率FVCO和参考频率Fref，并提供重新设置的频率作为第一重新定时时钟信号rFVCO和第二重新定时时钟信号rFref。
图11是示意性地示出应用了根据本发明实施例的数字频率检测器的数字PLL的结构的框图。
参照图11，数字PLL包括：检测器310、数字环路滤波器(DLF)320、数控振荡器(DCO)330、除法器(1/N)340、数字频率检测器(DFD)350以及乘法器(N)360。
检测器310比较输入频率Fcc和从乘法器360(将在后面描述)输出的频率Fdig，并输出对应于这两个频率之差的误差值。
DLF 320当从检测器310输出的误差值超过数字PLL的预定界限时，根据误差值调整用于控制输出的振荡频率FVCO的控制值。
DCO 330通过根据从DLF 320输出的控制值控制从固定频率的振荡器(未示出)输入的固定频率来输出高频振荡频率FVCO。
除法器340将从VCO 330输出的高频振荡频率FVCO除以特定整数值N，并输出被除后的频率作为低频振荡频率FVCO。
DFD 350将低频振荡频率FVCO与参考频率Fref的比率转换为数字值，并输出该数字值作为数字频率Fdig。根据本发明实施例的数字频率检测器100和200可被应用为DFD 350。
乘法器360将从DFD 350输出的数字频率Fdig与整数值N相乘，并输出相乘后的频率作为高频数字频率Fdig。
在上面描述的本发明的示例性实施例中，可通过采用将两个频率的比率转换为数字值的数字频率检测器100和200来实施数字PLL。根据本发明的数字频率检测器还可被应用到在数字域中设计的频率合成器。
如上所述，根据本发明的示例性实施例，使用环形振荡器检测高频信号的频率作为具有高精度的数字信号，因此可在数字域中设计过去在模拟域中设计的电路时提供高性能的数字频率检测器。
前面的示例性实施例和优点仅是示例性的，不应被解释为限制本发明。本教导可被容易地应用到其他类型的设备。此外，本发明示例性实施例的描述是为了进行说明而不是限制权利要求的范围，许多替换、修改和变形对于本领域的技术人员来说将是明显的。

Claims (24)

1、一种数字频率检测器，包括：
第一转换单元，包括第一环形振荡器，并使用在第一频率的高电平时间段操作的第一环形振荡器将第一频率输出为第一频率信息，其中，第一频率信息是数字信息；
第二转换单元，包括第二环形振荡器，并使用在第二频率的高电平时间段操作的第二环形振荡器将第二频率输出为第二频率信息，其中，第二频率信息是数字信息；
运算单元，通过计算第一频率信息与第二频率信息的比率来输出第一频率的数字频率。
2、如权利要求1所述的数字频率检测器，其中，第一频率信息和第二频率信息包括小数频率信息与整数频率信息相加在一起的信息。
3、如权利要求1所述的数字频率检测器，其中，第二频率是通过石英产生的，并且是已知的频率。
4、如权利要求1所述的数字频率检测器，其中，第一环形振荡器和第二环形振荡器以相同的频率操作。
5、如权利要求1所述的数字频率检测器，其中，第一环形振荡器包括作为延时单元的NAND门和偶数个反相器。
6、如权利要求1所述的数字频率检测器，其中，第一环形振荡器是差分式振荡器。
7、如权利要求1所述的数字频率检测器，其中，第一环形振荡器包括多个延时单元，并且第一转换单元还包括：
第一锁存器单元，临时存储在第一频率的下降沿通过第一环形振荡器的各个延时单元的信号的状态，并输出状态信号作为第一环形振荡器的延时信息，第一锁存器单元包括多个锁存器，所述多个锁存器的数量对应于第一环形振荡器的延时单元的数量；
第一边缘检测单元，检测使所述延时信息的状态从“1”改变为“0”的延时单元；
第一编码器单元，将通过第一边缘检测单元检测到的延时单元的位置编码为二进制信息，并输出编码的信号作为第一环形振荡器的小数频率信息；
第一计数器单元，对第一环形振荡器的周期计数，并输出计数值作为整数频率信息；
第一加法单元，输出通过将所述小数频率信息与所述整数频率信息相加获得的第一频率信息。
8、如权利要求7所述的数字频率检测器，其中，第一计数器单元对从第一频率的上升沿到下降沿从第一环形振荡器输出的时钟信号计数，以产生作为整数频率信息被输出的计数值。
9、如权利要求1所述的数字频率检测器，其中，第二环形振荡器包括多个延时单元，并且第二转换单元还包括：
第二锁存器单元，临时存储在第二频率的下降沿通过第二环形振荡器的各个延时单元的信号的状态，并输出状态信号作为第二环形振荡器的延时信息，第二锁存器单元包括多个锁存器，所述多个锁存器的数量对应于第二环形振荡器的延时单元的数量；
第二边缘检测单元，检测使所述延时信息的状态从“1”改变为“0”的延时单元；
第二编码器单元，将通过第二边缘检测单元检测到的延时单元的位置编码为二进制信息，并输出编码的信号作为第二环形振荡器的小数频率信息；
第二计数器单元，对第二环形振荡器的周期计数，并输出计数值作为整数频率信息；
第二加法单元，输出通过将所述小数频率信息与所述整数频率信息相加获得的第二频率信息。
10、如权利要求9所述的数字频率检测器，其中，第二计数器单元对从第二频率的上升沿到下降沿从第二环形振荡器输出的时钟信号计数，以产生作为整数频率信息输出的计数值。
11、一种数字频率检测器，包括：
量化单元，包括环形振荡器，并使用环形振荡器对第一频率和第二频率进行量化；
第一转换单元，使用量化的第一频率的信息将第一频率输出为第一频率信息，其中，第一频率信息是数字信息；
第二转换单元，使用量化的第二频率的信息将第二频率输出为第二频率信息，其中，第二频率信息是数字信息；
运算单元，通过计算第一频率信息与第二频率信息的比率来输出第一频率的数字频率。
12、如权利要求11所述的数字频率检测器，其中，第一频率信息和第二频率信息包括小数频率信息与整数频率信息相加在一起的信息。
13、如权利要求11所述的数字频率检测器，其中，第二频率是通过石英产生的，并且是已知的频率。
14、如权利要求11所述的数字频率检测器，其中，环形振荡器包括在反馈环路中设置的作为延时单元的奇数个反相器。
15、如权利要求11所述的数字频率检测器，其中，环形振荡器是差分式振荡器。
16、如权利要求12所述的数字频率检测器，其中，环形振荡器包括多个延时单元，并且量化单元还包括：
第一锁存器单元，临时存储在第一频率的上升沿通过各个延时单元的信号的状态，并输出状态信号作为环形振荡器的第一延时信息，第一锁存器单元包括多个锁存器，所述多个锁存器的数量对应于环形振荡器的延时单元的数量；
第二锁存器单元，临时存储在第二频率的上升沿通过各个延时单元的信号的状态，并输出状态信号作为环形振荡器的第二延时信息，第二锁存器单元包括多个锁存器，所述多个锁存器的数量对应于环形振荡器的延时单元的数量；
计数器单元，通过对在第一频率的一个周期中的环形振荡器的周期计数来输出第一整数相位信息，并通过对在第二频率的一个周期中的环形振荡器的周期计数来输出第二整数相位信息。
17、如权利要求16所述的数字频率检测器，其中，第一转换单元包括：
第一边缘检测单元，检测使第一延时信息的状态从“1”改变为“0”的延时单元；
第一编码器单元，将通过第一边缘检测单元检测到的延时单元的位置编码为二进制信息，并输出编码的信号作为环形振荡器的第一小数相位信息；
第一加法单元，输出通过将第一小数相位信息与第一整数相位信息相加获得的第一相位信息；
第一差分器，对第一相位信息进行差分，并输出差分的第一相位信息作为第一频率信息。
18、如权利要求16所述的数字频率检测器，其中，第二转换单元包括：
第二边缘检测单元，检测使第二延时信息的状态从“1”改变为“0”的延时单元；
第二编码器单元，将通过第二边缘检测单元检测到的延时单元的位置编码为二进制信息，并输出编码的信号作为环形振荡器的第二小数相位信息；
第二加法单元，输出通过将第二小数相位信息与第二整数相位信息相加获得的第二相位信息；
第二差分器，对第二相位信息进行差分，并输出差分的第二相位信息作为第二频率信息。
19、如权利要求11所述的数字频率检测器，还包括重新定时器，所述重新定时器使用环形振荡器产生的时钟信号重新设置第一频率和第二频率，并提供重新设置的第一频率和第二频率分别作为第一转换单元的时钟信号和第二转换单元的时钟信号。
20、如权利要求19所述的数字频率检测器，其中，重新定时器包括：
第一锁存器，根据环形振荡器产生的时钟信号锁存第一频率；
第二锁存器，根据环形振荡器产生的时钟信号锁存第二频率。
21、一种数字锁相环，包括：
检测单元，比较第一数字频率和第二数字频率，并输出对应于第一数字频率和第二数字频率之差的误差值；
滤波器单元，根据从检测单元输出的误差值调整并输出用于控制输出频率的控制值，以使所述误差值在预定界限内；
振荡器，通过根据从滤波器单元输出的控制值控制从固定频率的振荡器输入的固定频率来输出高频振荡频率；
数字频率检测器，使用振荡频率的频率信息与参考频率的频率信息的比率输出第二数字频率，其中，所述频率信息是数字信息。
22、如权利要求21所述的数字锁相环，还包括：
除法器，将从振荡器输出的高频振荡频率除以特定整数，并输出被除后的频率作为低频振荡频率；
乘法器，将从数字频率检测器输出的第二数字频率与所述整数相乘，并输出相乘后的频率作为第二高频数字频率。
23、如权利要求21所述的数字锁相环，其中，数字频率检测器包括：
第一转换单元，包括第一环形振荡器，并使用在第一频率的高电平时间段操作的第一环形振荡器将第一频率输出为第一频率信息，其中，第一频率信息是数字信息；
第二转换单元，包括第二环形振荡器，并使用在第二频率的高电平时间段操作的第二环形振荡器将第二频率输出为第二频率信息，其中，第二频率信息是数字信息；
运算单元，通过计算第一频率信息与第二频率信息的比率来输出第一频率的数字频率。
24、如权利要求21所述的数字锁相环，其中，数字频率检测器包括：
量化单元，包括环形振荡器，并使用环形振荡器对第一频率和第二频率进行量化；
第一转换单元，使用量化的第一频率的信息将第一频率输出为第一频率信息，其中，第一频率信息是数字信息；
第二转换单元，使用量化的第二频率的信息将第二频率输出为第二频率信息，其中，第二频率信息是数字信息；
运算单元，通过计算第一频率信息与第二频率信息的比率来输出第一频率的数字频率。
CNA2008101078012A 2007-06-25 2008-05-14 数字频率检测器和使用该数字频率检测器的数字锁相环 Pending CN101335522A (zh)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
KR1020070062354A KR100944497B1 (ko) 2007-06-25 2007-06-25 디지털 주파수 검출기 및 이를 이용한 디지털 ｐｌｌ
KR1020070062354 2007-06-25

Publications (1)

Publication Number Publication Date
CN101335522A true CN101335522A (zh) 2008-12-31

Family

ID=40043017

Family Applications (1)

Application Number Title Priority Date Filing Date
CNA2008101078012A Pending CN101335522A (zh) 2007-06-25 2008-05-14 数字频率检测器和使用该数字频率检测器的数字锁相环

Country Status (5)

Country Link
US (1) US7812644B2 (zh)
EP (1) EP2015446A2 (zh)
JP (1) JP2009005362A (zh)
KR (1) KR100944497B1 (zh)
CN (1) CN101335522A (zh)

Cited By (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN102692563A (zh) * 2012-05-18 2012-09-26 大唐微电子技术有限公司 时钟频率检测器
CN101888243B (zh) * 2009-05-13 2015-09-30 联发科技股份有限公司 数字锁相环电路及其方法
CN106062824A (zh) * 2014-03-05 2016-10-26 三菱电机株式会社 边缘检测装置、边缘检测方法和程序
TWI586107B (zh) * 2016-05-09 2017-06-01 Timing Error Detection and Correction Device and Its Normal Timing Design Method
CN109412585A (zh) * 2017-08-18 2019-03-01 三星电子株式会社 被配置为调整时钟信号之间的偏斜的电子电路
CN112119594A (zh) * 2018-06-07 2020-12-22 三星电子株式会社 包含多个锁相环电路的电子设备

Families Citing this family (30)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
EP2192689B1 (en) * 2008-12-01 2012-01-18 Samsung Electronics Co., Ltd. Time-to-digital converter and all-digital phase-locked loop
KR101658632B1 (ko) * 2009-03-17 2016-09-23 삼성전자주식회사 디지털 위상 검출기 및 이를 포함하는 디지털 위상 고정 루프
TWI356593B (en) * 2009-06-29 2012-01-11 Ind Tech Res Inst Digital phase-locked loop and digital phase-freque
JP2011071816A (ja) * 2009-09-28 2011-04-07 Fujitsu Semiconductor Ltd 周波数測定回路及びそれを有するｐｌｌシンセサイザ
KR101150881B1 (ko) * 2010-11-22 2012-05-29 엘아이지넥스원 주식회사 주파수 측정 장치 및, 신호 수신 장치
US8866468B2 (en) * 2011-01-27 2014-10-21 Tektronix, Inc. DF/dT trigger system and method
US8766682B2 (en) * 2012-01-24 2014-07-01 Voxtel, Inc. Method and device for measuring duration of a time interval
US9692429B1 (en) 2012-11-15 2017-06-27 Gsi Technology, Inc. Systems and methods involving fast-acquisition lock features associated with phase locked loop circuitry
US9312838B2 (en) * 2013-12-16 2016-04-12 Alcatel Lucent Apparatus and method for transferring multiple asynchronous clock signals over a single conductor
US9575095B2 (en) * 2014-08-13 2017-02-21 Qualcomm Incorporated Low power high resolution oscillator based voltage sensor
US10481187B2 (en) * 2014-12-31 2019-11-19 Texas Instruments Incorporated Frequency synthesizer output cycle counter including ring encoder
JP6481533B2 (ja) * 2015-07-08 2019-03-13 株式会社デンソー デジタル制御発振回路
US10860320B1 (en) 2016-12-06 2020-12-08 Gsi Technology, Inc. Orthogonal data transposition system and method during data transfers to/from a processing array
US10777262B1 (en) 2016-12-06 2020-09-15 Gsi Technology, Inc. Read data processing circuits and methods associated memory cells
US10891076B1 (en) 2016-12-06 2021-01-12 Gsi Technology, Inc. Results processing circuits and methods associated with computational memory cells
US10854284B1 (en) 2016-12-06 2020-12-01 Gsi Technology, Inc. Computational memory cell and processing array device with ratioless write port
US10943648B1 (en) 2016-12-06 2021-03-09 Gsi Technology, Inc. Ultra low VDD memory cell with ratioless write port
US10847213B1 (en) 2016-12-06 2020-11-24 Gsi Technology, Inc. Write data processing circuits and methods associated with computational memory cells
US10521229B2 (en) 2016-12-06 2019-12-31 Gsi Technology, Inc. Computational memory cell and processing array device using memory cells
US10770133B1 (en) 2016-12-06 2020-09-08 Gsi Technology, Inc. Read and write data processing circuits and methods associated with computational memory cells that provides write inhibits and read bit line pre-charge inhibits
US10847212B1 (en) 2016-12-06 2020-11-24 Gsi Technology, Inc. Read and write data processing circuits and methods associated with computational memory cells using two read multiplexers
US11227653B1 (en) 2016-12-06 2022-01-18 Gsi Technology, Inc. Storage array circuits and methods for computational memory cells
US10249362B2 (en) 2016-12-06 2019-04-02 Gsi Technology, Inc. Computational memory cell and processing array device using the memory cells for XOR and XNOR computations
JP6812781B2 (ja) * 2016-12-19 2021-01-13 セイコーエプソン株式会社 遅延回路、カウント値生成回路および物理量センサー
KR102608982B1 (ko) * 2016-12-26 2023-11-30 에스케이하이닉스 주식회사 완전 디지털 위상 고정 루프
WO2019010088A1 (en) 2017-07-07 2019-01-10 Intel Corporation APPARATUS AND METHOD FOR REDUCING LATCH TIME
US10958272B2 (en) 2019-06-18 2021-03-23 Gsi Technology, Inc. Computational memory cell and processing array device using complementary exclusive or memory cells
US10877731B1 (en) 2019-06-18 2020-12-29 Gsi Technology, Inc. Processing array device that performs one cycle full adder operation and bit line read/write logic features
US10930341B1 (en) 2019-06-18 2021-02-23 Gsi Technology, Inc. Processing array device that performs one cycle full adder operation and bit line read/write logic features
CN114070267A (zh) * 2020-08-07 2022-02-18 京东方科技集团股份有限公司 数字指纹生成电路、生成方法和电子设备

Family Cites Families (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3455982B2 (ja) * 1993-01-14 2003-10-14 株式会社デンソー 偶数段リングオシレータ及びパルス位相差符号化回路
US6219394B1 (en) 1997-10-08 2001-04-17 Tropian, Inc. Digital frequency sampling and discrimination
US6148052A (en) 1997-12-10 2000-11-14 Nortel Networks Corporation Digital phase detector with ring oscillator capture and inverter delay calibration
KR200248348Y1 (ko) * 1998-12-30 2001-11-15 박종섭 주파수 검출 장치
JP2000278124A (ja) * 1999-03-26 2000-10-06 Sanyo Electric Co Ltd Ｐｌｌ回路
US6429693B1 (en) * 2000-06-30 2002-08-06 Texas Instruments Incorporated Digital fractional phase detector
KR100367754B1 (ko) * 2001-01-29 2003-01-10 (주)텔레필드 디지털 위상동기루프의 위상 검출기
US7084670B1 (en) * 2004-06-30 2006-08-01 National Semiconductor Corporation Phase-frequency detector with gated reference clock input
JP4850473B2 (ja) 2005-10-13 2012-01-11 富士通セミコンダクター株式会社 デジタル位相検出器
WO2007054902A1 (en) 2005-11-11 2007-05-18 Nxp B.V. Integrating analog to digital converter

Cited By (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN101888243B (zh) * 2009-05-13 2015-09-30 联发科技股份有限公司 数字锁相环电路及其方法
CN105119598A (zh) * 2009-05-13 2015-12-02 联发科技股份有限公司 数字锁相环电路及其方法
CN102692563A (zh) * 2012-05-18 2012-09-26 大唐微电子技术有限公司 时钟频率检测器
CN102692563B (zh) * 2012-05-18 2015-06-17 大唐微电子技术有限公司 时钟频率检测器
CN106062824A (zh) * 2014-03-05 2016-10-26 三菱电机株式会社 边缘检测装置、边缘检测方法和程序
CN106062824B (zh) * 2014-03-05 2018-05-11 三菱电机株式会社 边缘检测装置和边缘检测方法
TWI586107B (zh) * 2016-05-09 2017-06-01 Timing Error Detection and Correction Device and Its Normal Timing Design Method
CN109412585A (zh) * 2017-08-18 2019-03-01 三星电子株式会社 被配置为调整时钟信号之间的偏斜的电子电路
CN109412585B (zh) * 2017-08-18 2023-10-20 三星电子株式会社 被配置为调整时钟信号之间的偏斜的电子电路
CN112119594A (zh) * 2018-06-07 2020-12-22 三星电子株式会社 包含多个锁相环电路的电子设备
CN112119594B (zh) * 2018-06-07 2022-04-26 三星电子株式会社 包含多个锁相环电路的电子设备

Also Published As

Publication number Publication date
EP2015446A2 (en) 2009-01-14
US20080315921A1 (en) 2008-12-25
KR100944497B1 (ko) 2010-03-03
KR20080113625A (ko) 2008-12-31
US7812644B2 (en) 2010-10-12
JP2009005362A (ja) 2009-01-08

Similar Documents

Publication Publication Date Title
CN101335522A (zh) 数字频率检测器和使用该数字频率检测器的数字锁相环
KR100431485B1 (ko) 로크 검출 회로
US8461885B2 (en) Hybrid digital-analog phase locked loops
JP5305935B2 (ja) デジタルフェーズロックドループ回路
JP5347534B2 (ja) 位相比較器、ｐｌｌ回路、及び位相比較器の制御方法
US20100259305A1 (en) Injection locked phase lock loops
US20110074514A1 (en) Frequency measurement circuit and pll synthesizer provided therewith
TWI638526B (zh) 頻率合成裝置及其方法
JP5333439B2 (ja) 周波数シンセサイザおよび発振器の発振周波数制御方法
US20070285082A1 (en) Lock Detecting Circuit, Lock Detecting Method
US20120049912A1 (en) Digital phase difference detector and frequency synthesizer including the same
US8373511B2 (en) Oscillator circuit and method for gain and phase noise control
KR101866241B1 (ko) 직접 디지털 주파수 합성기를 이용한 위상 고정루프
CN104320133A (zh) 一种抑制小数锁相环小数杂散的电路及方法
EP1518323B1 (en) Phase-locked loop with incremental phase detectors and a converter for combining a logical operation with a digital to analog conversion
CN113193868A (zh) 锁相检测装置和锁相检测方法、锁相环
Huang et al. A time-to-digital converter based AFC for wideband frequency synthesizer
US6369625B1 (en) Phase locked loop circuit
KR20080077515A (ko) 위상 록킹 검출 방법 및 이를 수행하기 위한 위상 고정루프 회로
US11211938B2 (en) Method and apparatus for generating output frequency locked to input frequency
JP5225229B2 (ja) Ｐｌｌ回路
CN113541684B (zh) 一种锁相环电路及其校准方法和装置
US8890585B2 (en) Frequency multiplier and associated method
JP2012023646A (ja) 全デジタル位相ロックループ
CN215186702U (zh) 锁相检测装置、锁相环

Legal Events

Date Code Title Description
C06 Publication
PB01 Publication
C10 Entry into substantive examination
SE01 Entry into force of request for substantive examination
C02 Deemed withdrawal of patent application after publication (patent law 2001)
WD01 Invention patent application deemed withdrawn after publication

Open date: 20081231