KR100944497B1 - 디지털 주파수 검출기 및 이를 이용한 디지털 ｐｌｌ - Google Patents

디지털 주파수 검출기 및 이를 이용한 디지털 ｐｌｌ Download PDF

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Abstract

디지털 주파수 검출기 및 이를 이용한 디지털 PLL(Phase Locked Loop)가 개시된다. 본 본 발명에 따른 디지털 주파수 검출기는 제1주파수의 하이 레벨(high level) 구간 동안 동작하는 제1링오실레이터를 이용하여, 제1주파수를 디지털형식의 제1주파수정보로 출력하는 제1변환부, 제2주파수의 하이 레벨 구간 동안 동작하는 제2링오실레이터를 이용하여, 제2주파수를 디지털형식의 제2주파수정보로 출력하는 제2변환부, 그리고, 제1주파수정보 및 제2주파수정보의 비를 연산하여 제1주파수에 대한 디지털 주파수를 출력하는 연산부를 포함한다. 이에 따라, 고주파 신호의 주파수를 정밀도가 높은 디지털 신호로 검출할 수 있게 된다.
PLL(Phase Locked Loop), 링오실레이터, 디지털 주파수, 래치, 인버터

Description

디지털 주파수 검출기 및 이를 이용한 디지털 ＰＬＬ{Digital frequency detector and digital Phase Locked Loop using the digital frequency detector}
도 1은 일반적인 PLL(Phase Locked Loop)의 개략적인 구성을 나타낸 도면,
도 2는 본 발명의 일 실시예에 따른 디지털 주파수 검출기의 개략적인 구성을 나타낸 도면,
도 3은 본 발명의 일 실시예에 따른 디지털 주파수 검출기의 제1변환부의 구성을 상세하게 예시한 도면,
도 4는 도 3에 나타낸 제1변환부의 동작을 설명하기 위한 타이밍도,
도 5는 본 발명의 다른 실시예에 따른 디지털 주파수 검출기의 개략적인 구성을 나타낸 도면,
도 6은 본 발명의 다른 실시예에 따른 디지털 주파수 검출기의 양자화부의 구성을 상세하게 예시한 도면,
도 7은 도 6에 나타낸 양자화부에 사용된 링오실레이터를 나타낸 도면,
도 8은 본 발명의 다른 실시예에 따른 디지털 주파수 검출기의 동작을 설명하기 위한 타이밍도,
도 9는 본 발명의 다른 실시예에 따른 디지털 주파수 검출기의 변환부의 동작을 설명하기 위한 도면,
도 10은 본 발명의 다른 실시예에 따른 디지털 주파수 검출기의 리타이머의 구성을 나타낸 도면, 그리고,
도 11은 본 발명의 모든 실시예에 따른 디지털 주파수 검출기가 적용된 디지털 PLL의 개략적인 구성을 나타낸 도면이다.
* 도면의 주요 부분에 대한 부호의 설명 *
100,200,350 : 디지털 주파수 검출기 120,230 : 제1변환부
121,214 : 제1래치부 123,232 : 제1에지검출부
125,234 : 제1엔코더부 126,236 : 제1합산부
122 : 제1링오실레이터 124 : 제1카운터부
140,250 : 제2변환부 141,216 : 제2래치부
143,252 : 제2에지검출부 145,254 : 제2엔코더부
146,256 : 제2합산부 142 : 제2링오실레이터
144 : 제2카운터부 210 : 양자화부
212 : 링오실레이터 218 : 카운터부
238 : 제1미분기 258 : 제2미분기
160,270 : 연산부 290 : 리타이머
본 발명은 디지털 주파수 검출기 및 이를 이용한 디지털 PLL에 관한 것으로, 더욱 상세하게는 디지털 PLL(Phase Locked Loop)이나 주파수 합성기(Frequency Synthesizer) 등에 사용되는 디지털 주파수 검출기 및 이를 이용한 디지털 PLL에 관한 것이다.
일반적으로, PLL은 주변상황에 의해 발생할 수 있는 위상 및 주파수 변화를 감지하고, 이를 조정해 줌으로써 고정된 위상 및 주파수를 가지는 출력신호를 얻는데 사용된다.
도 1은 일반적인 PLL(Phase Locked Loop)의 개략적인 구성을 나타낸 도면이다.
도 1을 참조하면, PLL은 PFD(Phase Frequency Detector)(10), Charge Pump(30), Loop Filter(50), VCO(Voltage Controlled Oscillator)(70), 및 Divider(90)를 포함한다.
PFD(10)는 입력주파수(Fcc)와 후술 되는 Divider(90)에서 출력되는 주파수를 비교하여, 그 차이에 해당하는 펄스 열(pulse string)을 출력한다.
Charge Pump(30)는 PFD(10)에서 출력된 펄스 폭에 비례하는 전류를 펄스 부호에 따라 밀거나 당겨준다. 이와 같이 펄스를 전류로 변환하는 과정에서 전류이득이 발생하게 되며, 이러한 전류이득은 PLL의 출력이 안정화되는 시간(lock time)을 비롯한 PLL의 성능에 큰 영향을 준다.
Loop Filter(50)는 저역통과필터(Low Pass Filter) 구조로 구성되며, 루프 동작중에 발생하는 노이즈를 필터링한다. 그리고, 커패시터를 이용하여 축전된 전하량 변화시켜 VCO(70) 조절단자의 전압을 가변한다.
VCO(70)는 Loop Filter(50)에서 출력되는 전압에 따라 특정 주파수(Fvco)를 출력하는데, 여기서 출력되는 주파수(Fvco)는 고주파이다.
Divider(90)는 PFD(10)가 입력 주파수(Fcc)와 비교 가능한 주파수로 VCO(70)의 출력 주파수(Fvco)를 분주하여 출력한다.
이상에서 살펴본 PLL은 아날로그방식으로 주파수를 처리하는 회로이며, 아날로그방식의 회로는 공급전압(supply voltage)이 줄어들면 외부 잡음에 대한 민감도가 높아지게 된다. 최근 반도체 공정의 경우, 트랜지스터의 속도가 증가하는 반면에 공급전압이 줄어드는 경향을 보이고 있으며, 이로 인해 아날로그 영역(domain)에서 설계되던 회로들이 디지털 영역에서 설계되고 있다.
이러한 경향은 PLL의 경우에도 나타나고 있으며, 디지털 PLL을 구현하는데 있어서, 가장 큰 문제점은 VCO(Voltage Controlled Oscillator)에서 출력되는 고주파 신호를 디지털 신호로 변환하게 되면 정밀도가 떨어진다는 점이다. 이러한 문제점은 디지털 PLL뿐만 아니라, 디지털 영역에서 설계되는 주파수 합성기 등에도 나타나게 된다.
따라서, 본 발명의 목적은 아날로그 영역에서 설계된 회로를 디지털 영역으로 설계하는데 있어서, 디지털 회로의 성능을 향상시키기 위해 고주파 신호의 주파수를 정밀도가 높은 디지털 신호로 검출할 수 있는 디지털 주파수 검출기 및 이를 이용한 디지털 PLL을 제공함에 있다.
상기 목적을 달성하기 위한 본 발명에 따른 디지털 주파수 검출기는 제1주파수의 하이 레벨(high level) 구간 동안 동작하는 제1링오실레이터를 이용하여, 상기 제1주파수를 디지털형식의 제1주파수정보로 출력하는 제1변환부, 제2주파수의 하이 레벨 구간 동안 동작하는 제2링오실레이터를 이용하여, 상기 제2주파수를 디지털형식의 제2주파수정보로 출력하는 제2변환부, 및 상기 제1주파수정보 및 상기 제2주파수정보의 비를 연산하여 상기 제1주파수에 대한 디지털 주파수를 출력하는 연산부를 포함한다.
여기서, 상기 디지털형식의 제1주파수정보 및 제2주파수정보는 소수(fractional) 주파수정보 및 정수(integer) 주파수정보를 합한 정보인 것을 특징으로 한다.
그리고, 상기 제2주파수는 크리스탈(crystal)을 통해 생성되어 그 크기를 알 수 있는 주파수인 것이 바람직하며, 상기 제1링오실레이터 및 상기 제2링오실레이터는 동일한 주파수로 동작하는 것이 바람직하다.
상기 제1링오실레이터는 지연소자로 1개의 낸드 게이트(NAND gage) 및 짝수개의 인버터(inverter)를 포함하거나, 상기 제1링오실레이터는 디퍼런셜 타입(differential type)으로 구성되는 것이 가능하다.
상기 제1변환부는 상기 제1링오실레이터에 구비된 지연소자의 수에 해당하는 래치(latch)로 구성되어, 상기 제1주파수의 하강 에지(falling edge)에서 각 지연소자를 통과한 신호의 상태를 일시적으로 저장하여 상기 제1링오실레이터의 지연정보로 출력하는 제1래치부, 상기 지연정보의 상태를 '1'에서 '0'으로 변경 되도록 하는 지연소자를 검출하는 제1에지검출부, 상기 제1에지검출부에서 검출된 지연소자의 위치를 이진(binary) 정보로 엔코딩(encoding)하여 상기 제1링오실레이터의 소수(fractional) 주파수정보로 출력하는 제1엔코더부, 상기 제1링오실레이터의 주기를 카운팅하여 정수(integer) 주파수정보를 출력하는 제1카운터부, 및 상기 소수 주파수정보 및 상기 정수 주파수정보를 합한 상기 제1주파수정보를 출력하는 제1합산부를 포함한다.
여기서, 상기 제1카운터부는 상기 제1주파수의 상승 에지에서 하강 에지까지 상기 제1링오실레이터로부터 출력되는 클록(clock)을 카운팅하여 상기 정수 주파수정보로 출력한다.
상기 제2변환부는 상기 제2링오실레이터에 구비된 지연소자의 수에 해당하는 래치(latch)로 구성되어, 상기 제2주파수의 하강 에지(falling edge)에서 각 지연소자를 통과한 신호의 상태를 일시적으로 저장하여 상기 제2링오실레이터의 지연정보로 출력하는 제2래치부, 상기 지연정보의 상태를 '1'에서 '0'으로 변경 되도록 하는 지연소자를 검출하는 제2에지검출부, 상기 제2에지검출부에서 검출된 지연소자의 위치를 이진(binary) 정보로 엔코딩(encoding)하여 상기 제2링오실레이터의 소수(fractional) 주파수정보로 출력하는 제2엔코더부, 상기 제2링오실레이터의 주기를 카운팅하여 정수(integer) 주파수정보를 출력하는 제2카운터부, 및 상기 소수 주파수정보 및 상기 정수 주파수정보를 합한 제2주파수정보를 출력하는 제2합산부를 포함한다.
여기서, 상기 제2카운터부는 상기 제2주파수의 상승 에지에서 하강 에지까지 상기 제2링오실레이터로부터 출력되는 클록(clock)을 카운팅하여 상기 정수 주파수정보로 출력한다.
그리고, 본 발명의 다른 디지털 주파수 검출기는 링오실레이터를 이용하여 제1주파수 및 제2주파수를 각각 양자화하는 양자화부, 상기 제1주파수에 대해 양자화된 정보를 이용하여 상기 제1주파수를 디지털형식의 제1주파수정보로 출력하는 제1변환부, 상기 제2주파수에 대해 양자화된 정보를 이용하여 상기 제2주파수를 디지털형식의 제2주파수정보로 출력하는 제2변환부, 및 상기 제1주파수정보 및 상기 제2주파수정보의 비를 연산하여 상기 제1주파수에 대한 디지털 주파수를 출력하는 연산부를 포함한다.
여기서, 상기 디지털형식의 제1주파수정보 및 제2주파수정보는 소수(fractional) 주파수정보 및 정수(integer) 주파수정보를 합한 정보인 것을 특징으로 한다.
그리고, 상기 제2주파수는 크리스탈(crystal)을 통해 생성되어 그 크기를 알 수 있는 주파수인 것이 바람직하며, 상기 링오실레이터는 피드백 루프에 지연소자로 홀수개의 인버터(inverter)를 포함하거나, 상기 링오실레이터는 디퍼런셜 타입(differential type)으로 구성되는 것이 바람직하다.
상기 양자화부는 상기 링오실레이터에 구비된 지연소자의 수에 해당하는 래치(latch)로 구성되어, 상기 제1주파수의 하강 에지(falling edge)에서 각 지연소자를 통과한 신호의 상태를 일시적으로 저장하여 상기 링오실레이터의 제1지연정보로 출력하는 제1래치부, 상기 링오실레이터에 구비된 지연소자의 수에 해당하는 래 치로 구성되어, 상기 제2주파수의 하강 에지에서 각 지연소자를 통과한 신호의 상태를 일시적으로 저장하여 상기 링오실레이터의 제2지연정보로 출력하는 제2래치부, 및 상기 링오실레이터의 주기를 상기 제1주파수의 한 주기 동안 카운팅하여 제1정수(integer) 위상정보를 출력하고, 상기 링오실레이터의 주기를 상기 제2주파수의 한 주기 동안 카운팅하여 제2정수 위상정보로 출력하는 카운터부를 포함한다.
상기 제1변환부는 상기 제1지연정보의 상태를 '1'에서 '0'으로 변경 되도록 하는 지연소자를 검출하는 제1에지검출부, 상기 제1에지검출부에서 검출된 지연소자의 위치를 이진(binary) 정보로 엔코딩(encoding)하여 상기 제1링오실레이터의 제1소수(fractional) 위상정보로 출력하는 제1엔코더부, 상기 제1소수 위상정보 및 상기 제1정수 위상정보를 합한 제1위상정보를 출력하는 제1합산부; 및 상기 제1위상정보를 미분하여 상기 제1주파수정보로 출력하는 제1미분기를 포함한다.
상기 제2변환부는 상기 제2지연정보의 상태를 '1'에서 '0'으로 변경 되도록 하는 지연소자를 검출하는 제2에지검출부, 상기 제2에지검출부에서 검출된 지연소자의 위치를 이진 정보로 엔코딩하여 상기 링오실레이터의 제2소수 위상정보로 출력하는 제2엔코더부, 상기 제2소수 위상정보 및 상기 제2정수 위상정보를 합한 제2위상정보를 출력하는 제2합산부, 및 상기 제2위상정보를 미분하여 제2주파수정보로 출력하는 제2미분기를 포함한다.
또한, 본 발명의 다른 디지털 주파수 검출기는 상기 제1주파수 및 상기 제2주파수를 상기 링오실레이터에서 발생되는 클럭을 이용하여 재정렬한 후, 각각 상기 제1변환부 및 상기 제2변환부의 클록으로 제공하는 리타이머를 더 포함하는 것 이 바람직하다.
상기 리타이머는 상기 제1주파수를 상기 링오실레이터에서 발생되는 클럭에 따라 래치하는 제1래치, 및 상기 제2주파수를 상기 링오실레이터에서 발생되는 클럭에 따라 래치하는 제2래치를 포함한다.
한편, 본 발명의 디지털 검출기를 이용한 디지털 PLL은 제1디지털 주파수와 제2디지털 주파수를 비교하여 그 차이에 해당하는 오차 값을 출력하는 검출부, 상기 검출기에서 출력된 오차 값이 기 설정된 허용범위에 포함되도록 상기 오차 값에 따라 출력주파수를 제어하기 위한 제어 값을 조절하여 출력하는 필터부, 상기 필터부에서 출력되는 상기 제어 값에 따라, 고정 주파수발진기로부터 입력되는 고정주파수를 제어하여 고주파의 발진 주파수를 출력하는 발진기, 및 상기 발진 주파수에 대한 디지털형식의 주파수정보 및 크기를 알고 있는 기준 주파수에 대한 디지털형식의 주파수정보의 비를 이용하여 상기 제2디지털 주파수를 출력하는 디지털 주파수 검출기를 포함한다.
그리고, 본 발명의 디지털 검출기를 이용한 디지털 PLL은 상기 발진기에서 출력되는 고주파의 발진 주파수를 소정의 정수로 분주하여 저주파의 발진주파수로 출력하는 분배기, 및 상기 검출기에서 출력된 상기 제2디지털 주파수에 상기 정수를 곱하여 고주파의 상기 제2디지털 주파수로 출력하는 곱셈기를 더 포함하는 것이 바람직하다.
여기서, 상기 디지털 주파수 검출기는 제1주파수의 하이 레벨(high level) 구간 동안 동작하는 제1링오실레이터를 이용하여, 상기 제1주파수를 디지털형식의 제1주파수정보로 출력하는 제1변환부, 제2주파수의 하이 레벨 구간 동안 동작하는 제2링오실레이터를 이용하여, 상기 제2주파수를 디지털형식의 제2주파수정보로 출력하는 제2변환부, 및 상기 제1주파수정보 및 상기 제2주파수정보의 비를 연산하여 상기 제1주파수에 대한 디지털 주파수를 출력하는 연산부를 포함한다.
혹은, 상기 디지털 주파수 검출기는 링오실레이터를 이용하여 제1주파수 및 제2주파수를 각각 양자화하는 양자화부, 상기 제1주파수에 대해 양자화된 정보를 이용하여 상기 제1주파수를 디지털형식의 제1주파수정보로 출력하는 제1변환부, 상기 제2주파수에 대해 양자화된 정보를 이용하여 상기 제2주파수를 디지털형식의 제2주파수정보로 출력하는 제2변환부, 및 상기 제1주파수정보 및 상기 제2주파수정보의 비를 연산하여 상기 제1주파수에 대한 디지털 주파수를 출력하는 연산부를 포함한다.
이하에서는 첨부된 도면들을 참조하여 본 발명의 일 실시예를 보다 상세하게 설명한다. 다만, 본 발명을 설명함에 있어서, 관련된 공지 기능 혹은 구성에 대한 구체적인 설명이 본 발명의 요지를 불필요하게 흐릴 수 있다고 판단되는 경우, 그에 대한 상세한 설명은 축약하거나 생략한다.
도 2는 본 발명의 일 실시예에 따른 디지털 주파수 검출기의 개략적인 구성을 나타낸 도면이다.
도 2를 참조하면, 본 발명의 디지털 주파수 검출기(100)는 제1변환부(120), 제2변환부(140) 및 연산부(160)를 포함한다.
제1변환부(120)는 발진 주파수(Fvco)를 디지털 신호로 변환하며, 제1래치부(121), 제1링오실레이터(122), 제1에지검출부(123), 제1카운터부(124), 제1엔코더부(125), 및 제1합산부(126)를 포함한다.
제1링오실레이터(122)는 피드백 루프(feedback loop)에 복수의 지연소자(delay element)가 연결되어 구성되며, 일정한 주파수의 클록(clock)을 발생한다. 제1링오실레이터(122)는 발진 주파수(Fvco)의 상태가 로우 레벨(low level)이면 동작하지 않고, 발진 주파수(Fvco)의 상태가 하이 레벨(high level)이 되면 동작하게 된다.
제1래치부(121)는 제1링오실레이터(122)에 구비된 지연소자의 수에 해당하는 래치(latch)로 구성된다. 이러한 제1래치부(214)는 발진 주파수(Fvco)의 하강 에지(falling edge)에서 각 지연소자를 통과한 신호의 상태를 일시적으로 저장하여 제1링오실레이터(122)의 제1지연정보로 출력한다.
제1에지검출부(123)는 제1래치부(121)에서 출력되는 제1지연정보의 상태를 '1'에서 '0'으로 변경 되도록 하는 지연소자를 검출한다.
제1엔코더부(125)는 제1에지검출부(132)에서 검출된 지연소자의 위치를 이진(binary) 정보로 엔코딩(encoding)하여 제1링오실레이터(122)의 제1소수(fractional) 주파수정보로 출력한다.
제1카운터부(124)는 제1링오실레이터(122)의 주기를 카운팅하여 카운터정보 를 출력한다. 즉, 카운터부(124)는 발진 주파수(Fvco)의 상승 에지에서 하강 에지까지 제1링오실레이터(122)로부터 출력되는 클록(clock)을 카운팅하여 제1정수(integer) 주파수정보로 출력한다.
제1합산부(126)는 제1엔코더부(125)에서 출력된 제1소수(fractional) 주파수정보와 제1카운터부(124)에서 출력된 제1정수(integer) 주파수정보를 합한 제1주파수정보를 출력한다.
제2변환부(140)는 기준 주파수(Fref)를 디지털 신호로 변환하며, 제2래치부(141), 제2링오실레이터(142), 제2에지검출부(143), 제2카운터부(144), 제2엔코더부(145), 및 제2합산부(146)를 포함한다. 여기서, 기준 주파수(Fref)는 크리스탈(crystal)을 통해 생성되어 그 크기를 알 수 있는 주파수이다.
제2링오실레이터(142)는 피드백 루프(feedback loop)에 복수의 지연소자(delay element)가 연결되어 구성되며, 제1링오실레이터(122)와 동일한 주파수의 클록을 발생한다. 이러한 제2링오실레이터(142)는 기준 주파수(Fref)의 상태가 로우 레벨이면 동작하지 않고, 기준 주파수(Fref)의 상태가 하이 레벨이 되면 동작하게 된다.
제2래치부(141)는 제2링오실레이터(142)에 구비된 지연소자의 수에 해당하는 래치로 구성된다. 이러한 제2래치부(141)는 기준 주파수(Fref)의 하강 에지(falling edge)에서 각 지연소자를 통과한 신호의 상태를 일시적으로 저장하여 제2링오실레 이터(124)의 제2지연정보로 출력한다.
제2에지검출부(143)는 제2래치부(141)에서 출력되는 제2지연정보의 상태를 '1'에서 '0'으로 변경 되도록 하는 지연소자를 검출한다.
제2엔코더부(145)는 제2에지검출부(143)에서 검출된 지연소자의 위치를 이진 정보로 엔코딩하여 제2링오실레이터(142)의 제2소수(fractional) 주파수정보로 출력한다.
제2카운터부(144)는 제2링오실레이터(142)의 주기를 카운팅하여 카운터정보를 출력한다. 즉, 카운터부(144)는 기준 주파수(Fref)의 상승 에지에서 하강 에지까지 제2링오실레이터(142)로부터 출력되는 클록을 카운팅하여 제2정수 주파수정보로 출력한다.
제2합산부(146)는 제2엔코더부(145)에서 출력된 제2소수 주파수정보와 제2카운터부(144)에서 출력된 제2정수 주파수정보를 합한 제2주파수정보를 출력한다.
연산부(160)는 제1변환부(120) 및 제2변환부(140)에서 출력된 주파수의 비를 산출하여 디지털 주파수(Fdig)를 출력한다. 즉, 제1변환부(120)에서 출력된 제1주파수정보가 'a'이고, 제2변환부(140)에서 출력된 제2주파수정보를 'b'라고 두면, 연산부(160)는 b/a=Fvco/Fref=Fdig 를 연산한다. 여기서, 기준 주파수(Fref)는 크리스탈(crystal)을 통해 생성되어 그 크기를 알 수 있는 주파수이므로, 디지털 주파수(Fdig)는 입력되는 발진 주파수(Fvco)를 디지털로 변환한 값이 된다.
도 3은 본 발명의 일 실시예에 따른 디지털 주파수 검출기의 제1변환부(120) 의 구성을 상세하게 예시한 도면이고, 도 4는 도 3에 나타낸 제1변환부(120)의 동작을 설명하기 위한 타이밍도이다.
도 3에는 제1링오실레이터(122)는 지연소자로 1개의 낸드 게이트(NAND gage) 및 10개의 인버터(inverter)를 구비한다. 제1링오실레이터(122)는 낸드 게이트의 출력에 10개의 인버터를 연결하여 다시 낸드 게이트의 입력으로 피드백 시키도록 구성된다. 이러한 구성에 의해 발진 주파수(Fvco)의 상태가 로우 레벨(low level)이면 동작하지 않고, 발진 주파수(Fvco)의 상태가 하이 레벨(high level)이 되면 동작하게 된다.
도시하지는 않았으나, 제1링오실레이터(122)는 낸드 게이트 및 인버터를 조합한 디퍼런셜 타입(differential type)의 링 오실레이터로 구성될 수도 있다.
그리고, 제1링오실레이터(122)에 구비된 각 지연소자에 주어진 번호 0 내지 10은 지연정보를 이진정보로 엔코딩하여 소수 위상정보를 얻기 위해 사용된다. 이 경우 제1래치부(121)에는 제1링오실레이터(122)의 지연소자의 개수에 해당하는 11개의 래치가 구비된다.
제1카운터부(124)는 발진 주파수(Fvco)의 상승 에지에서 하강 에지까지 제1링오실레이터(122)로부터 출력되는 클록(clock)을 카운팅하는 카운터(CNT)와 카운트된 값을 일시 저장하여 출력하는 래치로 구성된다.
도 4를 참조하면, 발진 주파수(Fvco)의 상승 에지(Tsrt)에서 하강 에지(Tedg)까지 제1카운터부(124)는 제1링오실레이터(122)에서 출력되는 클럭의 수를 카운트하 여 카운트한 값 6을 출력한다. 그리고, 제1래치부(121)는 각 노드(a,b,c,...k)의 상태를 일시적으로 저장하여 제1지연정보인 '00001111100'을 출력한다.
제1에지검출부(123)는 제1지연정보 '00001111100'로부터 제1래치부(121)에서 출력되는 신호의 상태가 '1'에서 '0'이 되도록 하는 지연소자 9를 검출한다. 여기서, 제1엔코더부(125)는 숫자 9를 제1링오실레이터(122)에 구비된 전체 인버터 수 11로 나누어 9/11=0.8181를 제1소수 주파수정보로 출력한다.
그리고, 제1합산부(126)는 제1카운터부(124)에서 출력된 제1정수 주파수정보인 6과 제1엔코더부(125)에서 출력된 제1소수 주파수정보인 0.8181을 합하여 제1주파수정보인 6.8181을 출력한다.
제2변환부(140)의 상세한 구성 및 동작은 도 3 및 도 4에서 설명한 제1변환부(120)의 구성 및 동작과 동일하므로 생략하기로 한다.
이상과 같이 디지털 주파수 검출기(100)는 동일한 주파수로 동작하는 링오실레이터(122,142)를 이용하여, 크기를 알고 있는 기준 주파수(Fref)에 대한 비율로 발진 주파수(Fvco)를 디지털 주파수로 검출할 수 있게 된다.
도 5는 본 발명의 다른 실시예에 따른 디지털 주파수 검출기의 개략적인 구성을 나타낸 도면이다.
도 5를 참조하면, 본 발명의 디지털 주파수 검출기(200)는 양자화부(210), 제1변환부(230), 제2변환부(250), 연산부(270), 및 리타이머(Re-timer)(290)를 포함한다.
양자화부(210)는 발진 주파수(Fvco) 및 기준 주파수(Fref)를 각각 양자화하여 출력한다. 이러한 양자화부(210)는 링오실레이터(212), 제1래치부(214), 및 제2래치부(216), 및 카운터부(218)를 포함한다. 여기서, 기준 주파수(Fref)는 크리스탈(crystal)을 통해 생성되어 그 크기를 알 수 있는 주파수이다.
링오실레이터(212)는 피드백 루프(feedback loop)에 홀수의 지연소자가 연결되어 구성되며, 일정한 주파수의 클록(clock)을 발생한다.
제1래치부(214)는 링오실레이터(212)에 구비된 지연소자의 수에 해당하는 래치(latch)로 구성된다. 이러한 제1래치부(214)는 발진 주파수(Fvco)의 상승 에지(rising edge)에서 각 지연소자를 통과한 신호의 상태를 일시적으로 저장하여 링오실레이터(212)의 제1지연정보로 출력한다.
제2래치부(216) 역시, 링오실레이터(212)에 구비된 지연소자의 수에 해당하는 래치로 구성된다. 이러한 제2래치부(216)는 기준 주파수(Fref)의 상승 에지에서 각 지연소자를 통과한 신호의 상태를 일시적으로 저장하여 링오실레이터(212)의 제2지연정보로 출력한다.
카운터부(218)는 링오실레이터(212)의 주기를 카운팅하여 카운터정보를 출력한다. 즉, 카운터부(218)는 발진 주파수(Fvco)의 한 주기 동안 링오실레이터(212)로부터 출력되는 클록(clock)을 카운팅하여 제1정수(integer) 위상정보로 출력한다. 또한, 카운터부(218)는 기준 주파수(Fref)의 한 주기 동안 링오실레이터(212)로부터 출력되는 클록을 카운팅하여 제2정수 위상정보로 출력한다.
제1변환부(230)는 제1래치부(214)에서 출력되는 제1지연정보 및 카운터부(218)에서 출력되는 제1정수 위상정보를 제1디지털 주파수로 변환하여 출력한다. 이러한 제1변환부(230)는 제1에지검출부(232), 제1엔코더부(234), 제1합산부(236), 및 제1미분기(238)를 포함한다.
제1에지검출부(232)는 제1래치부(214)에서 출력되는 제1지연정보의 상태를 '1'에서 '0'으로 변경 되도록 하는 지연소자를 검출한다.
제1엔코더부(234)는 제1에지검출부(232)에서 검출된 지연소자의 위치를 이진(binary) 정보로 엔코딩하여 링오실레이터(212)의 제1소수(fractional) 위상정보로 출력한다.
제1합산부(236)는 제1엔코더부(234)에서 출력되는 제1소수 위상정보와 카운터부(218)에서 출력되는 제1정수 위상정보를 합하여 제1위상정보로 출력한다.
제1미분기(238)는 후술 되는 리타이머(290)로부터 제공되는 제1리타이밍 클럭(rFvco)에 따라, 제1위상정보를 미분하여 제1디지털 주파수로 출력한다.
제2변환부(250)는 제2래치부(216)에서 출력되는 제2지연정보 및 카운터부(218)에서 출력되는 제2정수 위상정보를 제2디지털 주파수로 변환하여 출력한다. 이러한 제2변환부(250)는 제2에지검출부(252), 제2엔코더부(254), 제2합산부(256), 및 제2미분기(258)를 포함한다.
제2에지검출부(252)는 제2래치부(216)에서 출력되는 제2지연정보의 상태를 '1'에서 '0'으로 변경 되도록 하는 지연소자를 검출한다.
제2엔코더부(254)는 제2에지검출부(252)에서 검출된 지연소자의 위치를 이진(binary) 정보로 엔코딩하여 링오실레이터(212)의 제2소수(fractional) 위상정보로 출력한다.
제2합산부(256)는 제2엔코더부(254)에서 출력되는 제2소수 위상정보와 카운터부(218)에서 출력되는 제2정수 위상정보를 합하여 제2위상정보로 출력한다.
제2미분기(258)는 후술 되는 리타이머(290)로부터 제공되는 제2리타이밍 클럭(rFref)에 따라, 제2위상정보를 미분하여 제2디지털 주파수로 출력한다.
연산부(270)는 제1변환부(230)에서 출력되는 제1디지털 주파수 및 제2변환부(250)에서 출력되는 제2디지털 주파수의 비를 연산하여 디지털 주파수(Fdig)를 출력한다.
리타이머(290)는 발진 주파수(Fvco) 및 기준 주파수(Fref)를 링오실레이터(212)에서 발생되는 클럭을 이용하여 재정렬한 후, 제1리타이밍 클럭(rFvco) 및 제2리타이밍 클럭(rFref)으로 출력하여, 제1미분기(238) 및 제2미분기(258)에 제공한다.
도 6 내지 도 9는 본 발명의 다른 실시예에 따른 디지털 주파수 검출기(200)의 동작을 상세하게 설명하기 위한 도면이다.
도 6은 본 발명의 다른 실시예에 따른 디지털 주파수 검출기(200)의 양자화 부(210)의 구성을 상세하게 예시한 도면, 도 7은 도 6에 나타낸 양자화부(210)에 사용된 링오실레이터(212)를 나타낸 도면, 도 8은 본 발명의 다른 실시예에 따른 디지털 주파수 검출기(200)의 동작을 설명하기 위한 타이밍도, 그리고, 도 9는 본 발명의 다른 실시예에 따른 디지털 주파수 검출기(200)의 변환부(230,250)의 동작을 설명하기 위한 도면이다.
도 6을 참조하면, 양자화부(210)는 피드백 루프에 9개의 지연소자가 연결되어 구성된 링오실레이터(212), 9개의 래치로 구성된 제1래치부(214), 및 9개의 래치로 구성된 제2래치부(216)를 포함한다.
여기서, 9개의 지연소자는 인버터(inverter)로 구성될 수 있으며, 각각의 인버터들은 하나의 신호를 입력받은 후, 반전시켜 출력한다. 즉, 인버터 1은 노드 a의 신호를 반전시켜 노드 b의 신호로 출력하고, 인버터 2는 노드 b의 신호를 반전시켜 노드 c의 신호로 출력한다. 인버터 3~8 및 인버터 0 역시, 인버터 1,2와 동일하게 동작하여 링오실레이터(212)는 일정한 주파수의 클록을 발생하게 된다.
도시하지는 않았으나, 링오실레이터(212)는 낸드 게이트 및 인버터를 조합한 디퍼런셜 타입(differential type)의 링 오실레이터로 구성될 수도 있다.
제1래치부(214) 및 제2래치부(216)는 링오실레이터(212)에 구비된 인버터의 수와 동일한 수의 래치들을 각각 구비하며, 도 6에 나타낸 바와 같이 구성되어 노드 a 내지 노드 i에서 검출한 신호의 상태를 일시적으로 저장하여 제1변환부(230) 및 제2변환부(250)로 출력한다.
도 7에 예시한 바와 같이, 제1래치부(214) 및 제2래치부(216)에서 출력되는 지연정보는 링오실레이터(212)의 위상정보로 볼 수 있으며, 각 지연소자에 주어진 번호 0 내지 8은 지연정보를 이진정보로 엔코딩하여 소수 위상정보를 얻기 위해 사용된다. 소수 위상정보를 얻는 방법에 관해서는 도 8을 통해 설명하기로 한다.
도 8에 나타낸 바와 같이, 제1래치부(214)를 구성하는 9개의 래치들은 발진 주파수(Fvco)의 제1상승 에지(TV1)에서 노드 a 내지 노드 i에서 검출한 신호의 상태를 일시적으로 저장하여 '011110000'으로 출력한다. 여기서, 제1에지검출부(232)는 제1상승 에지(Tv1)에서 신호의 상태를 '1'에서 '0'으로 변경되도록 하는 인버터 4를 검출한다. 그리고, 제1엔코더부(234)는 숫자 4를 링오실레이터(212)에 구비된 전체 인버터 수 9로 나누어 4/9=0.444를 제1소수 위상정보로 출력한다.
제2래치부(216)를 구성하는 9개의 래치들은 기준 주파수(Fref)의 제1상승 에지(TR1)에서 노드 a 내지 노드 i에서 검출한 신호의 상태를 일시적으로 저장하여 '100001111'으로 출력한다. 여기서, 제2에지검출부(252)는 제1상승 에지(TR1)에서 신호의 상태를 '1'에서 '0'으로 변경되도록 하는 인버터 0을 검출한다. 그리고, 제2엔코더부(254)는 0/9=0을 제2소수 위상정보로 출력한다.
카운터(CNT)는 링오실레이터(212)로부터 출력되는 클록 수를 카운트하고, 카운터(CNT)에 연결된 발진 래치(Dv)는 제1상승 에지(Tv1)에서 링오실레이터(212)로부터 출력되는 클록 수를 일시적으로 저장하여 제1정수 위상정보로 출력한다. 그리고, 카운터(CNT)에 연결된 기준 래치(Dr)는 제1상승 에지(TR1)에서 링오실레이 터(212)로부터 출력되는 클록 수를 일시적으로 저장하여 제2정수 위상정보로 출력한다.
도 8 및 도 9를 참조하면, 발진 주파수(Fvco)의 디지털 주파수는 다음 수학식 1과 같이, 링오실레이터(212)의 주파수를 발진 주파수(Fvco)로 나눈 값으로 구해진다.
freq(n)=F(Ring OSC)/Fvco=CNT(n)-CNT(n-1)-1+fr(n)+1-fr(n-1)
수학식 1에서, freq(n)은 제n상승 에지(TVn)에서 검출되는 디지털 주파수, CNT(n)은 제n상승 에지(TVn)에서 출력되는 제1정수 위상정보, CNT(n-1)은 제n-1상승 에지(TVn -1)에서 출력되는 제1정수 위상정보, fr(n)은 제n상승 에지(TVn)에서 출력되는 제1소수 위상정보, 그리고, fr(n-1)은 제n-1상승 에지(TVn -1)에서 출력되는 제1소수 위상정보이다.
결국, 디지털 주파수 freq(n)={CNT(n)-CNT(n-1)}+{fr(n)-fr(n-1)}이 됨을 알 수 있다. 기준 주파수(Fref)의 디지털 주파수 역시, 발진 주파수(Fvco)의 디지털 주파수를 구하는 방법과 동일한 방법으로 구할 수 있다.
그러므로, 도 8에 예시한 타이밍도를 참조하여, 제1 내지 제3상승 에지(TV1 내지 TV3)에서 제1엔코더부(234)로부터 출력되는 소수 위상정보(fr)는 다음 수학식 2와 같다.
fr(TV1)=4/9=0.444; fr(TV2)=0/9=0; fr(TV3)=4/9=0.444; fr(TV4)=0/9=0
수학식 1 및 수학식 2를 참조하여, 디지털 주파수를 연산하면 다음 수학식 3과 같은 제1디지털 주파수(dFvco)가 제1변환부(230)에서 출력된다.
dFvco(TV2-TV1)=CNT(TV2)-CNT(TV1)+fr(TV2)-fr(TV1)=5-0.444=4.555
dFvco(TV3-TV2)=CNT(TV3)-CNT(TV2)+fr(TV3)-fr(TV2)=4+0.444=4.444
dFvco(TV4-TV3)=CNT(TV4)-CNT(TV3)+fr(TV4)-fr(TV3)=5-0.444=4.555
같은 방법으로, 제1 내지 제3상승 에지(TR1 내지 TR3)에서 제2엔코더부(254)로부터 출력되는 소수 위상정보(fr)는 다음 수학식 4와 같다.
fr(TR1)=0/9=0; fr(TR2)=1/9=0.111; fr(TR3)=2/9=0.222
수학식 1 및 수학식 4를 참조하여, 디지털 주파수를 연산하면 다음 수학식 5와 같은 제2디지털 주파수(dFref)가 제1변환부(230)에서 출력된다.
dFref(TR2-TR1)=CNT(TR2)-CNT(TR1)+fr(TR2)-fr(TR1)=6+0.111=6.111
dFref(TV3-TV2)=CNT(TV3)-CNT(TV2)+fr(TV3)-fr(TV2)=6+0.111=6.111
마지막으로, 연산부(270)는 제1변환부(230)에서 출력되는 제1디지털 주파수(Fvco) 및 제2변환부(250)에서 출력되는 제2디지털 주파수(Fref)의 비를 연산하여 디지털 주파수(Fdig)를 출력한다. 출력되는 최종 디지털 주파수(Fdig)는 다음 수학식 6과 같이 연산되어 출력된다.
Fdig=dFref/dFvco=6.111/4.555=1.3416 혹은 6.111/4.111=1.3751
도 10은 본 발명의 다른 실시예에 따른 디지털 주파수 검출기의 리타이머(290)의 구성을 나타낸 도면이다.
도 10을 참조하면, 리타이머(290)는 두 개의 래치를 구비하며, 각각의 래치는 발진 주파수(Fvco) 및 기준 주파수(Fref)를 링오실레이터(212)에서 발생되는 클럭(Ring OSC)을 이용하여 재정렬한 후, 제1리타이밍 클럭(rFvco) 및 제2리타이밍 클럭(rFref)으로 출력한다.
도 11은 본 발명의 모든 실시예에 따른 디지털 주파수 검출기가 적용된 디지털 PLL의 개략적인 구성을 나타낸 도면이다.
도 11을 참조하면, 디지털 PLL은 검출기(310), DLF(Digital Loop Filter)(250), DCO(Digital Controlled Oscillator)(330), 분배기(340), DFD(Digital Frequency Detector)(350), 및 곱셈기(360)를 포함한다.
검출기(310)는 입력주파수(Fcc)와 후술되는 곱셈기(360)에서 출력되는 주파수(Fdig)를 비교하여, 그 차이에 해당하는 오차 값을 출력한다.
DLF(320)는 검출기(310)에서 출력된 오차 값이 디지털 PLL의 허용범위보다 큰 경우 출력되는 발진 주파수(Fvco)를 제어하는 제어 값을 오차 값에 따라 조절하여 출력한다.
DCO(330)는 DLF(320)에서 출력되는 제어 값에 따라, 고정 주파수발진기(미도시)로부터 입력되는 고정주파수를 제어하여 고주파의 발진 주파수(Fvco)를 출력한다.
분배기(340)는 VCO(330)에서 출력되는 고주파의 발진 주파수(Fvco)를 소정의 정수 값(N)으로 분주하여 저주파의 발진주파수(Fvco)로 출력한다.
DFD(350)는 저주파수의 발진주파수(Fvco) 및 기준 주파수(Fref)의 비를 디지털 값으로 변환하여 디지털 주파수(Fdig)로 출력하며, 이러한 DFD(350)로는 본 발명의 모든 실시예에 따른 디지털 주파수 검출기(100,200)가 적용된다.
곱셈기(360)는 DFD(350)에서 출력되는 디지털 주파수(Fdig)에 정수 값(N)을 곱하여 고주파의 디지털 주파수(Fdig)로 출력한다.
이상과 같이, 본 발명의 디지털 주파수 검출기(100,200)를 적용하여 두 주파수 비를 디지털 값으로 변환함으로써, 디지털 PLL을 구현할 수 있으며, 디지털 영 역에서 설계되는 주파수 합성기 등에도 본 발명의 디지털 주파수 검출기(100,200)를 적용할 수 있다.
이상 설명한 바와 같이 본 발명에 따르면, 링오실레이터를 이용하여 고주파 신호의 주파수를 정밀도가 높은 디지털 신호로 검출함으로써, 아날로그 영역에서 설계된 회로를 디지털 영역으로 설계하는데 있어서, 고성능의 디지털 주파수 검출기를 제공할 수 있게 된다.
또한, 이상에서는 본 발명의 바람직한 실시 예에 대하여 도시하고 설명하였지만, 본 발명은 상술한 특정의 실시 예에 한정되지 아니하며, 청구범위에서 청구하는 본 발명의 요지를 벗어남이 없이 당해 발명이 속하는 기술분야에서 통상의 지식을 가진 자라면 누구든지 다양한 변형 실시가 가능한 것은 물론이고, 그와 같은 변경은 청구범위 기재의 범위 내에 있게 된다.

Claims (22)

  1. 제1주파수의 하이 레벨(high level) 구간 동안 동작하는 제1링오실레이터를 이용하여, 상기 제1주파수를 디지털형식의 제1주파수정보로 출력하는 제1변환부;
    제2주파수의 하이 레벨 구간 동안 동작하는 제2링오실레이터를 이용하여, 상기 제2주파수를 디지털형식의 제2주파수정보로 출력하는 제2변환부; 및
    상기 제1주파수정보 및 상기 제2주파수정보의 비를 연산하여 상기 제1주파수에 대한 디지털 주파수를 출력하는 연산부;를 포함하는 것을 특징으로 하는 디지털 주파수 검출기.
  2. 제1항에 있어서,
    상기 디지털형식의 제1주파수정보 및 제2주파수정보는 소수(fractional) 주파수정보 및 정수(integer) 주파수정보를 합한 정보인 것을 특징으로 하는 디지털 주파수 검출기.
  3. 제1항에 있어서,
    상기 제2주파수는 크리스탈(crystal)을 통해 생성되어 그 크기를 알 수 있는 주파수인 것을 특징으로 하는 디지털 주파수 검출기.
  4. 제1항에 있어서,
    상기 제1링오실레이터 및 상기 제2링오실레이터는 동일한 주파수로 동작하는 것을 특징으로 하는 디지털 주파수 검출기.
  5. 제1항에 있어서,
    상기 제1링오실레이터는 지연소자로 1개의 낸드 게이트(NAND gage) 및 짝수개의 인버터(inverter)를 포함하거나, 상기 제1링오실레이터는 디퍼런셜 타입(differential type)으로 구성되는 것을 특징으로 하는 디지털 주파수 검출기.
  6. 제1항에 있어서,
    상기 제1변환부는,
    상기 제1링오실레이터에 구비된 지연소자의 수에 해당하는 래치(latch)로 구성되어, 상기 제1주파수의 하강 에지(falling edge)에서 각 지연소자를 통과한 신호의 상태를 일시적으로 저장하여 상기 제1링오실레이터의 지연정보로 출력하는 제1래치부;
    상기 지연정보의 상태를 '1'에서 '0'으로 변경 되도록 하는 지연소자를 검출하는 제1에지검출부;
    상기 제1에지검출부에서 검출된 지연소자의 위치를 이진(binary) 정보로 엔코딩(encoding)하여 상기 제1링오실레이터의 소수(fractional) 주파수정보로 출력하는 제1엔코더부;
    상기 제1링오실레이터의 주기를 카운팅하여 정수(integer) 주파수정보를 출력하는 제1카운터부; 및
    상기 소수 주파수정보 및 상기 정수 주파수정보를 합한 상기 제1주파수정보를 출력하는 제1합산부;를 포함하는 것을 특징으로 하는 디지털 주파수 검출기.
  7. 청구항 7은(는) 설정등록료 납부시 포기되었습니다.
    제6항에 있어서,
    상기 제1카운터부는 상기 제1주파수의 상승 에지에서 하강 에지까지 상기 제1링오실레이터로부터 출력되는 클록(clock)을 카운팅하여 상기 정수 주파수정보로 출력하는 것을 특징으로 하는 디지털 주파수 검출기.
  8. 제1항에 있어서,
    상기 제2변환부는,
    상기 제2링오실레이터에 구비된 지연소자의 수에 해당하는 래치(latch)로 구성되어, 상기 제2주파수의 하강 에지(falling edge)에서 각 지연소자를 통과한 신호의 상태를 일시적으로 저장하여 상기 제2링오실레이터의 지연정보로 출력하는 제2래치부;
    상기 지연정보의 상태를 '1'에서 '0'으로 변경 되도록 하는 지연소자를 검출하는 제2에지검출부;
    상기 제2에지검출부에서 검출된 지연소자의 위치를 이진(binary) 정보로 엔코딩(encoding)하여 상기 제2링오실레이터의 소수(fractional) 주파수정보로 출력 하는 제2엔코더부;
    상기 제2링오실레이터의 주기를 카운팅하여 정수(integer) 주파수정보를 출력하는 제2카운터부; 및
    상기 소수 주파수정보 및 상기 정수 주파수정보를 합한 제2주파수정보를 출력하는 제2합산부;를 포함하는 것을 특징으로 하는 디지털 주파수 검출기.
  9. 청구항 9은(는) 설정등록료 납부시 포기되었습니다.
    제8항에 있어서,
    상기 제2카운터부는 상기 제2주파수의 상승 에지에서 하강 에지까지 상기 제2링오실레이터로부터 출력되는 클록(clock)을 카운팅하여 상기 정수 주파수정보로 출력하는 것을 특징으로 하는 디지털 주파수 검출기.
  10. 청구항 10은(는) 설정등록료 납부시 포기되었습니다.
    링오실레이터를 이용하여 제1주파수 및 제2주파수를 각각 양자화하는 양자화부;
    상기 제1주파수에 대해 양자화된 정보를 이용하여 상기 제1주파수를 디지털형식의 제1주파수정보로 출력하는 제1변환부;
    상기 제2주파수에 대해 양자화된 정보를 이용하여 상기 제2주파수를 디지털형식의 제2주파수정보로 출력하는 제2변환부; 및
    상기 제1주파수정보 및 상기 제2주파수정보의 비를 연산하여 상기 제1주파수에 대한 디지털 주파수를 출력하는 연산부;를 포함하는 것을 특징으로 하는 디지털 주파수 검출기.
  11. 청구항 11은(는) 설정등록료 납부시 포기되었습니다.
    제10항에 있어서,
    상기 디지털형식의 제1주파수정보 및 제2주파수정보는 소수(fractional) 주파수정보 및 정수(integer) 주파수정보를 합한 정보인 것을 특징으로 하는 디지털 주파수 검출기.
  12. 청구항 12은(는) 설정등록료 납부시 포기되었습니다.
    제10항에 있어서,
    상기 제2주파수는 크리스탈(crystal)을 통해 생성되어 그 크기를 알 수 있는 주파수인 것을 특징으로 하는 디지털 주파수 검출기.
  13. 청구항 13은(는) 설정등록료 납부시 포기되었습니다.
    제10항에 있어서,
    상기 링오실레이터는 피드백 루프에 지연소자로 홀수개의 인버터(inverter)를 포함하거나, 상기 링오실레이터는 디퍼런셜 타입(differential type)으로 구성되는 것을 특징으로 하는 디지털 주파수 검출기.
  14. 청구항 14은(는) 설정등록료 납부시 포기되었습니다.
    제10항에 있어서,
    상기 양자화부는,
    상기 링오실레이터에 구비된 지연소자의 수에 해당하는 래치(latch)로 구성되어, 상기 제1주파수의 하강 에지(falling edge)에서 각 지연소자를 통과한 신호의 상태를 일시적으로 저장하여 상기 링오실레이터의 제1지연정보로 출력하는 제1 래치부;
    상기 링오실레이터에 구비된 지연소자의 수에 해당하는 래치로 구성되어, 상기 제2주파수의 하강 에지에서 각 지연소자를 통과한 신호의 상태를 일시적으로 저장하여 상기 링오실레이터의 제2지연정보로 출력하는 제2래치부; 및
    상기 링오실레이터의 주기를 상기 제1주파수의 한 주기 동안 카운팅하여 제1정수(integer) 위상정보를 출력하고, 상기 링오실레이터의 주기를 상기 제2주파수의 한 주기 동안 카운팅하여 제2정수 위상정보로 출력하는 카운터부;를 포함하는 것을 특징으로 하는 디지털 주파수 검출기.
  15. 청구항 15은(는) 설정등록료 납부시 포기되었습니다.
    제14항에 있어서,
    상기 제1변환부는,
    상기 제1지연정보의 상태를 '1'에서 '0'으로 변경 되도록 하는 지연소자를 검출하는 제1에지검출부;
    상기 제1에지검출부에서 검출된 지연소자의 위치를 이진(binary) 정보로 엔코딩(encoding)하여 상기 링오실레이터의 제1소수(fractional) 위상정보로 출력하는 제1엔코더부;
    상기 제1소수 위상정보 및 상기 제1정수 위상정보를 합한 제1위상정보를 출력하는 제1합산부; 및
    상기 제1위상정보를 미분하여 상기 제1주파수정보로 출력하는 제1미분기;를 포함하는 것을 특징으로 하는 디지털 주파수 검출기.
  16. 청구항 16은(는) 설정등록료 납부시 포기되었습니다.
    제14항에 있어서,
    상기 제2변환부는,
    상기 제2지연정보의 상태를 '1'에서 '0'으로 변경 되도록 하는 지연소자를 검출하는 제2에지검출부;
    상기 제2에지검출부에서 검출된 지연소자의 위치를 이진 정보로 엔코딩하여 상기 링오실레이터의 제2소수 위상정보로 출력하는 제2엔코더부;
    상기 제2소수 위상정보 및 상기 제2정수 위상정보를 합한 제2위상정보를 출력하는 제2합산부; 및
    상기 제2위상정보를 미분하여 제2주파수정보로 출력하는 제2미분기;를 포함하는 것을 특징으로 하는 디지털 주파수 검출기.
  17. 청구항 17은(는) 설정등록료 납부시 포기되었습니다.
    제10항에 있어서,
    상기 제1주파수 및 상기 제2주파수를 상기 링오실레이터에서 발생되는 클럭을 이용하여 재정렬한 후, 각각 상기 제1변환부 및 상기 제2변환부의 클록으로 제공하는 리타이머;를 더 포함하는 것을 특징으로 하는 디지털 주파수 검출기.
  18. 청구항 18은(는) 설정등록료 납부시 포기되었습니다.
    제17항에 있어서,
    상기 리타이머는,
    상기 제1주파수를 상기 링오실레이터에서 발생되는 클럭에 따라 래치하는 제 1래치; 및
    상기 제2주파수를 상기 링오실레이터에서 발생되는 클럭에 따라 래치하는 제2래치;를 포함하는 것을 특징으로 하는 디지털 주파수 검출기.
  19. 제1디지털 주파수와 제2디지털 주파수를 비교하여 그 차이에 해당하는 오차 값을 출력하는 검출부;
    상기 검출부에서 출력된 오차 값이 기 설정된 허용범위에 포함되도록 상기 오차 값에 따라 출력주파수를 제어하기 위한 제어 값을 조절하여 출력하는 필터부;
    상기 필터부에서 출력되는 상기 제어 값에 따라, 고정 주파수발진기로부터 입력되는 고정주파수를 제어하여 고주파의 발진 주파수를 출력하는 발진기; 및
    상기 발진 주파수에 대한 디지털형식의 주파수정보 및 크기를 알고 있는 기준 주파수에 대한 디지털형식의 주파수정보의 비를 이용하여 상기 제2디지털 주파수를 출력하는 디지털 주파수 검출기;를 포함하는 것을 특징으로 하는 디지털 PLL(Phase Locked Loop).
  20. 제19항에 있어서,
    상기 발진기에서 출력되는 고주파의 발진 주파수를 소정의 정수로 분주하여 저주파의 발진주파수로 출력하는 분배기; 및
    상기 검출기에서 출력된 상기 제2디지털 주파수에 상기 정수를 곱하여 고주파의 상기 제2디지털 주파수로 출력하는 곱셈기;를 더 포함하는 것을 특징으로 하 는 디지털 PLL(Phase Locked Loop).
  21. 제19항에 있어서,
    상기 디지털 주파수 검출기는,
    제1주파수의 하이 레벨(high level) 구간 동안 동작하는 제1링오실레이터를 이용하여, 상기 제1주파수를 디지털형식의 제1주파수정보로 출력하는 제1변환부;
    제2주파수의 하이 레벨 구간 동안 동작하는 제2링오실레이터를 이용하여, 상기 제2주파수를 디지털형식의 제2주파수정보로 출력하는 제2변환부; 및
    상기 제1주파수정보 및 상기 제2주파수정보의 비를 연산하여 상기 제1주파수에 대한 디지털 주파수를 출력하는 연산부;를 포함하는 것을 특징으로 하는 디지털 PLL.
  22. 청구항 22은(는) 설정등록료 납부시 포기되었습니다.
    제19항에 있어서,
    상기 디지털 주파수 검출기는,
    링오실레이터를 이용하여 제1주파수 및 제2주파수를 각각 양자화하는 양자화부;
    상기 제1주파수에 대해 양자화된 정보를 이용하여 상기 제1주파수를 디지털형식의 제1주파수정보로 출력하는 제1변환부;
    상기 제2주파수에 대해 양자화된 정보를 이용하여 상기 제2주파수를 디지털형식의 제2주파수정보로 출력하는 제2변환부; 및
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