JP5333439B2 - 周波数シンセサイザおよび発振器の発振周波数制御方法 - Google Patents
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Description
ここで、小さな位相誤差ΦFは、Δtf>Δtrである場合には、-Δtr/2(Δtf-Δtr)で与えられ、Δtr>Δtfである場合には、1-Δtr/2(Δtr-Δtf)で与えられる。
2 チャージポンプ
3' ループフィルタ
105、4 VCO
5 分周器
51、52、53、54、55、57 位相検出器
61、62、63、64 遅延素子
81 位相比較器
82 小位相比較器
83 時間デジタル変換器
86、87 除算器
102、118、119 ラッチ
103、104 デジタルループフィルタ
107 インターフェース回路
108 ΣΔ変調器
122、123 加減算器
[第1の実施の形態]
図1は、本発明の第1の実施の形態を説明するためのPLLのブロック図である。以下の実施の形態において、同一のものには同一の符号を付して、重複する説明は適宜省略する。
位相検出器53では、CKVのクロック遷移の数をラッチLT4にてカウントし、さらにこのカウント値を遅延素子61により遅延させた基準信号fR1を用いてラッチLT5により累積する。累積後ラッチされた値は、位相検出器51の目標出力より、遅延素子61の遅延量に相当するCKV立ち上がりエッジのカウント数だけ大きくなっているはずである。そのカウント数に見合うカウント数をカウンタ131で検出して、加減算器123で加減算することにより、遅延させた基準信号のタイミングでの位相比較ができる。上述した2つの位相誤差は、マルチプレクサ126によって、合成され、デジタルループフィルタ103によって、高速成分が取り除かれた後に、発振器への利得調整などの処理を行うインターフェイス回路107を介して、発振器に帰還されている。
図2は、本発明の第2の実施の形態を説明するためのPLLの位相比較部のブロック図である。この回路は、図1で説明した、位相比較部で遅延素子61の遅延時間から、どのようにVCO立ち上がりエッジのカウント数を抽出するかを詳細に示した図である。この形態では、基準信号の約1/2周期の遅延を持つ遅延素子61及び62を用いて、遅延させた基準信号を生成する手段と、基準信号間の遅延量を計測する回路が付加されている。遅延素子61、62は、たとえばインバータ回路の多段構成で実現され、この形態では、2つの遅延素子で基準信号約1周期分の遅延を生成している。したがって、基準信号fR1は、入力された元の基準信号から、約1/2周期だけ遅延しており、基準信号fR2は約1周期分だけ遅延しているとし、各々の遅延量は同一を仮定している。位相検出器57では、遅延素子61及び62により約1周期遅延させた基準信号を用いて、ラッチLT6、LT7によりCKVのエッジを累積しており、累積後ラッチされた値は、位相検出器52の出力より、遅延素子2段分の遅延量に相当するCKV立ち上がりエッジのカウント数だけ大きくなっているはずである。したがって、これらの累積結果の差を加減算器124で計算し、その結果を除算器86において2で除す。その除算結果は、遅延素子1段分のCKVカウント数に相当する。
図4は、本発明の第3の実施の形態を説明するためのPLLの位相比較部のブロック図である。この形態では、基準信号の約1/4周期の遅延時間を有する遅延素子61−64を用いて遅延した基準信号fR1−fR4を生成し、位相検出器57において、fR4によりCKVのクロック遷移の数を累算する。その累算値と位相検出器52の出力とを加減算して基準信号の約1周期分のCKVのクロック遷移の数を算出し、その算出値を除数2の除算器86、87で除して、基準信号の約1/4周期−3/4周期でのCKVのクロック遷移の数を算出している。
これらの結果を、マルチプレクサ126で合成し、その出力で発振器を制御して高精度に周波数制御を行なうことが可能になる。
この出願は、2008年3月31日に出願された日本出願特願2008−089465を基礎とする優先権を主張し、その開示の全てをここに取り込む。
Claims (7)
- 基準信号を目標逓倍した対象信号を出力する周波数シンセサイザであって、
前記基準信号を目標逓倍した信号と前記対象信号との位相差を、前記基準信号の周期中にカウントされる前記目標逓倍した信号と前記対象信号のパルス数の差分に応じて求める第1の位相差検出手段と、
前記基準信号を遅延させる遅延手段と、
前記基準信号を目標逓倍した信号と前記対象信号との位相差を、前記基準信号の周期中にカウントされる前記目標逓倍した信号のパルス数と、前記基準信号を前記遅延手段により遅延させたタイミングで前記対象信号をカウントしたパルス数を前記遅延手段により遅延した期間中の前記対象信号のパルス数分だけ補正したパルス数の差分に応じて求める第2の位相差検出手段と、
前記第1の位相差検出手段によって求められた位相差と、前記第2の位相差検出手段によって求められた位相差に応じて制御され、前記対象信号を出力する発振手段とを備えた周波数シンセサイザ。 - 基準信号が入力される遅延手段と、
基準信号の対象信号に対する目標逓倍数である周波数制御語が入力され周波数制御語の累積数を前記基準信号のタイミングでラッチする第1の位相検出手段と、
対象信号が入力されそのカウント値を前記基準信号の出力のタイミングでラッチする第2の位相検出手段と、
対象信号が入力されそのカウント値を前記遅延手段の出力のタイミングでラッチする第3の位相検出手段と、
対象信号が入力され、前記遅延手段の遅延時間分の前記対象信号のパルス数をカウントするカウント手段と、
第1の位相検出手段の出力と第2の位相検出手段の出力との加減算を行なう第1の加減算手段と、
第1の位相検出手段の出力と前記カウント手段の出力の和と第3の位相検出手段の出力との加減算を行なう第2の加減算手段と、
前記第1、第2の加減算手段の出力が入力されそれらを交互に出力する信号切り換え手段と、
前記信号切り換え手段の出力により制御される発振手段と、
を備えた周波数シンセサイザ。 - 基準信号が入力される、遅延時間が前記基準信号の周期の概略1/n(nは2以上の整数)である遅延手段をn段縦列接続してなる遅延回路と、
基準信号の対象信号に対する目標逓倍数である周波数制御語が入力され周波数制御語の累積数を前記基準信号のタイミングでラッチする第1の位相検出手段と、
対象信号が入力されそのカウント値を前記基準信号および各遅延手段の出力のタイミングでラッチする(n+1)個の位相検出手段〔それぞれの位相検出手段を第2、第3、…、第(n+1)、第(n+2)の位相検出手段とする〕と、
前記第2の位相検出手段の出力と第(n+2)の位相検出手段の出力との加減算を行なう第1の加減算手段と、
前記第1の加減算手段の出力の除算を行ない、第3、…、第(n+1)の位相検出手段でのラッチタイミングの遅れ時間に対応するパルス数を算出する除算手段と、
前記第1の位相検出手段の出力と前記第2の位相検出手段の出力との加減算を行なう第2の加減算手段と、
前記第1の位相検出手段の出力と、第3、第4、…、第(n+1)の位相検出手段の出力と、前記除算手段の出力である第3、第4、…、第(n+1)の位相検出手段でのラッチタイミングの遅れ時間に対応するパルス数との加減算を行なう(n−1)個の加減算手段〔それぞれの加減算手段を第3、第4、…、第(n+1)の加減算手段とする〕と、
前記第2、第3、…、第(n+1)の加減算手段の出力が入力されそれらを順次出力する信号切り換え手段と、
前記信号切り換え手段の出力により制御される発振手段と、
を備えた周波数シンセサイザ。 - 前記除算手段は、遅延手段段数で除算を行ない、k〔kは、1、2、…、(n−1)〕段目までの遅延手段の遅れ時間に対応する対象信号の数を算出することを特徴とする請求項3に記載の周波数シンセサイザ。
- 遅延手段の段数を、2の倍数とし、除算をビットシフトで行うことを特徴とする請求項3または4に記載の周波数シンセサイザ。
- 基準信号が入力される、遅延時間が前記基準信号の周期程度ないしそれ以下の遅延素子の遅延時間を対象信号によって計測し、
基準信号の対象信号に対する目標逓倍数である周波数制御語を累積することによって基準信号の位相信号を取得し、
対象信号の第1の位相信号を、対象信号のカウント値を前記基準信号の出力のタイミング累積することによって取得し、
対象信号の第2の位相信号を、対象信号のカウント値を前記遅延素子の出力のタイミング累積することによって取得し、
第1の位相差信号を、基準信号の位相信号と対象信号の第1の位相信号とから算出し、
第2の位相差信号を、前記遅延時間の計測値と基準信号の位相信号と対象信号の第2の位相信号とから算出し、
前記第1の位相差信号と前記第2の位相差信号とを交互に用いて発振器の発振周波数を制御する発振器の発振周波数制御方法。 - 基準信号が入力される、遅延時間が前記基準信号の周期の概略1/n(nは2以上の整数)である遅延素子をn段縦列接続してなる遅延回路の遅延時間を対象信号によって計測し、その結果に基づいてk〔kは、1、2、…、(n−1)〕段目までの遅延時間を算出し、
基準信号の対象信号に対する目標逓倍数である周波数制御語を累積することによって基準信号の位相信号を取得し、
対象信号の第1の位相信号を、対象信号のカウント値を前記基準信号の出力のタイミングで累積することによって取得し、
対象信号の第2、第3、…、第nの位相信号を、対象信号のカウント値を前記基準信号の1、2、…、(n−1)段目の遅延素子の出力のタイミングで累積することによって取得し、
第1の位相差信号を、基準信号の位相信号と対象信号の第1の位相信号とから算出し、
第2、第3、…、第nの位相差信号を、1、2、…、(n−1)段目の遅延素子までの前記遅延時間と基準信号の位相信号と対象信号の第2、第3、…、第nの位相信号とから算出し、
前記第1から前記第nまでの位相差信号を順次用いて発振器の発振周波数を制御する発振器の発振周波数制御方法。
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