KR101866241B1 - 직접 디지털 주파수 합성기를 이용한 위상 고정루프 - Google Patents

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Abstract

본 발명은, 본 발명은, 클럭 동기 시스템에서 정확한 클럭 주파수를 만들어 내는 위상고정루프(PLL)의 설계 기술에 관한 발명이다.
이러한 본 발명은, 하드웨어 기술 언어(HDL) 기반의 새로운 구조를 제안하여 주파수 합성기의 칩 면적이 줄어들고 넓은 주파수 동작 범위가 확보되도록 하였다.
또한, 하드웨어 기술 언어 만을 사용하여 주파수 합성기 전체 회로가 합성 가능(all-synthesizable)해지고, 툴을 통한 자동 레이아웃(auto P&R)이 가능해져 설계자의 디자인 설계 비용(design cost)이 감소되는 효과가 있다.

Description

직접 디지털 주파수 합성기를 이용한 위상 고정루프{PHASE LOCKED LOOP USING PHASE-LOCKED DIRECT DIGITAL SYNTHESIZER }
본 발명은 클럭 동기 시스템에서 필요로 하는 주파수의 클럭신호를 생성하기 위한 위상 고정 루프(PLL: Phase Locked Loop)에 관한 것으로, 특히 직접 디지털 주파수 합성기(PLDDS : Phase-Locked Direct Digital Synthesizer)를 이용하여 칩 면적을 줄이고 설계비용을 절감할 수 있도록 한 직접 디지털 주파수 합성기를 이용한 위상 고정루프에 관한 것이다.
전자기기 또는 통신기기에서 클럭신호에 동기하여 데이터 통신을 수행하게 된다. 따라서, 빠른 데이터 통신을 위해서는 정확한 주파수와 위상을 갖는 클럭신호를 생성하는 것이 무엇보다 중요하다.
일반적으로, 주파수를 합성하기 위해 위상고정루프(PLL: Phase-Locked Loop)를 많이 사용한다. 위상고정루프(PLL)는 설계 방식에 따라 크게 두 가지로 나눌 수 있다. 하나는 초기의 아날로그 설계방식을 따르는 아날로그 방식의 위상고정루프이고, 다른 하나는 디지털 설계방식을 따르는 디지털 방식의 위상고정루프이다.
도 1a는 종래 기술에 의한 아날로그 방식의 위상고정루프의 블록도로서 이에 도시한 바와 같이 위상고정루프(100)는 위상검출기(PD: Phase Detector)(110), 루프필터(LF:Loop Filter)(120), 전압 제어 발진기(VCO:Voltage-Controlled Oscillator) (130) 및 분주기(Divider)(140)를 포함한다.
도 1b는 위상고정루프(100)에서 각부의 파형도로서 이를 참조하여 위상고정루프(100)의 작용을 설명하면 다음과 같다.
위상검출기(110)는 기준클럭신호(REF)와 분주신호(DIV)의 위상을 비교하여 그들 간의 위상 차이에 따른 에러신호(UP,DN)를 생성한다. 루프 필터(120)는 상기 에러신호(UP, DN)를 필터링하여 그에 따른 필터링전압(V)을 출력한다. 전압 제어 발진기(130)는 필터링전압(V)에 따라 조정된 주파수의 출력신호(OUT)를 생성한다. 분주기(140)는 상기 출력신호(OUT)를 미리 설정된 분주비(예, 분주비 N=4)로 분주하여 상기 분주신호(DIV)를 생성한다. 분주기(140)는 분수분주형이나 정수분주형 분주기로 구현될 수 있다.
그런데, 이와 같은 아날로그 방식의 위상고정루프는 PVT(Process, Voltage, Temperature) 변화에 매우 민감하고, 전력을 많이 소모하며, 설치 면적을 많이 차지하는 단점이 있다.
이러한 단점을 보완하기 위해 제안된 것이 디지털 방식의 위상고정루프이다.
도 2는 종래 기술에 의한 디지털 방식의 위상고정루프(ADPLL: All-Digital PLL)의 블록도로서 이에 도시한 바와 같이 위상고정루프(200)는, 시간-디지털 변환기(TDC: Time to Digital Converter)(210), 디지털 루프 필터(DLF: Digital Loop Filter) (220), 디지털 제어 발진기(DCO: Digitally Controlled Oscillator) (230) 및 분주기(240)를 포함한다.
아날로그 방식의 위상고정루프와 마찬가지로 디지털방식의 위상고정루프에서도 기준클럭신호(REF)와 분주신호(DIV)의 위상 비교가 필요하다. 단, 아날로그 방식의 위상고정루프에서는 위상차이를 전압 또는 전류로 나타내는 반면, 디지털 방식의 위상고정루프에서는 시간-디지털 변환기(210)가 기준클럭신호(REF)와 분주신호(DIV) 간의 위상차이, 즉 시간 차이를 디지털 코드 값(DTDC)으로 변환하여 출력하는 차이점이 있다.
디지털 루프 필터(220)는 덧셈기와 곱셈기를 사용하여 상기 시간-디지털 변환기(210)에서 생성한 디지털 코드를 필터링하여 그에 따른 디지털 코드(DDLF)를 생성한다.
디지털 제어 발진기(230)는 상기 디지털 루프 필터(220)에서 출력되는 디지털 코드(DDLF)의 값에 따라 위상 및 주파수가 조정된 출력신호(OUT)를 생성한다.
분주기(240)는 상기 출력신호(OUT)를 분주하여 상기 분주신호(DIV)를 생성한다. 분주기(240)는 분수분주형이나 정수분주형 분주기로 구현될 수 있다.
이와 같은 디지털 방식의 위상고정루프(200)는 아날로그 방식의 위상고정루프(100)에 비하여 설치 면적과 전력소모량이 현저하게 줄어들고 PVT 변화에 비교적 둔감한 이점이 있다.
최근 들어, 반도체 제조공정이 발전하면서 반도체의 단위 길이(Length)가 점점 더 미세화(scale-down)되고 있다. 공정의 미세화가 진행되면서 회로의 집적도와 성능(speed, power consumption)이 매우 좋아지는 반면, 설계자가 고려해야 하는 설계 규약(DRC)이 기하급수적으로 증가하였다. 이에 따른 설계 비용(effort, time)이 급격하게 증가하여 상대적으로 디자인 설계 및 검증 시간이 매우 단축되어 디자인 설계 비용을 크게 줄일 수 있는 전체 합성 가능한 회로에 대한 연구가 활발하게 진행되고 있다.
디지털 방식의 위상고정루프에 사용되는 디지털 제어 발진기와 시간-디지털 변환기의 선형적 특성(linearity)과 해상도(resolution)가 주파수 합성기의 성능을 결정하게 되어 혼성 회로(Mixed Signal) 시뮬레이션을 통한 검증이 수반되어야 한다. 이는 아날로그 회로에 준하는 검증 시간과 노력을 필요로 하는데, 이에 의해 디지털 설계의 장점인 설계의 재사용(portability)이 특정 부분에 국한 되는 문제점이 있다.
본 발명이 해결하고자 하는 과제는 위상고정루프의 공정이 미세화 되면서 다루어야 할 디자인 규칙 제약(DRC: Design Rule Constraints)에 따른 디자인 설계 비용(design cost)을 줄이기 위하여 위상고정루프의 제조공정이 바뀌더라도 설계의 재사용(portability)이 가능하도록 전체 합성 가능한(all-synthesizable) 주파수 합성기를 설계하는데 있다.
상기 기술적 과제를 이루기 위한 본 발명의 실시예에 따른 직접 디지털 주파수 합성기를 이용한 위상 고정루프는, 발진신호를 생성하는 자유 구동 발진기; 상기 발진신호를 이용하여 위상이 고정된 출력클럭신호 및 출력위상신호를 생성하는 직접 디지털주파수 합성기 및 상기 출력클럭신호를 처리하여 아웃 오브 밴드 노이즈를 줄이는 위상 간섭기를 포함하는 것을 특징으로 한다.
상기 직접 디지털주파수 합성기는, 상기 출력위상신호를 동기기준클럭신호로 샘플링하여 상기 출력클럭신호와 상기 동기기준클럭신호의 위상 차이에 상응되는 위상차신호를 출력하는 샘플링 D형 플립플롭; 상기 위상차신호를 필터링하여 상기 출력클럭신호의 주파수를 조절하기 위한 제1주파수코드를 생성하는 디지털 루프 필터; 상기 발진신호의 매 주기 마다 제1주파수코드와 제2주파수코드의 합인 합주파수코드를 모듈러스 방식으로 축적하고, 상기 축적된 출력값 중에서 최상위 비트를 상기 출력클럭신호로 출력하는 순환 축적기; 상기 발진신호로 기준클럭신호를 샘플링하여 상기 발진신호에 동기된 상기 동기기준클럭신호를 생성하는 리타이머; 및 상기 출력클럭신호가 서브 샘플링 방식으로 고조파 고정되는 것을 방지하기 위해 상기 제2주파수코드를 생성하여 상기 순환 축적기의 입력측에 출력하는 코스 주파수 고정기를 포함하는 것을 특징으로 한다.
삭제
본 발명은 위상고정루프의 제조공정이 바뀌더라도 설계의 재사용이 가능하도록 전체 합성가능한(all-synthesizable) 주파수 합성기를 설계함으로써, 디자인 규칙 제약(DRC: Design Rule Constraints)에 따른 디자인 설계 비용을 줄일 수 있는 효과가 있다.
또한, 하드웨어 기술 언어(HDL) 기반의 새로운 구조를 제안함으로써 주파수 합성기의 칩 면적을 감소시키고 넓은 주파수 동작 범위를 얻어낼 수 있는 효과가 있다.
도 1a는 종래 기술에 의한 아날로그 방식의 위상고정루프의 블록도이다.
도 1b는 도 1a의 위상고정루프에서 각부의 파형도이다.
도 2는 종래 기술에 의한 디지털 방식의 위상고정루프의 블록도이다.
도 3은 본 발명의 실시예에 따른 직접 디지털 주파수 합성기를 이용한 위상 고정루프의 블록도이다.
도 4는 샘플링 D형 플립플롭이 디지털 코드 형태의 출력위상신호의 위상 정보를 이용하여 위상을 추출하는 원리를 나타낸 것이다.
도 5a는 순환 축적기의 동작 원리를 나타낸 설명도이다.
도 5b는 주파수 코드에 따른 순환 축적기의 출력주파수를 나타낸 표이다.
도 6a는 코스 주파수 고정기의 동작원리를 나타낸 흐름도이다.
도 6b는 코스 고정 루프에서 파인 고정 모드로 전환되는 원리를 나타낸 그래프이다.
도 7a는 분수 누산기의 동작원리를 설명하기 위한 주변 회로도이다.
도 7b는 분수 누산기의 동작원리를 나타낸 파형도이다.
도 7c는 분수 주파수코드에 따른 분수값의 출력예시표이다.
도 8a는 위상 간섭기의 위상간섭 원리를 나타낸 설명도이다.
도 8b는 위상 간섭기의 구현예를 보인 회로도이다.
도 8c는 위상 간섭부를 3상태 버퍼로 구현한 예시도이다.
이하, 첨부한 도면을 참조하여 본 발명의 바람직한 실시예를 상세히 설명하면 다음과 같다.
도 3은 본 발명의 실시예에 따른 직접 디지털 주파수 합성기를 이용한 위상 고정루프의 블록도로서 이에 도시한 바와 같이 위상 고정루프(300)는, 자유 구동 발진기(310), 직접 디지털주파수 합성기(PLDDS : Phase-Locked Direct Digital Synthesizer) (320) 및 위상 간섭기(PI: Phase Interpolator)(330)를 포함한다.
자유 구동 발진기(free-running oscillator)(310)는 순환 축적기(RACC : Rotational Accumulator)(323))를 동작시키기 위해 미리 설계된 주파수의 발진신호(fOSC)를 생성한다.
직접 디지털 주파수 합성기(320)는 자유 구동 발진기(310)로부터 공급되는 상기 발진신호(fOSC)를 이용하여 위상이 고정된 저잡음(low-noise)의 디지털 출력위상신호(이하, '출력위상신호'라 칭함)(AOUT)를 생성한다.
이를 위해, 직접 디지털 주파수 합성기(320)는 샘플링 D형 플립플롭(321), 디지털 루프 필터(DLF)(322), 순환 축적기(323), 분수 누산기(324), 리타이머(Retimer) (325) 및 코스 주파수 고정기(CFL: Coase Frequency Lock)(326)를 구비한다.
직접 디지털 주파수 합성기(320)에서, 샘플링 D형 플립플롭(321), 디지털 루프 필터(DLF)(322) 및 순환 축적기(323)는 파인 고정 루프(Fine Lock Loop)를 형성하고, 코스 주파수 고정기(326) 및 순환 축적기(323)는 코스 고정 루프(Coarse Lock Loop)를 형성한다. 도 4는 샘플링 D형 플립플롭(321)이 디지털 코드 형태의 출력위상신호(AOUT)의 위상 정보를 이용하여 위상을 추출하는 원리를 나타낸 것이다.
도 4를 참조하면, 샘플링 D형 플립플롭(321)은 순환 축적기(323)에서 출력되는 디지털 출력값인 출력위상신호(AOUT)의 위상정보를 동기기준클럭신호(fREF R)로 샘플링하여 위상에러에 해당되는 위상차신호(PDOUT)를 추출한다. 즉, 샘플링 D형 플립플롭(321)은 출력위상신호(AOUT)를 동기기준클럭신호(fREF R)로 샘플링하여 출력클럭신호(AOUT[MSB])와 동기기준클럭신호(fREF R)의 위상 차이에 상응되는 위상차신호(PDOUT)를 출력한다. 따라서, 샘플링 D형 플립플롭(321)은 도 2의 시간-디지털 변환기(210)의 기능을 수행할 수 있게 된다.
디지털 루프 필터(322)는 상기 샘플링 D형 플립플롭(321)으로부터 공급되는 위상차신호(PDOUT)을 필터링하여 순환축적기(323)에서 출력되는 출력클럭신호(AOUT[MSB])의 주파수를 조절하기 위한 제1주파수코드(fCODE , DLF)를 생성한다.
순환 축적기(323)는 상기 발진신호(fOSC)를 공급받아 이의 매 주기 마다 디지털 루프 필터(322)에서 출력되는 제1주파수코드(fCODE , DLF)와 코스 주파수 고정기(326)에서 출력되는 제2주파수코드(fCODE,CFL)의 합인 합주파수코드(fCODE)를 축적한다. 상기 순환 축적기(323)가 M-bit로 구성된 경우 축적된 값이 최대값(2M-1)을 초과하더라도 모듈러스(modulus) 방식으로 계속 디지털 입력값을 축적한다. 이에 따라, 순환 축적기(323)에서 출력되는 M-bit는 주기성을 갖게 되어 최종 출력 파형의 출력위상신호(AOUT)를 출력할 수 있게 된다. 상기 출력위상신호(AOUT)의 최상위 비트(MSB)를 출력 파형으로 선택하며, 평균적으로 fCODE/2M·fOSC의 주파수를 갖게 된다. 남은 하위 비트들은 최상위 비트 파형의 디지털 위상정보를 나타낸다.
순환 축적기(323)는 도 2의 디지털 제어 발진기(230)의 기능을 수행하는 것으로, 이의 동작을 도 5a 및 도 5b를 참조하여 설명하면 다음과 같다. 단, 도 5a에서는 순환 축적기(323)가 3bit로 구성되고, 입력되는 합주파수코드(fCODE)의 값이 3인 것으로 가정하였다.
도 5a를 참조하면, 순환 축적기(323)는 합주파수코드(fCODE)의 매 클럭마다 합주파수코드(fCODE=3)를 축적하여 출력위상신호(AOUT)를 0(=3'b000), 3(=3'b011), 6(=3'b110)의 디지털 코드로 출력한다. 순환 축적기(323)에서 다음의 디지털 코드는 9가 되지만 모듈러스 동작에 의해 1(=3'b001)이 된다. 이와 같은 원리에 의하여 순환 축적기(323)에서 디지털 코드가 0, 3, 6, 1, 4, 7, 2, 5, 0, … 의 반복패턴으로 형성된다. 순환 축적기(323)는 상기와 같은 반복패턴을 갖는 3bit의 디지털 코드 중에서 최상위 비트(MSB)를 출력클럭신호(AOUT[MSB])로 출력하게 되므로 결과적으로 8TOSC의 시간 동안 3번의 펄스를 생성한다. 이것은 순환 축적기(323)가 평균적으로 3/(8TOSC)의 주파수를 갖는 출력클럭신호(AOUT[MSB])를 생성하는 것을 의미한다. 따라서, 상기 순환 축적기(323)는 합주파수코드(fCODE)라는 디지털 제어 값에 따라 fCODE/2M·fOSC의 수학식을 따르는 출력클럭신호(AOUT[MSB])를 출력한다.
도 5b는 순환 축적기(323)에 입력되는 발진신호(fOSC)의 주파수가 1 GHz일 때, 합주파수코드(fCODE)에 따른 출력클럭신호(AOUT[MSB])의 주파수를 표시한 것이다. 출력클럭신호(AOUT[MSB])가 도 5a와 같은 경우, 이의 주파수는 375MHz가 된다.
잘 알려진 바와 같이, 주파수 성분을 적분하면 위상 정보가 된다. 따라서, 순환 축적기(323)가 주파수 성분을 나타내는 합주파수코드(fCODE)를 적분하여 그에 따른 출력클럭신호(AOUT[MSB])를 출력하므로, 순환 축적기(323)의 출력위상신호(AOUT)는 위상정보를 의미한다.
한편, 직접 디지털주파수 합성기(320)에서 순환 축적기(323)는 상기 자유 구동 발진기(310)로부터 직접 발진신호(fOSC)를 공급받고, 샘플링 D형 플립플롭(321)은 리타이머(325)로부터 동기기준클럭신호(fREF R)를 공급받는다. 그런데, 상기 두 클럭신호(fREF R,fOSC)는 완전히 독립적인 주파수를 갖기 때문에 이들을 합성할 수 있도록 하기 위해서는 하나의 클럭신호로 동기화시키는 과정이 필요한다. 이를 위해, 리타이머(325)의 D형 플립플롭(DFF1)은 발진신호(fOSC)로 기준클럭신호(fREF)를 샘플링하여 발진신호(fOSC)에 동기된 동기기준클럭신호(fREF R)를 생성한다.
직접 디지털주파수 합성기(320)는 출력클럭신호(AOUT[MSB])의 위상을 고정시키기 위한 두 개의 루프를 필요로 하는데, 그 중에서 하나는 상기 코스 고정 루프(coarse lock loop)이고 다른 하나는 상기 파인 고정 루프(Fine Lock Loop)이다. 위상 고정루프(300)는 분주기를 거치지 않은 출력위상신호(AOUT)를 직접 샘플링하여 위상을 검출한다. 이와 같은 경우 출력위상신호(AOUT)를 서브 샘플링(sub-sampling)하는 방식으로 고조파 고정(harmonic lock)되는 것을 방지하기 위해 코스 주파수 고정기(326)를 필요로 한다.
코스 주파수 고정기(326)는 카운터와 로직회로를 구비하여, 출력클럭신호(AOUT[MSB])를 서브 샘플링(sub-sampling)하여 생기는 고조파 고정(harmonic lock)을 방지하기 위해 상기 순환 축적기(323)의 입력측에 제2주파수코드(fCODE,CFL)를 출력한다.
도 6a는 코스 주파수 고정기(326)에서 제2주파수코드(fCODE , CFL)를 출력하기 위한 동작 원리를 나타낸 흐름도이고 도 6b는 코스 고정 모드에서 파인 고정 모드로 전환되는 원리를 나타낸 그래프로서 이들을 참조하여 코스 고정 루프의 동작을 설명하면 다음과 같다.
상기 로직회로는 미리 정의한 시간마다 즉, 동기분주기준클럭신호(fREF_DIV R)의 '하이'주기마다 상기 카운터를 인에이블시켜 출력클럭신호(AOUT[MSB])의 에지에 대한 카운트 동작을 수행하도록 한 후 카운터의 출력값을 미리 설정된 N(정수 분주값)에 비례하는 한계값과 비교한다. 이때, 상기 로직회로는 상기 카운트값이 상기 한계값보다 작은 것으로 판명되면 출력클럭신호(AOUT[MSB])의 주파수를 높이기 위하여 상기 제2주파수코드(fCODE,CFL)를 증가시킨다. 그러나, 상기 카운트값이 상기 한계값을 초과한 것으로 판명되면 상기 로직회로는 상기 카운터의 카운트 동작을 중지시켜 상기 제2주파수코드(fCODE,CFL)의 업데이트 동작이 중지된다. 이에 따라, 코스 고정 루프(Coarse Lock Loop)에서 파인 고정 루프(Fine Lock Loop)로 동작 루프가 전환된다. 최종적으로 코스 고정 루프가 종료되면서 코스 주파수 고정기(326)는 제2주파수코드(fCODE,CFL)라는 오프셋 값을 유지하여 이를 순환축적기(323)로 출력한다.
이와 같은 과정을 통해 코스 고정 루프에서 상기 코스 주파수 고정기(326)는 위상 고정루프(300)가 파인 고정 루프(Fine Lock Loop)로 동작하기 전에 상기 출력클럭신호(AOUT[MSB])의 초기 주파수(initial oscillation frequency)를 결정하는 상기 합주파수코드(fCODE)의 오프셋 값인 제2주파수코드(fCODE , CFL)를 생성한다.
코스 주파수 고정기(326)에서 고조파 고정을 방지하기 위한 제2주파수코드(fCODE , CFL)가 생성된 후 샘플링 D형 플립플롭(321),디지털 루프 필터(DLF) (322) 및 순환 축적기(323)로 이루어진 파인 고정 루프(fine lock loop)가 동작을 시작한다. 이후, 샘플링 D형 플립플롭(321)에서 위상에러를 검출하여 그에 따른 위상차신호(PDOUT)를 출력하면 디지털 루프필터(322)에서 그 위상차신호(PDOUT)를 필터링하여 합주파수코드(fCODE)의 오프셋 값을 제외한 나머지 값(fCODE , DLF)을 생성한다.
상기 파인 고정 루프에 추가된 분수 누산기(Fractional Accumulator) (324)는 분수 분주형 주파수를 합성하기 위한 것으로, 이의 작용을 도 7a 내지 도 7c를 참조하여 설명하면 다음과 같다.
분수 누산기(324)가 정수 분주형으로 동작하는 경우 그 분수 누산기(324)에 입력되는 분수 주파수코드(fCODE,FRAC)(△f)는 0으로 설정된다. 상기 분수 주파수코드(fCODE,FRAC)가 0이 아닌 경우 상기 분수 누산기(324)는 분수 분주형으로 동작한다. 분수 누산기(324)는 동기기준클럭신호(fREF R)의 매 주기마다 분수 주파수코드(fCODE,FRAC)를 누산한다. 누산기(324)에서 출력되는 분수누산값은 상기 위상차신호(PDOUT)와 더해지고, 이렇게 더해진 신호가 상기 디지털 루프 필터(322)의 입력값으로 공급되어 분수 위상을 보상한다.
예를 들어, M-bit의 분수 주파수코드(fCODE,FRAC)가 0100…0000(△f= -1/4)이라면, 분수 누산기(324)의 분수 누산값은 00…0, 01…0, 10…0, 및 11…0 이 된다. 이와 같은 디지털 코드는 위상 정보 0, π/2, π, 및 3π/2에 대응된다. 이때, 상기 파인 고정 루프에서는 상기 디지털루프필터(322)의 입력이 0이 되도록 합주파수코드(fCODE)를 조절하여 위상차신호(PDOUT)가 상기 디지털 코드와 반대 위상인 0, -π/2, -π, 및 -3π/2으로 출력되게 한다.
분수 누산기(324)를 이용하여 상기와 같이 분수 분주형의 주파수를 생성할 수 있다. 상기 분수 주파수코드(fCODE,FRAC)에 따른 분수 값의 출력예를 도 7c에 나타내었다.
직접 디지털 주파수 합성기(320)의 순환 축적기(323)는 수치제어 발진기(NCO: Numerical Controlled Oscillator)로서 온전한 디지털 형태의 출력위상신호(AOUT)를 발생한다. 상기 순환 축적기(323)는 위상 고정루프(300)에서 디지털-아날로그 변환과 아날로그-디지털 변환을 거치며 생기는 비선형성(nonlinearity)을 제거해주는 역할을 한다. 그리고, 상기 순환 축적기(323)는 직접 디지털 합성기로 이상적인 선형성을 발휘하여 인 밴드 프랙셔널 스퍼(in-band fractional spur)를 줄여주는 역할을 하게 된다.
그런데, 상기 순환 축적기(323)에서 최상위비트만을 출력클럭신호(AOUT[MSB])로 출력하면 양자화 잡음(quantization noise)이 아웃 오브 밴드 노이즈(out-of-band noise)에 영향을 주게 된다. 이러한 잡음을 보상하기 위하여 직접 디지털주파수 합성기(320)의 출력단에 위상 간섭기(330)를 설치하였다.
위상 간섭기(330)는 직접 디지털 주파수 합성기(320)에서 출력되는 출력클럭신호(AOUT[MSB])를 처리하여 아웃 오브 밴드 노이즈를 줄이는 역할을 한다. 도 8a는 상기 위상 간섭기(330)가 상기 출력위상신호(AOUT)의 나머지 하위비트들(LSBs)을 이용하여 위상간섭하는 원리를 나타낸 것이고, 도 8b는 상기 위상 간섭기(330)의 구현예를 보인 회로도이다.
상기 출력위상신호(AOUT)의 하위비트들은 최상위비트(MSB)의 분수 분주의 위상 정보(fractional phase)를 담고 있다. 위상 간섭기(330)는 상기 출력위상신호(AOUT)의 최상위비트 출력(AOUT[MSB])과 이를 TOSC만큼 지연시킨 신호(AOUT[MSB]D)를 사용한다. 상기 두 신호의 간섭 비율(a and b)은 최상위비트 출력이 0에서 1로 변화(transition)할 때 얻을 수 있다.
도 8c는 3상태 버퍼(tri-state buffer)를 사용하여 위상 간섭부(331)를 구현한 예를 나타낸 것이다.
위상 간섭기(330)에서 출력되는 출력클럭신호(fOUT)는 다음의 [수학식 1]로 표현된다.
Figure 112016129327993-pat00001
여기서, fCODE는 합주파수 코드이고, fOSC는 발진신호이고, M은 순환축적기의 비트수이고, N은 분주하고자하는 정수이고, △f는 분주하고자하는 분수이고, fREF는 기준클럭신호이다.
이상에서 본 발명의 바람직한 실시예에 대하여 상세히 설명하였지만, 본 발명의 권리범위가 이에 한정되는 것이 아니라 다음의 청구범위에서 정의하는 본 발명의 기본 개념을 바탕으로 보다 다양한 실시예로 구현될 수 있으며, 이러한 실시예들 또한 본 발명의 권리범위에 속하는 것이다.
300 : 위상고정루프 310 : 자유 구동 발진기
320 : 직접 디지털주파수 합성기 321 : 샘플링 D형 플립플롭
322 : 디지털 루프 필터 323 : 순환 축적기
324 : 분수 누산기 325 : 리타이머
326 : 코스 주파수 고정기 330 : 위상 간섭기

Claims (12)

  1. 미리 설계된 주파수의 발진신호를 생성하는 자유 구동 발진기;
    상기 발진신호를 이용하여 위상이 고정된 출력클럭신호 및 출력위상신호를 생성하는 직접 디지털주파수 합성기 및
    상기 출력클럭신호를 처리하여 아웃 오브 밴드 노이즈를 줄이는 위상 간섭기를 포함하되,
    상기 직접 디지털주파수 합성기는
    상기 출력위상신호를 동기기준클럭신호로 샘플링하여 상기 출력클럭신호와 상기 동기기준클럭신호의 위상 차이에 상응되는 위상차신호를 출력하는 샘플링 D형 플립플롭;
    상기 위상차신호를 필터링하여 상기 출력클럭신호의 주파수를 조절하기 위한 제1주파수코드를 생성하는 디지털 루프 필터;
    상기 발진신호의 매 주기 마다 제1주파수코드와 제2주파수코드의 합인 합주파수코드를 모듈러스 방식으로 축적하고, 상기 축적된 출력값 중에서 최상위 비트를 상기 출력클럭신호로 출력하는 순환 축적기;
    상기 발진신호로 기준클럭신호를 샘플링하여 상기 발진신호에 동기된 상기 동기기준클럭신호를 생성하는 리타이머; 및
    상기 출력클럭신호가 서브 샘플링 방식으로 고조파 고정되는 것을 방지하기 위해 상기 제2주파수코드를 생성하여 상기 순환 축적기의 입력측에 출력하는 코스 주파수 고정기를 포함하고,
    상기 샘플링 D형 플립플롭, 상기 디지털 루프 필터 및 상기 순환 축적기는 파인 고정 루프(Fine Lock Loop)를 형성하고,
    상기 코스 주파수 고정기 및 상기 순환 축적기는 코스 고정 루프(Coarse Lock Loop)를 형성하되,
    상기 코스 주파수 고정기는
    상기 파인 고정 루프가 동작하기 전에 상기 출력클럭신호의 초기 주파수를 결정하는 상기 제2주파수코드의 오프셋 값을 생성하고,
    상기 파인 고정 루프는
    상기 코스 주파수 고정기에서 상기 제2주파수코드의 오프셋 값이 생성된 후 동작을 시작하는 것을 특징으로 하는 직접 디지털 주파수 합성기를 이용한 위상 고정루프.
  2. 제1항에 있어서, 상기 디지털 루프필터는
    상기 샘플링 D형 플립플롭에서 상기 위상차신호가 출력되면 상기 위상차신호를 필터링하여 상기 제1주파수코드를 생성하는 것을 특징으로 하는 직접 디지털 주파수 합성기를 이용한 위상 고정루프.
  3. 제1항에 있어서, 상기 직접 디지털주파수 합성기는
    상기 동기기준클럭신호의 매 주기마다 분수 주파수코드를 누산하고 이에 따른 분수누산값으로 상기 위상차신호를 보상하는 분수 누산기를 포함하는 것을 특징으로 하는 직접 디지털 주파수 합성기를 이용한 위상 고정루프.
  4. 제1항에 있어서, 상기 샘플링 D형 플립플롭 및 순환 축적기는
    상기 위상 고정루프에서 디지털-아날로그 변환과 아날로그-디지털 변환을 거치며 생기는 비선형성(nonlinearity)을 제거해주는 역할을 수행하는 것을 특징으로 하는 직접 디지털 주파수 합성기를 이용한 위상 고정루프.
  5. 제1항에 있어서, 상기 순환 축적기는
    상기 축적된 출력값이 미리 설정된 최대값을 초과하더라도 모듈러스 방식으로 계속 입력값을 축적하는 것을 특징으로 하는 직접 디지털 주파수 합성기를 이용한 위상 고정루프.
  6. 제1항에 있어서, 상기 리타이머는
    D형 플립플롭을 이용하여 상기 동기기준클럭신호를 생성하는 것을 특징으로 하는 직접 디지털 주파수 합성기를 이용한 위상 고정루프.
  7. 삭제
  8. 삭제
  9. 삭제
  10. 제1항에 있어서, 상기 위상 간섭기에서 출력되는 출력클럭신호(fOUT)는
    다음의 [수학식]으로 표현되는 것을 특징으로 하는 직접 디지털 주파수 합성기를 이용한 위상 고정루프.

    Figure 112016129327993-pat00002

    여기서, fCODE는 합주파수 코드이고, fOSC는 발진신호이고, M은 순환축적기의 비트수이고, N은 분주하고자하는 정수이고, △f는 분주하고자하는 분수이고, fREF는 기준클럭신호이다.
  11. 제1항에 있어서, 상기 위상 간섭기는
    상기 출력위상신호의 하위비트들을 이용하여 위상간섭하는 것을 특징으로 하는 직접 디지털 주파수 합성기를 이용한 위상 고정루프.
  12. 제1항에 있어서, 상기 리타이머는
    독립적인 주파수를 갖는 상기 발진신호와 상기 동기기준클럭신호를 하나의 클럭신호로 동기화시키기 위하여, 상기 발진신호로 기준클럭신호를 샘플링하여 상기 발진신호에 동기된 상기 동기기준클럭신호를 생성하는 D형 플립플롭을 포함하는 것을 특징으로 하는 직접 디지털 주파수 합성기를 이용한 위상 고정루프.
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