JP5225229B2 - Pll回路 - Google Patents
Pll回路 Download PDFInfo
- Publication number
- JP5225229B2 JP5225229B2 JP2009175371A JP2009175371A JP5225229B2 JP 5225229 B2 JP5225229 B2 JP 5225229B2 JP 2009175371 A JP2009175371 A JP 2009175371A JP 2009175371 A JP2009175371 A JP 2009175371A JP 5225229 B2 JP5225229 B2 JP 5225229B2
- Authority
- JP
- Japan
- Prior art keywords
- input
- signal
- oscillator
- value
- phase
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
Images
Landscapes
- Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)
Description
また、入力する基準信号と発振器の出力信号をそれぞれクロックとして動作し、所定範囲内で、前記基準信号が入力する度に予め設定された値を累積値に加算し、前記発振器からの出力信号が入力する度に予め設定された値を前記累積値から減算した、前記基準信号と前記発振器の出力信号との位相差を示す前記累積値の信号を出力する2入力位相アキュムレータと、前記2入力位相アキュムレータの出力信号に従って発振器への制御信号を生成する制御部と、前記制御部からの制御信号に応じた周波数の信号を出力する前記発振器と、を備え、前記2入力位相アキュムレータにおける、前記基準信号によるクロックが入力する度に加算する値を、前記基準信号によるクロックをカウントした値CL1に対してCL1×C+D(C,Dは共に正の実数)の演算を行った値に設定する加算量演算部、および前記発振器の出力信号によるクロックが入力する度に減算する値を、前記発振器の出力信号によるクロックをカウントした値CL2に対してCL2×E+F(E,Fは共に正の実数)の演算を行った値に設定する減算量演算部の少なくとも一方をさらに備えたことを特徴とするPLL回路にある。
図1はこの発明の実施の形態1によるPLL回路の構成の一例を示す図である。図1において、第1の位相アキュムレータ1は、基準信号Refをクロックとして動作し、クロックが入る度に予め設定された所定の値Aを内部のレジスタ(図示省略)に累積加算する。基準信号Refより生成された位相に相当するこのレジスタの累積値(位相データ)を示す信号が第1の位相アキュムレータ1から出力される。DDSとは、この第1の位相アキュムレータ1の出力値に対応した電圧値をDAC(D/A変換器)から出力することによりアナログ信号を出力する回路であり、本回路はDDSの位相アキュムレータのみを切りだした回路といえる。
図2はこの発明の実施の形態2によるPLL回路の構成の一例を示す図である。図において、上記実施の形態と同一もしくは相当部分は同一符号で示し説明を省略する(以下同様)。図2の構成では、実施の形態1における第1の位相アキュムレータ1の位相加算量を第1の加算量設定部6より設定し、各クロック毎に位相加算量を変えることができる。第1の加算量設定部6は例えば、RAM(図示省略)内に1回目から始まる各クロック毎のそれぞれの位相加算量を記憶させておき、入力される基準信号Refのクロックに従って対応する記憶させておいた位相加算量(実施の形態1では値A固定)を出力する。また、位相加算量をクロックの回数の関数として記憶させておき、該関数に従って位相加算量を出力するようにしてもよい。また、第2の位相アキュムレータ2の位相加算量も第1の加算量設定部6と同様な構成の第2の加算量設定部7より設定し、VCO5から与えられるクロック毎に位相加算量を変えることができる。
図3はこの発明の実施の形態3によるPLL回路の構成の一例を示す図である。図3の構成では2入力位相アキュムレータ8は、2つの入力端子を有しており、一方の入力端子には基準信号Refのクロックが入力され、もう一方の入力端子にはVCO5の出力信号のクロックが入力される。2入力位相アキュムレータ8の動作は以下の通りである。
図4はこの発明の実施の形態4によるPLL回路の構成の一例を示す図である。図4の構成では、図3の2入力位相アキュムレータ8を、基準信号Ref側とVCO(発振器)信号側での位相加算量を、図2の実施の形態2のようにそれぞれ設定できるようにした2入力位相アキュムレータ9に置き換えた構成である。
図5はこの発明の実施の形態5によるPLL回路の構成の一例を示す図である。図5の構成では、図3に示した実施の形態3の構成に対して、基準信号Refが入力した場合に2入力位相アキュムレータ10に加算される値(位相加算量)を、基準信号Refのクロック毎に変化させる構成となっている。
図6はこの発明の実施の形態6によるPLL回路の構成の一例を示す図である。図6の構成では、図5に示した実施の形態5の構成が、カウンタ11、乗算器12、加算器13を基準信号Ref側に設けているのに対して、これらと同じ機能をカウンタ15、乗算器16、加算器17として位相減算量側のVCO5と2入力位相アキュムレータ14間に設ける構成となっている。動作原理は実施の形態5と同一であり、カウンタ15はVCO5の出力信号のクロック数をカウントしカウント値CL2とし、2入力位相アキュムレータ14は、VCO5の出力信号をクロックとして加算器17の出力値(CL2×E+F)(E,Fは共に正の実数)を内部レジスタ(図示省略)の累積値から減算する。これにより、同一の効果が得られる。なお、カウンタ15、乗算器16、加算器17が減算量演算部を構成する。
図7はこの発明の実施の形態7によるPLL回路の構成の一例を示す図である。図7の構成では、図3に示す実施の形態3の構成に対して、VCO5と2入力位相アキュムレータ8の間に周波数分周器18を設けたことを特徴としている。図3に示したような例では、VCO5側の信号をクロックとして2入力位相アキュムレータ8を動作させるため、VCO5の周波数が高い場合は、2入力位相アキュムレータ8の動作速度が追い付かず正常動作できないことがある。このため、VCO5の出力に周波数分周器18を設けることで、2入力位相アキュムレータ8の動作周波数を下げて、安定動作を実現することができる。
図8はこの発明の実施の形態8によるPLL回路の構成の一例を示す図である。図8の構成では、VCO5と2入力位相アキュムレータ8の間に、図7の周波数分周器18の代わりに、ミキサ19と局発信号源20を設けて、局発信号源20の発生する信号とVCO5の出力信号をミキサ19で合成することで、VCO5の出力信号を周波数変換する。このような構成にすることで、図7と同じく、2入力位相アキュムレータ8の動作周波数を下げることができるため、安定動作が実現できる。また、周波数分周器18を使う場合に比べて、周波数変化幅が大きくなるため、周波数制御の精度がよくなる。
Claims (4)
- 入力する基準信号と発振器の出力信号をそれぞれクロックとして動作し、所定範囲内で、前記基準信号が入力する度に予め設定された値を累積値に加算し、前記発振器からの出力信号が入力する度に予め設定された値を前記累積値から減算した、前記基準信号と前記発振器の出力信号との位相差を示す前記累積値の信号を出力する2入力位相アキュムレータと、
前記2入力位相アキュムレータの出力信号に従って発振器への制御信号を生成する制御部と、
前記制御部からの制御信号に応じた周波数の信号を出力する前記発振器と、
を備え、
前記2入力位相アキュムレータにおける、前記基準信号によるクロックが入力する度に加算する値を、クロックが入力される度に所望の値に設定する加算量設定部、および前記発振器の出力信号によるクロックが入力する度に減算する値を、クロックが入力される度に所望の値に設定する減算量設定部の少なくとも一方をさらに備えたことを特徴とするPLL回路。 - 入力する基準信号と発振器の出力信号をそれぞれクロックとして動作し、所定範囲内で、前記基準信号が入力する度に予め設定された値を累積値に加算し、前記発振器からの出力信号が入力する度に予め設定された値を前記累積値から減算した、前記基準信号と前記発振器の出力信号との位相差を示す前記累積値の信号を出力する2入力位相アキュムレータと、
前記2入力位相アキュムレータの出力信号に従って発振器への制御信号を生成する制御部と、
前記制御部からの制御信号に応じた周波数の信号を出力する前記発振器と、
を備え、
前記2入力位相アキュムレータにおける、前記基準信号によるクロックが入力する度に加算する値を、前記基準信号によるクロックをカウントした値CL1に対してCL1×C+D(C,Dは共に正の実数)の演算を行った値に設定する加算量演算部、および前記発振器の出力信号によるクロックが入力する度に減算する値を、前記発振器の出力信号によるクロックをカウントした値CL2に対してCL2×E+F(E,Fは共に正の実数)の演算を行った値に設定する減算量演算部の少なくとも一方をさらに備えたことを特徴とするPLL回路。 - 前記2入力位相アキュムレータに入力される前記発振器の出力信号を分周する周波数分周器をさらに備えたことを特徴とする請求項1または2に記載のPLL回路。
- 前記2入力位相アキュムレータに入力される前記発振器の出力信号の周波数変換を行うために、局発信号源と、前記局発信号源の発生する信号と前記発振器の出力信号を合成するミキサとをさらに備えたことを特徴とする請求項1または2に記載のPLL回路。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2009175371A JP5225229B2 (ja) | 2009-07-28 | 2009-07-28 | Pll回路 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2009175371A JP5225229B2 (ja) | 2009-07-28 | 2009-07-28 | Pll回路 |
Publications (2)
Publication Number | Publication Date |
---|---|
JP2011030071A JP2011030071A (ja) | 2011-02-10 |
JP5225229B2 true JP5225229B2 (ja) | 2013-07-03 |
Family
ID=43638247
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2009175371A Expired - Fee Related JP5225229B2 (ja) | 2009-07-28 | 2009-07-28 | Pll回路 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP5225229B2 (ja) |
Families Citing this family (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP6653964B2 (ja) * | 2016-04-01 | 2020-02-26 | 日本電波工業株式会社 | 発振回路 |
Family Cites Families (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH0323717A (ja) * | 1989-06-20 | 1991-01-31 | Toshiba Corp | 信号発生装置 |
JP2916311B2 (ja) * | 1991-11-05 | 1999-07-05 | 株式会社日立製作所 | 周波数シンセサイザ |
JP2001331236A (ja) * | 1999-10-29 | 2001-11-30 | Texas Instr Inc <Ti> | ディジタル式プログラム可能拡散スペクトル・クロック発生器 |
JP2003324347A (ja) * | 2002-04-30 | 2003-11-14 | Ando Electric Co Ltd | 信号発生装置 |
-
2009
- 2009-07-28 JP JP2009175371A patent/JP5225229B2/ja not_active Expired - Fee Related
Also Published As
Publication number | Publication date |
---|---|
JP2011030071A (ja) | 2011-02-10 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
EP1816741B1 (en) | Phase detector | |
KR100944497B1 (ko) | 디지털 주파수 검출기 및 이를 이용한 디지털 pll | |
US10505556B1 (en) | PLL with beat-frequency operation | |
KR100237539B1 (ko) | 주파수 합성기 | |
CN107425851B (zh) | 频率补偿器、电子设备和频率补偿方法 | |
JP2006319399A (ja) | パルス幅変調回路及び多相クロック生成回路 | |
KR20130094446A (ko) | 저전력 고해상도 타임투디지털 컨버터 | |
CN111642139B (zh) | 频率调节器及其频率调节方法、电子设备 | |
JPH05235754A (ja) | ディジタル位相同期回路 | |
JP7324013B2 (ja) | 分数分周器および周波数シンセサイザ | |
JP5333439B2 (ja) | 周波数シンセサイザおよび発振器の発振周波数制御方法 | |
EP2571165B1 (en) | Accumulator type fractional-n pll synthesizer and control method thereof | |
WO2011161737A1 (ja) | デジタル位相差検出器およびそれを備えた周波数シンセサイザ | |
JP5184680B2 (ja) | 分周回路およびそれを備えたpll回路並びに半導体集積回路 | |
US5668504A (en) | Frequency synthesizer | |
JP2007189455A (ja) | 位相比較回路およびそれを用いたpll周波数シンセサイザ | |
JP5225229B2 (ja) | Pll回路 | |
KR101107722B1 (ko) | 광대역 디지털 주파수 합성기 | |
WO2020246092A1 (ja) | 位相同期回路、電子装置、および、位相同期回路の制御方法 | |
KR102435183B1 (ko) | 주파수 고정 루프, 전자 디바이스, 및 주파수 생성 방법 | |
JP2011229028A (ja) | デジタルpll | |
Huang et al. | A time-to-digital converter based AFC for wideband frequency synthesizer | |
WO2004001974A1 (en) | Phase-locked loop with incremental phase detectors and a converter for combining a logical operation with a digital to analog conversion | |
KR101017633B1 (ko) | 저잡음 전압 제어 발진기 및 전압 제어 발진기의 잡음 제거방법 | |
JP2023097780A (ja) | 周波数シンセサイザー |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20120125 |
|
A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20121211 |
|
A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20130121 |
|
TRDD | Decision of grant or rejection written | ||
A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20130212 |
|
A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20130312 |
|
R150 | Certificate of patent or registration of utility model |
Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20160322 Year of fee payment: 3 |
|
LAPS | Cancellation because of no payment of annual fees |