KR101855324B1 - 3차원 반도체 기억 소자 및 그 제조 방법 - Google Patents

3차원 반도체 기억 소자 및 그 제조 방법 Download PDF

Info

Publication number
KR101855324B1
KR101855324B1 KR1020110042706A KR20110042706A KR101855324B1 KR 101855324 B1 KR101855324 B1 KR 101855324B1 KR 1020110042706 A KR1020110042706 A KR 1020110042706A KR 20110042706 A KR20110042706 A KR 20110042706A KR 101855324 B1 KR101855324 B1 KR 101855324B1
Authority
KR
South Korea
Prior art keywords
electrode
segments
cell
electrodes
patterns
Prior art date
Application number
KR1020110042706A
Other languages
English (en)
Other versions
KR20120124838A (ko
Inventor
윤장근
설광수
박영우
Original Assignee
삼성전자주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 삼성전자주식회사 filed Critical 삼성전자주식회사
Priority to KR1020110042706A priority Critical patent/KR101855324B1/ko
Priority to US13/415,388 priority patent/US9099347B2/en
Publication of KR20120124838A publication Critical patent/KR20120124838A/ko
Application granted granted Critical
Publication of KR101855324B1 publication Critical patent/KR101855324B1/ko

Links

Images

Classifications

    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B43/00—EEPROM devices comprising charge-trapping gate insulators
    • H10B43/50—EEPROM devices comprising charge-trapping gate insulators characterised by the boundary region between the core and peripheral circuit regions
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B43/00—EEPROM devices comprising charge-trapping gate insulators
    • H10B43/40—EEPROM devices comprising charge-trapping gate insulators characterised by the peripheral circuit region
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/3105—After-treatment
    • H01L21/31051—Planarisation of the insulating layers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/76—Making of isolation regions between components
    • H01L21/762—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers
    • H01L21/76224—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using trench refilling with dielectric materials
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B43/00—EEPROM devices comprising charge-trapping gate insulators
    • H10B43/20—EEPROM devices comprising charge-trapping gate insulators characterised by three-dimensional arrangements, e.g. with cells on different height levels
    • H10B43/23—EEPROM devices comprising charge-trapping gate insulators characterised by three-dimensional arrangements, e.g. with cells on different height levels with source and drain on different levels, e.g. with sloping channels
    • H10B43/27—EEPROM devices comprising charge-trapping gate insulators characterised by three-dimensional arrangements, e.g. with cells on different height levels with source and drain on different levels, e.g. with sloping channels the channels comprising vertical portions, e.g. U-shaped channels
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B43/00—EEPROM devices comprising charge-trapping gate insulators
    • H10B43/30—EEPROM devices comprising charge-trapping gate insulators characterised by the memory core region
    • H10B43/35—EEPROM devices comprising charge-trapping gate insulators characterised by the memory core region with cell select transistors, e.g. NAND

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Semiconductor Memories (AREA)

Abstract

3차원 반도체 기억 소자 및 그 제조 방법을 제공한다. 이 소자는, 기판 상에 교대로 그리고 반복적으로 적층된 전극들 및 절연 패턴들을 포함하고 일 방향으로 연장된 전극 구조체 및 전극 구조체를 관통하는 수직형 활성 패턴들을 포함한다. 전극 구조체의 전극들 중에서 적어도 최상위 전극은, 일 방향을 따라 배열된 복수의 세그먼트들(segments)로 분할된다. 최상위 전극의 분할된 세그먼트들은 전기적으로 접속된다.

Description

3차원 반도체 기억 소자 및 그 제조 방법{THREE DIMMENSIONAL SEMICONDUCTOR MEMORY DEIVCES AND METHODS OF FABRICATING THE SAME}
본 발명은 반도체 소자 및 그 제조 방법에 관한 것으로, 특히, 3차원 반도체 기억 소자 및 그 제조 방법에 관한 것이다.
소형화, 다기능화 및/또는 낮은 제조 단가 등의 특성들로 인하여 반도체 소자는 전자 산업에서 중요한 요소로 각광 받고 있다. 전자 산업이 고도 발전함에 따라, 반도체 소자들 중에서 반도체 기억 소자의 집적도가 증가되고 있다. 반도체 기억 소자의 집적도는 제품의 가격을 결정하는 중요한 요인으로 작용되고 있다. 즉, 집적도가 높아질수록, 반도체 기억 소자의 제품 가격이 감소될 수 있다. 이에 따라, 반도체 기억 소자의 집적도 향상에 대한 요구가 심화되고 있다. 일반적으로, 단위 기억 셀의 평면적은 반도체 기억 소자의 집적도를 결정하는 중요 요인 중에 하나이다. 이에 따라, 반도체 기억 소자의 집적도는 미세 패턴 제조 기술의 수준에 크게 영향을 받는다. 하지만, 초 고가의 장비들 및/또는 반도체 제조 공정의 어려움 등에 의하여 패턴의 미세화가 점점 한계에 다다르고 있다.
이러한 여러 제약들을 극복하기 위하여, 최근에 3차원 구조를 갖는 반도체 기억 소자가 제안되고 있다. 하지만, 3차원 반도체 기억 소자는 그 구조적 형태로 인하여 여러 문제점들, 예컨대, 제품의 신뢰성 저하 등이 발생될 수 있다. 따라서, 이러한 문제점들을 해결하기 위한 많은 연구들이 진행되고 있다.
본 발명이 이루고자 하는 일 기술적 과제는 우수한 신뢰성을 갖는 3차원 반도체 기억 소자 및 그 제조 방법을 제공하는 데 있다.
본 발명이 이루고자 하는 다른 기술적 과제는 고집적화에 최적화된 3차원 반도체 기억 소자 및 그 제조 방법을 제공하는 데 있다.
상술된 기술적 과제를 해결하기 위한 3차원 반도체 기억 소자를 제공한다. 이 소자는, 기판 상에 교대로 그리고 반복적으로 적층된 전극들 및 절연 패턴들을 포함하고 일 방향으로 연장된 전극 구조체, 상기 전극들 중에서 적어도 최상위 전극은, 상기 일 방향을 따라 배열된 복수의 세그먼트들(segments)로 분할된 것; 상기 전극 구조체를 관통하는 수직형 활성 패턴들; 및 상기 각 수직형 활성 패턴 및 상기 각 전극 사이에 개재된 전극-유전막을 포함하되, 상기 최상위 전극의 세그먼트들은 전기적으로 접속된다.
일 실시예에 따르면, 상기 전극 구조체 내 전극들 중에서 적어도 최하위 전극은 세그먼트들로 분할되지 않을 수 있다.
일 실시예에 따르면, 상기 기판은 복수의 부 셀 영역들, 및 상기 부 셀 영역들 사이에 개재된 버퍼 영역을 포함할 수 있다. 이 경우에, 상기 전극 구조체는 상기 부 셀 영역들 및 버퍼 영역을 가로지를 수 있다. 상기 최상위 전극의 세그먼트들은 상기 부 셀 영역들 내에 각각 배치될 수 있다. 상기 최상위 전극의 세그먼트들은 상기 버퍼 영역 내로 연장된 연장부들을 가질 수 있다. 커팅 영역이 상기 최상위 전극의 세그먼트들 사이 및 상기 버퍼 영역 내에 정의될 수 있다.
일 실시예에 따르면, 상기 소자는 상기 커팅 영역을 채우는 캐핑 유전 패턴을 더 포함할 수 있다.
일 실시예에 따르면, 상기 최상위 전극은 스트링 선택 전극일 수 있다. 상기 전극들은, 상기 스트링 선택 전극 아래에 배치되고 그리고 차례로 적층된 셀 전극들을 포함할 수 있다. 상기 셀 전극들 중에서 적어도 최상위 셀 전극도, 상기 일 방향으로 배열된 복수의 세그먼트들로 분할될 수 있다. 상기 커팅 영역은 아래로 연장되어, 상기 최상위 셀 전극의 세그먼트들 사이에도 정의될 수 있다.
일 실시예에 따르면, 상기 커팅 영역은 계단 형태의 내측벽을 가질 수 있다.
일 실시예에 따르면, 상기 소자는 상기 버퍼 영역 내에 배치되고, 상기 스트링 선택 전극의 세그먼트들을 전기적으로 접속시키는 스트링-결합 배선(string-join interconnection); 및 상기 버퍼 영역 내에 배치되고, 상기 최상위 셀 전극의 세그먼트들을 전기적으로 접속시키는 층-결합 배선(floor-join interconnection)을 더 포함할 수 있다.
일 실시예에 따르면, 차례로 적층된 상기 셀 전극들 중에서 복수의 셀 전극들의 각각이, 상기 일 방향으로 배열된 세그먼트들로 분할될 수 있다. 상기 층-결합 배선은 복수로 제공되어, 상기 분할된 셀 전극들에 각각 대응될 수 있다. 상기 복수의 층-결합 배선들은 상기 전극 구조체 상에 배치되고, 그리고 상기 기판의 상부면으로부터 서로 다른 레벨에 위치할 수 있다.
일 실시예에 따르면, 상기 전극 구조체는 복수로 제공되어 서로 나란히 연장될 수 있다. 상기 각 전극 구조체 내 적층된 셀 전극들 중에서 복수의 셀 전극들의 각각이 상기 일 방향으로 배열된 세그먼트들로 분할될 수 있다. 상기 층-결합 배선은 복수로 제공되어 상기 전극 구조체들 위에 각각 배치될 수 있다. 이때, 상기 각 층-결합 배선은, 그 아래에 위치한 전극 구조체 내 상기 분할된 셀 전극들 중에서 어느 하나의 세그먼트들을 전기적으로 접속시킬 수 있다. 상기 복수의 층-결합 배선들 중에 어느 하나에 연결된 세그먼트들은, 다른 것들에 연결된 세그먼트들과 다른 레벨에 위치할 수 있다.
일 실시예에 따르면, 상기 기판은 제1 가장자리 영역 및 제2 가장자리 영역을 더 포함할 수 있다. 상기 부 셀 영역들 및 버퍼 영역은 상기 제1 가장자리 영역 및 제2 가장자리 영역 사이에 배치될 수 있다. 상기 각 전극 구조체 내 적층된 셀 전극들은, 상기 제1 가장자리 영역 내 계단 형태의 제1 전극 패드들, 및 상기 제2 가장자리 영역 내 계단 형태의 제2 전극 패드들을 가질 수 있다. 상기 복수의 전극 구조체들에 각각 포함되고 동일한 레벨에 위치한 셀 전극들의 제1 전극 패드들은 서로 전기적으로 접속될 수 있다. 상기 복수의 전극 구조체들에 각각 포함되고 동일한 레벨에 위치한 셀 전극들의 제2 전극 패드들은 서로 전기적으로 접속될 수 있다.
상술된 기술적 과제들을 해결하기 위한 3차원 반도체 기억 소자의 제조 방법을 제공한다. 이 방법은, 복수의 부 셀 영역들 및 상기 부 셀 영역들 사이에 개재된 버퍼 영역을 포함하는 기판 상에, 교대로 그리고 반복적으로 적층된 희생막들 및 절연막들을 포함하는 몰드막을 형성하는 것; 상기 버퍼 영역 내 적어도 최상위 절연막 및 최상위 희생막을 관통하고, 제1 방향으로 연장된 커팅 영역을 형성하는 것; 상기 몰드막을 관통하는 수직형 활성 패턴들을 형성하는 것; 상기 몰드막을 패터닝하여, 상기 제1 방향과 다른 제2 방향으로 연장된 몰드 패턴들을 형성하는 것; 상기 몰드 패턴들 내 희생 패턴들을 전극들로 대체시키는 것; 및 상기 각 수직형 활성 패턴 및 상기 각 전극 사이에 전극-유전막을 형성하는 것을 포함한다.
일 실시예에 따르면, 상기 방법은, 상기 몰드 패턴을 형성하기 전에, 상기 커팅 영역을 채우는 캐핑 유전막을 형성하는 것을 더 포함할 수 있다. 이 경우에, 상기 몰드 패턴을 형성하는 것은, 상기 캐핑 유전막 및 상기 몰드막을 패터닝 하는 것을 포함할 수 있다.
일 실시예에 따르면, 상기 커팅 영역의 최하부면은 상기 희생막들 중에서 최하위 희생막의 상부면 보다 높은 레벨에 위치할 수 있다.
일 실시예에 따르면, 상기 커팅 영역은 상기 적층된 희생막들 중에서 복수의 희생막들을 관통하고, 상기 커팅 영역은 계단 형태의 내측벽을 가질 수 있다.
일 실시예에 따르면, 상기 수직형 활성 패턴들은 상기 커팅 영역을 형성한 후에 형성될 수 있다.
상술된 3차원 반도체 기억 소자의 제조 방법에 따르면, 상기 커팅 영역을 형성함으로써, 상기 몰드막에 의해 상기 수직형 활성 패턴들에 가해질 수 있는 스트레스를 최소화시킬 수 있다. 이에 따라, 우수한 신뢰성을 갖고 고집적화에 최적화된 3차원 반도체 기억 소자를 구현할 수 있다.
도 1a 내지 도 6a는 본 발명의 일 실시예에 따른 3차원 반도체 기억 소자의 제조 방법을 설명하기 위한 평면도들.
도 1b 내지 도 6b는 각각 도 1a 내지 도 6a의 I-I'을 따라 취해진 단면도들.
도 1c 내지 도 6c는 각각 도 1a 내지 도 6a의 II-II'을 따라 취해진 단면도들.
도 7a는 본 발명의 일 실시예에 따른 3차원 반도체 기억 소자를 나타내는 평면도.
도 7b는 도 7a의 I-I'을 따라 취해진 단면도.
도 7c는 도 7a의 II-II'을 따라 취해진 단면도.
도 7d는 도 7a의 III-III'을 따라 취해진 단면도.
도 8a는 본 발명의 일 실시예에 따른 3차원 반도체 기억 소자의 일 변형예를 나타내는 평면도.
도 8b는 도 8a의 IV-IV'을 따라 취해진 단면도.
도 9는 본 발명의 일 실시예에 따른 3차원 반도체 기억 소자의 다른 변형예를 나타내는 단면도.
도 10은 본 발명의 일 실시예에 따른 3차원 반도체 기억 소자의 또 다른 변형예를 나타내는 단면도.
도 11a 내지 도 13a는 본 발명의 다른 실시예에 따른 3차원 반도체 기억 소자의 제조 방법을 설명하기 위한 평면도들.
도 11b 내지 도 13b는 각각 도 11a 내지 도 13a의 V-V'을 따라 취해진 단면도들.
도 14a는 본 발명의 다른 실시예에 따른 3차원 반도체 기억 소자를 나타내는 평면도.
도 14b는 도 14a의 V-V'을 따라 취해진 단면도.
도 15a 내지 도 17a는 본 발명의 또 다른 실시예에 따른 3차원 반도체 기억 소자의 제조 방법을 설명하기 위한 평면도들.
도 15b 내지 도 17b는 도 15a 내지 도 17a의 각각에 개시된 VI-VI'및 VII-VII'을 따라 취해진 단면도들의 병합도들.
도 15c 내지 도 17c는 각각 도 15a 내지 도 17a의 VIII-VIII'을 따라 취해진 단면도들.
도 18a는 본 발명의 또 다른 실시예에 따른 3차원 반도체 기억 소자를 나타내는 평면도.
도 18b는 도 18a의 VI-VI'및 VII-VII'을 따라 취해진 단면도들의 병합도.
도 18c는 도 18a의 VIII-VIII'을 따라 취해진 단면도.
이상의 본 발명의 목적들, 다른 목적들, 특징들 및 이점들은 첨부된 도면과 관련된 이하의 바람직한 실시예들을 통해서 쉽게 이해될 것이다. 그러나, 본 발명은 여기서 설명 되는 실시예들에 한정되지 않고 다른 형태로 구체화될 수도 있다. 오히려, 여기서 소개되는 실시예는 개시된 내용이 철저하고 완전해질 수 있도록 그리고 당업자에게 본 발명의 사상이 충분히 전달될 수 있도록 하기 위해 제공되는 것이다.
본 명세서에서, 어떤 막(또는 층)이 다른 막(또는 층) 또는 기판 상에 있다고 언급되는 경우에 그것은 다른 막(또는 층) 또는 기판 상에 직접 형성될 수 있거나 또는 그들 사이에 제 3의 막(또는 층)이 개재될 수도 있다 또한, 도면들에 있어서, 구성들의 크기 및 두께 등은 명확성을 위하여 과장된 것이다. 또한, 본 명세서의 다양한 실시예들에서 제1, 제2, 제3 등의 용어가 다양한 영역, 막들(또는 층들) 등을 기술하기 위해서 사용되었지만, 이들 영역, 막들이 이 같은 용어들에 의해서 한정되어서는 안 된다. 이들 용어들은 단지 어느 소정 영역 또는 막(또는 층)을 다른 영역 또는 막(또는 층)과 구별시키기 위해서 사용되었을 뿐이다. 따라서, 어느 한 실시예에의 제1막질로 언급된 막질이 다른 실시예에서는 제2막질로 언급될 수도 있다. 여기에 설명되고 예시되는 각 실시예는 그것의 상보적인 실시예도 포함한다. 본 명세서에서 '및/또는' 이란 표현은 전후에 나열된 구성요소들 중 적어도 하나를 포함하는 의미로 사용된다. 명세서 전체에 걸쳐서 동일한 참조번호로 표시된 부분들은 동일한 구성요소들을 나타낸다.
(제1 실시예)
도 1a 내지 도 6a는 본 발명의 일 실시예에 따른 3차원 반도체 기억 소자의 제조 방법을 설명하기 위한 평면도들이고, 도 1b 내지 도 6b는 각각 도 1a 내지 도 6a의 I-I'을 따라 취해진 단면도들이며, 도 1c 내지 도 6c는 각각 도 1a 내지 도 6a의 II-II'을 따라 취해진 단면도들이다. 도 1b 내지 도 6b 및 도 1c 내지 6c는 확대된 도면들이다.
도 1a, 도 1b 및 도 1c를 참조하면, 셀 어레이 영역(cell array region)을 포함하는 반도체 기판(100, 이하, 기판 이라 함)을 준비한다. 상기 셀 어레이 영역은 복수의 부 셀 영역들(sub-cell region), 및 인접한 상기 부 셀 영역들 사이에 배치된 버퍼 영역(buffer region)을 포함할 수 있다. 도 1a에 개시된 바와 같이, 평면적 관점에서 상기 부 셀 영역들 및 버퍼 영역은 제1 방향으로 나란히 연장될 수 있다. 상기 제1 방향은 도 1a의 y축 방향에 해당할 수 있다.
일 실시예에 따르면, 상기 셀 어레이 영역은 3개 이상의 부 셀 영역들을 포함할 수 있으며, 2개 이상의 부 셀 영역들을 포함할 수 있다. 이 경우에, 도 1a에 개시된 바와 같이, 평면적 관점에서, 상기 부 셀 영역들 및 버퍼 영역들이, 상기 제1 방향에 수직한(perpendicular) 제2 방향을 따라 교대로 그리고 반복적으로 배열될 수 있다. 상기 제2 방향은 도 1a의 x축 방향에 해당할 수 있다. 하지만, 본 발명은 여기에 한정되지 않는다.
예컨대, 상기 기판(100)은 실리콘 기판, 게르마늄 기판 또는 실리콘-게르마늄 기판 등일 수 있다. 상기 기판(100)은 제1 도전형의 도펀트로 도핑될 수 있다. 예컨대, 상기 기판(100)은 상기 제1 도전형의 도펀트로 도핑된 웰(well) 영역을 포함할 수 있다. 상기 기판(100)은 주변회로 영역(미도시함)을 더 포함할 수도 있다.
상기 기판(100) 상에 몰드막(115, mold layer)을 형성할 수 있다. 상기 몰드막(115)은 교대로 그리고 반복적으로 적층된 희생막들(105) 및 절연막들(110)을 포함할 수 있다. 상기 희생막들(105)은 상기 절연막들(110)에 대하여 식각선택비를 갖는 물질로 형성될 수 있다. 예컨대, 상기 절연막들(110)은 산화막들로 형성될 수 있으며, 상기 희생막들(105)은 질화막들로 형성될 수 있다. 상기 몰드막(115)은 상기 부 셀 영역들 및 버퍼 영역 상에 형성될 수 있다. 상기 몰드막(115) 내 절연막들(110)은 최상위 절연막(110)을 포함할 수 있으며, 상기 몰드막(115) 내 희생막들(105)은 최상위 희생막(105)을 포함할 수 있다.
상기 몰드막(115)을 형성하기 전에, 상기 기판(100) 상에 버퍼 유전막(103)이 형성될 수 있다. 상기 버퍼 유전막(103)은 상기 희생막들(105)에 대하여 식각선택비를 갖는 유전막으로 형성될 수 있다. 예컨대, 상기 버퍼 유전막(103)은 산화막으로 형성될 수 있다.
도 2a, 도 2b 및 도 2c를 참조하면, 상기 각 버퍼 영역 내 몰드막(115)을 패터닝하여 상기 제1 방향으로 연장된 커팅 영역(120, cutting region)을 형성할 수 있다. 도 2c에 개시된 바와 같이, 상기 커팅 영역(120)은 적층된 상기 희생막들(105) 중에서 적어도 최상위 희생막을 관통할 수 있다. 이에 더하여, 상기 커팅 영역(120)은 아래로 연장되어, 상기 적층된 희생막들(105) 중에서 복수의 희생막들(105)을 관통할 수 있다. 도 2c에 개시된 바와 같이, 상기 커팅 영역(120)이 적층된 복수의 희생막들(105)을 관통하는 경우에, 상기 커팅 영역(102)의 내측벽은 계단 형태일 수 있다.
상기 커팅 영역(120)의 일 형성 방법을 설명한다. 상기 몰드막(115) 상에 개구부를 갖는 마스크 패턴을 형성할 수 있다. 상기 개구부는 상기 버퍼 영역 내 최상위 절연막(110)을 노출시킬 수 있다. 상기 개구부는 상기 제1 방향으로 연장된 형태일 수 있다. 상기 마스크 패턴을 식각 마스크로 사용하여, 최상위 절연막(110) 및 최상위 희생막(105)을 식각하여 오목한 영역을 형성할 수 있다.
이어서, 상기 마스크 패턴을 리세스(recess)시키어, 상기 개구부의 폭을 증가시킬 수 있다. 이로써, 상기 오목한 영역에 인접한 상기 최상위 절연막(110)의 일부분이 노출될 수 있다. 이어서, 상기 리세스된 마스크 패턴을 식각 마스크로 사용하여, 노출된 최상위 절연막(110), 및 최상위 희생막(105)을 식각할 수 있다. 이때, 상기 오목한 영역의 바닥면 아래의 차상위(next uppermost) 절연막(110, next uppermost insulating layer) 및 차상위 희생막(105)이 식각될 수 있다. 상기 마스크 패턴의 리세스 공정 및 리세스된 마스크 패턴을 식각 마스크로 사용하는 식각 공정을 적어도 2회 반복적으로 수행할 수 있다. 이에 따라, 상기 계단 형태의 내측벽을 갖는 상기 커팅 영역(120)이 형성될 수 있다.
일 실시예에 따르면, 도 2c에 개시된 바와 같이, 상기 커팅 영역(120)의 최하부면은 상기 희생막들(105) 중에서 최하위 희생막의 상부면 보다 높을 수 있다. 이에 따라, 적어도 상기 최하위 희생막은 상기 커팅 영역(120)에 의해 분할되지 않을 수 있다. 예컨대, 상기 몰드막(115)내 적층된 희생막(105)의 일부(some)가 상기 커팅 영역(120)에 의해 분할될 수 있으며, 다른 일부는 상기 커팅 영역(120)에 의해 분할되지 않을 수 있다. 하지만, 본 발명은 여기에 한정되지 않는다.
도 3a, 도 3b 및 도 3c를 참조하면, 상기 커팅 영역(120)을 채우는 캐핑 유전막(125)을 기판(100) 상에 형성할 수 있다. 상기 캐핑 유전막(125)은 상기 희생막들(105)에 대하여 식각 선택비를 갖는 유전 물질을 포함할 수 있다. 예컨대, 상기 캐핑 유전막(125)은 산화막으로 형성될 수 있다. 일 실시예에 따르면, 상기 캐핑 유전막(125)은 커팅 영역(120)을 채우고, 또한, 상기 부 셀 영역 내의 최상위 절연막(110) 상에 배치될 수 있다.
이와는 다르게, 상기 캐핑 유전막(125)을 상기 최상위 절연막(110)이 노출될 때까지 평탄화시킬 수 있다. 이 경우에, 상기 평탄화된 캐핑 유전막(125)은 상기 커팅 영역(120) 내에 한정적(confined)으로 배치될 수 있다. 이하 설명에서는, 상기 캐핑 유전막(125)이 상기 커팅 영역(120)을 채우고 상기 부 셀 영역 내의 최상위 절연막 상에 배치되는 실시예에 대하여 설명한다.
도 4a, 도 4b 및 도 4c를 참조하면, 상기 캐핑 유전막(125) 및 몰드막(115)을 연속적으로 관통하는 수직형 활성 패턴들(VC)을 형성할 수 있다. 상기 커팅 영역(120)을 형성한 후에, 상기 수직형 활성 패턴들(VC)이 형성된다. 상기 캐핑 유전막(125) 및 몰드막(115)을 관통하는 홀을 형성하고, 상기 홀 내에 상기 수직형 활성 패턴(VC)을 형성할 수 있다. 상기 수직형 활성 패턴들(VC)은 상기 기판(100) 내 웰 영역과 접속될 수 있다. 상기 수직형 활성 패턴들(VC)은 상기 기판(100)을 구성하는 반도체 물질과 동일한 반도체 물질을 포함할 수 있다. 예컨대, 상기 기판(100)이 실리콘 기판인 경우에, 상기 수직형 활성 패턴들(VC)은 실리콘으로 형성될 수 있다. 상기 수직형 활성 패턴(VC)은 단결정 또는 다결정 상태일 수 있다. 상기 수직형 활성 패턴들(VC)은 상기 제1 도전형의 도펀트로 도핑될 수 있다. 이와는 달리, 상기 수직형 활성 패턴들(VC)은 언도프트(undoped) 상태일 수도 있다.
상기 수직형 활성 패턴(VC)은 도 4b 및 도 4c에 개시된 바와 같이, 필라 형태(pillar shape)일 수 있다. 하지만, 본 발명은 여기에 한정되지 않는다. 상기 수직형 활성 패턴(VC)은 다른 형태를 가질 수도 있다.
상기 캐핑 유전막(125), 몰드막(115) 및 버퍼 유전막(103)을 연속적으로 패터닝하여, 상기 제2 방향으로 연장된 트렌치들(130)을 형성할 수 있다. 상기 트렌치들(130)은 상기 커팅 영역(120)을 가로지를 수 있다. 상기 트렌치들(130)을 형성함으로써, 인접한 트렌치들(130) 사이에 차례로 적층된 버퍼 유전 패턴(103a), 몰드 패턴(115a) 및 캐핑 유전 패턴(125a)이 형성될 수 있다. 상기 몰드 패턴들(115a)은 상기 제2 방향으로 연장된다. 상기 기판(100) 상에 복수의 상기 몰드 패턴들(115a)이 나란히 연장될 수 있다. 상기 몰드 패턴들(115a)은 상기 부 셀 영역들 및 버퍼 영역들을 가로지른다.
도 4c에 개시된 바와 같이, 상기 각 몰드 패턴(115a)는 교대로 그리고 반복적으로 적층된 희생 패턴들(105a, 105d) 및 절연 패턴들(110a, 110d)을 포함할 수 있다. 또한, 상기 몰드 패턴(115a)은, 상기 트렌치들(130)에 의해 분리되고 상기 각 버퍼 영역 내에 배치된 커팅 영역(120a)을 포함할 수 있다.
계속해서, 도 4a, 4b 및 도 4c를 참조하면, 상기 각 몰드 패턴(115a) 내 적층된 희생 패턴들(105a, 105d) 중에서 적어도 최상위 희생 패턴은, 분할된 희생 패턴(105d, divided sacrificial pattern)일 수 있다. 상기 분할된 희생 패턴(105d)은, 상기 제2 방향으로 배열된 복수의 희생 세그먼트들(105s, sacrificial segments)로 분할될 수 있다. 상기 분할된 희생 패턴(105d)의 희생 세그먼트들(105s)은 상기 각 몰드 패턴(115a) 내 커팅 영역들(120a)에 의해 분할될 수 있다. 즉, 상기 분할된 희생 패턴(105d) 내 인접한 희생 세그먼트들(105s) 사이에 상기 커팅 영역(120a)이 배치될 수 있다. 상기 분할된 희생 패턴(105d)의 희생 세그먼트들(105s)은, 상기 기판(100)의 상부면으로부터 동일한 레벨에 위치한다. 또한, 상기 분할된 희생 패턴(105d)의 희생 세그먼트들(105s)은 상기 부 셀 영역들 내에 각각 배치될 수 있다. 일 실시예에 따르면, 상기 분할된 희생 패턴(105d)의 세그먼트들(105s)의 각각은 상기 버퍼 영역 내로 옆으로 연장된 연장부를 가질 수 있다.
일 실시예에 따르면, 상기 각 몰드 패턴(115a)은, 적층된 복수의 분할된 희생 패턴들(105d)을 포함할 수 있다. 이로써, 상기 각 부 셀 영역 내에는 적층된 희생 세그먼트들(105s)이 배치될 수 있다. 상기 커팅 영역(120a)은 계단 형태의 내측벽을 가질 수 있다. 이로써, 상기 버퍼 영역 내에 배치된, 상기 적층된 희생 세그먼트들(105s)의 연장부들은 계단식 구조를 가질 수 있다.
상기 각 몰드 패턴(115a)은, 상기 분할된 희생 패턴(105d) 바로 위에 배치된 분할된 절연 패턴(110d)을 포함할 수 있다. 상기 분할된 절연 패턴(110d)은 상기 제2 방향으로 배열된 복수의 절연 세그먼트들(110s)로 분할될 수 있다. 상기 분할된 절연 패턴(110d)의 상기 절연 세그먼트들(110s)은, 상기 분할된 절연 패턴(110d) 바로 아래의 분할된 희생 패턴(105d)의 희생 세그먼트들(105d)과 자기정렬될 수 있다.
일 실시예에 따르면, 상기 각 몰드 패턴(115a)은 적어도 하나의 비분할된 희생 패턴(105a, undivided sacrificial pattern)을 포함할 수 있다. 상기 비분할된 희생 패턴(105a)은 세그먼트들로 분할되지 않는다. 다시 말해서, 상기 비분할된 희생 패턴(105a)은 상기 부 셀 영역들 및 버퍼 영역들 내에 연속적으로 배치될 수 있다. 상기 각 몰드 패턴(115a)의 적층된 희생 패턴들(105a, 105d) 중에서 적어도 최하위 희생 패턴은 상기 비분할된 희생 패턴(105a)일 수 있다. 상기 각 몰드 패턴(115a) 내에서, 상기 커팅 영역(120a)의 최하부면 아래에 위치한 희생 패턴들(105a)은 상기 비분할된 희생 패턴들(105a)일 수 있다. 상기 각 몰드 패턴(115a)은 상기 비분할된 희생 패턴(105a) 바로 위에 배치된 비분할된 절연 패턴(110a)을 포함할 수 있다.
상기 캐핑 유전 패턴(125a)은 상기 커팅 영역(120a)을 채운다. 일 실시예에 따르면, 상기 캐핑 영역(125a)은 상기 부 셀 영역들 내 몰드 패턴(115a)의 상부면 상에도 배치될 수 있다.
상기 몰드 패턴들(115a) 내 희생 패턴들(105a, 105d)의 양 측벽들은 상기 트렌치들(130)에 의해 노출될 수 있다.
일 실시예에 따르면, 상기 수직형 활성 패턴들(VC)을 형성한 후에, 상기 트렌치들(130) 및 몰드 패턴들(115a)이 형성될 수 있다. 하지만, 본 발명은 여기에 한정되지 않는다. 예컨대, 상기 트렌치들(130) 및 몰드 패턴들(115a)을 형성한 후에, 상기 수직형 활성 패턴들(VC)을 형성할 수 있다.
상기 수직형 활성 패턴들(VC)은 상기 부 셀 영역들 내 몰드 패턴들(115a)을 관통할 수 있다. 일 실시예에 따르면, 상기 각 몰드 패턴(115a)을 관통하는 수직형 활성 패턴들(VC)은 복수의 스트링 그룹들로 구분될 수 있다. 상기 각 스트링 그룹 내 수직형 활성 패턴들(VC)은, 서로 다른 비트 라인들(도 7a의 BL)에 각각 접속될 수 있다. 일 실시예에 따르면, 도 4a에 개시된 바와 같이, 상기 각 스트링 그룹 내 수직형 활성 패턴들(VC)은 상기 제2 방향으로 지그재그 형태로 배열될 수 있다. 예컨대, 한 쌍의 스트링 그룹들에 포함된 수직형 활성 패턴들(VC)이 상기 각 몰드 패턴(115a)을 관통할 수 있다. 하지만, 본 발명은 여기에 한정되지 않는다. 하나의 상기 스트링 그룹에 포함된 수직형 활성 패턴들(VC)이 상기 각 몰드 패턴(115a)을 관통할 수도 있다.
도 5a, 도 5b 및 도 5c를 참조하면, 상기 트렌치들(130) 아래의 상기 기판(100) 내에 제2 도전형의 도펀트를 공급하여, 공통 소오스 영역들(CSR)을 형성할 수 있다. 상기 공통 소오스 영역들(CSR)은 상기 제2 방향으로 연장될 수 있다.
상기 트렌치들(130)에 노출된 상기 희생 패턴들(105a, 105d)을 제거하여, 빈 영역들(135a, 135s)이 형성될 수 있다. 이로써, 상기 빈 영역들(135a, 135s)을 갖는 몰드 패턴(115b)이 형성될 수 있다. 상기 비분할된 희생 패턴들(105a)이 제거되어 제1 빈 영역들(135a)이 형성되고, 상기 분할된 희생 패턴들(105d)의 희생 세그먼트들(105s)이 제거되어, 제2 빈 영역들(135s)이 형성된다. 일 실시예에 따르면, 상기 제1 및 제2 빈 영역들(135a, 135s)은 상기 수직형 활성 패턴들(VC)의 측벽들을 노출시킬 수 있다.
도 6a, 도 6b 및 도 6c를 참조하면, 상기 제1 및 제2 빈 영역들(135a, 135s)을 갖는 기판(100) 상에 전극-유전막(140)을 콘포말하게 형성할 수 있다. 이에 따라, 상기 전극-유전막(140)은 상기 제1 및 제2 빈 영역들(135a, 135s)의 내면들 상에 실질적으로 균일한 두께로 형성될 수 있다.
상기 전극-유전막(140)은 터널 유전막, 전하저장층 및 블로킹 유전막을 포함할 수 있다. 상기 터널 유전막은 상기 수직형 활성 패턴(VC)의 측벽에 인접할 수 있다. 상기 터널 유전막은 산화막 및/또는 산화질화막 등을 포함할 수 있다. 상기 전하저장층은 상기 터널 유전막 및 상기 블로킹 유전막 사이에 배치될 수 있다. 상기 전하저장층은 전하를 저장할 수 있는 트랩들을 갖는 유전막을 포함할 수 있다. 예컨대, 상기 전하저장층은 질화막 및/또는 금속 산화막(ex, 하프늄 산화막 등) 등을 포함할 수 있다. 상기 블로킹 유전막은 상기 터널 유전막 보다 높은 유전상수를 갖는 고유전막(ex, 알루미늄 산화막, 하프늄 산화막 등과 같은 금속 산화막 등)을 포함할 수 있다. 이에 더하여, 상기 블로킹 유전막은 상기 고유전막의 에너지 밴드 갭 보다 큰 에너지 밴드 갭을 갖는 장벽 유전막(ex, 산화막 등)을 더 포함할 수 있다. 상기 장벽 유전막은 상기 고유전막 및 상기 전하저장층 사이에 배치될 수 있다.
상기 전극-유전막(140)을 갖는 기판(100) 상에 상기 빈 영역들(135a, 135s)을 채우는 도전막을 형성할 수 있다. 상기 빈 영역들(135a, 135s) 외부에 위치한 도전막을 제거하여, 상기 빈 영역들(135a, 135s) 내에 전극들(GSE, CEa, CEd, PEd)을 형성할 수 있다. 이로써, 전극 구조체들(ES)이 형성될 수 있다. 상기 빈 영역들(135a, 135s) 외부의 도전막은 등방성 식각 공정으로 제거될 수 있다. 다시 말해서, 도 4a 내지 도 4c의 몰드 패턴(115a) 내 희생 패턴들(105a, 105d)이 상기 전극들(GSE, CEa, CEd, PEd)로 대체될 수 있다. 예컨대, 상기 도전막은, 도펀트로 도핑된 반도체(ex, 도펀트로 도핑된 실리콘 등), 금속(ex, 텅스텐, 알루미늄, 구리 등), 도전성 금속 질화물(ex, 질화 티타늄, 질화 탄탈늄 등), 전이 금속(ex, 티타늄, 탄탈늄 등), 및 금속-반도체 화합물(ex, 금속 실리사이드 등) 등에서 적어도 하나를 포함할 수 있다.
도 6a에 개시된 바와 같이, 상기 전극 구조체들(ES)은 상기 제2 방향으로 연장된다. 도 6c에 개시된 바와 같이, 상기 각 전극 구조체(ES)는 교대로 그리고 반복적으로 적층된 전극들(GSE, CEa, CEd, PEd) 및 절연 패턴들(110a, 110d)을 포함할 수 있다. 이때, 상기 각 전극 구조체(ES) 내 적층된 상기 전극들(GSE, CEa, CEd, PEd) 중에서 적어도 최상위 전극(PEd)은 복수의 세그먼트들(PEs, electrode segments)로 분할될 수 있다. 상기 최상위 전극(PEd)의 세그먼트들(PEs)은 상기 제2 방향(즉, 상기 전극 구조체(ES)의 길이 방향)을 따라 배열될 수 있다. 상기 최상위 전극(PEd)의 세그먼트들(PEs)은 상기 기판(100)의 상부면으로부터 동일한 레벨에 위치한다. 상기 커팅 영역(120a)이 상기 최상위 전극(PEd)의 세그먼트들(PEs) 사이에 정의되며, 상기 캐핑 유전 패턴(125a)이 상기 커팅 영역(120a)을 채운다. 상기 최상위 전극(PEd)의 세그먼트들(PEs)은 상기 부 셀 영역들 내에 각각 배치될 수 있다.
상기 각 전극 구조체(ES) 내 적층된 전극들(GSE, CEa, CEd, PEd)은 적층된 복수의 셀 전극들(CEa, CEd)을 포함한다. 일 실시예에 따르면, 상기 적층된 셀 전극들(CEa, CEd)은 적어도 하나의 분할된 셀 전극(CEd)을 포함할 수 있다. 상기 분할된 셀 전극(CEd)은 상기 제2 방향을 배열된 복수의 세그먼트들(CEs)로 분할될 수 있다. 상기 분할된 셀 전극(CEd)의 세그먼트들(CEs)은 상기 기판(100)의 상부면으로부터 동일한 레벨에 위치한다. 상기 분할된 셀 전극(CEd)의 세그먼트들(CEs) 사이에도 상기 커팅 영역(120a)이 정의된다. 상기 분할된 셀 전극(CEd)의 세그먼트들(CEs)은 상기 부 셀 영역들 내에 각각 배치될 수 있다. 상기 최상위 전극(PEd) 및 분할된 셀 전극(CEd)은 도 4c에 개시된 각 몰드 패턴(115a)에 포함된 분할된 희생 패턴들(105d)과 대체된 것들일 수 있다.
상기 각 부 셀 영역 내 차례로 적층된 세그먼트들(CEs, PEs)은, 상기 버퍼 영역 내로 옆으로 연장된 연장부들을 가질 수 있다. 상기 적층된 세그먼트들(CEs, PEs)의 연장부들은 계단식 구조를 이룰 수 있다.
일 실시예에 따르면, 상기 각 전극 구조체(ES) 내 적층된 전극들(GSE, CEa, CEd, PEd) 중에서 적어도 최하위 전극(GSE)은 세그먼트들로 분할되지 않을 수 있다. 즉, 상기 최하위 전극(GSE)은 상기 부 셀 영역들 및 버퍼 영역들 내에 연속적으로 배치될 수 있다. 상기 최하위 전극(GSE)은 접지 선택 전극에 해당할 수 있다. 일 실시예에 따르면, 상기 각 전극 구조체(ES)는 적어도 하나의 비분할된 셀 전극(CEa)을 포함할 수도 있다. 상기 비분할된 셀 전극(CEa)도 상기 부 셀 영역들 및 버퍼 영역들 내에 연속적으로 배치될 수 있다. 상기 비분할된 셀 전극(CEa)은 상기 최하위 전극(GSE) 보다 높은 레벨에 위치할 수 있으며, 또한, 상기 분할된 셀 전극(CEd) 보다 낮은 레벨에 위치할 수 있다. 상기 커팅 영역(120a)의 최하부면은 상기 비분할된 셀 전극(CEa)의 상부면 보다 높은 레벨에 위치할 수 있다. 상기 최하위 전극(GSE) 및 비분할된 셀 전극(CEa)은 도 4c에 개시된 각 몰드 패턴(115a)에 포함된 비분할된 희생 패턴들(105a)과 대체된 것들일 수 있다.
일 실시예에 따르면, 상기 각 전극 구조체(ES) 내 적층된 셀 전극들(CEa, CEd)은 적어도 하나의 비분할된 셀 전극(CEa)을 포함할 수 있다. 상기 비분할된 셀 전극(CEa)은, 세그먼트들로 분할되지 않는다.
상기 전극 구조체들(ES) 사이의 트렌치(130)를 채우는 소자분리 패턴(145)을 형성할 수 있다. 상기 소자분리 패턴(145)은 상기 공통 소오스 영역(CSR) 상에 형성될 수 있다. 상기 소자분리 패턴(145)은 산화물, 질화물 및/또는 산화질화물 등을 포함할 수 있다.
도 6a에 개시된 바와 같이, 상기 각 전극 구조체(ES) 내 최상위 전극(PEd)을 관통하는 수직형 활성 패턴들(VC)은 복수의 스트링 그룹들로 구분될 수 있다.
이 후의 후속 공정들은, 본 발명의 일 실시예에 따른 3차원 반도체 기억 소자를 개시하는 도 7a 내지 도 7d를 참조하여 설명한다.
도 7a 내지 도 7d를 참조하면, 상술된 바와 같이, 복수의 스트링 그룹들의 수직형 활성 패턴들(VC)이 상기 각 전극 구조체(ES)내 최상위 전극(PEd)을 관통하는 경우에, 상기 각 전극 구조체(ES) 내 상기 최상위 절연 패턴(105d) 및 최상위 전극(PEd)을 관통하는 그루브(150)를 형성할 수 있다. 상기 그루브(150)는 상기 제2 방향으로 연장될 수 있다. 상기 그루브(150)의 형성으로 인하여, 상기 최상위 전극(PEd)은 복수의 스트링 선택 전극들(SSEd)로 분리될 수 있다. 이때, 상기 스트링 그룹들의 각각에 포함된 수직형 활성 패턴들이 상기 스트링 선택 전극들(SSEd)의 각각을 관통할 수 있다. 상기 복수의 스트링 선택 전극들(SSEd)은 상기 제1 방향으로 서로 이격될 수 있다. 상기 각 스트링 선택 전극(SSEd)은 상기 제2 방향으로 배열된 복수의 세그먼트들(SSEs)로 분할된다. 상기 그루브(150)의 형성으로 인하여, 복수의 스트링 선택 전극들(SSEd)을 갖는 전극 구조체(ESa)가 형성될 수 있다. 상기 각 전극 구조체(ESa) 내 스트링 선택 전극들(SSEd)은 상기 기판(100)의 상부면으로부터 동일한 레벨에 위치할 수 있다. 상기 그루브(150)를 채우는 유전 패턴(155)을 형성할 수 있다.
한편, 도 6a에 개시된 각 전극 구조체(ES) 내 최상위 전극(PEd)을 관통하는 수직형 활성 패턴들(VC)이 하나의 스트링 그룹을 구성하는 경우에, 상기 그루브(150)의 형성은 생략될 수 있다. 이 경우에, 도 6a의 최상위 전극(PEd)은 스트링 선택 전극에 해당할 수 있다.
계속해서, 도 7a 내지 도 7d를 참조하면, 이어서, 상기 기판(100) 전면 상에 제1 층간 유전막(160)을 형성할 수 있다. 일 실시예에 따르면, 상기 그루브(150)를 채우는 유전 패턴(155)이 생략되고, 상기 제1 층간 유전막(160)이 상기 그루브(150)를 채울 수도 있다. 상기 제1 층간 유전막(160)을 관통하는 콘택 플러그들(165, 166)을 형성할 수 있으며, 상기 제1 층간 유전막(160) 상에 비트라인들(BL)을 형성할 수 있다. 또한, 상기 제1 층간 유전막(160) 상에 국소 배선들(LI, local interconnection)을 형성할 수 있다. 이어서, 상기 기판(100) 전면 상에 제2 층간 유전막(170)이 형성될 수 있으며, 상기 제2 층간 유전막(170)을 관통하는 콘택 플러그들(175)를 형성할 수 있다. 상기 제2 층간 유전막(170) 상에 스트링-결합 배선들(SJ, string-join interconnection) 및 층-결합 배선들(FJ, floor-join interconnection)을 형성할 수 있다. 상기 각 스트링 선택 전극(SSEd)의 세그먼트들(SSEs)은 상기 스트링-결합 배선(SJ)에 의하여 전기적으로 접속될 수 있다. 서로 동일한 레벨에 위치한 상기 각 분할된 셀 전극(CEd)의 세그먼트들(CEs)은 상기 층-결합 배선(FJ)에 의하여 전기적으로 접속될 수 있다. 상기 비트 라인들(BL), 국소 배선들(LI) 및 결합 배선들(SJ, FJ)에 대한 구체적인 설명은 하술한다. 이로써, 도 7a 내지 도 7d에 개시된 3차원 반도체 기억 소자를 구현할 수 있다.
상술된 3차원 반도체 기억 소자의 제조 방법에 따르면, 상기 몰드막(115)의 적어도 최상위 절연막 및 최상위 희생막을 관통하는 상기 커팅 영역(120)을 형성한 후에, 상기 수직형 활성 패턴들(VC)이 형성된다. 이로 인하여, 상기 몰드막(115)에 의하여 상기 수직형 활성 패턴들(VC)에 가해지는 스트레스를 최소화할 수 있다. 즉, 상기 몰드막(115)의 적어도 일부가 상기 커팅 영역(120)에 의하여 분할됨으로써, 상기 수직형 활성 패턴들(VC)에 가해지는 상기 몰드막(115)의 스트레스를 최소화시킬 수 있다. 결과적으로, 상기 수직형 활성 패턴들(VC)의 변형 및/또는 오정렬 등을 최소화시킬 수 있다. 이로써, 우수한 신뢰성을 갖고 고집적화에 최적화된 3차원 반도체 기억 소자를 구현할 수 있다.
계속해서, 도 7a 내지 도 7d를 참조하여 본 실시예에 따른 3차원 반도체 기억 소자에 대하여 좀더 구체적으로 설명한다.
도 7a는 본 발명의 일 실시예에 따른 3차원 반도체 기억 소자를 나타내는 평면도이다. 도 7b는 도 7a의 I-I'을 따라 취해진 단면도이고, 도 7c는 도 7a의 II-II'을 따라 취해진 단면도이며, 도 7d는 도 7a의 III-III'을 따라 취해진 단면도이다. 도 7b, 도 7c 및 도 7d는 확대된 도면들이다. 이하, 3차원 반도체 기억 소자에 대한 설명에서 상술된 내용과 중복되는 내용은 설명의 편의를 위해 생략될 수 있다.
도 7a, 도 7b, 도 7c 및 도 7d를 참조하면, 상기 부 셀 영역 내 제1 층간 유전막(160) 상에 비트 라인들(BL)이 배치될 수 있다. 상기 비트 라인들(BL)은 상기 제1 방향으로 연장되어, 상기 전극 구조체들(ESa)을 가로지른다. 상기 비트 라인들(BL)은 상기 부 셀 영역들 내에 배치된다. 상기 비트 라인들(BL)은 상기 각 스트링 선택 전극(SSEd)을 관통하는 수직형 활성 패턴들(VC)과 각각 전기적으로 접속될 수 있다. 상기 각 비트 라인(BL)은, 상기 제1 방향으로 배열되고 상기 전극 구조체들(ESa)의 스트링 선택 전극들(SSEd)을 각각 관통하는 수직형 활성 패턴들(VC)과 전기적으로 접속될 수 있다. 상기 비트 라인(BL)은 상기 제1 층간 유전막(160)을 관통하는 비트라인 콘택 플러그(165)를 경유하여 상기 수직형 활성 패턴(VC)과 전기적으로 접속될 수 있다.
상기 각 전극 구조체(ESa) 내 분할된 셀 전극(CEd)의 세그먼트들(CEs)은, 상기 버퍼 영역 내에 위치한 층-결합 배선(FJ)에 의하여 서로 전기적으로 접속될 수 있다. 일 실시예에 따르면, 상기 분할된 셀 전극(CEd)의 세그먼트들(CEs)은, 상기 층-결합 배선(FJ) 및 국소 배선들(LI)에 의하여 서로 전기적으로 접속될 수 있다.
좀더 구체적으로, 상기 버퍼 영역 내의 제1 층간 유전막(160) 상에 한 쌍의 국소 배선들(LI)이 배치될 수 있다. 상기 버퍼 영역 내에서, 상기 한 쌍의 국소 배선들(LI)은, 하부 콘택 플러그들(166)를 경유하여 상기 분할된 셀 전극(CEd)의 세그먼트들(CEs)의 연장부들과 각각 전기적으로 접속될 수 있다. 즉, 상기 한 쌍의 국소 배선들(LI) 중에 하나는, 상기 버퍼 영역의 일 측에 위치한 부 셀 영역 내 세그먼트(CEs)와 전기적으로 접속될 수 있다. 그리고 상기 한 쌍의 국소 배선들(LI) 중에 다른 하나는, 상기 버퍼 영역의 타 측에 위치한 부 셀 영역 내 세그먼트(CEs)와 전기적으로 접속될 수 있다. 상기 한 쌍의 국소 배선들(LI)은 상기 기판(100)의 상부면으로부터 동일한 레벨에 위치한 세그먼트들(CEs)과 각각 전기적으로 접속될 수 있다. 상기 하부 콘택 플러그들(166)은 상기 제1 층간 유전막(160) 및 캐핑 유전 패턴(125a)을 연속적으로 관통할 수 있다.
상기 한 쌍의 국소 배선들(LI)은 상기 제1 방향으로 연장될 수 있다. 이로써, 상기 한 쌍의 국소 배선들(LI) 중에서 하나는, 상기 버퍼 영역의 일 측의 부 셀 영역 내에 배치된 복수의 전극 구조체들(ESa)의 분할된 셀 전극들(CEd)의 세그먼트들(CEs)과 전기적으로 접속될 수 있다. 이때, 상기 한 쌍의 국소 배선들(LI) 중에서 상기 하나에 연결된 세그먼트들(CEs)은 상기 기판의 상부면으로부터 동일한 레벨에 위치한다. 그리고, 상기 한 쌍의 국소 배선들(LI) 중에서 다른 하나는, 상기 버퍼 영역의 타 측의 부 셀 영역 내에 배치된 복수의 전극 구조체들(ESa)의 분할된 셀 전극들(CEd)의 세그먼트들(CEs)과 전기적으로 접속될 수 있다. 상기 한 쌍의 국소 배선들(LI) 중에서 상기 다른 하나에 접속된 세그먼트들(CEs)도 상기 기판(100)의 상부면으로부터 동일한 레벨에 위치한다. 도 7d에 개시된 바와 같이, 상기 한 쌍의 국소 배선들(LI)은, 상기 제2 층간 유전막(170) 상에 배치된 상기 층-결합 배선(FJ)에 의하여 서로 전기적으로 접속될 수 있다. 상기 층간-결합 배선(FL)은, 상기 제2 층간 유전막(170)을 관통하는 상부 콘택 플러그들(177)을 경유하여 상기 한 쌍의 국소 배선들(LI)과 전기적으로 접속될 수 있다. 결과적으로, 상기 한 쌍의 국소 배선들(LI) 및 이를 연결하는 층-결합 배선(FJ)으로 인하여, 상기 기판(100)의 상부면으로부터 동일한 레벨에 위치한 상기 복수의 전극 구조체들(ESa)의 셀 전극의 세그먼트들(CEs)이 서로 전기적으로 연결될 수 있다. 상기 한 쌍의 국소 배선들(LI)을 국소 배선-쌍(local interconnection-pair)이라 정의한다.
도 7a 및 도 7c에 개시된 바와 같이, 상기 각 전극 구조체(ESa)는, 차례로 적층된 복수의 분할된 셀 전극들(CEd)을 포함할 수 있다. 이 경우에, 상기 버퍼 영역 내에 복수의 상기 층-결합 배선들(FJ) 및 복수의 상기 국소 배선-쌍들이 배치될 수 있다. 상기 층-결합 배선들(FJ)은 서로 전기적으로 절연된다.
도 7c 및 도 7d에 개시된 바와 같이, 상기 국소 배선들(LI)은 상기 비트 라인들(BL)과 동일한 레벨에 위치할 수 있다. 하지만, 본 발명은 여기에 한정되지 않는다.
계속해서, 도 7a 및 도 7c를 참조하면, 상기 스트링 선택 전극(SSEd)의 세그먼트들(SSEs)은 스트링-결합 배선(SJ)에 의하여 서로 전기적으로 접속될 수 있다. 상술된 바와 같이, 상기 각 전극 구조체(ESa)는, 상기 제1 방향으로 서로 이격된 복수의 스트링 선택 전극들(SSEd)을 포함할 수 있다. 이 경우에, 상기 각 전극 구조체(ESa) 내 스트링 선택 전극들(SSEd)은 서로 전기적으로 절연된다. 즉, 상기 각 전극 구조체(ESa)내 스트링 선택 전극들(SSEd) 중에 어느 하나의 세그먼트(SSEs)는 다른 하나의 세그먼트(SSEs)로부터 절연된다. 따라서, 상기 각 전극 구조체(ESa) 위에(over) 복수의 상기 스트링-결합 배선들(SJ)이 제공될 수 있다. 상기 각 스트링-결합 배선(SJ)는 상기 각 스트링 선택 전극(SSEd)의 세그먼트들(SSEs)을 전기적으로 접속시킨다. 상기 각 스트링-결합 배선(SJ)은, 스트링 콘택 플러그들(175)을 경유하여 상기 각 스트링 선택 전극(SSEd)의 세그먼트들(SSEs)과 전기적으로 접속될 수 있다. 상기 스트링 콘택 플러그들(175)은 상기 제2 층간 유전막(170), 제1 층간 유전막(160) 및 캐핑 유전 패턴(125a)을 연속적으로 관통할 수 있다.
일 실시예에 다르면, 상기 스트링-결합 배선(SJ)은 상기 층-결합 배선(FJ)과 동일한 레벨에 위치할 수 있다. 하지만, 본 발명은 여기에 한정되지 않는다.
일 실시예에 따르면, 상기 스트링-결합 배선들(SJ), 상기 층-결합 배선들(FJ) 및 국소 배선들(LI)은 상기 버퍼 영역 내에 국한적으로 배치될 수 있다.
다음으로, 본 실시예에 따른 3차원 반도체 기억 소자의 변형예들을 도면들을 참조하여 설명한다.
상술된 3차원 반도체 기억 소자는 상기 국소 배선들(LI)을 포함할 수 있다. 이와는 다르게, 상기 국소 배선들(LI)은 생략될 수도 있다. 이를 도면들을 참조하여 설명한다.
도 8a는 본 발명의 일 실시예에 따른 3차원 반도체 기억 소자의 일 변형예를 나타내는 평면도이고, 도 8b는 도 8a의 IV-IV'을 따라 취해진 단면도이다.
도 8a 및 도 8b를 참조하면, 상기 각 전극 구조체(ESa)이, 차례로 적층된 복수의 분할된 셀 전극들(CEd)을 포함하는 경우에, 복수의 층-결합 배선들(FJa, FJb)이 상기 각 전극 구조체(ESa) 위 및 상기 버퍼 영역 내에 배치될 수 있다. 상기 층-결합 배선들(FJa, FJb)의 각각은 차례로 적층된 상기 분할된 셀 전극들(CEd)의 각각의 세그먼트들(CEs)을 전기적으로 접속시킬 수 있다. 즉, 제1 층-결합 배선(FJa)에 접속된 세그먼트들(CEs)은, 상기 기판(100)의 상부면으로부터 서로 동일한 레벨에 위치한다. 제2 층-결합 배선(FJb)에 접속된 세그먼트들(CEs)도, 상기 기판(100)의 상부면으로부터 서로 동일한 레벨에 위치한다. 이때, 상기 제1 층-결합 배선(FJa)에 접속된 세그먼트들(CEs)은, 상기 제2 층-결합 배선(FJb)에 접속된 세그먼트들(CEs)과 다른 레벨에 위치한다. 상기 제1 및 제2 층-결합 배선들(FJa, FJb)은, 상기 기판(100)의 상부면으로부터 서로 다른 레벨에 위치할 수 있다. 일 실시예에 따르면, 제1 층-결합 배선(FJa)에 접속된 세그먼트들(CEs)이 상기 제2 층-결합 배선(FJb)에 접속된 세그먼트들(CEs) 보다 낮은 레벨에 위치할 수 있다. 이 경우에, 상기 제1 층-결합 배선(FJa)이 상기 제2 층-결합 배선(FJb) 보다 낮은 레벨에 위치할 수 있다. 제1 콘택 플러그들(166a)이 상기 제1 층-결합 배선(FJa)과, 상기 제1 층-결합 배선(FJa)에 접속된 세그먼트들(CEs) 사이에 배치될 수 있다. 제2 콘택 플러그들(166b)이 상기 제2 층-결합 배선(FJb)과, 상기 제2 층-결합 배선(FJb)에 접속된 세그먼트들(CEs) 사이에 배치될 수 있다.
본 변형예에 따르면, 스트링-결합 배선(SJ')은 상기 층-결합 배선들(FJa, FJb) 보다 높은 레벨에 위치할 수 있다. 예컨대, 제3 층간 유전막(180)이 상기 제2 층-결합 배선(FJb)과 제2 층간 유전막(170) 상에 배치될 수 있으며, 상기 스트링-결합 배선(SJ')은 상기 제3 층간 유전막(180) 상에 배치될 수 있다. 이 경우에, 스트링 콘택 플러그(175')는 제3, 제2 및 제1 층간 유전막들(180, 170, 160)을 관통할 수 있다.
도 9는 본 발명의 일 실시예에 따른 3차원 반도체 기억 소자의 다른 변형예를 나타내는 단면도이다. 도 9는 수직형 활성 패턴의 일부분을 확대한 단면도이다.
도 9를 참조하면, 수직형 활성 패턴(VCp)는, 파이프 형태(pipe shape) 또는 마카로니 형태(macaroni shape)일 수 있다. 이 경우에, 상기 수직형 활성 패턴(VCp)의 내부 공간은 충전 유전 패턴(60)에 의해 채워질 수 있다. 상기 충전 유전 패턴(60)은 산화물 등을 포함할 수 있다.
일 실시예에 따르면, 전극-유전막(140a)은 제1 부분(50a) 및 제2 부분(50b)을 포함할 수 있다. 상기 전극-유전막(140a)의 제1 부분(50a)은 수직적으로 연장되어, 상기 절연 패턴 및 수직형 활성 패턴(VCp)의 측벽 사이에 배치될 수 있다. 즉, 상기 전극-유전막(140a)의 제1 부분(50a)은 상기 수직형 활성 패턴(VCp)의 측벽 전체를 덮을 수 있다. 상기 전극-유전막(140a)의 제2 부분(50b)은 수평적으로 연장되어, 상기 각 전극(GSE, CEa, CEs, SSEs)의 하부면 및 상부면을 덮을 수 있다. 도 6a 내지 도 6c를 참조하여 설명한 전극-유전막(140)과 같이, 상기 전극-유전막(140a)도 터널 유전막, 전하저장층 및 블로킹 유전막을 포함할 수 있다. 이때, 상기 전극-유전막(140a)의 제1 부분(50a)은 적어도 상기 터널 유전막의 일부분을 포함할 수 있으며, 상기 전극-유전막(140b)의 제2 부분(50b)은 적어도 상기 블로킹 유전막의 일부분을 포함할 수 있다. 상기 전극-유전막(140a)의 제1 부분(50a) 및 제2 부분(50b) 중에 어느 하나는 상기 전하저장층을 포함한다. 예컨대, 상기 전극-유전막(140a)의 제1 부분(50a)은 터널 절연막, 전하저장층 및 블로킹 유전막의 장벽 유전막을 포함할 수 있으며, 상기 전극-유전막(140a)의 제2 부분(50b)은 블로킹 유전막의 고유전막을 포함할 수 있다. 하지만, 본 발명은 여기에 한정되지 않는다. 상기 전극-유전막(140a)의 제1 부분(50a) 및 제2 부분(50b)은 다른 조합으로 구성될 수도 있다.
상기 전극-유전막(140a)의 제1 부분(50a)은 상기 수직형 활성 패턴(VCp)의 형성 전에 몰드막을 관통하는 홀 내에 형성될 수 있다. 상기 전극-유전막(140a)의 제2 부분(50b)은, 상기 빈 영역들(135a, 135s)을 형성한 후 및 상기 빈 영역들(135a, 135s)을 채우는 도전막을 형성하기 전에, 형성될 수 있다.
도 10은 본 발명의 일 실시예에 따른 3차원 반도체 기억 소자의 또 다른 변형예를 나타내는 단면도이다.
도 10을 참조하면, 터널 유전막, 전하저장층 및 블로킹 유전막을 포함하는 전극-유전막(140b) 전체가 수직적으로 연장되어, 상기 수직형 활성 패턴(VCp)의 측벽 전체를 덮을 수 있다. 본 변형예에 따른 전극-유전막(140b)은, 수직형 활성 패턴(VCp)을 형성하기 전에, 몰드막을 관통하는 홀의 측벽 상에 형성될 수 있다.
(제2 실시예)
도 11a 내지 도 13a는 본 발명의 다른 실시예에 따른 3차원 반도체 기억 소자의 제조 방법을 설명하기 위한 평면도들이고, 도 11b 내지 도 13b는 각각 도 11a 내지 도 13a의 V-V'을 따라 취해진 단면도들이다.
도 11a 및 도 11b를 참조하면, 기판(200)은 셀 어레이 영역(cell array region)을 포함할 수 있다. 도 11a에 개시된 바와 같이, 상기 셀 어레이 영역은 제1 가장자리 영역(first edge region) 및 제2 가장자리 영역(second edge region)을 포함할 수 있다. 또한, 상기 셀 어레이 영역은, 상기 제1 및 제2 가장자리 영역들 사이에 배치된 부 셀 영역들(sub-cell regions), 및 상기 부 셀 영역들 사이에 배치된 버퍼 영역(buffer)을 더 포함할 수 있다. 평면적 관점에서, 상기 제1 및 제2 가장자리 영역들, 부 셀 영역들 및 버퍼 영역은 제1 방향으로 나란히 연장될 수 있다. 상기 제1 방향은 도 11a의 y축 방향에 해당할 수 있다. 상기 기판(200)은 제1 도전형의 도펀트로 도핑된다.
상기 기판(200) 상에, 버퍼 유전막(203) 및 몰드막(215)을 차례로 형성할 수 있다. 상기 몰드막(215)은 교대로 그리고 반복적으로 적층된 희생막들(205) 및 절연막들(210)을 포함할 수 있다. 상기 버퍼 유전막(203), 희생막들(205) 및 절연막들(210)은, 각각 상술된 제1 실시예의 버퍼 유전막(103), 희생막들(105) 및 절연막들(210)과 동일한 물질들로 형성될 수 있다.
상기 버퍼 영역 내 몰드막(215)을 패터닝하여, 커팅 영역(220)을 형성할 수 있다. 상기 커팅 영역(220)은 상기 제1 방향으로 연장될 수 있다. 상기 커팅 영역(220)의 양 내측벽들은 계단 형태로 형성될 수 있다. 일 실시예에 따르면, 상기 커팅 영역(220)은 상기 몰드막(215)내 모든 절연막들(210) 및 희생막들(205)을 관통할 수 있다. 하지만, 본 발명은 여기에 한정되지 않는다. 상기 커팅 영역(220)은 상기 몰드막(215)의 절연막들(210)의 일부(some) 및 희생막들(205)의 일부(some)를 관통할 수 있다. 상기 커팅 영역(220)은 상술된 제1 실시예의 커팅 영역(120)과 동일한 방법으로 형성될 수 있다.
상기 제1 가장자리 영역 내의 몰드막(215)을 패터닝하여 계단식 구조의 제1 희생 패드들(first sacrificial pads)을 형성할 수 있다. 상기 제1 희생 패드들은 상기 제1 가장자리 영역 내에 위치한 상기 희생막들(205)의 끝 부분들에 해당할 수 있다. 상기 제2 가장자리 영역 내의 몰드막(215)을 패터닝하여 계단식 구조의 제2 희생 패드들을 형성할 수 있다. 상기 제2 희생 패드들은 상기 제2 가장자리 영역 내에 위치한 상기 희생막들(205)의 끝 부분들에 해당할 수 있다. 상기 제1 및 제2 가장자리 영역들의 제1 및 제2 희생 패드들은 상기 커팅 영역(220)과 동시에 형성될 수 있다.
도 12a 및 도 12b를 참조하면, 상기 커팅 영역(220)을 채우는 캐핑 유전막(225)을 형성할 수 있다. 상기 캐핑 유전막(225)은 상술된 제1 실시예의 캐핑 유전막(125)과 동일한 물질로 형성될 수 있다. 상기 캐핑 유전막(225), 몰드막(215) 및 버퍼 유전막(203)을 연속적으로 관통하는 수직형 활성 패턴들(VC)을 형성할 수 있다. 상기 수직형 활성 패턴들(VC)은 상기 부 셀 영역들 내에 형성될 수 있다.
상기 캐핑 유전막(225), 몰드막(215) 및 버퍼 유전막(203)을 연속적으로 패터닝하여, 트렌치들(230)을 형성할 수 있다. 상기 트렌치들(230)은 제2 방향으로 연장되어, 상기 제1 가장자리 영역, 부 셀 영역들, 버퍼 영역 및 제2 가장자리 영역을 가로지를 수 있다. 상기 트렌치들(230)의 형성에 의하여, 몰드 패턴들(215a)이 형성될 수 있다. 상기 몰드 패턴들(215a)도 상기 제2 방향으로 연장된다. 상기 제2 방향은 도 12a의 x축 방향에 해당할 수 있다. 상기 트렌치들(230)의 형성에 의하여, 상기 커팅 영역(230)이 분리될 수 있다. 이로써, 상기 몰드 패턴들(215a)내 커팅 영역들(220a)은 서로 이격될 수 있다. 또한, 상기 트렌치들(230)의 형성에 의하여, 상기 몰드막(215)의 제1 및 제2 가장자리 영역들 내의 제1 및 제2 희생 패드들이 분리될 수 있다. 이에 따라, 상기 몰드 패턴들(215a) 중에서 하나의 제1 희생 패드들 및 제2 희생 패들은, 다른 것의 제1 희생 패드들 및 제2 희생 패드들로부터 옆으로 이격될 수 있다. 상기 캐핑 유전 패턴(225a)은 상기 각 몰드 패턴(215a)의 커팅 영역(220a)을 채운다. 또한, 상기 캐핑 유전 패턴(225a)은 상기 각 몰드 패턴(215a)의 제1 희생 패드들 및 제2 희생 패드들을 덮는다. 이에 더하여, 상기 캐핑 유전 패턴(225a)은, 상기 부 셀 영역들 내에 배치된 상기 각 몰드 패턴(215a)의 일부분들 상에 배치될 수 있다. 상기 트렌치들(230)의 형성에 의하여 상기 몰드 패턴(215a) 아래에 버퍼 유전 패턴(203a)이 형성될 수 있다.
상기 수직형 활성 패턴들(VC)은 도 11a 및 도 11b의 커팅 영역(220)을 형성한 후에 형성된다. 일 실시예에 따르면, 상기 수직형 활성 패턴들(VC)을 형성한 후에, 상기 트렌치들(230)을 형성할 수 있다. 이와는 달리, 상기 트렌치들(230)을 형성한 후에, 상기 수직형 활성 패턴들(VC)을 형성할 수도 있다.
상기 각 몰드 패턴(215a)은 교대로 그리고 반복적으로 적층된 희생 패턴들(205d) 및 절연 패턴들(210d)을 포함할 수 있다. 도 11a 및 도 11b의 커팅 영역(220)이 상기 몰드막(215)의 전체를 관통함으로써, 상기 각 몰드 패턴(215a)의 각 희생 패턴(205d)은 상기 제2 방향을 따라 배열된 복수의 희생 세그먼트들(205s)로 분할될 수 있다. 상기 각 희생 패턴(205d)의 희생 세그먼트들(205s)은, 상기 기판(200)의 상부면으로부터 동일한 레벨에 위치한다. 또한, 상기 각 몰드 패턴(215a)의 각 절연 패턴(210d)도 상기 제2 방향을 따라 배열된 복수의 절연 세그먼트들(210s)로 분할될 수 있다. 차례로 적층된 희생 세그먼트들(205s)은, 상기 커팅 영역(220a) 내에서 계단식 구조를 갖는 연장부들을 포함할 수 있다.
상기 제1 가장자리 영역에 인접한 부 셀 영역 내에서 차례로 적층된 희생 세그먼트들(205s)은, 상기 각 몰드 패턴(215a)의 제1 희생 패드들을 포함한다. 상기 제2 가장자리 영역에 인접한 부 셀 영역 내에서 차례로 적층된 희생 세그먼트들(205s)은, 상기 각 몰드 패턴(215a)의 제2 희생 패드들을 포함한다.
상술된 제1 실시예와 같이, 상기 각 트렌치(230) 아래의 기판(200) 내에 제2 도전형의 도펀트를 주입하여 공통 소오스 영역을 형성할 수 있다. 상기 공통 소오스 영역은 상기 제2 방향으로 연장된다.
도 13a 및 도 13b를 참조하면, 상기 몰드 패턴들(215a)의 상기 희생 패턴들(205d)을 전극들(GSEd, CEd, PEd)로 대체시키어, 전극 구조체들(ES)을 형성할 수 있다. 구체적으로, 상기 희생 패턴들(205d)을 제거하여 빈 영역들을 형성하고, 상기 빈 영역들을 갖는 기판(200) 상에 전극-유전막(240)을 콘포말하게 형성할 수 있다. 이어서, 상기 빈 영역들을 채우는 도전막을 형성하고, 상기 빈 영역들 외부의 도전막을 제거하여, 상기 전극들(GSEd, CEd, PEd)을 형성할 수 있다.
상기 각 전극 구조체(ES)는 교대로 그리고 반복적으로 적층된 전극들(GSEd, CEd, PEd) 및 절연 패턴들(210d)을 포함할 수 있다. 상기 각 전극 구조체(ES)의 최하위 전극은 접지 선택 전극(GSEd)에 해당할 수 있다. 상기 각 전극 구조체(Es)는 최상위 전극(PEd)을 포함할 수 있다. 또한, 상기 각 전극 구조체(ES)는, 상기 접지 선택 전극(GSEd) 및 최상위 전극(PEd) 사이에 차례로 적층된 복수의 셀 전극들(CEd)을 포함한다.
상기 희생 패턴들(205d)에 기인하여, 상기 각 전극 구조체(ES)의 최상위 전극(PEd)은 상기 제2 방향을 따라 배열된 복수의 세그먼트들(PEs)로 분할될 수 있다. 또한, 상기 각 전극 구조체(ES)의 각 셀 전극(CEd)도, 상기 제2 방향을 따라 배열된 복수의 세그먼트들(CEs)로 분할될 수 있다. 이에 더하여, 상기 전극 구조체(ES)의 접지 선택 전극(GSEd)도, 상기 제2 방향을 따라 배열된 복수의 세그먼트들(GSEs)로 분할될 수 있다. 상기 커팅 영역(220a)은 상기 최상위 전극(PEd)의 세그먼트들(PEs) 사이, 상기 각 셀 전극(CEd)의 세그먼트들(CEs) 사이, 및 상기 접지 선택 전극(GSEd)의 세그먼트들(GSEs) 사이에 정의될 수 있다.
상기 희생 패턴들(205d)에 기인하여, 상기 각 전극 구조체(ES)는, 상기 제1 가장자리 영역 내에 위치한 계단식 구조의 제1 전극 패드들을 포함할 수 있다. 또한, 상기 각 전극 구조체(ES)는, 상기 제2 가장자리 내에 배치된 계단식 구조의 제2 전극 패드들을 포함할 수 있다.
상술된 제1 실시예와 같이, 상기 전극 구조체들(ES)를 형성한 후에, 상기 트렌치들(230)을 채우는 소자분리 패턴들을 형성할 수 있다.
상술된 제1 실시예와 같이, 상기 각 전극 구조체(ES)의 상기 최상위 전극(PEd)을 관통하는 수직형 활성 패턴들(VC)은 복수의 스트링 그룹들로 구분될 수 있다.
이 후의 후속 공정들은 본 실시예에 따른 3차원 반도체 기억 소자를 개시하는 도 14a 및 도 14b를 참조하여 설명한다.
도 14a 및 도 14b를 참조하면, 캐핑 유전 패턴(225a), 최상위 절연 패턴(210d) 및 최상위 전극(PEd)을 패터닝하여, 상기 제2 방향으로 연장된 그루브를 형성할 수 있다. 이로써, 상기 도 14a에 개시된 바와 같이, 각각이 복수의 스트링 선택 전극들(SSEd)을 갖는 전극 구조체들(ESa)를 형성할 수 있다. 상기 각 스트링 선택 전극(SSEd)은 상기 제2 방향을 따라 배열된 복수의 세그먼트들(SSEs)로 분할된다. 상기 각 전극 구조체(ESa) 내 스트링 선택 전극들(SSEd)은 상기 기판(200)의 상부면으로 동일한 레벨에 위치한다. 하나의 스트링 그룹에 포함된 수직형 활성 패턴들(VC)이 상기 각 스트링 선택 전극(SSEd)을 관통한다.
이어서, 상기 기판(200) 상에 제1 층간 유전막(260)을 형성할 수 있다. 상기 제1 층간 유전막(260)은, 상기 스트링 선택 전극들(SSEd)을 분리시키는 그루브를 채울 수 있다. 이와는 달리, 상기 제1 층간 유전막(260)을 형성하기 전에, 상기 그루브를 채우는 유전 패턴을 형성할 수도 있다.
이어서, 상기 제1 층간 유전막(260)을 관통하는 콘택 플러그들(265, 266, 267a, 267b)을 형성할 수 있다. 상기 제1 층간 유전막(260) 상에 패드 국소 배선들(PLI1, PLI2), 비트 라인들(BL) 및 층-결합 배선들(FJ)을 형성할 수 있다. 이어서, 상기 기판(200) 상에 제2 층간 유전막(270)을 형성할 수 있으며, 상기 제2 층간 유전막(270)을 관통하는 콘택 플러그들(275)을 형성할 수 있다. 이어서, 상기 제2 층간 유전막(270) 상에 스트링-결합 배선들(SJ)을 형성할 수 있다. 상기 패드 국소 배선들(PLI1, PLI2), 층-결합 배선들(FJ) 및 스트링-결합 배선들(SJ)에 대한 구체적인 설명은 후술한다.
본 실시예에 따른 3차원 반도체 기억 소자의 제조 방법에서, 상기 수직형 활성 패턴들(VC)을 형성하기 전에, 도 11a 및 도 11b의 커팅 영역(220)을 형성할 수 있다. 이로 인하여, 상기 몰드막(215)에 의해 야기될 수 있는 스트레스를 최소화시킬 수 있다. 그 결과, 우수한 신뢰성을 갖고 고집적화에 최적화된 3차원 반도체 기억 소자를 구현할 수 있다.
다음으로, 본 실시예에 따른 3차원 반도체 기억 소자를 도 14a 및 도 14b를 다시 참조하여 구체적으로 설명한다.
도 14a는 본 발명의 다른 실시예에 따른 3차원 반도체 기억 소자를 나타내는 평면도이고, 도 14b는 도 14a의 V-V'을 따라 취해진 단면도이다. 이하, 본 실시예에 따른 3차원 반도체 기억 소자의 설명에서, 상술된 내용과 중복되는 설명은 설명의 편의를 위하여 생략한다.
도 14a 및 도 14b를 참조하면, 제1 패드 국소 배선들(LI1, pad local interconnection)이, 상기 제1 가장자리 영역 내 제1 층간 유전막(260) 상에 배치될 수 있다. 상기 제1 가장자리 영역 내 상기 제1 패드 국소 배선들(LI1)의 개수는 상기 각 전극 구조체(ESa)의 차례로 적층된 접지 선택 전극(GSEd) 및 셀 전극들(CEd)의 개수와 동일할 수 있다. 상기 제1 패드 국소 배선들(LI1)은 상기 제1 방향으로 나란히 연장될 수 있다. 상기 각 제1 패드 국소 배선(LI1)은, 상기 제1 가장자리 영역 내에 배치되고 상기 기판(200)의 상부면으로부터 동일한 레벨에 위치한 제1 전극 패드들과 전기적으로 접속될 수 있다. 상기 각 제1 패드 국소 배선(LI1)에 접속된 제1 전극 패드들은 상기 복수의 전극 구조체들(ESa) 내에 각각 포함된다. 상기 제1 패드 국소 배선들(LI1) 중에서 어느 하나에 접속된 제1 전극 패드들은, 다른 것들에 접속된 제1 전극 패드들과 다른 레벨에 위치한다. 상기 제1 패드 국소 배선들(LI1)은 서로 절연된다. 상기 제1 패드 국소 배선들(LI1)은 상기 제1 층간 유전막(260) 및 캐핑 유전 패턴(225a)을 연속적으로 관통하는 제1 패드 콘택 플러그들(267a)을 경유하여 상기 제1 전극 패드들과 접속될 수 있다.
제2 패드 국소 배선들(LI2)이, 상기 제2 가장자리 영역 내 제1 층간 유전막(260) 상에 배치될 수 있다. 상기 제2 패드 국소 배선들(LI2)의 개수는 상기 각 전극 구조체(ESa)의 차례로 적층된 접지 선택 전극(GSEd) 및 셀 전극들(CEd)의 개수와 동일할 수 있다. 상기 제2 패드 국소 배선들(LI2)의 개수는 상기 제1 패드 국소 배선들(LI1)의 개수와 동일하다. 상기 제2 패드 국소 배선들(LI2)도 상기 제1 방향으로 나란히 연장될 수 있다. 상기 각 제2 패드 국소 배선(LI2)은, 상기 제2 가장자리 영역 내에 배치되고 상기 기판(200)의 상부면으로부터 동일한 레벨에 위치한 제2 전극 패드들과 전기적으로 접속될 수 있다. 상기 각 제2 패드 국소 배선(LI2)에 접속된 제2 전극 패드들은 상기 복수의 전극 구조체들(ESa) 내에 각각 포함된다. 상기 제2 패드 국소 배선들(LI2) 중에서 어느 하나에 접속된 제2 전극 패드들은, 다른 것들에 접속된 제2 전극 패드들과 다른 레벨에 위치한다. 상기 제2 패드 국소 배선들(LI2)은 서로 절연된다. 상기 제2 패드 국소 배선들(LI2)은 상기 제1 층간 유전막(260) 및 캐핑 유전 패턴(225a)을 연속적으로 관통하는 제2 패드 콘택 플러그들(267b)을 경유하여 상기 제2 전극 패드들과 접속될 수 있다.
상기 버퍼 영역 내 제1 층간 유전막(260) 상에 복수의 층-결합 배선들(FJ)이 배치될 수 있다. 일 실시예에 따르면, 상기 복수의 층-결합 배선들(FJ)은 상기 복수의 전극 구조체들(ESa) 상에 각각 배치될 수 있다. 상기 각 층-결합 배선(FJ)은 그 아래에 위치한 전극 구조체(ESa)내 분할된 셀 전극들(CEd) 및 분할된 접지 선택 전극(GSEd) 중에서 어느 하나의 세그먼트들(CEs 또는 GSEs)을 전기적으로 접속시킬 수 있다. 이때, 상기 복수의 층-결합 배선들(FJ) 중에서 어느 하나에 전극(CEd 또는 GSEd)은, 상기 복수의 층-결합 배선들(FJ) 중에서 다른 것들에 연결된 전극들(CEd 또는 GSEd)과 다른 레벨에 위치한다.
상술된 바와 같이, 상기 각 제1 패드 국소 배선(PLI1)에 의하여, 상기 제1 가장자리 영역에 인접한 부 셀 영역 내의 동일한 레벨에 위치한 세그먼트들(CEs 또는 GSEs)은 서로 연결되어 있다. 또한, 상기 각 제2 패드 국소 배선(PLI2)에 의하여, 상기 제2 가장자리 영역에 인접한 부 셀 영역 내의 동일한 레벨에 위치한 세그먼트들(CEs 또는 GSEs)이 서로 연결되어 있다. 이때, 상기 각 층-결합 배선(FJ)이 상기 버퍼 영역 내에서 동일한 레벨에 위치한 세그먼트들(CEs 또는 GSEs)를 전기적으로 접속시킴으로써, 상기 셀 어레이 영역 내에서 동일한 레벨에 위치한 접지 선택 전극들(GSEd)의 세그먼트들(GSEs) 또는 셀 전극들(CEd)의 세그먼트들(CEs)이 서로 전기적으로 접속될 수 있다.
결과적으로, 상기 각 전극 구조체(ESa)내 셀 전극(CEd) 및 접지 선택 전극(GSEd)이 분할될지라도, 분할된 세그먼트들(CEs 또는 GSEs)은 서로 전기적으로 접속될 수 있다.
비트 라인들(BL)이 상기 부 셀 영역 내 제1 층간 유전막(260) 상에 배치될 수 있다. 상기 비트 라인들(BL)은 상기 제1 방향으로 연장될 수 있다. 상기 비트 라인들(BL)은, 상기 제1 층간 유전막(260)을 관통하는 비트라인 콘택 플러그들(265)을 경유하여(via) 상기 수직형 활성 패턴들(VC)에 전기적으로 접속될 수 있다. 상기 비트 라인들(BL)은 상기 패드 국소 배선들(PLI1, PLI2) 및/또는 층-결합 배선들(FJ)과 동일한 레벨에 위치할 수 있다. 하지만, 본 발명은 여기에 한정되지 않는다.
제2 층간 유전막(270)이 상기 비트 라인들(BL), 패드 국소 배선들(PLI1, PLI2) 및 층-결합 배선들(FJ) 상에 배치될 수 있다. 스트링-결합 배선들(SJ)이 상기 버퍼 영역 내 제2 층간 유전막(270) 상에 배치될 수 있다. 상기 각 스트링-결합 배선(SJ)은 상기 각 스트링 선택 전극(SSEd)의 세그먼트들(SSEs)을 전기적으로 접속시킬 수 있다.
일 실시예에 따르면, 상술된 제1 실시예의 도 7a 내지 도 7d에 개시된 국소 배선들(LI) 및 층-결합 배선들(FJ)이, 도 14a 및 도 14b의 3차원 반도체 기억 소자에 적용될 수도 있다.
상술된 제1 실시예의 변형예들이 도 14a 및 도 14b의 3차원 반도체 기억 소자에 적용될 수도 있다.
(제3 실시예)
도 15a 내지 도 17a는 본 발명의 또 다른 실시예에 따른 3차원 반도체 기억 소자의 제조 방법을 설명하기 위한 평면도들이고, 도 15b 내지 도 17b는 도 15a 내지 도 17a의 각각에 개시된 VI-VI'및 VII-VII'을 따라 취해진 단면도들의 병합도들이며, 도 15c 내지 도 17c는 각각 도 15a 내지 도 17a의 VIII-VIII'을 따라 취해진 단면도들이다.
도 15a, 도 15b 및 도 15c를 참조하면, 기판(300)은 셀 어레이 영역(cell array region)을 포함한다. 상기 셀 어레이 영역은 부 셀 영역들(sub-cell regions), 및 부 셀 영역들 사이의 버퍼 영역(buffer)을 포함할 수 있다. 도 15a에 개시된 바와 같이, 상기 셀 어레이 영역은 복수의 버퍼 영역들을 포함할 수 있다.
상기 기판(300) 상에 버퍼 유전막(303) 및 몰드막(315)을 차례로 형성할 수 있다. 상기 몰드막(315)은 교대로 그리고 반복적으로 적층된 희생막들(305) 및 절연막들(310)을 포함할 수 있다. 상기 버퍼 유전막(303), 희생막들(305) 및 절연막들(310)은, 각각 상술된 제1 실시예의 버퍼 유전막(103), 희생막들(105) 및 절연막들(110)과 동일한 물질들로 형성될 수 있다.
상기 몰드막(315)을 패터닝하여, 상기 각 버퍼 영역 내에 복수의 버퍼 홀들(320)을 형성할 수 있다. 상기 각 버퍼 영역 내 버퍼 홀들(320)은 제1 방향으로 배열될 수 있다. 상기 각 버퍼 영역 내 버퍼 홀들(320)은 서로 이격된다. 상기 제1 방향은 도 15a의 y축 방향에 해당할 수 있다. 일 실시예에 따르면, 도 15b 및 도 15c에 개시된 바와 같이, 상기 버퍼 홀들(320)은 상기 몰드막(315) 및 버퍼 유전막(303)을 연속적으로 관통할 수 있다. 하지만, 본 발명은 여기에 한정되지 않는다. 다른 실시예에 따르면, 상기 버퍼 홀들(320)은, 상기 절연막들(310)의 일부(some) 및 상기 희생막들(305)의 일부(some)를 관통할 수도 있다. 이 경우에, 상기 버퍼 홀들(320)의 하부면은 상기 몰드막(315) 내 최하위 희생막(305)의 상부면 보다 높은 레벨에 위치할 수 있다.
도 16a, 도 16b 및 도 16c를 참조하면, 상기 기판(300) 상에 상기 버퍼 홀들(320)을 채우는 캐핑 유전막을 형성할 수 있다. 상기 캐핑 유전막의 상기 각 버퍼 홀(320)을 채우는 부분을 충전부(325f, filling portion)라 정의한다. 상기 캐핑 유전막, 몰드막(315) 및 버퍼 유전막(303)을 연속적으로 관통하는 수직형 활성 패턴들(VC)을 형성할 수 있다. 상기 캐핑 유전막, 몰드막(315) 및 버퍼 유전막(303)을 연속적으로 패터닝하여, 트렌치들(330)을 형성할 수 있다. 상기 트렌치들(330)은 평면적 관점에서 제2 방향으로 연장될 수 있다. 상기 제2 방향은 도 16a의 x축 방향에 해당할 수 있다. 인접한 트렌치들(330) 사이에 버퍼 유전 패턴(303a), 몰드 패턴(315a) 및 캐핑 유전 패턴(325a)이 형성될 수 있다. 상기 기판(300) 상에 복수의 상기 몰드 패턴들(315a)이 형성되고, 상기 몰드 패턴들(315a)은 상기 제2 방향으로 나란히 연장될 수 있다.
상기 각 몰드 패턴(315a)은 교대로 그리고 반복적으로 적층된 희생 패턴들(305a) 및 절연 패턴들(310a)을 포함할 수 있다. 상기 각 트렌치(330)는 인접한 상기 버퍼 홀들(320) 사이를 지날 수 있다. 이에 따라, 상기 각 몰드 패턴(315a)은 상기 버퍼 홀(320), 및 상기 버퍼 홀(320)을 채우는 충전부(325f)를 포함할 수 있다. 상기 버퍼 홀(320)은 상기 버퍼 영역 내 희생 패턴들(305a) 및 절연 패턴들(310a)을 관통하고, 상기 버퍼 영역 내 희생 패턴들(305a) 및 절연 패턴들(310a)은 상기 충전부(325f)의 측벽을 둘러싼다. 상기 충전부(325f)를 포함하는 캐핑 유전 패턴(325a)은 도 상술된 제1 실시예의 캐핑 유전 패턴(125a)과 동일한 물질로 형성될 수 있다. 상기 트렌치들(330) 아래의 기판 내에 공통 소오스 영역(CSR)을 형성할 수 있다.
상기 수직형 활성 패턴들(VC)은 상기 몰드 패턴들(315a)을 관통한다. 상기 수직형 활성 패턴들(VC)은, 상기 버퍼 홀들(320)을 형성한 후에, 형성된다. 상기 수직형 활성 패턴들(VC)은, 상기 몰드 패턴들(315a)의 형성 전 또는 형성 후에, 형성될 수 있다.
도 17a, 도 17b 및 도 17c를 참조하면, 상기 희생 패턴들(310a)을 전극들(GSE, CE, PE)로 대체시킬 수 있다. 예컨대, 상기 희생 패턴들(305a)을 제거하여 빈 영역들을 형성할 수 있다. 상기 빈 영역들을 갖는 기판(300) 상에 전극-유전막(340)을 콘포말하게 형성할 수 있다. 이어서, 상기 빈 영역들을 채우는 도전막을 기판(300) 상에 형성하고, 상기 빈 영역들 외부의 도전막을 제거하여, 상기 전극들(GSE, CE, PE)을 형성할 수 있다. 이로써, 전극 구조체들(ES)를 형성할 수 있다.
상기 각 전극 구조체(ES)는 교대로 그리고 반복적으로 적층된 전극들(GSE, CE, PE) 및 절연 패턴들(310a)을 포함할 수 있다. 상기 버퍼 영역 내에서 상기 충전부(325f)는, 상기 전극 구조체(ES)를 관통하는 버퍼 홀(320)을 채울 수 있다. 상기 각 전극 구조체(ES) 내 전극들(GSE, CE, PE)은, 접지 선택 전극(GSE), 셀 전극들(CE) 및 최상위 전극(PE)을 포함할 수 있다. 상기 각 전극 구조체(ES) 내 전극들(GSE, CE, PE)은, 상기 버퍼 영역 내에서 상기 충전부(325f) 양 측에 배치된 연결부들(GSEe, CEe, PEe)을 각각 포함한다.
상기 트렌치들(330)를 각각 채우는 소자분리 패턴들(345)을 형성할 수 있다. 이 후의 후속 공정들은 본 실시예에 따른 3차원 반도체 기억 소자가 개시된 도 18a 내지 도 18c를 참조하여 설명한다.
도 18a 내지 도 18c를 참조하면, 상기 각 전극 구조체(ES)를 관통하는 수직형 활성 패턴들(VC)이 복수의 스트링 그룹들로 구분되는 경우에, 상기 캐핑 유전 패턴(325a), 최상위 절연 패턴(310a) 및 최상위 전극(PE)을 패터닝하여 그루브(350)를 형성할 수 있다. 이에 따라, 상기 최상위 전극(PE)은 복수의 스트링 선택 전극들(SSE)로 분리될 수 있다. 그 결과, 각각이 복수의 스트링 선택 전극들(SSE)을 갖는 전극 구조체들(ESa)이 형성될 수 있다. 상기 그루브(350)는 평면적 관점에서 상기 제2 방향으로 연장된다. 상기 그루브(350)를 채우는 유전 패턴(355)을 형성할 수 있다. 이어서, 상기 기판(300) 상에 층간 유전막(360)을 형성할 수 있다. 상기 그루브(350)를 채우는 유전막(355)이 생략되고, 상기 층간 유전막(360)이 상기 그루브(350)를 채울 수도 있다.
상기 층간 유전막(360)을 관통하는 콘택 플러그들(365)을 형성할 수 있다. 상기 콘택 플러그들(365)은 상기 수직형 활성 패턴(VC)의 상단들에 각각 접속될 수 있다. 상기 층간 유전막(360) 상에 비트 라인들(BL)을 형성할 수 있다. 상기 비트 라인들(BL)은 상기 제1 방향으로 나란히 연장된다. 상기 비트 라인들(BL)은, 상기 콘택 플러그들(365)를 경유하여, 상기 수직형 활성 패턴들(VC)에 전기적으로 접속된다.
상술된 3차원 반도체 기억 소자의 제조 방법에 따르면, 상기 수직형 활성 패턴들(VC)을 형성하기 전에, 상기 몰드막(315)을 패터닝하여 상기 버퍼 홀들(320)을 형성한다. 상기 버퍼 홀들(320)은 상기 몰드막(315)의 스트레스를 완충시킨다. 이에 따라, 상기 몰드막(315)의 스트레스를 최소화시켜, 우수한 신뢰성을 갖고 고집적화에 최적화된 3차원 반도체 기억 소자를 구현할 수 있다.
다음으로, 본 실시예에 따른 3차원 반도체 기억 소자를 도 18a 내지 도 18c를 참조하여 좀더 구체적으로 설명한다.
도 18a는 본 발명의 또 다른 실시예에 따른 3차원 반도체 기억 소자를 나타내는 평면도이고, 도 18b는 도 18a의 VI-VI'및 VII-VII'을 따라 취해진 단면도들의 병합도이며, 도 18c는 도 18a의 VIII-VIII'을 따라 취해진 단면도이다. 설명의 편의를 위하여, 이하 설명에서 상술된 내용과 중복되는 설명은 생략한다.
도 18a, 도 18b 및 도 18c를 참조하면, 기판(300) 전극 구조체들(ESa)이 나란히 연장된다. 상기 전극 구조체들(ESa)는 상기 부 셀 영역들 및 버퍼 영역들을 가로지른다. 충전부(325f)가 상기 버퍼 영역 내 각 전극 구조체(ESa)를 관통한다. 이에 따라, 상기 각 전극 구조체(ESa)내 적층된 전극들(GSE, CE, SSE)는, 상기 버퍼 영역 내에 위치한 연결부들(GSEe, CEe, SSEe)을 각각 포함할 수 있다.
상기 접지 선택 전극(GSE)은, 상기 충전부(325f) 양측을 지나는 한 쌍의 연결부들(GSEe)을 포함할 수 있다. 상기 접지 선택 전극(GSE)의 연결부들(GSEe)은, 상기 버퍼 영역 양측의 부 셀 영역들 내에 각각 배치된 상기 접지 선택 전극(GSE)의 일부분들을 서로 접속 시킨다. 이와 마찬가지로, 상기 각 셀 전극(CE)은 상기 충전부(325f)의 양측에 지나는 한 쌍의 연결부들(CEe)을 포함할 수 있다. 상기 각 셀 전극(CE)의 연결부들(CEe)은, 상기 버퍼 영역 양측의 부 셀 영역들 내에 각각 배치된 상기 각 셀 전극(CE)의 일 부분들을 서로 접속시킨다. 상기 스트링 선택 전극(SSE)은 상기 충전부(325f)의 일측을 지나는 연결부(SSEe)를 포함할 수 있다. 상기 스트링 선택 전극(SSE)의 연결부(SSEe)는, 상기 버퍼 영역 양측의 부 셀 영역들 내에 각각 배치된 상기 스트링 선택 전극(SSE)의 일부분들을 서로 접속시킨다.
결과적으로, 상기 버퍼 영역 내 상기 전극 구조체(ESa)를 관통하는 버퍼 홀(320)이 정의될지라도, 상기 각 전극 구조체(ESa)내 전극들(GSE, CE, SSE)은 상기 연결부들(GSEe, CEe, SSEe)에 의하여 커팅없이 연속적으로 배치될 수 있다.
상술된 제1, 제2 및 제3 실시예들의 구성 요소들은 상충되지 않는 한에서 서로 조합될 수 있다.
상술된 실시예들에서 개시된 3차원 반도체 기억 소자들은 다양한 형태들의 반도체 패키지(semiconductor package)로 구현될 수 있다. 예를 들면, 본 발명의 실시예들에 따른 3차원 반도체 기억 소자들은 PoP(Package on Package), Ball grid arrays(BGAs), Chip scale packages(CSPs), Plastic Leaded Chip Carrier(PLCC), Plastic Dual In-Line Package(PDIP), Die in Waffle Pack, Die in Wafer Form, Chip On Board(COB), Ceramic Dual In-Line Package(CERDIP), Plastic Metric Quad Flat Pack(MQFP), Thin Quad Flatpack(TQFP), Small Outline(SOIC), Shrink Small Outline Package(SSOP), Thin Small Outline(TSOP), Thin Quad Flatpack(TQFP), System In Package(SIP), Multi Chip Package(MCP), Wafer-level Fabricated Package(WFP), Wafer-Level Processed Stack Package(WSP) 등의 방식으로 패키징될 수 있다.
이상, 첨부된 도면들을 참조하여 본 발명의 실시예들을 설명하였지만, 본 발명은 그 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수도 있다. 그러므로 이상에서 기술한 실시예들에는 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다.

Claims (10)

  1. 기판 상에 교대로 그리고 반복적으로 적층된 전극들 및 절연 패턴들을 포함하고 제1 방향으로 연장된 전극 구조체, 상기 전극들은 최상위 전극 및 상기 최상위 전극 아래의 셀 전극들을 포함하고, 상기 최상위 전극은 상기 제1 방향을 따라 배열된 복수의 세그먼트들(segments)로 분할되고, 상기 셀 전극들 중 적어도 최상위 셀 전극은 상기 제1 방향을 따라 배열된 복수의 세그먼트들로 분할되고, 상기 전극 구조체는 상기 최상위 전극의 상기 세그먼트들 사이 및 상기 최상위 셀 전극의 상기 세그먼트들 사이에 정의되는 커팅 영역을 포함하는 것;
    상기 전극 구조체를 관통하는 수직형 활성 패턴들; 및
    상기 각 수직형 활성 패턴 및 상기 각 전극 사이에 개재된 전극-유전막을 포함하되, 상기 최상위 전극의 세그먼트들은 전기적으로 접속되고,
    상기 전극들 중 적어도 최하위 전극은 상기 기판과 상기 커팅 영역 사이로 연장되는 3차원 반도체 기억 소자.
  2. 청구항 1에 있어서,
    상기 최하위 전극은 평면적 관점에서, 상기 커팅 영역과 중첩하는 3차원 반도체 기억 소자.
  3. 청구항 1에 있어서,
    상기 기판은 복수의 부 셀 영역들, 및 상기 부 셀 영역들 사이에 개재된 버퍼 영역을 포함하고, 상기 전극 구조체는 상기 부 셀 영역들 및 버퍼 영역을 가로지르고,
    상기 최상위 전극의 상기 세그먼트들은 상기 부 셀 영역들 내에 각각 배치되고, 상기 버퍼 영역 내로 연장된 연장부들을 갖고,
    상기 커팅 영역이 상기 최상위 전극의 상기 세그먼트들 사이 및 상기 버퍼 영역 내에 정의된 3차원 반도체 기억 소자.
  4. 청구항 3에 있어서,
    상기 최상위 전극은 스트링 선택 전극이고,
    상기 커팅 영역은 아래로 연장되어, 상기 최상위 셀 전극의 상기 세그먼트들 사이에도 정의된 3차원 반도체 기억 소자.
  5. 청구항 4에 있어서,
    상기 버퍼 영역 내에 배치되고, 상기 스트링 선택 전극의 세그먼트들을 전기적으로 접속시키는 스트링-결합 배선(string-join interconnection); 및
    상기 버퍼 영역 내에 배치되고, 상기 최상위 셀 전극의 상기 세그먼트들을 전기적으로 접속시키는 층-결합 배선(floor-join interconnection)을 더 포함하는 3차원 반도체 기억 소자.
  6. 청구항 5에 있어서,
    차례로 적층된 상기 셀 전극들 중에서 복수의 셀 전극들의 각각이, 상기 제1 방향으로 배열된 세그먼트들로 분할되고,
    상기 층-결합 배선은 복수로 제공되어, 상기 분할된 셀 전극들에 각각 대응되고,
    상기 복수의 층-결합 배선들은 상기 전극 구조체 상에 배치되고, 그리고 상기 기판의 상부면으로부터 서로 다른 레벨에 위치한 3차원 반도체 기억 소자.
  7. 청구항 5에 있어서,
    상기 전극 구조체는 복수로 제공되어 서로 나란히 연장되고,
    상기 각 전극 구조체 내 적층된 셀 전극들 중에서 복수의 셀 전극들의 각각이 상기 제1 방향으로 배열된 세그먼트들로 분할되고,
    상기 층-결합 배선은 복수로 제공되어 상기 전극 구조체들 위에 각각 배치되고,
    상기 각 층-결합 배선은, 그 아래에 위치한 전극 구조체 내 상기 분할된 셀 전극들 중에서 어느 하나의 세그먼트들을 전기적으로 접속시키고,
    상기 복수의 층-결합 배선들 중에 어느 하나에 연결된 세그먼트들은, 다른 것들에 연결된 세그먼트들과 다른 레벨에 위치한 3차원 반도체 기억 소자.
  8. 복수의 부 셀 영역들 및 상기 부 셀 영역들 사이에 개재된 버퍼 영역을 포함하는 기판 상에, 교대로 그리고 반복적으로 적층된 희생막들 및 절연막들을 포함하는 몰드막을 형성하는 것;
    상기 버퍼 영역 내 적어도 최상위 절연막 및 최상위 희생막을 관통하고, 제1 방향으로 연장된 커팅 영역을 형성하는 것;
    상기 몰드막을 관통하고, 상기 커팅 영역으로부터 이격되는 수직형 활성 패턴들을 형성하는 것;
    상기 커팅 영역을 채우는 캐핑 유전막을 형성하는 것;
    상기 몰드막 및 상기 캐핑 유전막을 패터닝하여, 상기 제1 방향과 다른 제2 방향으로 연장된 몰드 패턴들을 형성하는 것;
    상기 몰드 패턴들 내 희생 패턴들을 전극들로 대체시키는 것; 및
    상기 각 수직형 활성 패턴 및 상기 각 전극 사이에 전극-유전막을 형성하는 것을 포함하는 3차원 반도체 기억 소자의 제조 방법.
  9. 삭제
  10. 청구항 8항에 있어서,
    상기 수직형 활성 패턴들은 상기 커팅 영역을 형성한 후에 형성되는 3차원 반도체 기억 소자의 제조 방법.
KR1020110042706A 2011-05-04 2011-05-04 3차원 반도체 기억 소자 및 그 제조 방법 KR101855324B1 (ko)

Priority Applications (2)

Application Number Priority Date Filing Date Title
KR1020110042706A KR101855324B1 (ko) 2011-05-04 2011-05-04 3차원 반도체 기억 소자 및 그 제조 방법
US13/415,388 US9099347B2 (en) 2011-05-04 2012-03-08 Three-dimensional semiconductor memory devices and method of fabricating the same

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020110042706A KR101855324B1 (ko) 2011-05-04 2011-05-04 3차원 반도체 기억 소자 및 그 제조 방법

Publications (2)

Publication Number Publication Date
KR20120124838A KR20120124838A (ko) 2012-11-14
KR101855324B1 true KR101855324B1 (ko) 2018-05-09

Family

ID=47089675

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020110042706A KR101855324B1 (ko) 2011-05-04 2011-05-04 3차원 반도체 기억 소자 및 그 제조 방법

Country Status (2)

Country Link
US (1) US9099347B2 (ko)
KR (1) KR101855324B1 (ko)

Families Citing this family (24)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR101970941B1 (ko) * 2012-08-20 2019-08-13 삼성전자 주식회사 3차원 비휘발성 메모리 장치 및 그 제조 방법
US9165937B2 (en) 2013-07-01 2015-10-20 Micron Technology, Inc. Semiconductor devices including stair step structures, and related methods
JP2015028982A (ja) * 2013-07-30 2015-02-12 株式会社東芝 不揮発性記憶装置およびその製造方法
KR102183713B1 (ko) * 2014-02-13 2020-11-26 삼성전자주식회사 3차원 반도체 장치의 계단형 연결 구조 및 이를 형성하는 방법
KR102154093B1 (ko) * 2014-02-14 2020-09-10 삼성전자주식회사 3차원 반도체 소자
KR102150251B1 (ko) 2014-09-05 2020-09-02 삼성전자주식회사 반도체 장치
US9449966B2 (en) * 2015-01-14 2016-09-20 Macronix International Co., Ltd. Three-dimensional semiconductor device and method of manufacturing the same
US10186519B2 (en) * 2015-03-31 2019-01-22 Samsung Electronics Co., Ltd. Semiconductor memory devices
CN106601751B (zh) * 2015-10-13 2019-07-19 旺宏电子股份有限公司 具有镜像落着区的多层三维结构及集成电路
KR102611438B1 (ko) 2016-01-07 2023-12-08 삼성전자주식회사 반도체 메모리 소자
KR102624498B1 (ko) 2016-01-28 2024-01-12 삼성전자주식회사 수직형 메모리 장치 및 그 제조 방법
US10373970B2 (en) * 2016-03-02 2019-08-06 Micron Technology, Inc. Semiconductor device structures including staircase structures, and related methods and electronic systems
US9853050B2 (en) * 2016-03-14 2017-12-26 Toshiba Memory Corporation Semiconductor memory device and method for manufacturing the same
KR20180010368A (ko) * 2016-07-20 2018-01-31 삼성전자주식회사 메모리 장치
JP6419762B2 (ja) * 2016-09-06 2018-11-07 株式会社Ｋｏｋｕｓａｉ Ｅｌｅｃｔｒｉｃ 半導体装置の製造方法、基板処理装置およびプログラム
US10861870B2 (en) * 2016-09-29 2020-12-08 Intel Corporation Inverted staircase contact for density improvement to 3D stacked devices
KR102442933B1 (ko) * 2017-08-21 2022-09-15 삼성전자주식회사 3차원 반도체 장치
KR102403732B1 (ko) * 2017-11-07 2022-05-30 삼성전자주식회사 3차원 비휘발성 메모리 소자
KR102630926B1 (ko) * 2018-01-26 2024-01-30 삼성전자주식회사 3차원 반도체 메모리 소자
US11282827B2 (en) 2019-10-16 2022-03-22 Samsung Electronics Co., Ltd. Nonvolatile memory device having stacked structure with spaced apart conductive layers
KR20210045538A (ko) 2019-10-16 2021-04-27 삼성전자주식회사 불휘발성 메모리 장치
KR20210086098A (ko) * 2019-12-31 2021-07-08 삼성전자주식회사 집적회로 소자
US11133252B2 (en) * 2020-02-05 2021-09-28 Sandisk Technologies Llc Three-dimensional memory device containing horizontal and vertical word line interconnections and methods of forming the same
US11901287B2 (en) * 2021-09-02 2024-02-13 Micron Technology, Inc. Microelectronic devices with multiple step contacts extending to stepped tiers, and related systems and methods

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20090020744A1 (en) 2007-06-29 2009-01-22 Kabushiki Kaisha Toshiba Stacked multilayer structure and manufacturing method thereof
JP2009266281A (ja) * 2008-04-23 2009-11-12 Toshiba Corp 三次元積層不揮発性半導体メモリ
US20110156132A1 (en) 2009-12-28 2011-06-30 Kabushiki Kaisha Toshiba Nonvolatile semiconductor memory device

Family Cites Families (20)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH1093038A (ja) 1996-09-13 1998-04-10 Matsushita Electron Corp 半導体記憶装置およびその製造方法
US6933556B2 (en) 2001-06-22 2005-08-23 Fujio Masuoka Semiconductor memory with gate at least partially located in recess defined in vertically oriented semiconductor layer
TW578274B (en) 2003-01-17 2004-03-01 Nanya Technology Corp Vertical flash memory cell with tip-shape floating gate and method therefor
KR100674952B1 (ko) 2005-02-05 2007-01-26 삼성전자주식회사 3차원 플래쉬 메모리 소자 및 그 제조방법
JP4969059B2 (ja) 2005-06-06 2012-07-04 三菱電機株式会社 生産日程計画方法
JP4822841B2 (ja) 2005-12-28 2011-11-24 株式会社東芝 半導体記憶装置及びその製造方法
JP5016832B2 (ja) 2006-03-27 2012-09-05 株式会社東芝 不揮発性半導体記憶装置及びその製造方法
KR100810443B1 (ko) 2006-05-25 2008-03-07 (주)글로벌코센테크 화학적 기상 반응 방법을 이용한 흑연에 내산화성을 갖게하는 방법 및 그 제조물
KR100707217B1 (ko) 2006-05-26 2007-04-13 삼성전자주식회사 리세스-타입 제어 게이트 전극을 구비하는 반도체 메모리소자 및 그 제조 방법
JP4768557B2 (ja) 2006-09-15 2011-09-07 株式会社東芝 不揮発性半導体記憶装置及びその製造方法
JP4939955B2 (ja) 2007-01-26 2012-05-30 株式会社東芝 不揮発性半導体記憶装置
JP2008192708A (ja) 2007-02-01 2008-08-21 Toshiba Corp 不揮発性半導体記憶装置
JP5376789B2 (ja) 2007-10-03 2013-12-25 株式会社東芝 不揮発性半導体記憶装置及び不揮発性半導体記憶装置の制御方法
KR101226685B1 (ko) 2007-11-08 2013-01-25 삼성전자주식회사 수직형 반도체 소자 및 그 제조 방법.
JP4635069B2 (ja) 2008-03-26 2011-02-16 株式会社東芝 不揮発性半導体記憶装置
US8013389B2 (en) * 2008-11-06 2011-09-06 Samsung Electronics Co., Ltd. Three-dimensional nonvolatile memory devices having sub-divided active bars and methods of manufacturing such devices
KR101487966B1 (ko) * 2008-11-25 2015-02-03 삼성전자주식회사 3차원 반도체 메모리 장치
KR101527195B1 (ko) 2009-02-02 2015-06-10 삼성전자주식회사 수직 구조의 비휘발성 메모리 소자
US8541832B2 (en) * 2009-07-23 2013-09-24 Samsung Electronics Co., Ltd. Integrated circuit memory devices having vertical transistor arrays therein and methods of forming same
JP2012009701A (ja) * 2010-06-25 2012-01-12 Toshiba Corp 不揮発性半導体記憶装置

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20090020744A1 (en) 2007-06-29 2009-01-22 Kabushiki Kaisha Toshiba Stacked multilayer structure and manufacturing method thereof
JP2009266281A (ja) * 2008-04-23 2009-11-12 Toshiba Corp 三次元積層不揮発性半導体メモリ
US20110156132A1 (en) 2009-12-28 2011-06-30 Kabushiki Kaisha Toshiba Nonvolatile semiconductor memory device

Also Published As

Publication number Publication date
US20120280299A1 (en) 2012-11-08
US9099347B2 (en) 2015-08-04
KR20120124838A (ko) 2012-11-14

Similar Documents

Publication Publication Date Title
KR101855324B1 (ko) 3차원 반도체 기억 소자 및 그 제조 방법
US20210242237A1 (en) Three-dimensional semiconductor memory device
EP3557622B1 (en) Vertical memory devices
KR101805769B1 (ko) 3차원 반도체 기억 소자의 제조 방법
KR101624978B1 (ko) 반도체 소자 및 그 제조 방법
US11728220B2 (en) Integrated circuit devices and methods of manufacturing the same
KR20170115753A (ko) 수직형 메모리 장치 및 이의 제조 방법
US11557603B2 (en) Semiconductor devices
US11963361B2 (en) Integrated circuit device including vertical memory device
KR20150116995A (ko) 수직형 메모리 장치
US10804363B2 (en) Three-dimensional semiconductor memory device and method of fabricating the same
US11342415B2 (en) Semiconductor devices and method of manufacturing the same
CN112133701A (zh) 三维半导体存储器件
US11195856B2 (en) Semiconductor device
US11974437B2 (en) Semiconductor device including data storage pattern
CN113161369A (zh) 三维存储器装置
US20220238552A1 (en) Three-dimensional semiconductor memory device
KR20210107390A (ko) 수직 펜스 구조물들을 갖는 반도체 소자
KR20210108548A (ko) 3차원 반도체 메모리 장치
KR102522161B1 (ko) 반도체 소자 및 이의 제조 방법
CN110943059A (zh) 垂直存储器件以及用于制造其的方法
US20240224533A1 (en) Integrated circuit device including vertical memory device
CN117355140A (zh) 半导体存储器装置及半导体存储器装置的制造方法
KR20210032271A (ko) 반도체 장치
KR20180061554A (ko) 3차원 반도체 메모리 장치

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right