JP2011198806A - 半導体記憶装置及びその製造方法 - Google Patents
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Abstract
【課題】チャネル抵抗が低い半導体記憶装置及びその製造方法を提供する。
【解決手段】半導体記憶装置は、基板10と、基板10上にそれぞれ交互に積層された複数の導電層WLと複数の絶縁層25とを有する積層体と、積層体を貫通して形成されたメモリホールMHの側壁に設けられた電荷蓄積膜32を含むメモリ膜30と、メモリホールMH内におけるメモリ膜30の内側に設けられたSiGe膜51と、を備えた。
【選択図】図2
【解決手段】半導体記憶装置は、基板10と、基板10上にそれぞれ交互に積層された複数の導電層WLと複数の絶縁層25とを有する積層体と、積層体を貫通して形成されたメモリホールMHの側壁に設けられた電荷蓄積膜32を含むメモリ膜30と、メモリホールMH内におけるメモリ膜30の内側に設けられたSiGe膜51と、を備えた。
【選択図】図2
Description
本発明は、半導体記憶装置及びその製造方法に関する。
従来の不揮発性半導体記憶装置(メモリ)においては、シリコン基板上の2次元平面内に素子が集積してきた。メモリの記憶容量を増加させるには1つの素子の寸法を小さくする(微細化する)が、近年その微細化もコスト的、技術的に困難なものになってきた。
これに対し、一括加工型3次元積層メモリが提案されている。
例えば、特許文献1には、メモリデバイスにおけるコントロールゲートとして機能する導電層と、絶縁層とを交互に複数積層した積層体にメモリホールを形成し、そのメモリホールの内壁に電荷蓄積膜を形成した後、メモリホール内にシリコンを設けることでメモリセルを3次元配列する技術が提案されている。この構造において、積層数が増大すると、積層方向に沿ったチャネル長が増大する。
これに対し、一括加工型3次元積層メモリが提案されている。
例えば、特許文献1には、メモリデバイスにおけるコントロールゲートとして機能する導電層と、絶縁層とを交互に複数積層した積層体にメモリホールを形成し、そのメモリホールの内壁に電荷蓄積膜を形成した後、メモリホール内にシリコンを設けることでメモリセルを3次元配列する技術が提案されている。この構造において、積層数が増大すると、積層方向に沿ったチャネル長が増大する。
本発明は、チャネル抵抗が低い半導体記憶装置及びその製造方法を提供する。
本発明の一態様によれば、基板と、前記基板上にそれぞれ交互に積層された複数の導電層と複数の絶縁層とを有する積層体と、前記積層体を貫通して形成されたメモリホールの側壁に設けられた電荷蓄積膜を含むメモリ膜と、前記メモリホール内における前記メモリ膜の内側に設けられたSiGe膜と、を備えたことを特徴とする半導体記憶装置が提供される。
また、本発明の他の一態様によれば、基板上に、複数の導電層と複数の絶縁層とをそれぞれ交互に積層して積層体を形成する工程と、前記積層体を貫通するメモリホールを形成する工程と、前記メモリホールの側壁に電荷蓄積膜を含むメモリ膜を形成する工程と、前記メモリホール内における前記メモリ膜の内側に、前記メモリホール内に空洞部を残して、SiGe膜を形成する工程と、前記SiGe膜における前記空洞部に臨む部分を熱処理により絶縁物に変質させ、前記SiGe膜における前記メモリ膜側にGeを濃縮させる工程と、を備えたことを特徴とする半導体記憶装置の製造方法が提供される。
また、本発明の他の一態様によれば、基板上に、複数の導電層と複数の絶縁層とをそれぞれ交互に積層して積層体を形成する工程と、前記積層体を貫通するメモリホールを形成する工程と、前記メモリホールの側壁に電荷蓄積膜を含むメモリ膜を形成する工程と、前記メモリホール内における前記メモリ膜の内側に、前記メモリホール内に空洞部を残して、SiGe膜を形成する工程と、前記SiGe膜における前記空洞部に臨む部分を熱処理により絶縁物に変質させ、前記SiGe膜における前記メモリ膜側にGeを濃縮させる工程と、を備えたことを特徴とする半導体記憶装置の製造方法が提供される。
本発明によれば、チャネル抵抗が低い半導体記憶装置及びその製造方法が提供される。
以下、図面を参照し、本発明の実施形態について説明する。
図1は、本発明の実施形態に係る半導体記憶装置におけるメモリセルアレイの模式斜視図である。図2は、図1におけるメモリ膜30及びボディ20の拡大断面図である。なお、図1においては、図を見易くするために、メモリ膜30以外の絶縁部分については図示を省略している。
また、本明細書においては、説明の便宜上、XYZ直交座標系を導入する。この座標系においては、基板10の主面に対して平行な方向であって相互に直交する2方向をX方向及びY方向とし、これらX方向及びY方向の双方に対して直交する方向をZ方向とする。
基板10上には、図示しない絶縁層を介して、バックゲートBGが設けられている。バックゲートBGは、例えば不純物が添加され導電性を有するシリコン層である。バックゲートBG上には、複数の導電層WLと、複数の絶縁層25(図2)とがそれぞれ交互に積層されている。導電層WLは、例えば不純物が添加され導電性を有するシリコン層である。絶縁層25は、例えばシリコン酸化物を含むTEOS(tetraethoxysilane)層である。導電層WLの層数は任意である。
メモリセルアレイ領域における導電層WL及び絶縁層25を含む積層体は、Y方向に複数のブロックに分断され、各ブロック間には図示しない絶縁物が埋め込まれている。
あるブロックにおける最上層の導電層WL上には、図示しない絶縁層を介して、ドレイン側選択ゲートDSGが設けられている。ドレイン側選択ゲートDSGは、例えば不純物が添加され導電性を有するシリコン層である。そのブロックに隣接する別のブロックにおける最上層の導電層WL上には、図示しない絶縁層を介して、ソース側選択ゲートSSGが設けられている。ソース側選択ゲートSSGは、例えば不純物が添加され導電性を有するシリコン層である。ドレイン側選択ゲートDSGとソース側選択ゲートSSGとの間には、図示しない絶縁層が介在している。
ソース側選択ゲートSSG上には、図示しない絶縁層を介して、ソース線SLが設けられている。ソース線SLは、金属層、または例えば不純物が添加され導電性を有するシリコン層である。ソース線SL及びドレイン側選択ゲートDSG上には、複数本のビット線BLが設けられている。各ビット線BLはY方向に延在している。
前述した積層体には、U字状のメモリホールMHが複数形成されている。ドレイン側選択ゲートDSGを含むブロックには、ドレイン側選択ゲートDSG及びその下の導電層WLを貫通しZ方向に延在するホールが形成され、ソース側選択ゲートSSGを含むブロックには、ソース側選択ゲートSSG及びその下の導電層WLを貫通しZ方向に延在するホールが形成されている。それら両ホールは、後述するように、バックゲートBG内に形成された凹部を介してつながる。
メモリホールMHの内部には、U字状のボディ20が設けられている。ドレイン側選択ゲートDSGとボディ20との間のメモリホールMHの側壁には、ゲート絶縁膜35が形成されている。ソース側選択ゲートSSGとボディ20との間のメモリホールMHの側壁には、ゲート絶縁膜36が形成されている。
各導電層WLとボディ20との間のメモリホールMHの側壁には、メモリ膜30が形成されている。バックゲートBGとボディ20との間のメモリホールMHの内壁にも、メモリ膜30が形成されている。メモリ膜30は、例えば一対のシリコン酸化膜でシリコン窒化膜を挟んだONO(Oxide-Nitride-Oxide)構造を有する。
図2に示すように、各導電層WLとボディ20との間には、導電層WL側から順に第1の絶縁膜31、電荷蓄積膜32及び第2の絶縁膜33が設けられている。第1の絶縁膜31は導電層WLに接し、第2の絶縁膜33はボディ20に接し、第1の絶縁膜31と第2の絶縁膜33との間に電荷蓄積膜32が設けられている。
ボディ20は、メモリホールMH内におけるメモリ膜30の内側に埋め込まれている。ボディ20は、メモリ膜30側から順に設けられたSiGe(シリコンゲルマニウム)膜51、シリコン酸化膜52及び絶縁コア材53を有する。絶縁コア材53は、例えばシリコン窒化物である。
SiGe膜51はチャネルとして機能し、導電層WLはコントロールゲートとして機能し、電荷蓄積膜32はSiGe膜51から注入される電荷を蓄積するデータ記憶層として機能する。すなわち、SiGe膜51と各導電層WLとの交差部分に、チャネルの周囲をコントロールゲートが囲んだ構造のメモリセルが形成されている。
本実施形態に係る半導体記憶装置は、データの消去・書き込みを電気的に自由に行うことができ、電源を切っても記憶内容を保持することができる不揮発性半導体記憶装置である。例えば、メモリセルはチャージトラップ構造のメモリセルである。電荷蓄積膜32は、電荷(電子)を閉じこめるトラップを多数有し、例えばシリコン窒化膜である。第2の絶縁膜33は、例えばシリコン酸化膜であり、電荷蓄積膜32にSiGe膜51から電荷が注入される際、または電荷蓄積膜32に蓄積された電荷がSiGe膜51へ拡散する際に電位障壁となる。第1の絶縁膜31は、例えばシリコン酸化膜であり、電荷蓄積膜32に蓄積された電荷が、導電層WLへ拡散するのを防止する。
図1に示すように、ドレイン側選択ゲートDSGと、ドレイン側選択ゲートDSGを貫通するボディ20と、このボディ20とドレイン側選択ゲートDSGとの間に設けられたゲート絶縁膜35は、ドレイン側選択トランジスタDSTを構成する。ドレイン側選択ゲートDSGを貫通するボディ20におけるSiGe膜51は、ドレイン側選択トランジスタDSTのチャネル膜として機能する。SiGe膜51におけるドレイン側選択ゲートDSG側の上端部は、対応する各ビット線BLに接続されている。
ソース側選択ゲートSSGと、ソース側選択ゲートSSGを貫通するボディ20と、このボディ20とソース側選択ゲートSSGとの間に設けられたゲート絶縁膜36は、ソース側選択トランジスタSSTを構成する。ソース側選択ゲートSSGを貫通するボディ20におけるSiGe膜51は、ソース側選択トランジスタSSTのチャネル膜として機能する。SiGe膜51におけるソース側選択ゲートSSG側の上端部は、ソース線SLに接続されている。
バックゲートBG、このバックゲートBG内に設けられたボディ20及びメモリ膜30は、バックゲートトランジスタBGTを構成する。バックゲートBG内のボディ20におけるSiGe膜51は、上記積層体の積層方向に沿って形成されたSiGe膜51と一体に形成され、バックゲートトランジスタBGTのチャネル膜として機能する。バックゲートBG内のメモリ膜30は、バックゲートトランジスタBGTのゲート絶縁膜として機能する。
ドレイン側選択トランジスタDSTとバックゲートトランジスタBGTとの間には、各導電層WLをコントロールゲートとするメモリセルMCが、導電層WLの層数に対応して複数設けられている。
同様に、バックゲートトランジスタBGTとソース側選択トランジスタSSTの間にも、各導電層WLをコントロールゲートとするメモリセルMCが、導電層WLの層数に対応して複数設けられている。
それらメモリセルMC、ドレイン側選択トランジスタDST、バックゲートトランジスタBGTおよびソース側選択トランジスタSSTは直列接続され、U字状の1つのメモリストリングMSを構成する。すなわち、ボディ20は、複数の導電層WLを含む積層体の積層方向に延びる一対の柱状部20aと、バックゲートBGに埋め込まれ、一対の柱状部20aをつなぐ連結部20bとを有するU字状に形成されている。U字状のメモリストリングMSがX方向及びY方向に複数配列されていることにより、複数のメモリセルMCがX方向、Y方向及びZ方向に3次元的に設けられている。
前述した構造を得るにあたっては、先にメモリ膜30をメモリホールMHの側壁に形成した後、絶縁膜であるメモリ膜30の側壁にチャネル膜を形成する。したがって、基板表面にチャネルを形成する構造のメモリデバイスに一般的に用いられている単結晶シリコンを、本実施形態に係る構造におけるチャネルとして形成することが難しい。
そのため、例えば多結晶シリコン膜をCVD(chemical vapor deposition)法でメモリ膜30の側壁に形成する提案がある。しかし、多結晶シリコンは、単結晶シリコンに比べて、結晶欠陥などによるトラップ準位や、結晶粒界での散乱のためにキャリア移動度が低く、オン電流が小さくなる傾向がある。オン電流が小さいと、データ読み出しが困難になる。
一方、さらなる大容量化を実現するために導電層WLの積層数を増やす場合、積層方向に沿った長チャネル化に伴い、読み出し電流値が低下し、大容量化に伴い読み出し速度の低下を招く懸念があった。
そこで、本実施形態では、前述したようにSiGe膜51をメモリセルにおけるチャネル膜として用いる。後述する方法により形成したSiGeは、多結晶シリコンに比べ、結晶欠陥の低減が可能で、チャネル抵抗を低減して、オン電流の増大が可能となる。この結果、データ読み出し時の電流センス感度を高めることができる。
例えば、SiGe膜51をCVD法でメモリ膜30に形成することができる。しかし、CVD法で形成されたSiGe膜は欠陥準位を多く含むことがあり、このままチャネルとして用いた場合、十分なオン電流の増大を望めないおそれがある。
そこで、本実施形態では、後述するように、SiGe膜51を形成した後、SiGe膜51におけるメモリホール中心軸側を熱酸化によりSiのみを選択的に酸化することで、SiGe膜51におけるメモリ膜30側にGe(ゲルマニウム)を拡散させて、そのメモリ膜30側にGeを濃縮させる処理を行う。したがって、最終的なSiGe膜51中のGe濃度は、CVD法で成膜した際のGe濃度よりも上昇している。また、Ge濃度は、メモリ膜30との界面側に比べて、メモリホール中心軸側の酸化界面側で高くなる。
Si(シリコン)はGe(ゲルマニウム)と結合するよりも、O(酸素)と結合する方が安定であり、Siとの結合から解離したGeがSiGe膜51の結晶欠陥を終端させ再結晶化させながらメモリ膜30側に拡散する。これにより、SiGe膜51におけるメモリ膜30側のチャネルとして機能する部分を、欠陥準位が少なく大きな結晶サイズの多結晶SiGeへと変質させることができ、移動度をより高めたSiGeチャネルを得ることができる。
次に、図3(a)〜図6(b)を参照して、第1の実施形態に係る半導体記憶装置の製造方法について説明する。
まず、基板10上に図示しない絶縁層を介してバックゲートBGを形成した後、図3(a)に示すように、バックゲートBGに凹部41を形成する。次に、その凹部41内に、図3(b)に示すように、犠牲膜42として例えばシリコン窒化膜を埋め込む。
次に、バックゲートBG及び犠牲膜42上に、複数の絶縁層25と複数の導電層WLとをそれぞれ交互に積層して積層体を形成した後、図3(c)に示すように、その積層体を貫通し犠牲膜42に達するホール43を形成する。絶縁層25と導電層WLは、例えばCVD法で形成される。ホール43は、例えばRIE(Reactive Ion Etching)法で形成される。
次に、ホール43内に、図4(a)に示すように、犠牲膜44として例えばシリコン窒化膜を埋め込む。その後、積層体に溝を形成して積層体を複数のブロックに分断し、その溝内に絶縁物45を埋め込む。
次に、積層体上に絶縁層46を介して選択ゲートSGを積層する。選択ゲートSGはパターニングされ、ドレイン側選択ゲートDSGとソース側選択ゲートSSGに分断される。ドレイン側選択ゲートDSGとソース側選択ゲートSSGとの間には、絶縁層47が介在される。その後、ドレイン側選択ゲートDSG及びソース側選択ゲートSSG上に絶縁層48が積層される。
次に、絶縁層48、ドレイン側選択ゲートDSG、ソース側選択ゲートSSGおよび絶縁層46を貫通し、犠牲膜44に達するホールを形成した後、そのホールを通じて犠牲膜44及び犠牲膜42を除去する。これにより、図4(b)に示すように、上記積層体及びバックゲートBGにU字状のメモリホールMHが形成される。
次に、図5(a)に示すように、メモリホールMHの内壁にメモリ膜30を例えばCVD法で形成する。その後、メモリホールMH内におけるメモリ膜30の内側に例えばCVD法でSiGe膜51を形成する。このとき、SiGe膜51の内側に空洞部が残り、メモリホールMH内がSiGe膜で埋まらないようにする。メモリホールMH内に空洞部を残すことで、SiGe膜51の内側を、以下の工程にて酸化性雰囲気にさらすことができる。
次に、SiGe膜51における空洞部に臨む部分を熱処理により絶縁物に変質させる。具体的には、酸素を含むガス雰囲気中で、SiGe膜51の熱酸化処理を行う。
これにより、SiGe膜51の内側表面からSiの酸化が進み、図5(b)に示すように、SiGe膜51における空洞部側にシリコン酸化膜52が形成される。このとき、空洞部側でSiとの結合から解離したGeが、SiGe膜51の結晶欠陥を終端させ再結晶化させながらメモリ膜30側に拡散し、そのメモリ膜30側に濃縮される。これにより、SiGe膜51におけるメモリ膜30側に、Ge濃度が高く移動度の高いSiGeチャネルが形成される。
また、例えばメモリホールMHの孔径のばらつきなどにより、メモリホールMHがシリコン酸化膜52で閉塞される箇所と、閉塞されない箇所が生じると、ボディ20に局所的なストレスが作用したり、形状やサイズの変形などが生じ、デバイス特性の変動をきたすおそれがある。
したがって、上記熱酸化処理時、シリコン酸化膜52でメモリホールMHの空洞部が埋まらないように、各種条件を設定することが望ましい。例えば、メモリホールMHの孔径(直径)を60nm、メモリ膜30の膜厚を20nm、SiGe膜51の膜厚を7nmとして、熱酸化により膜厚2nmのシリコン酸化膜52を形成し、その内側に孔径が2nmの空洞部を残す。
なお、SiGeはSiよりも融点が低いため、上記熱酸化処理として例えば1200℃の熱酸化を行っても、導電層WLを構成する多結晶シリコンが軟化もしくは融解したりすることがなく、よって、積層体の形状やサイズは変動させることなく、SiGeチャネルのみの改質が可能になる。
なお、SiGe膜51の前述したような改質を行い、メモリ膜30側にGe濃度が高いチャネルを形成するにあたっては、酸素雰囲気中の熱処理に限らない。ただし、熱酸化処理の方が、効率的に且つ安定してSiGe膜51の改質を行うことができることが知られている。
次に、図6(a)に示すように、空洞部に絶縁コア材53として例えばシリコン窒化物を埋め込み、その後、絶縁層48を構成する例えばシリコン酸化物およびSiGeに対してエッチング選択性のある条件でRIEを行い、絶縁コア材53の上端部を除去する。これにより、メモリストリングMSの上端部に溝54が形成される。
その後、溝54内に露出したシリコン酸化膜52を、例えばウェットエッチングにより除去し、SiGe膜51の上端部における内側の側面を露出させる。そして、溝54内に、高濃度で例えばリンがドープされたアモルファスシリコンをCVD法で形成する。これにより、図6(b)に示すように、メモリストリングMSの上端部にプラグ55が形成される。プラグ55はSiGe膜51の上端部の側面と接している。ドレイン側選択ゲートDSG側のSiGe膜51の上端部及びプラグ55はビット線BLと接続され、ソース側選択ゲートSSG側のSiGe膜51の上端部及びプラグ55はソース線SLと接続される。
図6(b)に示す構造では、ドレイン側選択ゲートDSGを貫通する部分及びソース側選択ゲートSSGを貫通する部分にも、メモリセルに形成されたSiGe膜51と一体にSiGe膜51が形成されている。ドレイン側選択ゲートDSGに対向する部分のSiGe膜51は、ドレイン側選択トランジスタDSTのチャネル膜として機能し、ソース側選択ゲートSSGに対向する部分のSiGe膜51はソース側選択トランジスタSSTのチャネル膜として機能する。また、ドレイン側選択ゲートDSGとSiGe膜51との間のメモリ膜30は、ドレイン側選択トランジスタDSTのゲート絶縁膜として機能し、ソース側選択ゲートSSGとSiGe膜51との間のメモリ膜30は、ソース側選択トランジスタSSTのゲート絶縁膜として機能する。
次に、図7(a)〜図9(b)を参照して、第2の実施形態に係る半導体記憶装置の製造方法について説明する。
本実施形態においても、前述した実施形態と同様、バックゲートBG及び複数の導電層WLを含む積層体にU字状のメモリホールを形成し、そのメモリホール内に、メモリ膜30、SiGe膜51、シリコン酸化膜52および絶縁コア材53を形成する。前述した実施形態と同様、熱酸化処理により、SiGe膜51におけるメモリ膜30側は、Ge濃度が相対的に高いSiGeチャネルとされる。この状態を図7(a)に示す。ただし、本実施形態では、この時点で、選択ゲートはまだ形成していない。
次に、図7(a)に示す積層体上に、図7(b)に示すように、絶縁層46及び選択ゲートを積層し、さらに選択ゲートをパターニングしてドレイン側選択ゲートDSGとソース側選択ゲートSSGを形成する。さらに、それらの上に絶縁層48を積層する。
その後、絶縁層48、ドレイン側選択ゲートDSG、ソース側選択ゲートSSGおよび絶縁層46を貫通して、絶縁層46の下に設けられたU字状ストリングの上端部に達するホールSHを例えばRIE法で形成する。そして、ホールSHの内壁にゲート絶縁膜61を形成し、さらにその内側にゲート絶縁膜61とは異なる材料のスペーサー膜62を形成する。
例えば、ゲート絶縁膜61はシリコン窒化膜であり、スペーサー膜62はシリコン酸化膜である。ドレイン側選択ゲートDSGに対向するゲート絶縁膜61は、ドレイン側選択トランジスタDSTのゲート絶縁膜として機能し、ソース側選択ゲートSSGに対向するゲート絶縁膜61は、ソース側選択トランジスタSSTのゲート絶縁膜として機能する。
次に、図8(a)に示すように、スペーサー膜62の底部を例えばRIE法で除去し、さらにその後ゲート絶縁膜61の底部をRIE法で除去する。このとき、ゲート絶縁膜61の側面は、ゲート絶縁膜61とは異なる材料のスペーサー膜62で覆われているため、ゲート絶縁膜61の側面はエッチングされず、ダメージを受けない。ゲート絶縁膜61の底部のエッチング後、その下の絶縁コア材53の上端部を例えば20nmほどエッチバックする。
次に、スペーサー膜62および絶縁コア材53のエッチバックにより露出したSiGe膜51の上端部側面に形成されたシリコン酸化膜52を、例えばウェットエッチングにより除去する。これにより、図8(b)に示すように、SiGe膜51の上端部側面が露出する。
次に、図9(a)に示すように、ホールSHの側壁およびホールSHの下で露出されたSiGe膜51の上端部側面に、選択トランジスタ(ドレイン側選択トランジスタDST、ソース側選択トランジスタSST)のチャネル膜63として、例えばアモルファスシリコン膜を形成する。チャネル膜63の下端部は、メモリセルにおけるチャネル膜であるSiGe膜51の上端部側面に接し、この部分でチャネル膜63とSiGe膜51は電気的に接続される。
その後、図9(b)に示すように、チャネル膜63の内側の空洞部に絶縁コア材64として例えばシリコン窒化物を埋め込む。チャネル膜63におけるドレイン側選択ゲートDSG側の上端部はビット線BLに接続され、チャネル膜63におけるソース側選択ゲートSSG側の上端部はソース線SLに接続される。
GeのバンドギャップはSiのバンドギャップより狭いため、SiGeをチャネルとしたトランジスタではオフリークが増加しやすいという懸念がある。しかし、本実施形態では、選択トランジスタ(ドレイン側選択トランジスタDST、ソース側選択トランジスタSST)のチャネルにはSiGeではなくシリコンを用いることで、選択トランジスタのカットオフ特性が向上し、読み出し時のオフリークを低減できる。
すなわち、メモリセルにおけるチャネルにはSiGeを用いることでオン電流Ionが増大でき、選択トランジスタにおけるチャネルにはシリコンを用いることで選択トランジスタのカットオフ特性を高めてオフリーク電流Ioffを抑えることができる。この結果、読み出し時における(Ion/Ioff)比を向上させて、読み出し性能を高めることができる。
以上、具体例を参照しつつ本発明の実施形態について説明した。しかし、本発明は、それらに限定されるものではなく、本発明の技術的思想に基づいて種々の変形が可能である。
メモリストリングの構成はU字状に限らず、図10に示すようにI字状であってもよい。図10には導電部分のみを示し、絶縁部分の図示は省略している。この構造では、基板10上にソース線SLが設けられ、その上にソース側選択ゲート(または下部選択ゲート)SSGが設けられ、その上に複数層の導電層WLが設けられ、最上層の導電層WLとビット線BLとの間にドレイン側選択ゲート(または上部選択ゲート)DSGが設けられている。この場合でも、ボディ20におけるチャネル膜として前述したSiGe膜51を用いることで、チャネル抵抗を低減できる。
10…基板、25…絶縁層、30…メモリ膜、32…電荷蓄積膜、35,36,61…選択トランジスタのゲート絶縁膜、51…SiGe膜、52…シリコン酸化膜、53,64…絶縁コア材、62…スペーサー膜、63…選択トランジスタのチャネル膜、DSG…ドレイン側選択ゲート、SSG…ソース側選択ゲート、BG…バックゲート、SLソース線、WL…導電層
Claims (5)
- 基板と、
前記基板上にそれぞれ交互に積層された複数の導電層と複数の絶縁層とを有する積層体と、
前記積層体を貫通して形成されたメモリホールの側壁に設けられた電荷蓄積膜を含むメモリ膜と、
前記メモリホール内における前記メモリ膜の内側に設けられたSiGe膜と、
を備えたことを特徴とする半導体記憶装置。 - 前記SiGe膜は、前記メモリホールの中心軸側で相対的にGe濃度が高いことを特徴とする請求項1記載の半導体記憶装置。
- 前記積層体の上に積層された選択ゲートと、
前記メモリホールの直上で前記選択ゲートを貫通するホールの側面に設けられたゲート絶縁膜と、
前記ホール内における前記ゲート絶縁膜の内側に設けられたチャネル膜と、
をさらに備え、
前記チャネル膜は、前記SiGe膜と一体に設けられたSiGe膜であることを特徴とする請求項1または2に記載の半導体記憶装置。 - 前記積層体の上に積層された選択ゲートと、
前記メモリホールの直上で前記選択ゲートを貫通するホールの側面に設けられたゲート絶縁膜と、
前記ホール内における前記ゲート絶縁膜の内側に設けられたチャネル膜と、
をさらに備え、
前記チャネル膜は、シリコン膜であることを特徴とする請求項1または2に記載の半導体記憶装置。 - 基板上に、複数の導電層と複数の絶縁層とをそれぞれ交互に積層して積層体を形成する工程と、
前記積層体を貫通するメモリホールを形成する工程と、
前記メモリホールの側壁に電荷蓄積膜を含むメモリ膜を形成する工程と、
前記メモリホール内における前記メモリ膜の内側に、前記メモリホール内に空洞部を残して、SiGe膜を形成する工程と、
前記SiGe膜における前記空洞部に臨む部分を熱処理により絶縁物に変質させ、前記SiGe膜における前記メモリ膜側にGeを濃縮させる工程と、
を備えたことを特徴とする半導体記憶装置の製造方法。
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