CN101208795B - 用于4.5f2动态随机存取存储器单元的具有接地栅极的沟槽隔离晶体管和其制造方法 - Google Patents

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Abstract

在第一存取晶体管构造(206)与第二存取晶体管构造(208)之间形成具有接地栅极的隔离晶体管(240)以提供存储器装置的所述存取晶体管构造之间的隔离。在实施例中，所述存取晶体管构造是凹进存取晶体管。在实施例中，所述存储器装置是DRAM。在另一实施例中，所述存储器装置是4.5F2 DRAM单元。

Description

用于4.5F2动态随机存取存储器单元的具有接地栅极的沟槽隔离晶体管和其制造方法
技术领域
本发明大体上涉及存储器装置，且明确地说，涉及隔离DRAM装置的存取晶体管构造的***和方法。
背景技术
在例如动态随机存取存储器(“DRAM”)等存储器结构中使用例如场效应晶体管(FET)等存取晶体管，以用于控制对用于存储代表存储器中所含的信息的电荷的电容器的存取。存取晶体管需要能够在断开时提供高阻抗且在接通时提供低阻抗连接。
DRAM和其它存储器使用一种寻址方案，藉此选择耦合到许多晶体管栅极的字线，且同时选择耦合到许多晶体管漏极的位线。接通位于选定字线与选定位线的交叉点处的存取晶体管，目存取所述存储器单元。
在DRAM中，电荷泄漏效应使得必须周期性刷新存储器中所存储的信息。刷新DRAM又导致存储器操作中的电力消耗和延迟增加。因此，需要降低DRAM中的电荷泄漏效应。
一个电荷泄漏来源是寄生导电。在接通位于选定字线与选定位线的交叉点处的存取晶体管的同时，许多其它存取晶体管由于所述存取晶体管的漏极耦合到选定位线的缘故而具有漏极电压。这些存取晶体管展现由于漏极电压引起的某种寄生导电。
另外，需要最小化例如DRAM等存储器所需的区域。对越来越小的半导体的需要导致在半导体晶片上将邻近晶体管较紧密地放置在一起。这又产生较紧密放置在一起的晶体管的耗尽区，同时仍然要求将各种电路元件彼此电隔离。一种用以在晶体管周围形成较小耗尽区的方法是增加衬底掺杂浓度。然而，较高掺杂水平增加了硅中的污染物水平，这又增加了晶体管的泄漏电流。
在另一种用以维持各种电路元件彼此电隔离的方法中，在半导体中制作电隔离结构。然而，电隔离结构需要DRAM或其它集成电路上的空间。已经开发出各种技术来减少用于电隔离结构的区域。如图1所说明的，一种用于提供电隔离且同时需要相对较少空间的技术是在晶体管构造100的各部分之间放置隔离沟槽102。然而，在某些类型的集成电路中，寄生导电的一部分是由于角隅效应引起的，所述角隅效应是使用沟槽隔离技术的人为结果。
图1还说明围绕每个晶体管构造100的栅极构造的耗尽区104。隔离沟槽102没有周围耗尽区。
发明内容
在第一存取晶体管构造与第二存取晶体管构造之间构造具有接地栅极的晶体管或隔离晶体管，以提供存储器装置的存取晶体管构造之间的隔离。在实施例中，存储器装置是DRAM。在另一实施例中，存储器装置是4.5F2 DRAM单元。在实施例中，存取晶体管构造是两侧围绕存取晶体管。
存取晶体管构造之间的隔离晶体管在隔离晶体管的栅极下方形成耗尽区，使得衬底中的电子移离所述栅极。这夹断隔离晶体管的耗尽区，并将其与邻近存取晶体管构造的耗尽区合并。显著减少了泄漏电流，因为在合并的耗尽区中没有地方容纳电子。可将耗尽区紧密地放置在一起，以产生较小半导体。此外，还可使用硅衬底的较低掺杂浓度。
本发明的一个实施例是一种存储器装置，其包含：半导体衬底；与所述半导体衬底相关联的多个电荷存储装置；与所述半导体衬底相关联的多个位线；电***在电荷存储装置与位线之间的多个栅极，其中栅极、电荷存储装置和位线界定存储器单元，其中形成所述栅极以便凹进到半导体衬底中，使得在半导体衬底内形成第一耗尽区，且使得当激活所述栅极时，在半导体衬底内在凹进栅极的周边周围形成导电路径，以进而允许电荷在电荷存储装置与相应位线之间流动；以及多个隔离结构，所述多个隔离结构经形成以便凹进在半导体衬底内且以便在半导体衬底内界定第二耗尽区。
本发明的另一实施例是一种存储器装置，其包含：具有第一表面的衬底；在所述衬底上以某一图案排列的多个存储器单元，其中所述多个存储器单元包括电荷存储装置和经形成以便延伸到衬底中的凹进存取装置，其中所述凹进存取装置在衬底中诱发耗尽区且进一步在衬底内在凹进存取装置的凹进周边周围界定电路流动路径；以及形成在所述衬底中的多个隔离结构，以便将所述多个存储器单元彼此隔离，其中所述多个隔离结构包含经形成以便延伸到衬底中的凹进存取装置，其中所述多个隔离结构在衬底中诱发第二耗尽区。
本发明的另一实施例是一种存储器装置，其包含：衬底，其具有第一表面；第一存储器构造，其包含第一存储器存储装置、第一位线；和第一晶体管构造，其具有从第一表面延伸到衬底中的第一凹进栅极、第一源极和第一漏极，其中所述第一存储器存储装置电耦合到所述第一源极，且所述第一位线电耦合到所述第一漏极；第二存储器构造，其包含第二存储器存储装置、第二位线；和第二晶体管构造，其具有第二凹进栅极、第二源极和第二漏极，其中所述第二存储器存储装置电耦合到所述第二源极，且所述第二位线电耦合到所述第二漏极；其中所述第一和第二晶体管构造是凹进存取装置；以及接地凹进晶体管栅极构造，其***在所述第一与第二存储器构造之间。
本发明的另一实施例是一种隔离多个存储器单元的方法，所述存储器单元由电荷存储装置和经形成以便延伸到衬底中的凹进存取装置组成，其中所述凹进存取装置在衬底中诱发第一耗尽区且进一步在衬底内在邻近源极漏极区之间在凹进存取装置的凹进周边周围界定电流流动路径，所述方法包含：形成多个隔离结构以便将所述多个存储器单元彼此隔离，其中所述多个隔离包含凹进存取装置；以及诱发形成所述多个隔离结构的凹进存取装置在衬底中形成第二耗尽区以进而抑制单元之间的泄漏。
出于概述本发明的目的，本文已经描述了本发明的某些方面、优点和新颖特征。将了解，未必可根据本发明的任何特定实施例实现所有此类优点。因此，可用实现或优化本文所教示的一个优点或若干优点而未必实现本文可能教示或建议的其它优点的方式来实施或进行本发明。
附图说明
现将参看附图来描述实施本发明各种特征的一般架构。提供附图和相关联的描述来说明本发明的实施例而并非限制本发明的范围。在附图中，始终重复使用参考标号来指示所参考的元件之间的一致性。另外，每个参考标号的第一个数字指示第一次出现所述元件的图式。
图1说明沟槽隔离结构和晶体管构造的简化侧视图。
图2说明本发明实施例的晶体管隔离构造和存取晶体管构造的简化侧视图。
图3说明图2的存储器装置200的实施例的简化侧视图，所述实施例进一步包含存储器存储装置和存储器存取装置。
图4是根据本发明实施例的含有多个字线和位线的存储器阵列的电路图，其中所述存储器阵列包含图2和图3的结构。
图5是描绘根据本发明实施例的电子电路与存储器装置之间的通信的示意图，其中所述存储器装置包含图2和图3的结构。
图6A是根据本发明实施例的存储器存储装置600的俯视图。
图6B是图6A所说明的存储器存储装置的实施例的简化侧视图。
图7A是根据本发明另一实施例的存储器存储装置的俯视图。
图7B是图7A所说明的存储器存储装置的实施例的简化侧视图。
具体实施方式
为了更详细理解本发明，首先参看图2。图2说明本发明实施例的包含晶体管隔离构造和存取晶体管构造的存储器装置200的一部分的简化侧视图。
存储器装置200包含半导体衬底202，其可包含各种各样的合适材料。半导体衬底202可包括已经在其上面制作的半导体结构和/或其它层或此项技术中通常使用的任何掺杂硅平台。尽管所说明的半导体衬底202包含内在掺杂型单晶硅晶片，但所属领域的技术人员将了解具有其它配置的半导体衬底202可包含其它形式的半导体层，其包括半导体装置的其它有源或可操作部分。
存储器装置200进一步包含晶体管栅极构造204-210、240、242。晶体管栅极构造204-210、240、242展示为形成在半导体衬底202内。在另一实施例中，晶体管栅极构造204-210、240、242形成在衬底202上。
晶体管栅极构造204-210、240、242分别包含栅极电介质212-218、256、258、硅层(未图示)、导电层(未图示)和绝缘帽206。在实施例中，栅极电介质212-218、256、258包含氧化物，例如二氧化硅。在实施例中，硅层包含导电掺杂硅。在实施例中，导电层包含金属或金属硅化物，例如铜、金、铝、硅化钨、硅化钛、硅化钴或硅化镍。在实施例中，绝缘帽206包含绝缘体，例如二氧化硅和氮化硅。
将了解，晶体管栅极构造204-210、240、242的各个层是示范性层，且除了或替代所述层，可使用其它层。举例来说，可在导电层与硅层之间并入阻挡层。
存储器装置200进一步包含形成在衬底202内的掺杂扩散区或源极/漏极区220-230。源极/漏极区220和222连同晶体管栅极构造204界定第一晶体管构造232。源极/漏极区222和224连同晶体管栅极构造206界定第二晶体管构造234。
源极/漏极区222分别通过晶体管栅极212和214门控连接到源极/漏极区220和224。源极/漏极区222可视为共享源极/漏极区，因为其由第一晶体管构造232和第二晶体管构造234共享。
类似地，源极/漏极区226和228连同晶体管栅极构造208界定第三晶体管构造236。源极/漏极区228和230连同晶体管栅极构造210界定第四晶体管构造238。
源极/漏极区228分别通过晶体管栅极216和218门控连接到源极/漏极区226和230。源极/漏极区228也可视为共享源极/漏极区，因为其由第三晶体管构造236和第四晶体管构造238共享。
在实施例中，晶体管栅极构造204-210、240、242分别是字线204-210、240、242。在实施例中，晶体管构造232-238是两侧围绕存取晶体管。在另一实施例中，晶体管构造232-238是凹进存取晶体管。在又一实施例中，晶体管构造232-238是U形栅极晶体管。在又一实施例中，晶体管构造232-238是凹进存取装置。在又一实施例中，晶体管构造232-238是凹进存取装置(RAD)存取晶体管。
在实施例中，晶体管构造232-238是NMOS晶体管装置，使得源极/漏极区220-230包含n型区。在另一实施例中，晶体管构造232-238是PMOS晶体管装置，使得源极/漏极区220-230包含p型区。存储器装置200可使用任何合适的掺杂工艺来掺杂，所述掺杂工艺例如为离子植入或扩散。
晶体管栅极构造240、242分别是字线240、242，如上所述。为了给晶体管构造232-238提供隔离，字线240、242分别电连接到接地。晶体管栅极构造240、242分别包含隔离晶体管构造260、262。
在实施例中，衬底202是p掺杂的。所述p掺杂衬底202包括过量的空穴或带正电粒子。接地栅极240、242将一些空穴推离围绕栅极240、242的区。这减少了围绕接地栅极240、242的区中的自由空穴和电子，且因此减少了围绕接地栅极240、242的区中的泄漏电流。
图2所示的虚线表示每个晶体管构造232-238和隔离晶体管构造260、262周围的耗尽区的边界。晶体管栅极构造204-210分别包含耗尽区244-254，且隔离晶体管构造240、242分别包含耗尽区252、254。
为了提供隔离晶体管构造260的源极与漏极224、226之间的隔离，在实施例中，栅极电压近似小于或等于阈值电压。在此实施例中，隔离晶体管构造260处于耗尽模式中。
在另一实施例中，栅极电压远远小于阈值电压，这也提供隔离晶体管构造260的源极与漏极224、226之间的隔离。在此实施例中，隔离晶体管构造260处于累积模式中。
如图2所示，接地栅极240的耗尽区252与晶体管构造234、236的耗尽区246、248合并。这提供晶体管构造234与236之间的隔离。在一个实施方案中，栅极240接地。在另一实施方案中，施加负电压(例如，约-0.5V)以增强耗尽区。在存储器装置200中围绕隔离晶体管构造的接地字线的耗尽区与邻近有源晶体管构造的耗尽区合并以提供隔离。显著减少了泄漏电流，因为在夹断的耗尽区244-254中没有地方容纳电子。
如上文提及的，增加衬底掺杂浓度是一种用以减小围绕晶体管栅极的耗尽区的大小且因此实现晶体管之间的较小间隔的方法。在没有隔离晶体管构造260、262的存储器装置的实施例中，可使用约1016原子/cm3到约1020原子/cm3的掺杂浓度。
在存储器装置200中形成隔离晶体管构造260、262提供在有源晶体管元件之间的隔离，且准许存取晶体管232-238的较紧密间隔，而不需要衬底202中的高掺杂浓度。因此，可使用硅衬底202的较低掺杂浓度。在具有隔离晶体管构造260、262的存储器装置200的实施例中，可使用约1016原子/cm3到约1015原子/cm3之间的掺杂浓度，且优选地约1015原子/cm3的掺杂浓度。
图3是图2的存储器装置200的实施例的简化侧视图，所述实施例进一步包含存储器存储装置和存储器存取装置。
参看图3，在衬底202上方形成绝缘材料310，且导电互连件312、314和316分别延伸通过绝缘材料310到达源极/漏极区220、222和224。绝缘材料310可包含(例如)硼磷硅玻璃(BPSG)，且导电互连件312、314、316可包含(例如)导电掺杂硅、金属硅化物或元素金属中的一者或一者以上。
导电互连件314与位线318电连接，这形成共享源极/漏极区222与位线318之间的电连接。电连接件312和316分别并入到电容器构造320和322中。在实施例中，在电连接件312和316上方形成介电材料324，且随后在介电材料324上方形成电容器板326。因此，将导电互连件312和316并入到电容器构造320和322中作为存储节点。介电材料324可包含(例如)二氧化硅、氮化硅或所谓的高K介电材料(例如五氧化二钽)中的一者或一者以上。电容器板326可包含(例如)导电掺杂硅、金属或金属硅化物中的一者或一者以上。
晶体管构造232-238界定存储器装置200的存取晶体管。晶体管构造232和234用于提供位线318与电容器构造320和322之间的存取，而晶体管构造236和238用于提供位线318与电容器构造330和332之间的存取。
图4是包含多个字线、位线和存储器单元402的存储器阵列400的电路图。在实施例中，存储器阵列400包含图2和图3的结构。
存储器单元402被组织成列C1-CN和行R1-RN。列解码器404和行解码器406处理地址信号408以识别目标存储器单元402的列CN和行RN。列通常被称为字线，且行通常被称为位线。
示范性存储器单元402包含晶体管232、耦合到晶体管232的源极S 220的电容器320、耦合到晶体管232的栅极G和其它存储器单元中的其它栅极的字线212以及耦合到晶体管232的漏极D 222和其它存储器单元中的其它漏极的位线318。在实施例中，晶体管232的栅极G包含字线212。
通过选择字线212和位线318，接通晶体管232，且可测量电容器320中所存储的电荷以确定存储器单元402中所存储的数据。或者，通过选择并接通晶体管232，可将电荷注射到电容器320中以在其中写入数据，且断开晶体管232以在存储器单元402中存储数据。
图5说明存储器阵列400经由常规地址信号408和数据信号502与电子电路500介接。地址信号408选择存储器阵列400中的一个或一个以上存储器单元402。另一方面，数据信号502携载存储于存储器阵列400的存储器单元402的数据或从其检索的数据。
在一个实施例中，存储器阵列400是动态随机存取存储器(DRAM)。在其它实施例中，存储器阵列400可包含各种各样的存储器装置，例如静态存储器、动态存储器、扩展数据输出存储器、扩展数据输出动态随机存取存储器(EDO DRAM)、同步动态随机存取存储器(SDRAM)、双数据率同步动态随机存取存储器(DDR SDRAM)、同步链路动态随机存取存储器(SLDRAM)、视频随机存取存储器(VRAM)、rambus动态随机存取存储器(RDRAM)、静态随机存取存储器(SRAM)、快闪存储器或此项技术中已知的任何其它存储器类型。
存储器阵列400与不同类型的电子电路500介接。举例来说，电子电路500可包括存取或依赖于存储器的任何装置，包括但不限于计算机等。
举例来说，计算机包含处理器、程序逻辑或表示数据和指令的其它衬底配置，其如本文描述那样操作。在其它实施例中，处理器可包含控制器电路、处理器电路、处理器、通用单芯片或多芯片微处理器、数字信号处理器、嵌入式微处理器、微控制器等。
在一些实施例中，单独实施存储器阵列400和电子电路500。在其它实施例中，存储器阵列400和电子电路500集成在一起。此外，所属领域的技术人员将认识到，存储器阵列400可在各种各样的装置、产品和***中实施。
图6A是存储器存储装置或存储器阵列600的实施例的俯视图。存储器阵列600包含多个字线602、多个位线608、多个隔离晶体管构造606和多个有源区域604。有源区域604相对于位线(即，x轴)倾斜。在实施例中，有源区域604的布局处于45°。在其它实施例中，有源区域604相对于x轴成某一角度，其中所述角度在约0°到约180°之间。在实施例中，存储器阵列600中的存储器单元的间距在Y方向上对于一个单元为3F，且在X方向上对于两个单元为3F。
图6B是图6A中所说明的存储器阵列600的实施例的简化侧视图。图6B进一步说明图6A所示的多个字线602、多个位线608、多个隔离晶体管构造606和多个有源区域604。
图7A是存储器阵列600的另一实施例的俯视图。在图7A所说明的实施例中，有源区域604的布局处于0°。有源区域604处于位线608下方且由位线608覆盖。
图7B是图7A所说明的存储器存储装置的实施例的简化侧视图。图7B说明所述多个有源区域604，且进一步说明图7A所示的多个字线602、多个位线608和多个隔离晶体管构造606。
尽管已经描述了本发明的某些实施例，但仅以实例方式来呈现这些实施例，且不希望这些实施例限制本发明的范围。实际上，本文所述的新颖方法和***可用各种其它形式来实施；此外，可在不脱离本发明精神的情况下对本文所述的方法和***的形式作出各种省略、替代和改变。希望所附权利要求书和其等效物涵盖将属于本发明范围和精神的此类形式或修改。

Claims (14)

1.一种存储器装置，其包含：
半导体衬底，其具有第一表面；
多个存储器单元，其以某一图案排列在所述半导体衬底上，其中所述多个存储器单元包括电荷存储装置和经形成以便延伸到所述半导体衬底中的凹进存取装置，其中所述凹进存取装置在所述半导体衬底中诱发第一耗尽区且进一步在所述半导体衬底内所述凹进存取装置的凹进周边周围界定电流流动路径；
多个隔离结构，其形成在所述半导体衬底中，以便将所述多个存储器单元彼此隔离，其中所述多个隔离结构包含经形成以便延伸到所述半导体衬底中的凹进存取装置，其中所述多个隔离结构在所述半导体衬底中诱发第二耗尽区，其中所述多个隔离结构经电连接到接地或者经偏置以便界定所述第二耗尽区。
2.根据权利要求1所述的存储器装置，其中所述多个存储器单元包括形成于所述半导体衬底的所述第一表面上的电荷存储装置和位线，其中所述凹进存取装置包含具有经形成以便延伸到所述半导体衬底中的栅极的凹进存取晶体管。
3.根据权利要求2所述的存储器装置，其中所述凹进存取晶体管进一步包括形成在邻近所述半导体衬底的所述第一表面处的一对源极/漏极区，且其中所述凹进存取晶体管包括从所述第一表面向内延伸到所述半导体衬底中的栅极结构，使得激活所述栅极导致形成导电沟道，以使得电流在所述一对源极/漏极区之间流动。
4.根据权利要求1所述的存储器装置，其中所述多个隔离结构包含多个栅极结构，所述栅极结构经形成以便从所述第一表面延伸到所述半导体衬底中，且其中所述多个栅极结构接地。
5.根据权利要求1所述的存储器装置，其中由所述多个隔离结构形成的所述第二耗尽区与由所述单元的所述凹进存取装置诱发的相应第一耗尽区合并，使得可降低所述半导体衬底的掺杂水平而不会增加存储器单元之间的泄漏电流。
6.根据权利要求5所述的存储器装置，其中所述多个存储器单元中的每一者包含第一凹进栅极和第二凹进栅极以及第一和第二电荷存储装置，且其中所述多个存储器单元中的每一者包括共用源极/漏极区，所述共用源极/漏极区在所述第一凹进栅极和第二凹进栅极之间共用且电耦合到单个位线。
7.根据权利要求6所述的存储器装置，其进一步包含多个源极/漏极区，所述源极/漏极区电耦合到所述电荷存储装置。
8.根据权利要求1所述的存储器装置，其中所述半导体衬底包含p掺杂衬底，且其中所述凹进存取装置包含多个凹进栅极。
9.根据权利要求1所述的存储器装置，其进一步包含用于激活多个单元的栅极的字线和也电连接到多个单元的位线，且其中每个单元的栅极界定有源区域，且其中每个单元的所述有源区域相对于所述位线和字线成45度角定向。
10.根据权利要求1所述的存储器装置，其进一步包含用于激活多个单元的栅极的字线和也电连接到多个单元的位线，且其中每个单元的栅极界定有源区域，且其中每个单元的所述有源区域相对于所述位线成0度角定向。
11.一种隔离多个存储器单元的方法，所述存储器单元由电荷存储装置和经形成以便延伸到半导体衬底中的凹进存取装置组成，其中所述凹进存取装置在所述半导体衬底中诱发第一耗尽区且进一步在所述半导体衬底内的邻近源极漏极区之间在所述凹进存取装置的凹进周边周围界定电流流动路径，所述方法包含：
形成多个隔离结构以便将所述多个存储器单元彼此隔离，其中所述多个隔离包含凹进存取装置；以及
诱发形成所述多个隔离结构的所述凹进存取装置在所述半导体衬底中形成第二耗尽区以进而抑制单元之间的泄漏，其中所述多个隔离结构经电连接到接地或者经偏置以便界定所述第二耗尽区。
12.根据权利要求11所述的方法，其中所述多个隔离结构经形成以便延伸到所述半导体衬底中，且其中所述多个隔离结构接地。
13.根据权利要求11所述的方法，其中形成所述多个隔离结构包含形成所述结构以便***在邻近凹进存取装置之间。
14.根据权利要求11所述的方法，其中由所述多个隔离结构形成的所述第二耗尽区与由所述单元的所述凹进存取装置诱发的相应第一耗尽区合并，使得可降低所述半导体衬底的掺杂水平而不会增加邻近存储器单元之间的泄漏电流。
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