JP2658870B2 - 半導体記憶装置およびその製造方法 - Google Patents
半導体記憶装置およびその製造方法Info
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- H10B12/31—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells having a storage electrode stacked over the transistor
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- H10B12/30—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells
- H10B12/34—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells the transistor being at least partially in a trench in the substrate
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Description
【０００１】
【産業上の利用分野】本発明は、半導体記憶装置および
その製造方法に関し、特に高集積化に適したダイナミッ
ク型半導体記憶装置に関する。
その製造方法に関し、特に高集積化に適したダイナミッ
ク型半導体記憶装置に関する。
【０００２】
【従来の技術】従来、ダイナミック型半導体記憶装置
（以後ＤＲＡＭと記述）においては、高集積化のために
種々のメモリセル構造が提案されている。例えば、溝型
素子分離と溝内に埋め込まれたワード線を用いる構造
が、特願平５−１０７８５２に開示されている。図２０
（平面構造）、図２１（断面構造）を用いて、この発明
を説明する。前記資料に平面構造は明示されていない
が、図２０の構造が代表的なものである。Ｐ型シリコン
基板１０１表面に、分離用溝１０２によって互いに分離
されたメモリセル活性領域１０４がマトリックス状に配
置される。分離用溝１０２は、シリコン酸化膜１０３で
埋設される。次いで、ワード線１０５を埋め込むための
溝１１７を形成する。溝１１７は、活性領域１０４中で
はシリコン基板に開溝され、分離用溝領域１０２中では
埋設されたシリコン酸化膜１０３に開溝される。溝１１
７内壁に露出したシリコン基板表面をゲート酸化膜１０
６で覆い、ワード線１０５用の電極材料を溝１１７内に
埋設する。次いで、全面にＮ型導電型不純物をイオン打
ち込みして、ソース１０７、ドレイン１０８を形成す
る。その上にシリコン酸化膜１０９を形成し、ビットコ
ンタクト孔１１５を開口し、ビット線１１６を形成す
る。次いで、シリコン酸化膜１１４を形成し、容量コン
タクト孔１１０を開口する。その上に、記憶容量下層電
極１１１、容量絶縁膜１１２、記憶容量上層電極１１３
を形成して電荷記憶容量を構成する。ここまでの工程に
よって、前記発明の骨子が実現される。この発明は、溝
分離によってメモリセル間の分離特性を改善できる。ワ
ード線（すなわち選択用トランジスタのゲート電極）を
溝内に埋設するから、デバイス表面の段差を減少させる
ことができる。選択用トランジスタのチャネルを縦方向
に拡大して、短チャネル効果を軽減できる。記憶容量を
ワード線およびビット線の上層に配置するから、容量下
層電極の平面積を与えられたメモリセルサイズに対して
最大にできる。
（以後ＤＲＡＭと記述）においては、高集積化のために
種々のメモリセル構造が提案されている。例えば、溝型
素子分離と溝内に埋め込まれたワード線を用いる構造
が、特願平５−１０７８５２に開示されている。図２０
（平面構造）、図２１（断面構造）を用いて、この発明
を説明する。前記資料に平面構造は明示されていない
が、図２０の構造が代表的なものである。Ｐ型シリコン
基板１０１表面に、分離用溝１０２によって互いに分離
されたメモリセル活性領域１０４がマトリックス状に配
置される。分離用溝１０２は、シリコン酸化膜１０３で
埋設される。次いで、ワード線１０５を埋め込むための
溝１１７を形成する。溝１１７は、活性領域１０４中で
はシリコン基板に開溝され、分離用溝領域１０２中では
埋設されたシリコン酸化膜１０３に開溝される。溝１１
７内壁に露出したシリコン基板表面をゲート酸化膜１０
６で覆い、ワード線１０５用の電極材料を溝１１７内に
埋設する。次いで、全面にＮ型導電型不純物をイオン打
ち込みして、ソース１０７、ドレイン１０８を形成す
る。その上にシリコン酸化膜１０９を形成し、ビットコ
ンタクト孔１１５を開口し、ビット線１１６を形成す
る。次いで、シリコン酸化膜１１４を形成し、容量コン
タクト孔１１０を開口する。その上に、記憶容量下層電
極１１１、容量絶縁膜１１２、記憶容量上層電極１１３
を形成して電荷記憶容量を構成する。ここまでの工程に
よって、前記発明の骨子が実現される。この発明は、溝
分離によってメモリセル間の分離特性を改善できる。ワ
ード線（すなわち選択用トランジスタのゲート電極）を
溝内に埋設するから、デバイス表面の段差を減少させる
ことができる。選択用トランジスタのチャネルを縦方向
に拡大して、短チャネル効果を軽減できる。記憶容量を
ワード線およびビット線の上層に配置するから、容量下
層電極の平面積を与えられたメモリセルサイズに対して
最大にできる。
【０００３】さらに、特願平５−１３６８００に溝型素
子分離構造を改良した提案がある。図２２（平面構
造）、図２３（図２２のＡ−Ａ′部断面構造）図２４
（図２２のＢ−Ｂ′部断面構造）を用いて製造方法にそ
って前記発明を説明する。Ｐ型シリコン基板２０１表面
のフィールド領域に将来形成されるビット線２１６に平
行方向にのみスリット状に分離用溝２０２を形成する。
溝２０２の内部は、シリコン酸化膜２０３で埋設され、
各々のメモリセルの活性領域２０４は、このスリット状
の溝２０２によって将来形成されるワード線２０５の方
向に分離される。メモリセルの選択用トランジスタのゲ
ート電極となるワード線２０５、および各々のメモリセ
ルの活性領域２０４をビット線２１６の方向に分離する
ための分離用ゲート電極２１８を、ビット線２１６と直
角方向に配列する。ゲート酸化膜を介して活性領域２０
４上に設けられたワード線２０５の両側にＮ型のソース
２０７、ドレイン２０８を設ける。その上に絶縁膜２０
９を形成し、容量コンタクト孔２１０を開孔する。次い
で、容量下層電極２１１、容量絶縁膜２１２、容量上層
電極１３を形成して電荷記憶容量を構成する。その上
に、シリコン酸化膜２１４を形成し、ビットコンタクト
孔２１５を開孔し、ビット線２１６を形成する。ここま
での工程によって、前記発明の骨子が実現される。この
発明は、ＤＲＡＭセルアレイ内の素子分離用の溝を、ビ
ット線に平行な直線形状に限定し、ビット線と直角の方
向には設けない構造を提案している。これによって、リ
ソグラフィー時に発生するメモリセル活性領域の変形を
抑制し、複雑なレイアウトパターンの溝を絶縁膜で埋設
する難しさを回避できる。
子分離構造を改良した提案がある。図２２（平面構
造）、図２３（図２２のＡ−Ａ′部断面構造）図２４
（図２２のＢ−Ｂ′部断面構造）を用いて製造方法にそ
って前記発明を説明する。Ｐ型シリコン基板２０１表面
のフィールド領域に将来形成されるビット線２１６に平
行方向にのみスリット状に分離用溝２０２を形成する。
溝２０２の内部は、シリコン酸化膜２０３で埋設され、
各々のメモリセルの活性領域２０４は、このスリット状
の溝２０２によって将来形成されるワード線２０５の方
向に分離される。メモリセルの選択用トランジスタのゲ
ート電極となるワード線２０５、および各々のメモリセ
ルの活性領域２０４をビット線２１６の方向に分離する
ための分離用ゲート電極２１８を、ビット線２１６と直
角方向に配列する。ゲート酸化膜を介して活性領域２０
４上に設けられたワード線２０５の両側にＮ型のソース
２０７、ドレイン２０８を設ける。その上に絶縁膜２０
９を形成し、容量コンタクト孔２１０を開孔する。次い
で、容量下層電極２１１、容量絶縁膜２１２、容量上層
電極１３を形成して電荷記憶容量を構成する。その上
に、シリコン酸化膜２１４を形成し、ビットコンタクト
孔２１５を開孔し、ビット線２１６を形成する。ここま
での工程によって、前記発明の骨子が実現される。この
発明は、ＤＲＡＭセルアレイ内の素子分離用の溝を、ビ
ット線に平行な直線形状に限定し、ビット線と直角の方
向には設けない構造を提案している。これによって、リ
ソグラフィー時に発生するメモリセル活性領域の変形を
抑制し、複雑なレイアウトパターンの溝を絶縁膜で埋設
する難しさを回避できる。
【０００４】
【発明が解決しようとする課題】先に説明した第１の従
来技術では、個々のメモリセルの活性領域が平行四辺形
の複雑な構造となっている（図２０）。ビット線の上層
に形成された蓄積容量下層電極とメモリセルの活性領域
を接続する容量コンタクト孔を設けるために、ビット線
に覆われない活性領域部分が必要だからである。このよ
うな多角形形状は、パターンが微細になると正確な描画
が難しく、リソグラフィー時にパターン変形を生じ易
い。この様子を図２５（ａ），（ｂ）に示す。図２５
（ａ）が本来の設計パターンであり、図２５（ｂ）がリ
ソグラフィーによるフォトレジストパターンである。図
２５（ｂ）では、露光によってパターンの角が丸まり、
活性領域が変形縮小している。このような現象は、角を
有するパターンの描画においては不可避であり、特にパ
ターンサイズが小さくなるとその影響が大きくなる。ま
た、狭い溝中での絶縁膜の成長速度、カバレッジ等の成
膜に関する特性は、溝の形状によって大きく変化するこ
とが知られており、複雑なレイアウト形状の溝は、絶縁
膜で平坦に埋設することが難しい。第１の従来技術にお
ける分離用溝のレイアウトパターンには、図２０から分
かるように、交差する領域が存在する。これを通常の絶
縁膜成長技術で埋設すると、他の領域に比して交差部分
に埋設した絶縁膜の上部が凹状になり易く、交差部の溝
中にボイドができ易い等の不都合が生じる。第２の従来
技術は、主として第１の従来技術の問題点を改善するこ
とが目的である。素子分離用溝のレイアウトを直線上の
スリットパターンのみに限定（図２２）することによっ
て、リソグラフィー時のパターン変形を抑制すると同時
に、絶縁膜による埋設を容易にしている。しかし、この
ようなレイアウトでは、ビット線の上層からの容量コン
タクトを設ける活性領域部分を確保できない。したがっ
て、蓄積容量をビット線の下層に形成せざるをえず、第
１の従来技術で得られる程の蓄積容量値を実現できな
い。
来技術では、個々のメモリセルの活性領域が平行四辺形
の複雑な構造となっている（図２０）。ビット線の上層
に形成された蓄積容量下層電極とメモリセルの活性領域
を接続する容量コンタクト孔を設けるために、ビット線
に覆われない活性領域部分が必要だからである。このよ
うな多角形形状は、パターンが微細になると正確な描画
が難しく、リソグラフィー時にパターン変形を生じ易
い。この様子を図２５（ａ），（ｂ）に示す。図２５
（ａ）が本来の設計パターンであり、図２５（ｂ）がリ
ソグラフィーによるフォトレジストパターンである。図
２５（ｂ）では、露光によってパターンの角が丸まり、
活性領域が変形縮小している。このような現象は、角を
有するパターンの描画においては不可避であり、特にパ
ターンサイズが小さくなるとその影響が大きくなる。ま
た、狭い溝中での絶縁膜の成長速度、カバレッジ等の成
膜に関する特性は、溝の形状によって大きく変化するこ
とが知られており、複雑なレイアウト形状の溝は、絶縁
膜で平坦に埋設することが難しい。第１の従来技術にお
ける分離用溝のレイアウトパターンには、図２０から分
かるように、交差する領域が存在する。これを通常の絶
縁膜成長技術で埋設すると、他の領域に比して交差部分
に埋設した絶縁膜の上部が凹状になり易く、交差部の溝
中にボイドができ易い等の不都合が生じる。第２の従来
技術は、主として第１の従来技術の問題点を改善するこ
とが目的である。素子分離用溝のレイアウトを直線上の
スリットパターンのみに限定（図２２）することによっ
て、リソグラフィー時のパターン変形を抑制すると同時
に、絶縁膜による埋設を容易にしている。しかし、この
ようなレイアウトでは、ビット線の上層からの容量コン
タクトを設ける活性領域部分を確保できない。したがっ
て、蓄積容量をビット線の下層に形成せざるをえず、第
１の従来技術で得られる程の蓄積容量値を実現できな
い。
【０００５】本発明が解決しようとする課題は、第１の
従来技術の長所を保持したまま、製造の容易さにおける
第２の従来技術の特徴を活かせる構造と製造方法を提供
することである。
従来技術の長所を保持したまま、製造の容易さにおける
第２の従来技術の特徴を活かせる構造と製造方法を提供
することである。
【０００６】
【課題を解決するための手段】本発明の半導体記憶装置
は、シリコン基板表面に直線的に配列される第一の溝
と、第一の溝を埋設しかつ前記半導体基板表面を覆う第
一の絶縁膜と、第一の絶縁膜から半導体基板まで一体化
して掘られかつ第一の溝と直交配列される第二の溝と、
第二の溝の内壁の半導体基板表面を覆うゲート絶縁膜
と、前記第二の溝の中に埋設されたゲート電極と、その
上層に絶縁膜を介して前記第一の溝と平行に配置された
ビット線と、少なくとも前記ビット線の側壁と選択用Ｍ
ＯＳトランジスタのドレイン拡散層とを接続する導電材
料と、その上層に絶縁膜を介して記憶容量用の下層電極
とを備える。
は、シリコン基板表面に直線的に配列される第一の溝
と、第一の溝を埋設しかつ前記半導体基板表面を覆う第
一の絶縁膜と、第一の絶縁膜から半導体基板まで一体化
して掘られかつ第一の溝と直交配列される第二の溝と、
第二の溝の内壁の半導体基板表面を覆うゲート絶縁膜
と、前記第二の溝の中に埋設されたゲート電極と、その
上層に絶縁膜を介して前記第一の溝と平行に配置された
ビット線と、少なくとも前記ビット線の側壁と選択用Ｍ
ＯＳトランジスタのドレイン拡散層とを接続する導電材
料と、その上層に絶縁膜を介して記憶容量用の下層電極
とを備える。
【０００７】また本発明の半導体記憶装置は、第二の溝
に埋設されたゲート電極の列の一部を記憶素子選択用の
ワード線とし、他の列は前記の記憶素子間を電気的に分
離するために固定電位が与えられたゲート電極列とする
ことができる。
に埋設されたゲート電極の列の一部を記憶素子選択用の
ワード線とし、他の列は前記の記憶素子間を電気的に分
離するために固定電位が与えられたゲート電極列とする
ことができる。
【０００８】また本発明の半導体記憶装置は、第二の溝
に埋設されたゲート電極の下層をシリコン材料、上層を
より低抵抗の導電材料、の積層構造とすることができ
る。
に埋設されたゲート電極の下層をシリコン材料、上層を
より低抵抗の導電材料、の積層構造とすることができ
る。
【０００９】また本発明の半導体記憶装置の製造方法
は、半導体基板表面に基板と逆導電型の拡散層を形成す
る工程と、前記の拡散層を突き抜ける深さの複数の直線
状の第一の溝を掘る工程と、第一の絶縁膜によって前記
第一の溝を埋設しかつ基板表面を覆う工程と、第一の溝
に直交するように、前記第一の絶縁膜の上から前記の拡
散層を突き抜ける深さの複数の第二の溝を掘る工程と、
第二の溝内壁の半導体基板表面にゲート絶縁膜を形成す
る工程と、第二の溝内を導電材料によって埋設する工程
と、表面を絶縁膜で覆う工程と、所望の形状にビット線
を形成する工程と、表面を絶縁膜で覆う工程と、該絶縁
膜の上から、ビット線と将来選択用ＭＯＳトランジスタ
のドレイン拡散層となる領域の両方にまたがるコンタク
ト孔を開口する工程と、該コンタクト孔を導電材料で埋
設する工程と、表面を絶縁膜で覆う工程と、将来選択用
ＭＯＳトランジスタのソース拡散層となる領域の上にコ
ンタクト孔を開口する工程と、記憶容量下層電極を形成
する工程を有する。
は、半導体基板表面に基板と逆導電型の拡散層を形成す
る工程と、前記の拡散層を突き抜ける深さの複数の直線
状の第一の溝を掘る工程と、第一の絶縁膜によって前記
第一の溝を埋設しかつ基板表面を覆う工程と、第一の溝
に直交するように、前記第一の絶縁膜の上から前記の拡
散層を突き抜ける深さの複数の第二の溝を掘る工程と、
第二の溝内壁の半導体基板表面にゲート絶縁膜を形成す
る工程と、第二の溝内を導電材料によって埋設する工程
と、表面を絶縁膜で覆う工程と、所望の形状にビット線
を形成する工程と、表面を絶縁膜で覆う工程と、該絶縁
膜の上から、ビット線と将来選択用ＭＯＳトランジスタ
のドレイン拡散層となる領域の両方にまたがるコンタク
ト孔を開口する工程と、該コンタクト孔を導電材料で埋
設する工程と、表面を絶縁膜で覆う工程と、将来選択用
ＭＯＳトランジスタのソース拡散層となる領域の上にコ
ンタクト孔を開口する工程と、記憶容量下層電極を形成
する工程を有する。
【００１０】
【作用】本発明の骨子は、直線的な２種類の溝と、ビッ
ト線の側壁と選択用トランジスタのドレイン拡散層を接
続するコンタクト構造である。直線的な溝は、製造が容
易である。また、上記コンタクト構造は、直線的な溝を
用いて第１の従来技術の長所を活かせる構造を提供でき
る。
ト線の側壁と選択用トランジスタのドレイン拡散層を接
続するコンタクト構造である。直線的な溝は、製造が容
易である。また、上記コンタクト構造は、直線的な溝を
用いて第１の従来技術の長所を活かせる構造を提供でき
る。
【００１１】
【実施例】本発明の実施例を図面を用いて説明する。図
１（ａ）は平面構造、図１（ｂ）は図１（ａ）のＡ−
Ａ′部、図１（ｃ）は図１（ａ）のＢ−Ｂ′部、図２は
図１（ａ）のＣ−Ｃ′部断面構造である。
１（ａ）は平面構造、図１（ｂ）は図１（ａ）のＡ−
Ａ′部、図１（ｃ）は図１（ａ）のＢ−Ｂ′部、図２は
図１（ａ）のＣ−Ｃ′部断面構造である。
【００１２】Ｐ型シリコン基板１の表面に、幅０．１μ
ｍ、深さ０．６μｍ、ピッチ０．６μｍの複数の分離用
溝２が平行に形成され、シリコン酸化膜３で埋設されて
いる。分離用溝２と垂直方向に幅０．１μｍ深さ０．４
μｍのワード線用溝１７が、０．６μｍピッチで平行に
形成されている。ワード線用溝１７には、ゲート酸化膜
６を介してＮ型導電型の多結晶シリコンが埋設されてい
る。ワード線用溝１７中に埋設された多結晶シリコン
は、ワード線５および分離用ゲート電極１８を形成す
る。ワード線５は、溝中に形成された選択用トランジス
タの駆動用ゲート電極として働き、分離用ゲート電極１
８は、溝中に形成されるトランジスタのチャネルをカッ
トオフする固定電位が与えられ、活性領域４間を電気的
に分離するための分離用ゲート電極として働く。隣接す
る２本の分離用溝と、２本の分離用ゲート電極で囲まれ
た領域が１個のメモリセルの活性領域４である。ワード
線５の両側のシリコン基板１の表面には、深さ０．２μ
ｍのＮ型のソース７、ドレイン８が形成されている。そ
の上に、シリコン酸化膜９を介してタングステンシリサ
イドのビット線１６が分離用溝２と平行に配置され、シ
リコン酸化膜１４で覆われている。ビット線１６とＮ型
のドレイン８とは、シリコン酸化膜３，９，１４中に埋
め込まれた接続用多結晶シリコン１９によって接続され
ている。接続用多結晶シリコン１９はビット線１６の側
壁および表面とドレイン８の表面に接するように配置さ
れている。ビット線１６および接続用多結晶シリコン１
９を覆うように絶縁膜２０が形成され、その上に多結晶
シリコンの記憶容量下層電極１１が配置される。下層電
極１１は、容量コンタクト孔１０を通して選択用ＭＯＳ
トランジスタのソースと接続されている。下層電極１１
を覆うようにシリコン窒化膜の容量絶縁膜１２を介して
多結晶シリコンの記憶容量上層電極１３が設けられてい
る。以上の構造が本発明の骨子をなすものである。最終
的な半導体記憶装置として完成するには、層間絶縁膜、
金属配線等が必要であるが、公知の構造を適用できるか
らここでは省略する。
ｍ、深さ０．６μｍ、ピッチ０．６μｍの複数の分離用
溝２が平行に形成され、シリコン酸化膜３で埋設されて
いる。分離用溝２と垂直方向に幅０．１μｍ深さ０．４
μｍのワード線用溝１７が、０．６μｍピッチで平行に
形成されている。ワード線用溝１７には、ゲート酸化膜
６を介してＮ型導電型の多結晶シリコンが埋設されてい
る。ワード線用溝１７中に埋設された多結晶シリコン
は、ワード線５および分離用ゲート電極１８を形成す
る。ワード線５は、溝中に形成された選択用トランジス
タの駆動用ゲート電極として働き、分離用ゲート電極１
８は、溝中に形成されるトランジスタのチャネルをカッ
トオフする固定電位が与えられ、活性領域４間を電気的
に分離するための分離用ゲート電極として働く。隣接す
る２本の分離用溝と、２本の分離用ゲート電極で囲まれ
た領域が１個のメモリセルの活性領域４である。ワード
線５の両側のシリコン基板１の表面には、深さ０．２μ
ｍのＮ型のソース７、ドレイン８が形成されている。そ
の上に、シリコン酸化膜９を介してタングステンシリサ
イドのビット線１６が分離用溝２と平行に配置され、シ
リコン酸化膜１４で覆われている。ビット線１６とＮ型
のドレイン８とは、シリコン酸化膜３，９，１４中に埋
め込まれた接続用多結晶シリコン１９によって接続され
ている。接続用多結晶シリコン１９はビット線１６の側
壁および表面とドレイン８の表面に接するように配置さ
れている。ビット線１６および接続用多結晶シリコン１
９を覆うように絶縁膜２０が形成され、その上に多結晶
シリコンの記憶容量下層電極１１が配置される。下層電
極１１は、容量コンタクト孔１０を通して選択用ＭＯＳ
トランジスタのソースと接続されている。下層電極１１
を覆うようにシリコン窒化膜の容量絶縁膜１２を介して
多結晶シリコンの記憶容量上層電極１３が設けられてい
る。以上の構造が本発明の骨子をなすものである。最終
的な半導体記憶装置として完成するには、層間絶縁膜、
金属配線等が必要であるが、公知の構造を適用できるか
らここでは省略する。
【００１３】次に、実施例１の装置の望ましい製造方法
を図３〜図１３の工程断面図を用いて説明する。断面図
としては、図１（ｂ），図１（ｃ）、図２に対応する途
中工程断面を適宜使い分ける。また、本製造方法は、最
小加工限界が０．３μｍと通常のリソグラフィー技術を
用いている。
を図３〜図１３の工程断面図を用いて説明する。断面図
としては、図１（ｂ），図１（ｃ）、図２に対応する途
中工程断面を適宜使い分ける。また、本製造方法は、最
小加工限界が０．３μｍと通常のリソグラフィー技術を
用いている。
【００１４】まずＰ型シリコン基板１の表面にＮ型導電
型不純物である砒素をイオン打ち込みしてメモリセルが
配列される領域全面にＮ型拡散層２１を形成し、続いて
シリコン基板表面に厚さ０．３μｍのシリコン酸化膜２
２を堆積する。次に、通常のリソグラフィーとエッチン
グ技術を用いて、シリコン酸化膜２２に幅０．３μｍ、
ピッチ０．６μｍの直線的なスリットパターンを形成す
る。続いて厚さ０．１μｍのシリコン酸化膜２３を堆積
し、異方性ドライエッチング技術を用いてシリコン酸化
膜２３をエッチング除去すると、シリコン酸化膜２２の
側壁に幅０．１μｍの酸化膜２３のスペーサが残され
る。その結果、幅０．１μｍ、ピッチ０．６μｍのシリ
コン酸化膜パターンが形成される〔図３；図１（ｃ）に
対応〕。
型不純物である砒素をイオン打ち込みしてメモリセルが
配列される領域全面にＮ型拡散層２１を形成し、続いて
シリコン基板表面に厚さ０．３μｍのシリコン酸化膜２
２を堆積する。次に、通常のリソグラフィーとエッチン
グ技術を用いて、シリコン酸化膜２２に幅０．３μｍ、
ピッチ０．６μｍの直線的なスリットパターンを形成す
る。続いて厚さ０．１μｍのシリコン酸化膜２３を堆積
し、異方性ドライエッチング技術を用いてシリコン酸化
膜２３をエッチング除去すると、シリコン酸化膜２２の
側壁に幅０．１μｍの酸化膜２３のスペーサが残され
る。その結果、幅０．１μｍ、ピッチ０．６μｍのシリ
コン酸化膜パターンが形成される〔図３；図１（ｃ）に
対応〕。
【００１５】次に、上記のシリコン酸化膜２２，２３を
マスクとしてシリコン基板１をエッチングして幅０．１
μｍ、深さ０．６μｍ、ピッチ０．６μｍの直線的な分
離用溝２を形成する〔図４；図１（ｃ）に対応〕。
マスクとしてシリコン基板１をエッチングして幅０．１
μｍ、深さ０．６μｍ、ピッチ０．６μｍの直線的な分
離用溝２を形成する〔図４；図１（ｃ）に対応〕。
【００１６】次に、シリコン酸化膜２２，２３を除去す
る。続いて通常のＣＶＤ技術によりシリコン酸化膜３を
０．３μｍの厚さに堆積する。その結果、分離用溝２は
シリコン酸化膜３で埋設され、同時にシリコン基板１の
表面は０．３μｍの厚さのシリコン酸化膜３で平坦に覆
われる〔図５；図１（ｃ）に対応〕。
る。続いて通常のＣＶＤ技術によりシリコン酸化膜３を
０．３μｍの厚さに堆積する。その結果、分離用溝２は
シリコン酸化膜３で埋設され、同時にシリコン基板１の
表面は０．３μｍの厚さのシリコン酸化膜３で平坦に覆
われる〔図５；図１（ｃ）に対応〕。
【００１７】次に、シリコン酸化膜３に、通常のリソグ
ラフィーとエッチング技術を用いて、幅０．３μｍ、ピ
ッチ０．６μｍの平行なスリットパターンを形成する。
続いて厚さ０．１μｍのシリコン酸化膜２４を堆積し、
異方性ドライエッチング技術を用いてシリコン酸化膜２
４をエッチング除去すると、シリコン酸化膜３の側壁に
幅０．１μｍの酸化膜２４のスペーサが残される。その
結果、幅０．１μｍ、ピッチ０．６μｍのシリコン酸化
膜のスリットパターンが形成される〔図６；図１（ｂ）
に対応〕。
ラフィーとエッチング技術を用いて、幅０．３μｍ、ピ
ッチ０．６μｍの平行なスリットパターンを形成する。
続いて厚さ０．１μｍのシリコン酸化膜２４を堆積し、
異方性ドライエッチング技術を用いてシリコン酸化膜２
４をエッチング除去すると、シリコン酸化膜３の側壁に
幅０．１μｍの酸化膜２４のスペーサが残される。その
結果、幅０．１μｍ、ピッチ０．６μｍのシリコン酸化
膜のスリットパターンが形成される〔図６；図１（ｂ）
に対応〕。
【００１８】次に、ワード線用溝１７内のシリコン基板
表面を熱酸化して厚さ１０ｎｍのゲート酸化膜６を形成
する。次に、Ｎ型不純物であるリンを含んだ厚さ０．１
μｍの多結晶シリコン膜を通常のＣＶＤ技術によって堆
積する。続いて、通常のドライエッチング技術を用いて
多結晶シリコンをエッチバックして、ワード線用溝１７
以外の領域の多結晶シリコンを除去する。その結果、メ
モリセルの活性領域４を横切るワード線用溝１７中に埋
設された多結晶シリコンは、ワード線５となる。また、
メモリセルの活性領域間を通過するワード線用溝１７中
に埋設された多結晶シリコンは、隣接する活性領域電気
的に分離するための分離用ゲート電極１８となる。つい
で、通常のＣＶＤ技術を用いて絶縁用シリコン酸化膜９
を０．２μｍの厚さに堆積する〔図８；図１（ｂ）に対
応〕。
表面を熱酸化して厚さ１０ｎｍのゲート酸化膜６を形成
する。次に、Ｎ型不純物であるリンを含んだ厚さ０．１
μｍの多結晶シリコン膜を通常のＣＶＤ技術によって堆
積する。続いて、通常のドライエッチング技術を用いて
多結晶シリコンをエッチバックして、ワード線用溝１７
以外の領域の多結晶シリコンを除去する。その結果、メ
モリセルの活性領域４を横切るワード線用溝１７中に埋
設された多結晶シリコンは、ワード線５となる。また、
メモリセルの活性領域間を通過するワード線用溝１７中
に埋設された多結晶シリコンは、隣接する活性領域電気
的に分離するための分離用ゲート電極１８となる。つい
で、通常のＣＶＤ技術を用いて絶縁用シリコン酸化膜９
を０．２μｍの厚さに堆積する〔図８；図１（ｂ）に対
応〕。
【００１９】次に、幅０．３μｍ、厚さ０．１μｍのタ
ングステンシリサイドのビット線１６を形成する。ビッ
ト線１６は、幅０．１μｍの分離用溝２の直上に、溝を
覆い隠すように設置する。ついで、絶縁用シリコン酸化
膜１４を０．２μｍの厚さに堆積する〔図９；図１
（ｃ）に対応〕。
ングステンシリサイドのビット線１６を形成する。ビッ
ト線１６は、幅０．１μｍの分離用溝２の直上に、溝を
覆い隠すように設置する。ついで、絶縁用シリコン酸化
膜１４を０．２μｍの厚さに堆積する〔図９；図１
（ｃ）に対応〕。
【００２０】次に、通常のリソグラフィー技術を用い
て、フォトレジストの０．３μｍ□のコンタクト孔パタ
ーンを形成する。ここで、フォトレジストのコンタクト
孔パターンは、半分がビット線１６上に、他の半分がド
レイン８上にかかるように形成される。次に、このフォ
トレジストパターンをマスクにして、通常のドライエッ
チング技術を用いて、シリコン酸化膜１４，９，３を続
けてエッチングしてビットコンタクト孔１５を開孔す
る。ビットコンタクト孔１５は、ビット線１６より上層
ではフォトレジストパターンと同じ０．３μｍ□に開孔
され、ビット線１６より下層ではビット線がマスクとな
るために、ビット線に覆われていない半分の領域のみが
開孔される〔図１０；図１（ｃ）に対応〕。
て、フォトレジストの０．３μｍ□のコンタクト孔パタ
ーンを形成する。ここで、フォトレジストのコンタクト
孔パターンは、半分がビット線１６上に、他の半分がド
レイン８上にかかるように形成される。次に、このフォ
トレジストパターンをマスクにして、通常のドライエッ
チング技術を用いて、シリコン酸化膜１４，９，３を続
けてエッチングしてビットコンタクト孔１５を開孔す
る。ビットコンタクト孔１５は、ビット線１６より上層
ではフォトレジストパターンと同じ０．３μｍ□に開孔
され、ビット線１６より下層ではビット線がマスクとな
るために、ビット線に覆われていない半分の領域のみが
開孔される〔図１０；図１（ｃ）に対応〕。
【００２１】次に、フォトレジストを除去し、Ｎ型不純
物リンを含んだ厚さ０．３μｍの多結晶シリコン膜を通
常のＣＶＤ技術によって堆積し、ビットコンタクト孔１
５を埋め込む。続いて、通常のドライエッチング技術を
用いてエッチバックして、ビットコンタクト孔１５以外
の領域の多結晶シリコン膜を除去する。その結果、ビッ
トコンタクト孔１５内に接続用多結晶シリコン１９が埋
設される。接続用多結晶シリコン１９は、ビット線１６
の側壁とドレイン８を電気的に接続する（本実施例で
は、ビット線１６の上表面にも接している）。ついで、
絶縁用シリコン酸化膜２０を０．２μｍの厚さに堆積す
る〔図１１；図１（ｃ）に対応〕。
物リンを含んだ厚さ０．３μｍの多結晶シリコン膜を通
常のＣＶＤ技術によって堆積し、ビットコンタクト孔１
５を埋め込む。続いて、通常のドライエッチング技術を
用いてエッチバックして、ビットコンタクト孔１５以外
の領域の多結晶シリコン膜を除去する。その結果、ビッ
トコンタクト孔１５内に接続用多結晶シリコン１９が埋
設される。接続用多結晶シリコン１９は、ビット線１６
の側壁とドレイン８を電気的に接続する（本実施例で
は、ビット線１６の上表面にも接している）。ついで、
絶縁用シリコン酸化膜２０を０．２μｍの厚さに堆積す
る〔図１１；図１（ｃ）に対応〕。
【００２２】次に、多結晶シリコン膜２５を０．２μｍ
の厚さに成長し、通常のリソグラフィーとエッチング技
術により、その多結晶シリコン膜に０．３μｍ□のコン
タクトホールパターンを開口する。続いて、多結晶シリ
コン膜２６を０．１μｍの厚さに成長する。続いて、異
方性ドライエッチング技術を用いて多結晶シリコン膜２
６をエッチバックすると、多結晶シリコン膜２５のコン
タクトホールパターンの側壁に、幅０．１μｍの多結晶
シリコン膜２６のスペーサが残される。その結果、多結
晶シリコン２５，２６からなる、０．１μｍ□のホール
パターンが形成される〔図１２；図２に対応〕。
の厚さに成長し、通常のリソグラフィーとエッチング技
術により、その多結晶シリコン膜に０．３μｍ□のコン
タクトホールパターンを開口する。続いて、多結晶シリ
コン膜２６を０．１μｍの厚さに成長する。続いて、異
方性ドライエッチング技術を用いて多結晶シリコン膜２
６をエッチバックすると、多結晶シリコン膜２５のコン
タクトホールパターンの側壁に、幅０．１μｍの多結晶
シリコン膜２６のスペーサが残される。その結果、多結
晶シリコン２５，２６からなる、０．１μｍ□のホール
パターンが形成される〔図１２；図２に対応〕。
【００２３】次に、多結晶シリコン２５，２６をマスク
として、シリコン酸化膜２０，１４，９，３をエッチン
グして、ソース７上に容量コンタクト孔１０を開口す
る。ついで、Ｎ型導電型不純物であるリンを含んだ、厚
さ０．２μｍの多結晶シリコン膜２７を成長させ、容量
コタクト孔１０を埋設する。続いて、通常のリソグラフ
ィーとエッチング技術を用いて、多結晶シリコン２７，
２６，２５をパターニングして記憶容量下層電極１１を
形成する〔図１３；図２に対応〕。
として、シリコン酸化膜２０，１４，９，３をエッチン
グして、ソース７上に容量コンタクト孔１０を開口す
る。ついで、Ｎ型導電型不純物であるリンを含んだ、厚
さ０．２μｍの多結晶シリコン膜２７を成長させ、容量
コタクト孔１０を埋設する。続いて、通常のリソグラフ
ィーとエッチング技術を用いて、多結晶シリコン２７，
２６，２５をパターニングして記憶容量下層電極１１を
形成する〔図１３；図２に対応〕。
【００２４】次に、シリコン窒化膜からなる容量絶縁膜
１２、多結晶シリコンの記憶容量上層電極１３を順次形
成すると本発明の装置の骨子が完成する〔図２〕。これ
以降、層間絶縁膜形成、金属配線形成等の工程を経て装
置は完成するが、本発明とは関わりない公知技術を利用
することができるから省略する。なお、全工程を経た後
のソース７、ドレイン８の深さは、構造の説明で述べた
ように０．２μｍとなる。
１２、多結晶シリコンの記憶容量上層電極１３を順次形
成すると本発明の装置の骨子が完成する〔図２〕。これ
以降、層間絶縁膜形成、金属配線形成等の工程を経て装
置は完成するが、本発明とは関わりない公知技術を利用
することができるから省略する。なお、全工程を経た後
のソース７、ドレイン８の深さは、構造の説明で述べた
ように０．２μｍとなる。
【００２５】本発明の第２の実施例を説明する。第２の
実施例の装置の平面構造は第１の実施例の図１（ａ）
と、Ｂ−Ｂ′部の断面構造は図１（ｃ）とＣ−Ｃ′部の
断面構造は図２と同一である。異なる点は図１（ａ）の
Ａ−Ａ′部の断面構造であり、それを図１４を用いて説
明する。以後、図中の番号で説明のないものは第１の実
施例と同じである。
実施例の装置の平面構造は第１の実施例の図１（ａ）
と、Ｂ−Ｂ′部の断面構造は図１（ｃ）とＣ−Ｃ′部の
断面構造は図２と同一である。異なる点は図１（ａ）の
Ａ−Ａ′部の断面構造であり、それを図１４を用いて説
明する。以後、図中の番号で説明のないものは第１の実
施例と同じである。
【００２６】ワード線用溝１７は、下部に多結晶シリコ
ン２８が、上部にタングステンシリサイド２９が埋設さ
れ、ワード線５は多結晶シリコンとタングステンシリサ
イドの積層構造となっている。ここで、タングステンシ
リサイド２９は、シリコン基板１よりも上部の直接にゲ
ート酸化膜６に接しない位置に設置される。シリサイド
とゲート酸化膜が接することによる、ゲート酸化膜耐圧
の劣化を防止するためである。ワード線５をこのような
積層構造にすることによって、第２の実施例の装置で
は、第１の実施例の装置に比較してワード線抵抗を低減
でき、装置の高性能化を図ることができる。
ン２８が、上部にタングステンシリサイド２９が埋設さ
れ、ワード線５は多結晶シリコンとタングステンシリサ
イドの積層構造となっている。ここで、タングステンシ
リサイド２９は、シリコン基板１よりも上部の直接にゲ
ート酸化膜６に接しない位置に設置される。シリサイド
とゲート酸化膜が接することによる、ゲート酸化膜耐圧
の劣化を防止するためである。ワード線５をこのような
積層構造にすることによって、第２の実施例の装置で
は、第１の実施例の装置に比較してワード線抵抗を低減
でき、装置の高性能化を図ることができる。
【００２７】次に、第２の実施例の装置の製造方法を説
明する。基本的な製造工程は、第１の実施例と同じであ
るから、図１５，１６を用いて変更点のみ説明する。図
３から図７までの工程は第１の実施例と同じである。図
８に関わる工程が、以下のように変更される。
明する。基本的な製造工程は、第１の実施例と同じであ
るから、図１５，１６を用いて変更点のみ説明する。図
３から図７までの工程は第１の実施例と同じである。図
８に関わる工程が、以下のように変更される。
【００２８】ワード線用溝１７内のシリコン基板表面を
熱酸化して厚さ１０ｎｍのゲート酸化膜６を形成する。
次に、Ｎ型不純物であるリンを含んだ厚さ０．２μｍの
多結晶シリコン膜を通常のＣＶＤ技術によって堆積し
て、ワード線用溝１７を埋め込む。続いて、通常のドラ
イエッチング技術を用いて多結晶シリコンをエッチバッ
クしてワード線用溝１７の内部にのみ多結晶シリコン２
８を残す。さらに、埋め込まれた多結晶シリコン２８
を、シリコン酸化膜３の表面からシリコン酸化膜３の厚
さよりも若干浅く（概略０．２μｍ）掘り下げ、ワード
線用溝１７の上部に凹部を形成する〔図１５〕。
熱酸化して厚さ１０ｎｍのゲート酸化膜６を形成する。
次に、Ｎ型不純物であるリンを含んだ厚さ０．２μｍの
多結晶シリコン膜を通常のＣＶＤ技術によって堆積し
て、ワード線用溝１７を埋め込む。続いて、通常のドラ
イエッチング技術を用いて多結晶シリコンをエッチバッ
クしてワード線用溝１７の内部にのみ多結晶シリコン２
８を残す。さらに、埋め込まれた多結晶シリコン２８
を、シリコン酸化膜３の表面からシリコン酸化膜３の厚
さよりも若干浅く（概略０．２μｍ）掘り下げ、ワード
線用溝１７の上部に凹部を形成する〔図１５〕。
【００２９】続いて、通常のＣＶＤ技術によって、厚さ
０．２μｍのタングステンシリサイド膜を成長して、ワ
ード線用溝１７上部の凹部を埋め込む。続いて、通常の
ドライエッチング技術を用いてタングステンシリサイド
膜をエッチバックして、ワード線用溝１７上部の凹部に
のみタングステンシリサイド２９を残す。その結果、ワ
ード線５は、多結晶シリコン２８とタングステンシリサ
イド２９の積層構造となる。ついで、通常のＣＶＤ技術
を用いて絶縁用シリコン酸化膜９を０．２μｍの厚さに
堆積する〔図１６〕。
０．２μｍのタングステンシリサイド膜を成長して、ワ
ード線用溝１７上部の凹部を埋め込む。続いて、通常の
ドライエッチング技術を用いてタングステンシリサイド
膜をエッチバックして、ワード線用溝１７上部の凹部に
のみタングステンシリサイド２９を残す。その結果、ワ
ード線５は、多結晶シリコン２８とタングステンシリサ
イド２９の積層構造となる。ついで、通常のＣＶＤ技術
を用いて絶縁用シリコン酸化膜９を０．２μｍの厚さに
堆積する〔図１６〕。
【００３０】これ以降の工程、即ち図９から図３は第１
の実施例と同一である。
の実施例と同一である。
【００３１】上記の製造方法によって製造された、第２
の実施例の装置におけるワード線５の抵抗値は約８０Ω
／μとなり、第１の実施例の約３００Ω／μｍに対して
１／４程度の低抵抗化が実現できる。ここでは、積層化
されたワード線の上層の低抵抗材料としてタングステン
シリサイドを用いたが他のチタンシリサイド、コバルト
シリサイド等のシリサイド材料、あるいは、タングステ
ン、銅、金等の金属材料を用いることも可能である。
の実施例の装置におけるワード線５の抵抗値は約８０Ω
／μとなり、第１の実施例の約３００Ω／μｍに対して
１／４程度の低抵抗化が実現できる。ここでは、積層化
されたワード線の上層の低抵抗材料としてタングステン
シリサイドを用いたが他のチタンシリサイド、コバルト
シリサイド等のシリサイド材料、あるいは、タングステ
ン、銅、金等の金属材料を用いることも可能である。
【００３２】本発明の第３の実施例を説明する。第３の
実施例の装置の平面構造は第１の実施例の図１（ａ）
と、Ａ−Ａ′部の断面構造は図１（ｂ）と、Ｂ−Ｂ′部
の断面構造は図２と同一である。異なる点は図１（ａ）
のＢ−Ｂ′部の断面構造であり、それを図１７を用いて
説明する。以後、図中の番号で説明のないものは第１の
実施例と同じである。
実施例の装置の平面構造は第１の実施例の図１（ａ）
と、Ａ−Ａ′部の断面構造は図１（ｂ）と、Ｂ−Ｂ′部
の断面構造は図２と同一である。異なる点は図１（ａ）
のＢ−Ｂ′部の断面構造であり、それを図１７を用いて
説明する。以後、図中の番号で説明のないものは第１の
実施例と同じである。
【００３３】第１の実施例との違いは、接続用多結晶シ
リコン１９が側壁のみでビット線１６と接触しているこ
とと、ビット線上にシリコン酸化膜１４が存在しないこ
とである。このような構造にすることによって、層間絶
縁膜の厚さを薄くすることが可能となり、これより上層
の導電層と基板上拡散層とのコンタクト形成を容易にす
ることができる。
リコン１９が側壁のみでビット線１６と接触しているこ
とと、ビット線上にシリコン酸化膜１４が存在しないこ
とである。このような構造にすることによって、層間絶
縁膜の厚さを薄くすることが可能となり、これより上層
の導電層と基板上拡散層とのコンタクト形成を容易にす
ることができる。
【００３４】次に、第３の実施例の装置の製造方法を説
明する。基本的な製造工程は、第１の実施例と同じであ
るから、図１８，１９を用いて変更点のみ説明する。図
３から図１０までの工程は第１の実施例と同じである。
図１１に関わる工程が、以下のように変更される。
明する。基本的な製造工程は、第１の実施例と同じであ
るから、図１８，１９を用いて変更点のみ説明する。図
３から図１０までの工程は第１の実施例と同じである。
図１１に関わる工程が、以下のように変更される。
【００３５】フォトレジストを除去し、Ｎ型不純物リン
を含んだ厚さ０．３μｍの多結晶シリコン３０を通常の
ＣＶＤ技術によって堆積し、ビットコンタクト孔１５を
埋め込む〔図１８〕。
を含んだ厚さ０．３μｍの多結晶シリコン３０を通常の
ＣＶＤ技術によって堆積し、ビットコンタクト孔１５を
埋め込む〔図１８〕。
【００３６】次に、シリカ砥粒を純水あるいはアンモニ
ア水でコロイド化した研磨液を用いて機械的にあるいは
機械化学的に研磨する。この研磨工程では、先ず表面の
多結晶シリコンを研磨除去し、続いてシリコン酸化膜１
４をビット線１６の表面に達するまで研磨する。その結
果、ビットコンタクト孔中に残された接続用多結晶シリ
コン１９の表面とビット線表面が概略一致する。つい
で、絶縁用シリコン酸化膜２０を０．２μｍの厚さに堆
積する〔図１９〕。
ア水でコロイド化した研磨液を用いて機械的にあるいは
機械化学的に研磨する。この研磨工程では、先ず表面の
多結晶シリコンを研磨除去し、続いてシリコン酸化膜１
４をビット線１６の表面に達するまで研磨する。その結
果、ビットコンタクト孔中に残された接続用多結晶シリ
コン１９の表面とビット線表面が概略一致する。つい
で、絶縁用シリコン酸化膜２０を０．２μｍの厚さに堆
積する〔図１９〕。
【００３７】これ以降の工程、即ち図１２から図１４は
第１の実施例と同一である。
第１の実施例と同一である。
【００３８】上記の製造方法によれば、ビット線上のシ
リコン酸化膜１４が除去されるから、第１の実施例より
もシリコン酸化膜１４の厚さ（０．３μｍ）だけ層間絶
縁膜全体の厚さを薄くできる。さらに、研磨によって、
デバイス表面の平坦度も向上するから、これ以降の微細
加工工程を容易にできる効果もある。
リコン酸化膜１４が除去されるから、第１の実施例より
もシリコン酸化膜１４の厚さ（０．３μｍ）だけ層間絶
縁膜全体の厚さを薄くできる。さらに、研磨によって、
デバイス表面の平坦度も向上するから、これ以降の微細
加工工程を容易にできる効果もある。
【００３９】以上、三つの実施例における製造方法の説
明において、各要素工程に対して一つの製造技術だけを
示した。しかし、各要素工程に対しては、必要に応じて
ここで示さなかった公知の製造技術と置き換えることが
可能である。例えば、シリコン酸化膜、多結晶シリコン
膜の成長には通常のＣＶＤ技術を用いたが、工程によっ
ては、スパッタリング技術等を適用できる。また、多結
晶シリコンの代わりに非晶質シリコンあるいは単結晶シ
リコンを用いることができる。また、絶縁材料としてシ
リコン酸化膜を用いたが、ボロン、リン等を含んだシリ
コン酸化膜や、シリコン窒化膜等も使用できる。また、
各種のエッチング工程にはすべてドライエッチング技術
を用いたがウェットエッチング技術を用いることもでき
る。また、ここでは、溝パターン寸法をリソグラィーの
加工限界以下に縮めるために、スペーサ形成という付加
的な技術を用いた。その技術は、本発明に非常に整合性
のよい技術ではあるが、本発明にとって必須ではない。
以上に述べたように、本発明の製造方法は、その趣旨を
逸脱しない範囲で多様な変更が可能である。
明において、各要素工程に対して一つの製造技術だけを
示した。しかし、各要素工程に対しては、必要に応じて
ここで示さなかった公知の製造技術と置き換えることが
可能である。例えば、シリコン酸化膜、多結晶シリコン
膜の成長には通常のＣＶＤ技術を用いたが、工程によっ
ては、スパッタリング技術等を適用できる。また、多結
晶シリコンの代わりに非晶質シリコンあるいは単結晶シ
リコンを用いることができる。また、絶縁材料としてシ
リコン酸化膜を用いたが、ボロン、リン等を含んだシリ
コン酸化膜や、シリコン窒化膜等も使用できる。また、
各種のエッチング工程にはすべてドライエッチング技術
を用いたがウェットエッチング技術を用いることもでき
る。また、ここでは、溝パターン寸法をリソグラィーの
加工限界以下に縮めるために、スペーサ形成という付加
的な技術を用いた。その技術は、本発明に非常に整合性
のよい技術ではあるが、本発明にとって必須ではない。
以上に述べたように、本発明の製造方法は、その趣旨を
逸脱しない範囲で多様な変更が可能である。
【００４０】
【発明の効果】本発明の半導体記憶装置は、直線的な２
種類の溝（分離用溝２とワード線用溝１７）を用いてメ
モリセル活性領域の形状決定を行う。各々の溝形成工程
でのリソグラフィーは単純な平行直線パターンの描画で
あり、描画時のパターンとしては角を持たないから、角
の丸まりによるメモリセル活性領域パターンの変形はな
い。また、溝埋め込み工程において、同じ幅の直線的な
溝しか存在しないから、すべての場所を均一に埋設でき
る。これは、絶縁膜による分離用溝の埋め込み工程、お
よび多結晶シリコンによるワード線用溝埋め込み工程
の、どちらの工程においても大きな効果となる。また、
ビット線の側壁と選択用トランジスタのドレイン拡散層
を接続するコンタクト構造を用いることによって、メモ
リセルの活性領域パターンとビット線の間にほとんど重
なりを持たずにビット線と選択用トランジスタのドレイ
ンを接続できる。すなわち、本発明の骨子である直線的
な溝パターンのみでメモリセル活性領域を形成して、か
つ、記憶容量をビット線よりも上層に形成することを可
能にする。したがって、第１の従来技術と同等の記憶容
量値を確保できる
種類の溝（分離用溝２とワード線用溝１７）を用いてメ
モリセル活性領域の形状決定を行う。各々の溝形成工程
でのリソグラフィーは単純な平行直線パターンの描画で
あり、描画時のパターンとしては角を持たないから、角
の丸まりによるメモリセル活性領域パターンの変形はな
い。また、溝埋め込み工程において、同じ幅の直線的な
溝しか存在しないから、すべての場所を均一に埋設でき
る。これは、絶縁膜による分離用溝の埋め込み工程、お
よび多結晶シリコンによるワード線用溝埋め込み工程
の、どちらの工程においても大きな効果となる。また、
ビット線の側壁と選択用トランジスタのドレイン拡散層
を接続するコンタクト構造を用いることによって、メモ
リセルの活性領域パターンとビット線の間にほとんど重
なりを持たずにビット線と選択用トランジスタのドレイ
ンを接続できる。すなわち、本発明の骨子である直線的
な溝パターンのみでメモリセル活性領域を形成して、か
つ、記憶容量をビット線よりも上層に形成することを可
能にする。したがって、第１の従来技術と同等の記憶容
量値を確保できる
【００４１】以上に説明したように、本発明は第１の従
来技術における製造の難しさという問題点を解決し、か
つ、その長所をすべて継承する構造と製造方法を提供で
きる。
来技術における製造の難しさという問題点を解決し、か
つ、その長所をすべて継承する構造と製造方法を提供で
きる。
【図１】本発明第１の実施例を示し、（ａ）はその平面
図、（ｂ）および（ｃ）はそれぞれ（ａ）のＡ−Ａ′部
およびＢ−Ｂ′部の断面図。
図、（ｂ）および（ｃ）はそれぞれ（ａ）のＡ−Ａ′部
およびＢ−Ｂ′部の断面図。
【図２】本発明第１の実施例を説明するための断面図で
あり、図１（ａ）のＣ−Ｃ′部を示す。
あり、図１（ａ）のＣ−Ｃ′部を示す。
【図３】本発明第１の実施例の製造方法を説明するため
の一工程断面図。
の一工程断面図。
【図４】本発明第一の実施例の製造方法を示す他の工程
断面図。
断面図。
【図５】本発明第１の実施例の製造方法を示すさらに他
の工程断面図。
の工程断面図。
【図６】本発明第１の実施例の製造方法を示すさらに他
の工程断面図。
の工程断面図。
【図７】本発明第１の実施例の製造方法を示すさらに他
の工程断面図。
の工程断面図。
【図８】本発明第１の実施例の製造方法を示すさらに他
の工程断面図。
の工程断面図。
【図９】本発明の第１の実施例の製造方法を示すさらに
他の工程断面図。
他の工程断面図。
【図１０】本発明の第１の実施例の製造方法を示すさら
に他の工程断面図。
に他の工程断面図。
【図１１】第１実施例の製造方法を示すさらに他の工程
断面図。
断面図。
【図１２】第１実施例の製造方法を示すさらに他の工程
断面図。
断面図。
【図１３】第１の実施例の製造方法を示すさらに他の工
程断面図。
程断面図。
【図１４】本発明第２の実施例を説明するための断面
図。
図。
【図１５】第２実施例の製造方法を示す工程断面図。
【図１６】第２の実施例の製造方法を説明するための他
の工程断面図。
の工程断面図。
【図１７】本発明第３の実施例を説明するための断面
図。
図。
【図１８】第３の実施例の製造方法を示す工程断面図。
【図１９】第３の実施例の製造方法を説明するための他
の工程断面図。
の工程断面図。
【図２０】第１の従来技術を説明するための平面図。
【図２１】第１の従来技術を説明するための断面図。
【図２２】第２の従来技術を説明するための平面図。
【図２３】第２の従来技術を説明するための断面図。
【図２４】第２の従来技術を説明するための断面図。
【図２５】第１の従来技術の問題点を説明するための平
面図。
面図。
１，１０１，２０１ Ｐ型シリコン基板 ２，１０２，２０２ 分離用溝 ３，１０３，２０３ 埋め込み用シリコン酸化膜 ４，１０４，２０４ メモリセル活性領域 ５，１０５，２０５ ワード線 ６，１０６，２０６ ゲート酸化膜 ７，１０７，２０７ 選択用トランジスタのソース ８，１０８，２０８ 選択用トランジスタのドレイン ９，１０９，２０９ シリコン酸化膜 １０，１１０，２１０ 容量コンタクト孔 １１，１１１，２１１ 記憶容量下層電極 １２，１１２，２１２ 容量絶縁膜 １３，１１３，２１３ 記憶容量上層電極 １４，１１４，２１４ シリコン酸化膜 １５，１１５，２１５ ビットコンタクト孔 １６，１１６，２１６ ビット線 １７，１１７ ワード線用溝 １８，２１８ 分離用ゲート電極 １９ 接続用多結晶シリコン ２１ Ｎ型拡散層 ２５，２６，２７，３０ 多結晶シリコン膜 ２５，２６，２７，３０ 多結晶シリコン膜 ２８ ワード線を構成するための下層多結晶シリコン ２９ ワード線を構成するための上層タングステンシ
リサイド
リサイド
───────────────────────────────────────────────────── フロントページの続き (72)発明者 鍛冶梁 喜代儀 東京都港区芝五丁目７番１号 日本電気 株式会社内 (72)発明者 秋元 健司 東京都港区芝五丁目７番１号 日本電気 株式会社内 (72)発明者 小黒 志津夫 東京都港区芝五丁目７番１号 日本電気 株式会社内 (72)発明者 獅子口 清一 東京都港区芝五丁目７番１号 日本電気 株式会社内
Claims (5)
- 【請求項１】 半導体基板上に、１個の選択用ＭＯＳト
ランジスタと１個の記憶容量からなる記憶素子がマトリ
ックス上に配置され、前記の記憶素子を選択的に駆動す
るためのビット線とワード線が直交配列される記憶装置
において、前記半導体基板表面に直線的に配列される第
一の溝と、第一の溝を埋設しかつ前記半導体基板表面を
覆う第一の絶縁膜と、第一の絶縁膜から前記半導体基板
まで一体化して掘られかつ前記第一の溝と直交配列され
る第二の溝と、第二の溝の内壁の半導体基板表面を覆う
ゲート絶縁膜と、前記第二の溝の中に埋設されたゲート
電極と、その上層に絶縁膜を介して前記第一の溝と平行
に配置されたビット線と、少なくとも前記ビット線の側
壁と選択用ＭＯＳトランジスタのドレイン拡散層とを接
続する導電材料と、その上層に絶縁膜を介して記憶容量
用の下層電極とを備えることを特徴とする半導体記憶装
置。 - 【請求項２】 請求項１に記載の装置において、第二の
溝に埋設されたゲート電極の列の一部は記憶素子選択用
のワード線を形成し、他の列は前記の記憶素子間を電気
的に分離するために固定電位が与えられたゲート電極列
を形成することを特徴とする半導体記憶装置。 - 【請求項３】 請求項１に記載の装置において、第二の
溝に埋設されたゲート電極は、下層がシリコン材料、上
層がより低抵抗の導電材料、の積層構造であることを特
徴とする半導体記憶装置。 - 【請求項４】 一導電型半導体基板表面に基板と逆導電
型の拡散層を形成する工程と、前記半導体基板に複数の
直線上の第一の溝を形成する工程と、第一の絶縁膜によ
って前記第一の溝を埋設しかつ基板表面を覆う工程と、
第一の溝に直交するように、前記第一の絶縁膜の上から
前記の拡散層を突き抜ける深さの複数の第二の溝を掘る
工程と、第二の溝内壁の半導体基板表面にゲート絶縁膜
を形成する工程と、第二の溝内を導電材料によって埋設
する工程と、表面を絶縁膜で覆う工程と、所望の形状に
ビット線を形成する工程と、表面を絶縁膜で覆う工程
と、該絶縁膜の上から、ビット線と将来選択用ＭＯＳト
ランジスタのドレイン拡散層となる領域の両方にまたが
るコンタクト孔を開口する工程と、該コンタクト孔を導
電材料で埋設する工程と、表面を絶縁膜で覆う工程と、
将来選択用ＭＯＳトランジスタのソース拡散層となる領
域の上にコンタクト孔を開口する工程と、記憶容量の下
層電極を形成する工程を有することを特徴とする半導体
記憶装置の製造方法。 - 【請求項５】 各々が選択用ＭＯＳトランジスタと記憶
容量を含む複数のメモリセルを有する半導体記憶装置に
おいて、前記メモリセルは、第１の方向に互いに並行に
形成された一対の溝分離領域および前記第１の方向と垂
直な第２の方向に互いに並行に形成された一対の絶縁ゲ
ート電極によって区画された活性領域と、前記活性領域
に選択的に形成されて前記選択用ＭＯＳトランジスタの
チャネル領域を形成する第１および第２の領域と、前記
チャネル領域を覆うゲート絶縁膜と、前記ゲート絶縁膜
の上に形成されたワード線と、前記活性領域および前記
ワード線を覆う第１の絶縁膜と、前記溝分離領域の一部
と重なるように前記第１の絶縁膜の上に形成されたビッ
ト線と、前記ビット線および前記第１の絶縁膜を覆う第
２の絶縁膜と、一端部が前記第１の領域の一部に他端部
が前記ビット線の少なくとも側壁に接触して前記第１お
よび第２の絶縁膜に埋め込まれた接続用電極と、前記第
１および第２の絶縁膜に選択的に形成されて前記第２の
領域の一部を露出する容量コンタクト孔と、前記容量コ
ンタクト孔を介して前記第２の領域の前記一部と接触し
て形成された前記記憶容量のための容量電極とを備える
ことを特徴とする半導体記憶装置。
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