CN110827888A - 包括电荷存储装置和存取装置之间的选通区的集成存储器 - Google Patents

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Abstract

本申请涉及包括电荷存储装置和存取装置之间的选通区的集成存储器。一些实施例包含具有存取晶体管的集成式组合件。所述存取晶体管具有以选通方式与第二源极/漏极区耦合的第一源极/漏极区。数字线与所述第一源极/漏极区耦合。电荷存储装置经由互连件与所述第二源极/漏极区耦合。所述互连件包含一定长度的半导体材料。保护晶体管选通所述半导体材料的所述长度的一部分。

Description

包括电荷存储装置和存取装置之间的选通区的集成存储器
技术领域
包括电荷存储装置和存取装置之间的选通区的集成存储器。
背景技术
现代的计算架构中利用存储器来存储数据。一种类型的存储器为动态随机存取存储器(DRAM)。与替代类型的存储器相比，DRAM可提供结构简单、低成本且速度快的优点。
DRAM可利用存储器单元，每一存储器单元具有一个电容器与一个晶体管组合(所谓的1T-1C存储器单元)，其中电容器与晶体管的源极/漏极区耦合。图1中展示实例1T-1C存储器单元2，其中晶体管标记为T且电容器标记为C。电容器具有与晶体管的源极/漏极区耦合的一个节点，且具有与共同板CP耦合的另一节点。共同板可与任何合适的电压，例如处于大于或等于接地到小于或等于VCC的范围内的电压(即，接地≤CP≤VCC)耦合。在一些应用中，共同板处于约二分之一VCC(即，约VCC/2)的电压下。晶体管的栅极耦合到字线WL(即，存取线)，且源极/漏极区耦合到位线BL(即，数字线或感测线)。在操作中，由沿着字线的电压产生的电场可在读取/写入操作期间以选通方式将位线耦合到电容器。
图2中展示另一现有技术1T-1C存储器单元配置。图2的配置展示两个存储器单元2a和2b；其中存储器单元2a包括晶体管T1和电容器C1，且存储器单元2b包括晶体管T2和电容器C2。字线WL0和WL1分别与晶体管T1和T2的栅极电耦合。到位线BL的连接由存储器单元2a和2b共享。
上文描述的存储器单元可并入到存储器阵列中，且在一些应用中存储器阵列可具有开放式位线布置。具有开放式位线架构的实例集成式组合件9在图3中展示。组合件9包含两个横向邻近的存储器阵列(“阵列1”和“阵列2”)，其中阵列中的每一个包含图2中描述的类型的存储器单元(图3中未标记以便简化图式)。字线WL0-WL7跨越阵列延伸，且与字线驱动器耦合。数字线D0-D8与第一阵列(阵列1)相关联，且数字线D0*-D8*与第二阵列(阵列2)相关联。读出放大器SA0-SA8设置于第一和第二阵列之间。处于相同高度的数字线彼此配对且经由读出放大器进行比较(例如，数字线D0和D0*彼此配对且与读出放大器SA0进行比较)。在读取操作中，配对的数字线中的一个可充当确定配对的数字线中的另一个的电学性质(例如，电压)的过程中的参考。
传统DRAM可能遇到的问题是，沿着一行存储器单元的操作可能出问题而扰乱邻近行的存储器单元，且可能最终导致从沿着所述邻近行的存储器单元中的一个或多个发生数据丢失。开发避免此类数据丢失的布置将是合乎需要的。
发明内容
在一个方面中，本申请提供一种集成式组合件，所述集成式组合件包括：存取晶体管，其具有以选通方式彼此耦合的第一源极/漏极区和第二源极/漏极区；数字线，其与所述第一源极/漏极区耦合；电荷存储装置，其经由互连件与所述第二源极/漏极区耦合；所述互连件包括一定长度的半导体材料；以及保护晶体管，其选通所述半导体材料的所述长度的一部分。
在另一方面中，本申请提供一种集成式组合件，所述集成式组合件包括：第一存取晶体管和第二存取晶体管；所述第一存取晶体管包括接近第一沟道区的第一栅极，且所述第二存取晶体管包括接近第二沟道区的第二栅极；所述第一和第二存取晶体管一起包括三个源极/漏极区，所述三个源极/漏极区中的一个由所述第一和第二存取晶体管共享；所述三个源极/漏极区为第一源极/漏极区、第二源极/漏极区和第三源极/漏极区，其中所述第一和第二源极/漏极区经由所述第一沟道区以选通方式彼此耦合，且其中所述第二和第三源极/漏极区经由所述第二沟道区以选通方式彼此耦合；数字线，其与所述第二源极/漏极区耦合；第一电荷存储装置，其经由第一互连件与所述第一源极/漏极区耦合；第二电荷存储装置，其经由第二互连件与所述第三源极/漏极区耦合；第一开关，其控制沿着所述第一互连件的电流流动；以及第二开关，其控制沿着所述第二互连件的电流流动。
在另一方面中，本申请提供一种集成式组合件，所述集成式组合件包括：第一存取晶体管和第二存取晶体管；所述第一存取晶体管包括接近第一沟道区的第一栅极，且所述第二存取晶体管包括接近第二沟道区的第二栅极；所述第一和第二存取晶体管一起包括三个源极/漏极区，所述三个源极/漏极区中的一个由所述第一和第二存取晶体管共享；所述三个源极/漏极区为第一源极/漏极区、第二源极/漏极区和第三源极/漏极区，其中所述第一和第二源极/漏极区经由所述第一沟道区以选通方式彼此耦合，且其中所述第二和第三源极/漏极区经由所述第二沟道区以选通方式彼此耦合；所述第一沟道区在所述第一和第二源极/漏极区之间水平地延伸；所述第二沟道区在所述第二和第三源极/漏极区之间水平地延伸；数字线，其与所述第二源极/漏极区耦合；第一电容器，其经由第一互连件与所述第一源极/漏极区耦合；所述第一互连件包括第一半导体材料的第一竖直延伸的支柱；第二电容器，其经由第二互连件与所述第三源极/漏极区耦合；所述第二互连件包括第二半导体材料的第二竖直延伸的支柱；第一保护晶体管，其选通所述第一半导体材料的所述第一竖直延伸的支柱的一部分；以及第二保护晶体管，其选通所述第二半导体材料的所述第二竖直延伸的支柱的一部分。
附图说明
图1是具有1个晶体管和1个电容器的现有技术存储器单元的示意图。
图2是各自具有1个晶体管和1个电容器且共享位线连接的一对现有技术存储器单元的示意图。
图3是具有开放式位线架构的现有技术集成式组合件的示意图。
图4是示出实例单元间扰乱问题的实例存储器阵列的示意图。
图5是展示可在图4的存储器阵列内的实例集成式组合件的区的示意性横截面侧视图。
图6是展示实例集成式组合件的区的示意性横截面侧视图。
图7是示出可包括图6的组合件的实例存储器阵列的区的示意图。
图8是示意性横截面侧视图，其展示可在图7的存储器阵列内且可以是图6的更一般组合件的特定实例的实例集成式组合件的区。
图9是展示实例集成式组合件的区的示意性横截面侧视图。
图10是示出可包括图9的组合件的实例存储器阵列的区的示意图。
图11是示意性横截面侧视图，其展示可在图10的存储器阵列内且可以是图9的更一般组合件的特定实例的实例集成式组合件的区。
具体实施方式
一些实施例包含具有存储器单元的集成式组合件，每一存储器单元包含与电荷存储装置(例如，电容器)相关联的存取晶体管。每一存储器单元还包含保护晶体管(或其它合适的开关)以控制相关联晶体管的电荷存储装置和源极/漏极区之间的电流流动，这可缓解或防止上文在背景章节中论述的成问题的数据丢失。参考图4-11描述实例实施例。
参看图4，存储器阵列10的区展示为包括多个数字线(DL0、DL1、DL1和DL3)、多个字线(WL0、WL1、WL2和WL3)。存储器单元12由字线和数字线寻址。存储器单元中的每一个包括晶体管和电容器，且类似于上文参考图2描述的存储器单元2a和2b。数字线延伸到读出放大器(SA0、SA1、SA2和SA3)，且字线延伸到行驱动器。在一些实施例中，存储器阵列10被认为对应于上文参看图3描述的阵列中的一个(即，阵列-1或阵列-2)。
电容器的节点连接到参考结构19。参考结构可包括任何合适的电压；且在一些实施例中，可对应于上文参考图1和2描述的类型的共同板。
框14提供在由字线WL0寻址的行周围以指示此字线被激活。字线WL0的激活沿着此字线存取存储器单元12以用于各种操作(例如，读取/写入操作、刷新操作等)。常常，一些存储器阵列行的激活将比其它存储器阵列行频繁得多。频繁激活的行可被称为“被猛击(hammered)”，因为其经历卓越的使用量。如上文在背景章节中所论述，可能发生的问题是，一个存储器单元行的操作(即，激活)可能出问题而扰乱邻近存储器单元行。此问题可尤其可能在邻近于“被猛击”的行处显现。
图5展示沿着图4的存储器阵列10的区的横截面，且展示包括电容器16和晶体管18的存储器单元12中的每一个。电容器16可被认为是可在存储器单元12中利用的电荷存储装置的实例。在其它实施例中，可利用其它合适的电荷存储装置；其中其它合适的电荷存储装置的实例包含相变材料、导电桥接材料等。
晶体管和电容器由包括半导体材料32的底座30支撑。半导体材料32可包括任何合适的组成物；且在一些实施例中可包括硅、锗、III/V半导体材料(例如，磷化镓)、半导体氧化物等，主要由这些组成，或由这些组成；术语III/V半导体材料指代包括选自周期表的族III和V的元素的半导体材料(其中族III和V为旧式命名法，且现被称作族13和15)。举例来说，半导体材料32可包括单晶硅，主要由单晶硅组成，或由单晶硅组成。
底座30可被称为半导体衬底。术语“半导体衬底”意味着包括半导体材料的任何构造，包含但不限于整体半导体材料，例如(单独或在包括其它材料的组合件中的)半导体晶片，以及(单独或在包括其它材料的组合件中的)半导体材料层。术语“衬底”指代任何支撑结构，包含(但不限于)上文描述的半导体衬底。在一些应用中，底座30可对应于含有与集成电路制造相关联的一或多种材料的半导体衬底。此类材料可包含例如耐火金属材料、阻隔材料、扩散材料、绝缘体材料等中的一或多种。
所示出的晶体管具有沿着字线WL0-WL3的栅极20，且具有延伸到底座30的半导体材料32中的源极/漏极区22。源极/漏极区可包括半导体材料32内的导电掺杂区。
栅极20通过电介质材料(即，绝缘材料)24与半导体材料32间隔开。电介质材料24可包括任何合适的组成物；且在一些实施例中可包括二氧化硅，主要由二氧化硅组成，或由二氧化硅组成。电介质材料24可被称为栅极电介质材料。
晶体管18具有在栅极20下方的沟道区26；且晶体管中的每一个的源极/漏极区经由其间的沟道区以选通方式彼此耦合。在所示出的实施例中，沟道区26在源极/漏极区22之间水平地延伸。
电容器16与竖直延伸的互连件28耦合，所述互连件继而与一些源极/漏极区22耦合。其它源极/漏极区22经由竖直延伸的互连件34与数字线DL0耦合。互连件28和34可包括任何合适的导电组成物。
晶体管18成配对关系使得两个邻近晶体管共享到数字线的共同连接。举例来说，晶体管中的两个标记为18a和18b，且此些晶体管彼此配对。晶体管18a和18b可分别被称为第一和第二晶体管。晶体管18a和18b一起包括三个源极/漏极区(标记为22a、22b和22c)。源极/漏极区22a、22b和22c可分别称为第一、第二和第三源极/漏极区。第二源极/漏极区22b在第一和第二晶体管18a和18b之间共享，且与数字线DL0耦合。第一源极/漏极区与第一电容器(标记为16a)耦合，且第三源极/漏极区与第二电容器(标记为16b)耦合。
第一和第二晶体管18a和18b的沟道区标记为26a和26b，且可分别称为第一和第二沟道区。
包括第一和第二晶体管18a和18b的存储器单元标记为存储器单元12a和12b，且可分别称为第一和第二存储器单元。
隔离材料36延伸到底座30中，且使配对晶体管布置彼此分离。隔离材料36可包括任何合适的组成物；且在一些实施例中可包括氧化硅，主要由氧化硅组成，或由氧化硅组成。
字线WL0由框14环绕以指示此字线被激活。另一框15设置在底座30内在字线WL1附近以指示此区可能在字线WL0的激活期间被中断。框15的区内的所述中断可能导致接合部泄漏和/或导致使得电流从电容器16b放电到底座30中的其它机制(如利用箭头37示意性示出)，且因此可能出问题而导致来自存储器单元12b的数据的丢失。
一些实施例包含在电容器16和相关联源极/漏极区之间(例如，沿着互连件28)设置保护晶体管以缓解在邻近行“被猛击”时电流从电容器成问题地放电到底座中。举例来说，图6展示存储器阵列10的区经修改以在电容器16和源极/漏极区22之间以及特定地沿着互连件28包含保护晶体管40。与源极/漏极区22a和22c耦合的保护晶体管标记为晶体管40a和40b，且可分别称为第一和第二保护晶体管。
在一些实施例中，晶体管18可被称为存取晶体管以便将其与保护晶体管40区分。
互连件28展示为延伸以包含半导体材料44的支柱42。支柱42竖直地延伸，且可被称为竖直地延伸半导体材料44的长度。在其它实施例中，半导体材料44的长度可在除竖直以外的方向中延伸。
在所展示的实施例中，互连件28中的每一个包含在半导体材料44下方的第一导电材料46。第一导电材料46可包括任何合适的导电组成物；例如各种金属(例如，钛、钨、钴、镍、铂、钌等)、含金属组成物(例如，金属硅化物、金属氮化物、金属碳化物等)，和/或导电掺杂半导体材料(例如，导电掺杂硅、导电掺杂锗等)中的一或多者。在一些实施例中，第一材料46可包括与半导体材料44相同的组成物，且可以是半导体材料44的导电掺杂延伸部。
半导体材料44可包括任何合适的组成物；且在一些实施例中可包括硅、锗、III/V半导体材料(例如，磷化镓)、半导体氧化物等中的一或多者，主要由它们组成，或由它们组成；其中术语III/V半导体材料指代包括选自周期表的族III和V的元素的半导体材料(其中族III和V为旧式命名法，且现被称作族13和15)。在一些实例实施例中，半导体材料44可包括多晶硅。
在一些实施例中，材料44和46可一起考虑以形成在源极/漏极区22和电容器16之间延伸的互连件28。在所展示的实施例中，与电容器16a相关联的互连件标记为互连件28a，且与电容器16b相关联的互连件标记为互连件28b。互连件28a和28b可分别称为第一和第二互连件；且与第一和第三源极/漏极区22a和22c耦合。互连件28a和28b内的支柱(即，半导体材料长度)42a和42b可分别称为第一和第二支柱(或称为第一和第二半导体材料长度)；且此些支柱内的半导体材料44a和44b可分别称为第一和第二半导体材料。
保护晶体管40包含导电选通材料48，且包含在选通材料48和支柱42的半导体材料44之间的绝缘材料50。
选通材料48可包括任何合适的导电组成物；例如各种金属(例如，钛、钨、钴、镍、铂、钌等)、含金属组成物(例如，金属硅化物、金属氮化物、金属碳化物等)，和/或导电掺杂半导体材料(例如，导电掺杂硅、导电掺杂锗等)中的一或多者。选通材料48被配置成晶体管栅极49。
绝缘材料50可包括任何合适的组成物；且在一些实施例中可包括二氧化硅，主要由二氧化硅组成，或由二氧化硅组成。绝缘材料50可在一些实施例中被称为栅极电介质材料。
保护晶体管40包括源极/漏极区52和54，以及源极/漏极区之间的沟道区56。源极/漏极区54可被称为上部源极/漏极区，且源极/漏极区52可被称为下部源极/漏极区。沟道区56在上部和下部源极/漏极区之间竖直地延伸。在一些实施例中，保护晶体管40可归因于竖直延伸的沟道区56而被称为竖直晶体管；且存取晶体管18可归因于水平延伸的沟道区26而被称为平面晶体管。在一些实施例中，存取晶体管18a可被视为具有通过水平延伸的沟道区26a彼此间隔开的第一和第二源极/漏极区22a和22b；且保护晶体管40a可被视为包括通过竖直延伸的沟道区56a彼此间隔开的第三和第四源极/漏极区52a和54a。
沟道区56对应于支柱42的经选通部分(即，对应于半导体材料44的长度的经选通部分)。在一些实施例中，沟道区56可被称为互连件28的经选通部分。
在一些实施例中，保护晶体管40可被认为是控制沿着互连件28的电流流动的开关的实例。此类开关可具有“闭合”操作状态和“断开”操作状态。闭合操作状态将实现电容器16和源极/漏极区22之间的电流流动。在所展示的实施例中，此类开关的“闭合”对应于将适当电压提供到栅极49以实现跨越沟道区56在源极/漏极区52和54之间的电流流动。存储器单元12可在开关闭合时经受读取/写入操作、刷新操作等。开关的断开操作状态将妨碍电容器16和源极/漏极区22之间的电流流动，且可用以防止在存储器单元处于休息模式(即，处于非存取模式)时从存储器单元12的电容器16发生非所要泄漏(和相关联数据丢失)。在所展示的实施例中，开关的“断开”对应于沿着栅极49的电压不足以实现跨越沟道区56的源极/漏极区52和54的耦合。
在一些实施例中，保护晶体管40可用以缓解乃至防止来自邻近于“被猛击”行的存储器单元的数据丢失；例如，避免在其中邻近字线WL0为“被猛击”字线的应用中来自沿着字线WL1的存储器单元12b的数据丢失。
在所展示的实施例中，保护晶体管40中的每一个具有栅极49，其与在与保护晶体管40相同的存储器单元12内的存取晶体管18的栅极20电耦合。举例来说，存储器单元12a内的存取晶体管的栅极20a可被称为第一栅极，且在图6的实施例中与对应于存储器单元12a内的保护晶体管40a的栅极49a的第二栅极电耦合。
在一些实施例中，第一和第二存取晶体管18a和18b可被视为分别包括第一和第二栅极20a和20b；且保护晶体管40a和40b可被视为分别包括第三和第四栅极49a和49b。在图6的实施例中，第三栅极49a与第一栅极20a电耦合，且第四栅极49b与第二栅极20b电耦合。
图6的各种组件可具有相对于彼此的任何合适的架构关系。举例来说，图6的实施例展示第三和第四栅极49a和49b在第一和第二栅极20a和20b上方；且展示第三和第四栅极的高程与第一和第二栅极的高程之间的数字线DL0。在其它实施例中，数字线可放置于任何其它合适的位置中。并且，各种栅极20a、20b、49a、49b等可放置于相对于彼此的任何合适的定向中。
图7示意性地示出图6的存储器阵列10。图7的示意性图示展示保护晶体管40a的栅极49a与同存取晶体管18a的栅极20a相同的字线(WL0)耦合；且展示保护晶体管40b的栅极49b与同存取晶体管18b的栅极20b相同的字线(WL1)耦合。
图6的电容器16可具有任何合适的配置。图8展示类似于图6的存储器阵列的区的存储器阵列10的区，但示出电容器16的特定实例配置。电容器16中的每一个包括第一导电节点58、第二导电节点60，以及第一和第二导电节点之间的绝缘材料62。第一和第二导电节点60和62可包括任何合适的导电组成物；例如各种金属(例如，钛、钨、钴、镍、铂、钌等)、含金属组成物(例如，金属硅化物、金属氮化物、金属碳化物等)，和/或导电掺杂半导体材料(例如，导电掺杂硅、导电掺杂锗等)中的一或多者。第一和第二导电节点可包括彼此相同的组成物，或可包括相对于彼此不同的组成物。绝缘材料62可包括任何合适的组成物，且在一些实施例中可包括二氧化硅，主要由二氧化硅组成，或由二氧化硅组成。
在所展示的实施例中，下部导电节点58被配置成朝上开放的容器。在其它实施例中，下部导电节点可具有其它合适的形状。下部导电节点58可被称为存储节点，且上部节点60可被称为板状电极。在一些实施例中，存储器阵列10内的板状电极可全部彼此耦合，且可耦合到参考电压(例如，共同板电压)。
在一些实施例中，保护晶体管40的栅极49可不与存取晶体管18的栅极20耦合，而是可改为与多路复用器(mux)电路***耦合，使得保护晶体管可相对于存取晶体管单独地控制。举例来说，图9展示类似于图6的存储器阵列的区的存储器阵列10的区，但其中保护晶体管40的栅极与延伸到mux驱动器的mux线路(mux0、mux1、mux2和mux3)耦合。
图10展示图9的存储器阵列10的示意性图示，且展示mux布线与mux驱动器耦合，同时字线与行驱动器耦合。利用mux驱动器来控制保护晶体管40可针对一些应用实现对保护晶体管的改进的操作控制。然而，mux驱动器的利用可能相比于不具有mux驱动器的架构(例如，图7的架构)增加制造的复杂性。相应地，图7的架构在一些应用中可能是优选的，且图10的架构在其它应用中可能是优选的。
图9的电容器16可具有任何合适的配置。图11展示类似于图9的存储器阵列的区的存储器阵列10的区，但示出电容器16的特定实例配置。在图11的所展示实施例中，电容器16具有与上文参看图8描述的配置相同的配置。
上文所论述的组合件和结构可以在集成电路内利用(术语“集成电路”指由半导体衬底支撑的电子电路)；并且可并入到电子***中。此类电子***可用于例如存储器模块、装置驱动器、功率模块、通信调制解调器、处理器模块和专用模块中，且可包含多层、多芯片模块。电子***可以是以下广泛范围的***中的任一个：例如相机、无线装置、显示器、芯片组、机顶盒、游戏、照明、交通工具、时钟、电视机、蜂窝电话、个人计算机、汽车、工业控制***、飞机等等。
除非另外规定，否则本文中所描述的各种材料、物质、组成物等可由现在已知或待开发的任何合适的方法形成，所述方法包含例如原子层沉积(ALD)、化学气相沉积(CVD)、物理气相沉积(PVD)等。
术语“电介质”和“绝缘”可用于描述具有绝缘电性质的材料。所述术语在本公开中被视为同义的。在一些情况下利用术语“电介质”以及在其它情况下利用术语“绝缘”(或“电绝缘”)可用以在本公开内提供语言变化以简化所附权利要求书内的前提基础，而非用以指示任何显著化学或电学差异。
图式中的各种实施例的特定定向仅出于说明的目的，且在一些应用中，实施例可相对于所示定向旋转。本文中所提供的描述内容和所附权利要求书涉及在各种特征之间具有所描述关系的任何结构，而无关乎所述结构是处于图式的特定定向中，还是相对于此定向旋转。
除非另外规定，否则随附图示的横截面视图仅展示横截面平面内的特征而不展示横截面平面后方的材料，以便简化图式。
当某一结构在上文中被称作“在另一结构上”、“邻近于另一结构”或“抵靠另一结构”时，该结构可直接在另一结构上，或者还可能存在介入结构。相比而言，当某一结构被称作“直接在另一结构上”、“直接邻近于另一结构”或“直接抵靠另一结构”时，不存在介入结构。
结构(例如，层、材料等)可被称为“竖直地延伸”以指示所述结构大体从下伏基底(例如，衬底)朝上延伸。竖直延伸的结构可或可不相对于基部的上表面大体正交延伸。
一些实施例包含具有存取晶体管的集成式组合件。存取晶体管具有以选通方式与第二源极/漏极区耦合的第一源极/漏极区。数字线与第一源极/漏极区耦合。电荷存储装置经由互连件与第二源极/漏极区耦合。互连件包含一定长度的半导体材料。保护晶体管选通半导体材料的长度的一部分。
一些实施例包含集成式组合件，其包括第一存取晶体管和第二存取晶体管。第一存取晶体管包括接近第一沟道区的第一栅极，且第二存取晶体管包括接近第二沟道区的第二栅极。第一和第二存取晶体管一起包括三个源极/漏极区，所述三个源极/漏极区中的一个由第一和第二存取晶体管共享。所述三个源极/漏极区是第一源极/漏极区、第二源极/漏极区和第三源极/漏极区。第一和第二源极/漏极区以选通方式经由第一沟道区彼此耦合。第二和第三源极/漏极区以选通方式经由第二沟道区彼此耦合。数字线与第二源极/漏极区耦合。第一电荷存储装置经由第一互连件与第一源极/漏极区耦合。第二电荷存储装置经由第二互连件与第三源极/漏极区耦合。第一开关控制沿着第一互连件的电流流动。第二开关控制沿着第二互连件的电流流动。
一些实施例包含集成式组合件，其包括第一存取晶体管和第二存取晶体管。第一存取晶体管包括接近第一沟道区的第一栅极，且第二存取晶体管包括接近第二沟道区的第二栅极。第一和第二存取晶体管一起包括三个源极/漏极区，所述三个源极/漏极区中的一个由第一和第二存取晶体管共享。所述三个源极/漏极区是第一源极/漏极区、第二源极/漏极区和第三源极/漏极区。第一和第二源极/漏极区以选通方式经由第一沟道区彼此耦合。第二和第三源极/漏极区以选通方式经由第二沟道区彼此耦合。第一沟道区在第一和第二源极/漏极区之间水平地延伸。第二沟道区在第二和第三源极/漏极区之间水平地延伸。数字线与第二源极/漏极区耦合。第一电容器经由第一互连件与第一源极/漏极区耦合。第一互连件包括第一半导体材料的第一竖直延伸的支柱。第二电容器经由第二互连件与第三源极/漏极区耦合。第二互连件包括第二半导体材料的第二竖直延伸的支柱。第一保护晶体管选通第一半导体材料的第一竖直延伸的支柱的一部分。第二保护晶体管选通第二半导体材料的第二竖直延伸的支柱的一部分。
根据规定，已经就结构和方法特征而言以更具体或更不具体的语言描述了本文中所公开的主题。然而，应理解，权利要求书不限于所展示和描述的特定特征，因为本文中所公开的装置包括实例实施例。因此，权利要求书具有如书面所说明的整个范围，且应根据等效物原则恰当地进行解释。

Claims (18)

1.一种集成式组合件，其包括：
存取晶体管，其具有以选通方式彼此耦合的第一源极/漏极区和第二源极/漏极区；
数字线，其与所述第一源极/漏极区耦合；
电荷存储装置，其经由互连件与所述第二源极/漏极区耦合；所述互连件包括一定长度的半导体材料；以及
保护晶体管，其选通所述半导体材料的所述长度的一部分。
2.根据权利要求1所述的集成式组合件，其中所述半导体材料的所述长度为所述半导体材料的竖直延伸的支柱。
3.根据权利要求1所述的集成式组合件，其中：
所述存取晶体管包括在所述第一和第二源极/漏极区之间的水平延伸的沟道区；
所述保护晶体管包括在所述半导体材料的所述长度内的第三和第四源极/漏极区；以及
所述保护晶体管包括在所述第三和第四源极/漏极区之间的竖直延伸的沟道区。
4.根据权利要求1所述的集成式组合件，其中：
所述存取晶体管包括第一栅极；以及
所述保护晶体管包括与所述第一栅极电耦合的第二栅极。
5.根据权利要求1所述的集成式组合件，其中：
所述存取晶体管包括第一栅极；以及
所述保护晶体管包括不与所述第一栅极电耦合的第二栅极。
6.根据权利要求1所述的集成式组合件，其中所述电荷存储装置是电容器。
7.一种集成式组合件，其包括：
第一存取晶体管和第二存取晶体管；所述第一存取晶体管包括接近第一沟道区的第一栅极，且所述第二存取晶体管包括接近第二沟道区的第二栅极；所述第一和第二存取晶体管一起包括三个源极/漏极区，所述三个源极/漏极区中的一个由所述第一和第二存取晶体管共享；所述三个源极/漏极区为第一源极/漏极区、第二源极/漏极区和第三源极/漏极区，其中所述第一和第二源极/漏极区经由所述第一沟道区以选通方式彼此耦合，且其中所述第二和第三源极/漏极区经由所述第二沟道区以选通方式彼此耦合；
数字线，其与所述第二源极/漏极区耦合；
第一电荷存储装置，其经由第一互连件与所述第一源极/漏极区耦合；
第二电荷存储装置，其经由第二互连件与所述第三源极/漏极区耦合；
第一开关，其控制沿着所述第一互连件的电流流动；以及
第二开关，其控制沿着所述第二互连件的电流流动。
8.根据权利要求7所述的集成式组合件，其中所述第一互连件包括第一长度的第一半导体材料，且其中所述第二互连件包括第二长度的第二半导体材料。
9.根据权利要求8所述的集成式组合件，其中所述第一开关控制沿着所述第一半导体材料的所述第一长度的电流流动；且其中所述第二开关控制沿着所述第二半导体材料的所述第二长度的电流流动。
10.根据权利要求9所述的集成式组合件，其中所述第一开关为第一保护晶体管，且其中所述第二开关为第二保护晶体管。
11.根据权利要求10所述的集成式组合件，其中：
所述第一保护晶体管包括与所述第一栅极电耦合的第三栅极；以及
所述第二保护晶体管包括与所述第二栅极电耦合的第四栅极。
12.根据权利要求10所述的集成式组合件，其中：
所述第一保护晶体管包括第三栅极；
所述第二保护晶体管包括第四栅极；以及
所述第三和第四栅极是多路复用器电路的一部分且与多路复用器驱动器耦合。
13.根据权利要求7所述的集成式组合件，其中所述第一和第二电荷存储装置分别是第一和第二电容器。
14.一种集成式组合件，其包括：
第一存取晶体管和第二存取晶体管；所述第一存取晶体管包括接近第一沟道区的第一栅极，且所述第二存取晶体管包括接近第二沟道区的第二栅极；所述第一和第二存取晶体管一起包括三个源极/漏极区，所述三个源极/漏极区中的一个由所述第一和第二存取晶体管共享；所述三个源极/漏极区为第一源极/漏极区、第二源极/漏极区和第三源极/漏极区，其中所述第一和第二源极/漏极区经由所述第一沟道区以选通方式彼此耦合，且其中所述第二和第三源极/漏极区经由所述第二沟道区以选通方式彼此耦合；所述第一沟道区在所述第一和第二源极/漏极区之间水平地延伸；所述第二沟道区在所述第二和第三源极/漏极区之间水平地延伸；
数字线，其与所述第二源极/漏极区耦合；
第一电容器，其经由第一互连件与所述第一源极/漏极区耦合；所述第一互连件包括第一半导体材料的第一竖直延伸的支柱；
第二电容器，其经由第二互连件与所述第三源极/漏极区耦合；所述第二互连件包括第二半导体材料的第二竖直延伸的支柱；
第一保护晶体管，其选通所述第一半导体材料的所述第一竖直延伸的支柱的一部分；以及
第二保护晶体管，其选通所述第二半导体材料的所述第二竖直延伸的支柱的一部分。
15.根据权利要求14所述的集成式组合件，其中所述第一和第二保护晶体管分别包括第三和第四栅极；且其中所述第三和第四栅极在所述第一和第二栅极上方。
16.根据权利要求15所述的集成式组合件，其中所述数字线在所述第一和第二栅极上方且在所述第三和第四栅极下方。
17.根据权利要求15所述的集成式组合件，其中：
所述第三栅极与所述第一栅极电耦合；以及
所述第四栅极与所述第二栅极电耦合。
18.根据权利要求15所述的集成式组合件，其中所述第三和第四栅极是多路复用器电路的一部分，且与多路复用器驱动器耦合。
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