CN101114622A - 倒装芯片式半导体封装结构及其芯片承载件 - Google Patents

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Abstract

一种倒装芯片式半导体封装结构及其芯片承载件，主要是于芯片承载件的芯片接置区外缘形成槽沟，该槽沟可环设于该芯片接置区周缘或设于该芯片接置区角隅，从而于该槽沟内填充低杨氏模量的软性填充料，以供接置于该芯片接置区的倒装芯片式半导体芯片，通过该低杨氏模量的填充料吸收热应力而避免倒装芯片底部填胶与芯片之间发生脱层。

Description

倒装芯片式半导体封装结构及其芯片承载件
技术领域
本发明涉及一种半导体封装结构及其芯片承载件，尤其涉及一种倒装芯片式半导体封装结构及其芯片承载件。
背景技术
倒装芯片式(Flip-Chip)半导体封装件是一种利用倒装芯片方式进行电性连接的封装结构，其通过多个导电凸块(Solder Bumps)而将至少一芯片的作用表面(Active Surface)电性连接至基板(Substrate)的表面上，此设计不但可大幅缩减封装件体积，以使半导体芯片与基板的比例更趋接近，同时，亦减去现有焊线(Wire)设计，而可降低阻抗提升电性，因此已成为下一代芯片与电子元件的主流封装技术。
参阅图1A及1B，为现有倒装芯片式半导体封装件的平面及剖面示意图，其将倒装芯片式半导体芯片10通过多个导电凸块13而接置并电性连接至该基板11后，填充一倒装芯片底部填胶材料(underfill)12于倒装芯片式半导体芯片10与基板11间，用以包覆导电凸块13及增加导电凸块13的强度，同时可支撑该倒装芯片式半导体芯片10重量。例如美国专利第6,225,704、6,074,895、6,372,544及第5,218,234号案均已揭示此一倒装芯片封装与倒装芯片底部填胶的技术。
然而，因倒装芯片底部填胶材料12表面张力作用的关系，于该倒装芯片底部填胶材料12填充后，在对应于倒装芯片式半导体芯片10角端呈现最小量的附着保护，同时，由于该倒装芯片式半导体芯片10与基板11间的材料热膨胀系数(CTE)差异，在芯片封装的热循环过程中产生的热应力及热变形量与芯片中央位置距离成正比关系，δ(变形量)＝α(材料热膨胀系数)*L(与材料变形量为0的距离)*△t(温度变化量)。亦即该倒装芯片式半导体芯片10的边缘角端，由于其与芯片中心处的距离最远，因此所受的热应力及热变形量最大，此刻若倒装芯片底部填胶材料12无法提供足量的保护，即会造成填充于周缘的倒装芯片底部填胶材料12出现脱层现象(如图1B的S所示)，严重影响倒装芯片底部填胶的效果，更严重者将造成脱层的扩散，进而影响导电凸块13的电性。
尤有甚者，由于近来半导体芯片朝向线宽90纳米(nm)以下甚至65纳米、45纳米、32纳米的制造技术发展时，为了克服线宽缩小所造成的电阻/电容时间延迟(RC Time Delay)，必须导入低介电常数(Low k)的介电层材料，以允许芯片内的金属导线可以互相紧密地贴近，而且防止发生信号泄漏和干扰的问题，并相对提高传输速率。随着这些介电层材料的低介电常数要求，连带衍生介电层材料质硬、易脆的特性，反而更易造成介电层的脱层现象，影响产品的电性品质。归咎其原因，主要仍是因为无法有效解决、吸收制造过程中所产生的热应力，因而造成芯片内层的脱层问题。
另外，参阅图2，美国专利第6,734,567则揭示一种倒装芯片式半导体封装件，其是在基板21表面增设一金属环24以防止倒装芯片底部填胶脱层延伸至基板21内部，但是此方式仍无法防止倒装芯片底部填胶与倒装芯片式半导体芯片20界面间、及该倒装芯片式半导体芯片20内层的脱层问题。
鉴于前述缺失，为减少因热膨胀系数(CTE)不同所产生的热应力问题，业界遂使用低杨氏模量(Young’s modulus)的倒装芯片底部填胶材料来吸收热应力，但低杨氏模量的倒装芯片底部填胶材料并无法提供倒装芯片式半导体芯片的导电凸块足够的支撑强度；但相对地，如采用较高杨氏模量的倒装芯片底部填胶材料进行倒装芯片底部填胶，虽可提供较高的导电凸块支撑强度，却易导致倒装芯片式半导体芯片受热应力作用而发生脱层问题；因此对应大小不同的芯片与基板接合上，以及不同类型的芯片与基板接合时，即需花费大量的时间、精力及试验去寻找最适宜的倒装芯片底部填胶材料，造成制造时间及费用的提高。
因此，如何有效避免倒装芯片底部填胶与半导体芯片或基板间、亦或芯片内层发生脱层问题，同时亦可提供倒装芯片式半导体芯片的导电凸块有效保护，确已为相关研发领域所迫切待解决的课题。
发明内容
有鉴于上述现有的缺点，本发明的主要目的是提供一种倒装芯片式半导体封装结构及其芯片承载件，以防止倒装芯片底部填胶与半导体芯片或基板间、亦或芯片内层发生脱层问题。
本发明再一目的是提供一种倒装芯片式半导体封装结构及其芯片承载件，从而可提高支撑与保护倒装芯片式半导体芯片的导电凸块。
本发明又一目的是提供一种倒装芯片式半导体封装结构及其芯片承载件，可避免花费大量的时间及成本寻找倒装芯片底部填胶材料以克服半导体芯片与基板间因热膨胀系数差异所造成的脱层问题。
为达前述及其他目的，本发明揭露一种倒装芯片式半导体封装结构，包括：芯片承载件，该芯片承载件上设有至少一供接置半导体芯片的芯片接置区，且于该芯片承载件上形成有对应该芯片接置区外缘的槽沟(groove)；倒装芯片式半导体芯片，通过多个导电凸块接置并电性连接至该芯片承载件的芯片接置区；低杨氏模量的填充料，填充于该槽沟内；以及倒装芯片底部填胶材料，填充于该倒装芯片式半导体芯片与该芯片承载件间的间隙。
本发明亦揭露一种用于倒装芯片式半导体封装结构的芯片承载件，包括：本体；预设于该本体表面的芯片接置区，以供接置倒装芯片式半导体芯片；以及槽沟，设于该芯片接置区外缘，以供填充低杨氏模量的填充料。
该芯片承载件可例如为基板，该槽沟为设于该基板表面拒焊层的槽沟，且该槽沟可环设于该芯片接置区的四周外缘或设于该芯片接置区的四角隅，以对应至接置于该芯片接置区上的倒装芯片式半导体芯片的边缘，从而通过在该槽沟内填充低杨氏模量(玻璃转移温度(Tg)小于80℃或室温下(25℃)杨氏模量值小于2000Mpa)的填充料，以吸收热应力，进而避免倒装芯片式半导体芯片角端脱层问题。
因此，本发明的倒装芯片式半导体封装结构及其芯片承载件，主要是在芯片承载件的芯片接置区外缘形成槽沟，该槽沟可环设于该芯片接置区或设于该芯片接置区角隅，从而于该槽沟内填充低杨氏模量的软性填充料，以供接置于该芯片接置区上的倒装芯片式半导体芯片的角缘位置对应于该软性填充料上方，从而通过该低杨氏模量的填充料保护该倒装芯片式半导体芯片的角缘，并可吸收热应力，同时，于该倒装芯片式半导体芯片与芯片承载件间另填充有倒装芯片底部填胶材料，且充布于导电凸块间，有效保护导电凸块及承载该倒装芯片式半导体芯片，藉以防止倒装芯片底部填胶与半导体芯片或芯片承载件间以及芯片内层发生脱层问题，进而避免现有技术花费大量时间及成本寻找合适倒装芯片底部填胶材料所导致不符经济效益问题。
附图说明
图1A为现有倒装芯片式半导体封装件的平面示意图；以及
图1B为图1A的1B-1B剖面示意图；
图2为美国专利第6,734,567号所揭示的倒装芯片式半导体封装件剖面示意图；
图3A及3B为本发明的用于倒装芯片式半导体封装结构的芯片承载件平面及剖面示意图；
图4为本发明的倒装芯片式半导体封装结构的剖面示意图；以及
图5为本发明的用于倒装芯片式半导体封装结构的芯片承载件另一实施例的平面示意图。
主要元件符号说明
10  倒装芯片式半导体芯片
11  基板
12  倒装芯片底部填胶材料
13  导电凸块
20  倒装芯片式半导体芯片
21  基板
24  金属环
30  倒装芯片式半导体芯片
31  基板
311 芯片接置区
312 槽沟
313 芯层
314 焊垫
315 拒焊层
32  倒装芯片底部填胶材料
33  导电凸块
35  低杨氏模量的填充料
41  基板
411 芯片接置区
412 槽沟
415 拒焊层
S   脱层
具体实施方式
以下通过特定的具体实施例配合附图进一步说明本发明的特点与功能。
参阅图3A及3B，为本发明的用于倒装芯片式半导体封装结构的芯片承载件示意图，其中该图3B为对应图3A的剖面示意图。
该芯片承载件为一基板31，该基板31包括有一本体；预设于该本体表面的芯片接置区311，以供接置倒装芯片式半导体芯片；以及槽沟312，设于该芯片接置区311外缘，以供填充低杨氏模量的填充料。
该基板本体可例如由一芯层313、多个设于该芯层表面的焊垫314、以及一覆盖该芯层313并外露出该些焊垫314的拒焊层315所组成。该焊垫314设于该芯片接置区311内，以供后续倒装芯片式半导体芯片得以通过多个导电凸块而电性连接至该焊垫314；该拒焊层315覆盖于该基板芯层313上，并对应于该芯片接置区311的周缘形成有环状的槽沟312。
另参阅图4，为显示本发明的倒装芯片式半导体封装结构的剖面示意图，其主要是以如图3A及3B的基板进行倒装芯片式半导体芯片的封装制造过程所形成的封装结构。
如图所示，该倒装芯片式半导体封装结构包括：一如基板31的芯片承载件，该基板31上设有至少一供接置半导体芯片的芯片接置区，且于该芯片承载件上形成有对应该芯片接置区外缘的槽沟312；倒装芯片式半导体芯片30，通过多个导电凸块33接置并电性连接至该基板芯片接置区的焊垫314；低杨氏模量的填充料35，填充于该槽沟312内；以及倒装芯片底部填胶材料32，填充于该倒装芯片式半导体芯片30与该基板31间的间隙。
该倒装芯片式半导体芯片30可通过多个导电凸块33而进行倒装芯片制造过程，以将该倒装芯片式半导体芯片30的作用表面接置且电性连接于该芯片接置区的焊垫314上，并于该槽沟312中填充低杨氏模量(如玻璃转移温度(Tg)小于80℃，或室温下(25℃)杨氏模量值小于2000Mpa)的填充料35，例如为硅胶(silicone)的倒装芯片底部填胶材料，使该填充料35位置对应于该倒装芯片式半导体芯片30的边缘，藉以吸收热应力，进而避免倒装芯片式半导体芯片角端脱层问题；同时由于在该倒装芯片式半导体芯片30与基板31间的间隙可填充有一般的倒装芯片底部填胶材料32(如其玻璃转移温度(Tg)大于80℃，或室温下(25℃)杨氏模量值大于2000Mpa)，以包覆该多个导电凸块33，藉以有效保护导电凸块33及承载该倒装芯片式半导体芯片30。
另参阅图5，为本发明的应用于倒装芯片式半导体封装结构的芯片承载件第二实施例的上视图。
如图所示，本实施例的芯片承载件与前述实施例大致相同，主要差异在于形成于如基板41的芯片承载件槽沟412是对应于芯片接置区411的角隅，亦即，于该基板41的拒焊层415中对应于芯片接置区的角隅形成有槽沟412，从而供后续于该槽沟412填充低杨氏模量的填充料，进而使接置于该芯片接置区上的半导体芯片角端对应位于该低杨氏模量的填充料上方，而予吸收热应力，避免半导体芯片角端脱层问题。
因此，本发明的倒装芯片式半导体封装结构及其芯片承载件，主要是在芯片承载件的芯片接置区外缘形成槽沟，该槽沟可环设于该芯片接置区或设于该芯片接置区角隅，从而于该槽沟内填充低杨氏模量的软性填充料，以供接置于该芯片接置区上的倒装芯片式半导体芯片的角缘位置对应于该软性填充料上方，从而通过该低杨氏模量的填充料保护该倒装芯片式半导体芯片的角缘，并可吸收热应力，同时，于该倒装芯片式半导体芯片与芯片承载件间另填充有倒装芯片底部填胶材料，且充布于导电凸块问，有效保护导电凸块及承载该倒装芯片式半导体芯片，藉以防止倒装芯片底部填胶与半导体芯片或芯片承载件间以及芯片内层发生脱层问题，进而避免现有技术花费大量时间及成本寻找合适倒装芯片底部填胶材料所导致不符经济效益问题。
以上所述仅为本发明的优选实施方式，并非用以限定本发明的范围，亦即，本发明事实上仍可做其他改变，因此，只要本领域技术人员在未脱离本发明所揭示的精神与技术思想下所完成的一切等效修饰或改变，仍应为随附的权利要求所涵盖。

Claims (21)

1.一种倒装芯片式半导体封装结构，包括：
芯片承载件，该芯片承载件上设有至少一供接置倒装芯片式半导体芯片的接置区，且于该芯片承载件上形成有对应该芯片接置区外缘的槽沟；
倒装芯片式半导体芯片，通过多个导电凸块接置并电性连接于芯片承载件的芯片接置区上；
低杨氏模量的填充料，填充于该槽沟内；以及
倒装芯片底部填胶材料，充布于该倒装芯片式半导体芯片与该芯片承载件间的间隙。
2.根据权利要求1所述的倒装芯片式半导体封装结构，其中，该芯片承载件为一基板，该基板包括有一本体、一预设于该本体表面的芯片接置区、以及设于该芯片接置区外缘的槽沟。
3.根据权利要求2所述的倒装芯片式半导体封装结构，其中，该基板本体是由一芯层、多个设于该芯层表面的焊垫、以及一覆盖该芯层并外露出这些焊垫的拒焊层所组成。
4.根据权利要求3所述的倒装芯片式半导体封装结构，其中，该焊垫设于该芯片接置区内，以供倒装芯片式半导体芯片得以通过多个导电凸块而电性连接至该焊垫。
5.根据权利要求1所述的倒装芯片式半导体封装结构，其中，该槽沟呈环状以对应设于该芯片接置区的周缘。
6.根据权利要求1所述的倒装芯片式半导体封装结构，其中，该槽沟设于该芯片接置区的角隅。
7.根据权利要求1所述的倒装芯片式半导体封装结构，其中，该填充料的玻璃转移温度Tg小于80℃。
8.根据权利要求1所述的倒装芯片式半导体封装结构，其中，该填充料于室温下的杨氏模量值小于2000Mpa。
9.根据权利要求1所述的倒装芯片式半导体封装结构，其中，该倒装芯片底部填胶材料的玻璃转移温度Tg大于80℃。
10.根据权利要求1所述的倒装芯片式半导体封装结构，其中，该倒装芯片底部填胶材料于室温下的杨氏模量值大于2000Mpa。
11.根据权利要求1所述的倒装芯片式半导体封装结构，其中，该低杨氏模量的填充料为硅胶。
12.根据权利要求1所述的倒装芯片式半导体封装结构，其中，该填充料位置对应于该倒装芯片式半导体芯片的边缘。
13.一种芯片承载件，包括：
本体；
预设于该本体表面的芯片接置区，以供接置倒装芯片式半导体芯片；以及
槽沟，设于该芯片接置区外缘，以供填充低杨氏模量的填充料。
14.根据权利要求13所述的芯片承载件，其中，该芯片承载件为一基板，其本体是由一芯层、多个设于该芯层表面的焊垫、以及一覆盖该芯层并外露出这些焊垫的拒焊层所组成。
15.根据权利要求14所述的芯片承载件，其中，该焊垫设于该芯片接置区内，以供倒装芯片式半导体芯片得以通过多个导电凸块而电性连接至该焊垫。
16.根据权利要求13所述的芯片承载件，其中，该槽沟呈环状以对应设于该芯片接置区的周缘。
17.根据权利要求13所述的芯片承载件，其中，该槽沟设于该芯片接置区的角隅。
18.根据权利要求13所述的芯片承载件，其中，该填充料的玻璃转移温度Tg小于80℃。
19.根据权利要求13所述的芯片承载件，其中，该填充料于室温下的杨氏模量值小于2000Mpa。
20.根据权利要求13所述的芯片承载件，其中，该低杨氏模量的填充料为硅胶。
21.根据权利要求13所述的芯片承载件，其中，该填充料位置对应于倒装芯片式半导体芯片的边缘。
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Cited By (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN102377919A (zh) * 2010-08-17 2012-03-14 深圳富泰宏精密工业有限公司 相机模组及应用该相机模组的便携式电子装置
CN103325694A (zh) * 2012-03-21 2013-09-25 致伸科技股份有限公司 用于覆晶制程的点胶方法
CN104465598A (zh) * 2014-12-19 2015-03-25 江苏长电科技股份有限公司 金属引线框高导热倒装片封装结构及其工艺方法
CN107785332A (zh) * 2016-08-24 2018-03-09 南亚科技股份有限公司 半导体结构
CN108962764A (zh) * 2017-05-22 2018-12-07 中芯国际集成电路制造(上海)有限公司 半导体结构的形成方法、半导体芯片、封装方法及结构
CN109558671A (zh) * 2018-11-27 2019-04-02 中南大学 一种模拟倒装芯片底部填充工艺过程中边缘效应的方法
CN113517240A (zh) * 2021-05-21 2021-10-19 华天科技（昆山）电子有限公司 晶圆扇出型倒置封装结构及其制造方法
CN115020396A (zh) * 2022-05-25 2022-09-06 杭州道铭微电子有限公司 一种芯片封装结构及封装方法
CN117558686A (zh) * 2023-09-28 2024-02-13 锐石创芯(重庆)科技有限公司 一种芯片封装结构及射频前端模组

Cited By (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN102377919A (zh) * 2010-08-17 2012-03-14 深圳富泰宏精密工业有限公司 相机模组及应用该相机模组的便携式电子装置
CN103325694A (zh) * 2012-03-21 2013-09-25 致伸科技股份有限公司 用于覆晶制程的点胶方法
CN103325694B (zh) * 2012-03-21 2016-08-24 致伸科技股份有限公司 用于覆晶制程的点胶方法
CN104465598A (zh) * 2014-12-19 2015-03-25 江苏长电科技股份有限公司 金属引线框高导热倒装片封装结构及其工艺方法
CN107785332A (zh) * 2016-08-24 2018-03-09 南亚科技股份有限公司 半导体结构
CN108962764A (zh) * 2017-05-22 2018-12-07 中芯国际集成电路制造(上海)有限公司 半导体结构的形成方法、半导体芯片、封装方法及结构
CN108962764B (zh) * 2017-05-22 2020-10-09 中芯国际集成电路制造(上海)有限公司 半导体结构的形成方法、半导体芯片、封装方法及结构
US11335648B2 (en) 2017-05-22 2022-05-17 Semiconductor Manufacturing International (Shanghai) Corporation Semiconductor chip fabrication and packaging methods thereof
CN109558671A (zh) * 2018-11-27 2019-04-02 中南大学 一种模拟倒装芯片底部填充工艺过程中边缘效应的方法
CN113517240A (zh) * 2021-05-21 2021-10-19 华天科技（昆山）电子有限公司 晶圆扇出型倒置封装结构及其制造方法
CN115020396A (zh) * 2022-05-25 2022-09-06 杭州道铭微电子有限公司 一种芯片封装结构及封装方法
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