CN101295697A - 半导体封装构造 - Google Patents
半导体封装构造 Download PDFInfo
- Publication number
- CN101295697A CN101295697A CNA2007100977435A CN200710097743A CN101295697A CN 101295697 A CN101295697 A CN 101295697A CN A2007100977435 A CNA2007100977435 A CN A2007100977435A CN 200710097743 A CN200710097743 A CN 200710097743A CN 101295697 A CN101295697 A CN 101295697A
- Authority
- CN
- China
- Prior art keywords
- substrate
- packaging structure
- semiconductor packaging
- wafer
- structure according
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Images
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/10—Bump connectors; Manufacturing methods related thereto
- H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
- H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
- H01L2224/161—Disposition
- H01L2224/16151—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
- H01L2224/16221—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
- H01L2224/16225—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/10—Bump connectors; Manufacturing methods related thereto
- H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
- H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
- H01L2224/161—Disposition
- H01L2224/16151—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
- H01L2224/16221—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
- H01L2224/16225—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
- H01L2224/16227—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation the bump connector connecting to a bond pad of the item
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/42—Wire connectors; Manufacturing methods related thereto
- H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
- H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
- H01L2224/481—Disposition
- H01L2224/48151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
- H01L2224/48221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
- H01L2224/48225—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
- H01L2224/48227—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation connecting the wire to a bond pad of the item
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/42—Wire connectors; Manufacturing methods related thereto
- H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
- H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
- H01L2224/481—Disposition
- H01L2224/48151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
- H01L2224/48221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
- H01L2224/48225—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
- H01L2224/4824—Connecting between the body and an opposite side of the item with respect to the body
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
- H01L2224/732—Location after the connecting process
- H01L2224/73201—Location after the connecting process on the same surface
- H01L2224/73203—Bump and layer connectors
- H01L2224/73204—Bump and layer connectors the bump connector being embedded into the layer connector
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
- H01L2224/732—Location after the connecting process
- H01L2224/73251—Location after the connecting process on different surfaces
- H01L2224/73265—Layer and wire connectors
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
- H01L2924/151—Die mounting substrate
- H01L2924/1515—Shape
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
- H01L2924/151—Die mounting substrate
- H01L2924/153—Connection portion
- H01L2924/1531—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface
- H01L2924/15311—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface being a ball array, e.g. BGA
Landscapes
- Container, Conveyance, Adherence, Positioning, Of Wafer (AREA)
Abstract
本发明是有关于一种半导体封装构造,其包含:一基板,其具有一上表面以及复数个形成于该上表面的凹坑,该上表面定义有一晶片设置区,该些凹坑位于该晶片设置区外的线路空白区域且不贯穿该基板;一晶片,其设置于该基板的该上表面且位于该晶片设置区内;以及一封胶体,其形成于该基板的该上表面,以密封该晶片。藉此,在不改变产品外观下能够增加封胶结合面积与湿气侵入路径,达到抗湿气与耐热不剥离的功效。
Description
技术领域
本发明涉及一种半导体封装构造,特别是涉及一种藉由基板上具有凹坑的结构设计,可以在不改变产品外观下增加封胶结合面积与湿气侵入路径,而能达到抗湿气与耐热不剥离避免分层功效,另外还可避免基板植球面的溢胶,且不需要变更基板线路设计的半导体封装构造(SEMICONDUCTORPACKAGE)。
背景技术
在现有的半导体封装构造中,特别是球格阵列封装(Ball GridArray,BGA)、平垫阵列封装(Land Grid Array,LGA)或记忆卡封装(memorycard package),晶片是设置于基板上并以例如环氧模封化合物(EMC)的封胶体密封之,而基板的另一表面是为显露,可以接合复数个焊球或外接端子,以供接合至其他印刷电路板。通常基板应仅有单一上表面被封胶体所覆盖,以避免在基板的下表面形成溢胶污染。然而,在进行湿气敏感性测试(moisture sensitivity test)或温度循环测试(temperature cycle test)时,该基板与该封胶体间容易发生分层剥离(delamination)或爆米花(popcorn)的问题,以致使半导体封装构造的可靠度及品质受到影响。
请参阅图1所示,是一种现有习知的半导体封装构造的截面示意图。该现有习知的半导体封装构造100,主要包含一基板110、一晶片120以及一封胶体130。该基板110,具有一上表面111、一下表面112以及复数个设置于该下表面112的外接垫113。该晶片120,具有复数个焊垫121,另可藉由一粘晶层160将该晶片120粘设于该基板110的该上表面111,其中该些焊垫121是为朝上,以供复数个焊线140打线接合以电性连接至该基板110。该封胶体130,是密封该晶片120与该些焊线140。另外复数个焊球150,是设置于该基板110的该些外接垫113,以作为该半导体封装构造100的外导接部。然而该半导体封装构造100在长时间的使用或测试后,其内部的元件中该基板110与该封胶体130之间容易发生分层的现象。如图1所示,湿气会由该基板110与封胶体130之间的界面边缘,沿着该基板110的上表面侵入,到达该晶片120与该粘晶层160,导致分层剥离。特别是,当湿气侵入该粘晶层160时,会有水解现象,又加上该晶片120与该基板110的热膨胀系数的差异,当越多的湿气被累积与吸收在粘晶层160甚至会发生有爆米花问题。
中国实用新型专利第M305962号“球栅阵列封装结构”,其技术手段是形成至少一通孔以贯通基板并设置于晶片的周缘,并且封胶体是填满该通孔。故基板的外周边被封胶体覆盖,可以增加封胶体与基板的接合面积并避免湿气入侵。然而该封胶体会经由贯通基板的通孔流布在基板的下表面,而会有溢胶污染外接垫的可能。此外,改变了最终产品的外观,并且基板的线路结构必须重作设计。
由此可见,上述现有的半导体封装构造在结构与使用上,显然仍存在有不便与缺陷,而亟待加以进一步改进。为解决上述存在的问题,相关厂商莫不费尽心思来谋求解决之道,但长久以来一直未见适用的设计被发展完成,此显然是相关业者急欲解决的问题。因此如何创设一种新型的半导体封装构造,实属当前重要研发课题之一,亦成为当前业界极需改进的目标。
有鉴于上述现有的半导体封装构造存在的缺陷,本发明人基于从事此类产品设计制造多年丰富的实务经验及专业知识,并配合学理的运用,积极加以研究创新,以期创设一种新型的半导体封装构造,能够改进一般现有的半导体封装构造,使其更具有实用性。经过不断的研究、设计,并经过反复试作样品及改进后,终于创设出确具实用价值的本发明。
发明内容
本发明的主要目的在于,克服现有的半导体封装构造存在的缺陷,而提供一种新型的半导体封装构造,所要解决的技术问题是使其藉由基板上具有凹坑的结构设计,在不改变产品外观下增加封胶结合面积与湿气侵入路径,达到抗湿气与耐热不剥离的功效,非常适于实用。
本发明的另一目的在于,提供一种新型的半导体封装构造,所要解决的技术问题是使其可以避免基板植球面的溢胶,并且不需要变更基板的线路设计,从而更加适于实用。
本发明的目的及解决其技术问题是采用以下技术方案来实现的。依据本发明提出的一种半导体封装构造,其包含:一基板,其具有一上表面以及复数个形成于该上表面的凹坑,该上表面定义有一晶片设置区,该些凹坑位于该晶片设置区外的线路空白区域且不贯穿该基板;一晶片,其设置于该基板的该上表面且位于该晶片设置区内;以及一封胶体,其形成于该基板的该上表面,以密封该晶片。
本发明的目的及解决其技术问题还可采用以下技术措施进一步实现。
前述的半导体封装构造,其中所述的该些凹坑是可邻近于该基板的上表面周边。
前述的半导体封装构造,其中所述的该些凹坑可具有圆形、矩形或多边形的开口。
前述的半导体封装构造,其中所述的该些凹坑的深度是可介于该基板的厚度0.1至0.5倍。
前述的半导体封装构造,其中所述的该些凹坑是可主要分布在该基板的该上表面的角隅。
前述的半导体封装构造,其中所述的该些凹坑是可为以钻孔方式形成的盲孔。
前述的半导体封装构造,其中所述的该些凹坑是可为以激光或冲压方式形成的盲孔。
前述的半导体封装构造,其中所述的基板另包含有一防焊层,其形成于该基板的该上表面并覆盖该些凹坑。
前述的半导体封装构造,其中所述的封胶体是可填入于该些凹坑。
前述的半导体封装构造,其中所述的晶片是可具有复数个凸块并以覆晶方式接合至该基板。
前述的半导体封装构造,其可另包含复数个焊线,其电性连接该晶片与该基板。
前述的半导体封装构造,其中所述的基板可另包含有复数个外接垫,其形成于该基板的一下表面。
前述的半导体封装构造,其可另包含有复数个焊球,其设置于该基板的该些外接垫。
本发明与现有技术相比具有明显的优点和有益效果。借由上述技术方案,本发明半导体封装构造至少具有下列优点及有益效果:
1、本发明的半导体封装构造,藉由基板上具有凹坑的结构设计,可以在不改变产品外观下增加封胶结合面积与湿气侵入路径,而能够达到抗湿气与耐热不剥离的功效,非常适于实用。
2、本发明另外还可以避免基板植球面的溢胶,并且不需要变更基板的线路设计,从而更加适于实用。
综上所述,本发明是有关一种半导体封装构造,主要包含一基板、一设置于该基板上的晶片以及一密封该晶片的封胶体。其中,该基板具有复数个形成于其上表面的凹坑,其位于该晶片之外的线路空白区域且不贯穿该基板。藉此,在不改变产品外观下能够增加封胶结合面积与湿气侵入路径,达到抗湿气与耐热不剥离的功效。本发明具有上述诸多优点及实用价值,其不论在产品结构或功能上皆有较大改进,在技术上有显著的进步,并产生了好用及实用的效果,且较现有的半导体封装构造具有增进的突出功效,从而更加适于实用,并具有产业广泛利用价值,诚为一新颖、进步、实用的新设计。
上述说明仅是本发明技术方案的概述,为了能够更清楚了解本发明的技术手段,而可依照说明书的内容予以实施,并且为了让本发明的上述和其他目的、特征和优点能够更明显易懂,以下特举较佳实施例,并配合附图详细说明如下。
附图说明
图1是一种现有习知的半导体封装构造的截面示意图。
图2是依据本发明第一具体实施例一种半导体封装构造的截面示意图。
图3是依据本发明第一具体实施例,该半导体封装构造在封胶前的顶面示意图。
图4是依据本发明第二具体实施例,另一种半导体封装构造的截面示意图。
图5是依据本发明第二具体实施例,该半导体封装构造在封胶前的顶面示意图。
图6是依据本发明第三具体实施例,另一种半导体封装构造的截面示意图。
100:半导体封装构造 110:基板
111:上表面 112:下表面
113:外接垫 120:晶片
121:焊垫 130:封胶体
140:焊线 150:焊球
160:粘晶层 200:半导体封装构造
210:基板 211:上表面
212:下表面 213:凹坑
214:晶片设置区 215:防焊层
216:外接垫 217:线路
220:晶片 221:主动面
222:焊垫 230:封胶体
240:焊线 250:焊球
260:粘晶层 300:半导体封装构造
310:基板 311:上表面
312:下表面 313:凹坑
314:晶片设置区 315:防焊层
316:线路 320:晶片
321:主动面 322:凸块
330:封胶体 400:半导体封装构造
410:基板 411:上表面
412:下表面 413:凹坑
414:防焊层 415:开槽
416:外接垫 417:槽孔
420:晶片 421:主动面
422:焊垫 430:封胶体
440:焊线 450:焊球
460:粘晶层
具体实施方式
为更进一步阐述本发明为达成预定发明目的所采取的技术手段及功效,以下结合附图及较佳实施例,对依据本发明提出的半导体封装构造其具体实施方式、结构、特征及其功效,详细说明如后。
请参阅图2、图3所示,图2是本发明第一具体实施例的一种半导体封装构造的截面示意图,图3该半导体封装构造在封胶前的顶面示意图。如图2所示,依据本发明第一具体实施例的半导体封装构造200,主要包含一基板210、一晶片220以及一封胶体230。
上述的基板210,具有一上表面211、一下表面212以及复数个形成于该上表面211的凹坑213。
该上表面211,请参阅图2及图3所示,是定义有一晶片设置区214,以供设置该晶片220。
该些凹坑213,是位于该晶片设置区214外的线路空白区域,且不贯穿该基板210,故在形成该些凹坑213时不会破坏该基板210的线路217结构(如图3所示)。在本实施例中,该些凹坑213是可为以钻孔方式形成的盲孔,并以邻近于该基板210的上表面211周边为较佳,换言之,大部分的该些凹坑213距离至该基板210的上表面211周边比起其距离至该晶片设置区214来得更短。
请再参阅图2所示,该基板210可包含有一防焊层215,其形成于该基板210的该上表面211并覆盖该些凹坑213。该些凹坑213的深度是可介于该基板210的厚度0.1至0.5倍。
请再参阅图3所示,在本实施例中,该些凹坑213是可具有圆形的开口。该些凹坑213可主要分布在该基板210的该上表面211的角隅,以局部强化该基板210与该封胶体230的较弱结合部位。具体而言,该基板210可另包含有复数个外接垫216,其是形成于该基板210的该下表面212。
上述的晶片220,是藉由一粘晶层260的粘贴而能设置于该基板210的该上表面211,并且位于该晶片设置区214内。其中,该晶片220具有一主动面221以及复数个形成于该主动面221的焊垫222,并可利用复数个打线形成的焊线240连接该些焊垫222至该基板210,使该晶片220与该基板210之间形成电性连接。
上述的封胶体230,是形成于该基板210的该上表面211,以密封该晶片220与该些焊线240。在本实施例中,该封胶体230是为一环氧模封化合物(Epoxy Molding Compound,EMC),以转移成形方式仅覆盖于该基板210的该上表面211。
本发明的半导体封装构造200,可另包含有复数个焊球250,其设置于该基板210的该些外接垫216,故该半导体封装构造200是可藉由该些焊球250接合至一外部印刷电路板。
因此,利用设计有该些凹坑213的该基板210,可以增长水气渗入的路径,因而能延长水气渗入该半导体封装构造200的粘晶区的时间。此外,该些凹坑213可增加该封胶体230与该基板210的结合面积,进而增加其间的附着力,可避免该封胶体230与该基板210之间产生分层,进而提高该半导体封装构造200的可靠度。再者,该些凹坑213是不贯穿该基板210,不会改变产品外观,亦不需要变更该基板210的线路结构,故可避免该基板210的该下表面212溢胶进而污染该些外接垫216;又该些凹坑213具有能够形成成本低且不会伤害该基板210的线路217结构的功效。
请参阅图4、图5所示,图4是依据本发明第二具体实施例,另一种半导体封装构造的截面示意图,图5是该半导体封装构造在封胶前的顶面示意图。本发明的第二具体实施例中揭示了另一种半导体封装构造。请参阅图4所示,本发明第二具体实施例的半导体封装构造300,主要包含一基板310、一晶片320以及一封胶体330。
上述的基板310,具有一上表面311、一下表面312以及复数个形成于该上表面311的凹坑313;
该上表面311,是定义有一晶片设置区314,该些凹坑313是位于该晶片设置区314外的线路空白区域且不贯穿该基板310,故不会伤害该基板310的线路316结构。
该些凹坑313,在本实施例中,是可为以激光方式形成的盲孔。该基板310的防焊层315是形成设置于该基板310的该上表面311,并显露该些凹坑313。
该防焊层315,在本实施例中,该防焊层315的开孔尺寸与该些凹坑313的开口尺寸是为相同。本发明并不局限该些凹坑313的开口的形状。请参阅第5图所示,在本实施例中,该些凹坑313是可具有矩形或多边形的开口。
上述的晶片320,请参阅图5所示,是设置于该基板310的该上表面311且位于该晶片设置区314内。在本实施例中,如图4所示,该晶片320是可具有复数个凸块322,其形成于该晶片320的一主动面321,其中该晶片320是以覆晶方式接合至该基板310。
上述的封胶体330,是形成于该基板310的该上表面311,以密封该晶片320。请参阅图4所示,在本实施例中,该封胶体330是可填入于该些凹坑313,以加强该封胶体330与该基板310之间的结合强度,故可以避免分层的现象,以增加产品的可靠度。因此,该半导体封装构造300可增加封胶结合面积与湿气侵入路径,而能够达到抗湿气与耐热不剥离的功效。
请参阅图6所示,是依据本发明第三具体实施例,另一种半导体封装构造的截面示意图。本发明第三具体实施例中揭示了另一种半导体封装构造。该半导体封装构造400,主要包含一基板410、一晶片420以及一封胶体430。
上述的基板410,具有一上表面411以及复数个形成于该上表面411的凹坑413,该上表面411是定义有一晶片设置区(图中未绘出),该些凹坑413是位于该晶片设置区外的线路空白区域且不贯穿该基板410。该基板410可另包含有一防焊层414,其是形成于该基板410的该上表面411并具有复数个开槽415,以局部显露该上表面411。在本实施例中,该些凹坑413是可位于该些开槽415内并以冲压方式形成的盲孔。
上述的晶片420,是可利用一粘晶层460将该晶片420的主动面421粘着在该基板410的该上表面411,以使该晶片420对应设置在该晶片设置区内。在本实施例中,该基板410可具有一槽孔417,且该半导体封装构造400另可包含有复数个焊线440,其是通过该槽孔417并电性连接该晶片420的复数个焊垫422至该基板410。
上述的封胶体430,是形成于该基板410的该上表面411,以密封该晶片420。
具体而言,本发明的半导体封装构造400,可以另还包含有复数个焊球450,其是设置于该基板410的复数个外接垫416,其中该些外接垫416是形成于该基板410的一下表面412。
因此,利用该些凹坑413的设置位置与组合关系,能够增加湿气侵入路径,达到抗湿气的功效,亦能够增强该封胶体430对该基板410的结合力,可以防止封胶分层及避免引发爆米花现象。
以上所述,仅是本发明的较佳实施例而已,并非对本发明作任何形式上的限制,虽然本发明已以较佳实施例揭露如上,然而并非用以限定本发明,任何熟悉本专业的技术人员,在不脱离本发明技术方案范围内,当可利用上述揭示的技术内容作出些许更动或修饰为等同变化的等效实施例,但凡是未脱离本发明技术方案的内容,依据本发明的技术实质对以上实施例所作的任何简单修改、等同变化与修饰,均仍属于本发明技术方案的范围内。
Claims (13)
1、一种半导体封装构造,其特征在于其包含:
一基板,其具有一上表面以及复数个形成于该上表面的凹坑,该上表面定义有一晶片设置区,该些凹坑位于该晶片设置区外的线路空白区域且不贯穿该基板;
一晶片,其设置于该基板的该上表面且位于该晶片设置区内;以及
一封胶体,其形成于该基板的该上表面,以密封该晶片。
2、根据权利要求1所述的半导体封装构造,其特征在于其中所述的该些凹坑是邻近于该基板的上表面周边。
3、根据权利要求1所述的半导体封装构造,其特征在于其中所述的该些凹坑具有圆形、矩形或多边形的开口。
4、根据权利要求1所述的半导体封装构造,其特征在于其中所述的该些凹坑的深度是介于该基板的厚度0.1至0.5倍。
5、根据权利要求1所述的半导体封装构造,其特征在于其中所述的该些凹坑主要分布在该基板的该上表面的角隅。
6、根据权利要求1所述的半导体封装构造,其特征在于其中所述的该些凹坑为以钻孔方式形成的盲孔。
7、根据权利要求1所述的半导体封装构造,其特征在于其中所述的该些凹坑为以激光或冲压方式形成的盲孔。
8、根据权利要求1所述的半导体封装构造,其特征在于其中所述的基板另包含有一防焊层,其形成于该基板的该上表面并覆盖该些凹坑。
9、根据权利要求1所述的半导体封装构造,其特征在于其中所述的封胶体是填入于该些凹坑。
10、根据权利要求1所述的半导体封装构造,其特征在于其中所述的晶片具有复数个凸块并以覆晶方式接合至该基板。
11、根据权利要求1所述的半导体封装构造,其特征在于其另包含复数个焊线,其电性连接该晶片与该基板。
12、根据权利要求1所述的半导体封装构造,其特征在于其中所述的基板另包含有复数个外接垫,其形成于该基板的一下表面。
13、根据权利要求12所述的半导体封装构造,其特征在于其另包含有复数个焊球,其设置于该基板的该些外接垫。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
CNA2007100977435A CN101295697A (zh) | 2007-04-28 | 2007-04-28 | 半导体封装构造 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
CNA2007100977435A CN101295697A (zh) | 2007-04-28 | 2007-04-28 | 半导体封装构造 |
Publications (1)
Publication Number | Publication Date |
---|---|
CN101295697A true CN101295697A (zh) | 2008-10-29 |
Family
ID=40065852
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
CNA2007100977435A Pending CN101295697A (zh) | 2007-04-28 | 2007-04-28 | 半导体封装构造 |
Country Status (1)
Country | Link |
---|---|
CN (1) | CN101295697A (zh) |
Cited By (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
CN102194803A (zh) * | 2010-03-01 | 2011-09-21 | 南茂科技股份有限公司 | 半导体结构 |
CN107002986A (zh) * | 2014-12-19 | 2017-08-01 | 通用电气照明解决方案有限责任公司 | 具有减少的湿气进入的光模块组件及其制造方法 |
CN109786273A (zh) * | 2017-11-14 | 2019-05-21 | 中芯国际集成电路制造(上海)有限公司 | 集成电路结构及其形成方法 |
JP2020096153A (ja) * | 2018-12-13 | 2020-06-18 | 力成科技股▲分▼有限公司 | 半導体パッケージ構造体及びその製造方法 |
-
2007
- 2007-04-28 CN CNA2007100977435A patent/CN101295697A/zh active Pending
Cited By (5)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
CN102194803A (zh) * | 2010-03-01 | 2011-09-21 | 南茂科技股份有限公司 | 半导体结构 |
CN107002986A (zh) * | 2014-12-19 | 2017-08-01 | 通用电气照明解决方案有限责任公司 | 具有减少的湿气进入的光模块组件及其制造方法 |
CN107002986B (zh) * | 2014-12-19 | 2020-08-11 | 卡任特照明解决方案有限责任公司 | 具有减少的湿气进入的光模块组件及其制造方法 |
CN109786273A (zh) * | 2017-11-14 | 2019-05-21 | 中芯国际集成电路制造(上海)有限公司 | 集成电路结构及其形成方法 |
JP2020096153A (ja) * | 2018-12-13 | 2020-06-18 | 力成科技股▲分▼有限公司 | 半導体パッケージ構造体及びその製造方法 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
US7655503B2 (en) | Method for fabricating semiconductor package with stacked chips | |
US20060186531A1 (en) | Package structure with chip embedded in substrate | |
US8125063B2 (en) | COL package having small chip hidden between leads | |
CN101752327A (zh) | 具有散热结构的半导体封装件 | |
US20080296751A1 (en) | Semiconductor package | |
US20080237855A1 (en) | Ball grid array package and its substrate | |
CN101114622A (zh) | 倒装芯片式半导体封装结构及其芯片承载件 | |
CN101295697A (zh) | 半导体封装构造 | |
CN100470786C (zh) | 基板底部封胶的球格阵列封装构造 | |
CN202443963U (zh) | 半导体基板封装构造 | |
CN201752013U (zh) | 芯片与无源器件直接置放多圈引脚方式封装结构 | |
CN212587519U (zh) | 一种led晶元封装结构 | |
CN100481407C (zh) | 晶片上引脚球格阵列封装构造 | |
CN211295075U (zh) | 一种芯片封装结构 | |
CN101211867A (zh) | 近基板尺寸黏晶的集成电路晶片封装构造 | |
CN111710769A (zh) | 一种led晶元封装结构及其制作工艺 | |
TW200802771A (en) | BGA package with leads on chip | |
CN207183249U (zh) | 一种硅通孔内存芯片与铜基板的封装结构 | |
CN100403532C (zh) | 散热型球格阵列封装结构 | |
CN102556938B (zh) | 芯片叠层封装结构及其制造方法 | |
KR20080002449A (ko) | 패키지 인 패키지 | |
CN204516737U (zh) | 一种新型半导体防脱落封装结构 | |
CN220358072U (zh) | 封装结构 | |
KR100610916B1 (ko) | 반도체패키지 | |
CN201032631Y (zh) | 一种开窗型田栅阵列半导体封装件 |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
C06 | Publication | ||
PB01 | Publication | ||
C10 | Entry into substantive examination | ||
SE01 | Entry into force of request for substantive examination | ||
C02 | Deemed withdrawal of patent application after publication (patent law 2001) | ||
WD01 | Invention patent application deemed withdrawn after publication |
Open date: 20081029 |