CN101079443A - 半导体装置及其制作方法 - Google Patents
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Abstract
本发明是提供一种半导体装置及其制作方法。其中半导体装置具有一理想化应力于沟道区域之中，此半导体装置包含一栅极位于一基底上方，一第一间隙壁形成于栅极侧壁上，且在该第一间隙壁下方存在一非硅化区域，包含一凹槽的一源/漏极区域形成于上述基底之中，以及一硅化区域位于上述源/漏极区域上。一阶梯高度形成于硅化区域的一上部位与一下部位之间。凹槽与各自非硅化区域的边缘间隔一间隙距离。阶梯高度与间隙距离较佳的比例是约小于或等于3。其中非硅化区域的宽度与阶梯高度较佳的比例是约小于或等于3。本发明所述的半导体装置及其制作方法，通过修改金属氧化物半导体装置的尺寸，可理想化沟道中的应力，由此可改善半导体装置的效能。
Description
技术领域
本发明是有关于半导体装置及其制作方法，特别是有关于一种具有应力的沟道的金属氧化物半导体装置(metal-oxide-semiconductor；MOS)及其制作方法。
背景技术
超大规模集成(very large scale integration；VLSI)电路的缩小化是持续努力的目标。随着集成电路尺寸持续的缩小，且操作的速度也持续的加快，因此，元件中驱动电流的改善也变得更加重要。制作驱动电流改善的各种方式之中，例如已知形成应力的硅沟道，由此增加载流子的移动性，以改善元件的驱动电流。应力也可称作张力，可增加电子与空穴的移动性。利用应力的表面沟道可增加金属氧化物半导体元件的效能。上述方式可在固定的栅极长度且不需增加制作或设计元件的复杂度下，改善半导体元件的效能。
导入应力的方式，也可以是通过在金属氧化物半导体元件的上方，形成应力的接触孔蚀刻停止(contact etch stop；CES)层。当沉积接触孔蚀刻停止层时，因为在接触孔蚀刻停止层与其下方的沉积层之间不同的接合能量，因此，会产生一平面内的应力，以在包含接触孔蚀刻停止层与下方的沉积层的复合层之间达到能量守恒。在沟道区域内，会产生一应力，以作为回应上述所提供的应力，因此可增加载流子移动性。通过接触孔蚀刻停止层中的内含应力与厚度可决定提供至沟道区域内的应力，且通常接触孔蚀刻停止层之中的内含应力会随着接触孔蚀刻停止层的厚度增加而增加。
然而，较厚的接触孔蚀刻停止层适合用来制作应力设计，但太厚的接触孔蚀刻停止层会引起例如填充层间介电层(inter-layer dielectric)的间隙的后续制程的困难度。所以，上述的方式并不适合用在高密度的电路设计。因此，使用接触孔蚀刻停止层改善提供的应力的效能的制作方法已被揭露。美国专利(案号6,870,179)揭示一种在不需增加接触蚀刻停止层的厚度下，以改善应力的制作方法。如图1所示，形成间隙壁120之后。在沿间隙壁的边缘的半导体基底104上，进行附加的凹槽化的步骤，以形成一凹槽106。接着，形成一应力的接触孔蚀刻停止层108。由于凹槽106，通过接触孔蚀刻停止层108提供于沟道区域110之中的应力会增加。
对大尺寸元件而言，利用上述的方式改善驱动电流具有显著的效果。然而，对小尺寸元件而言，特别是使用65nm及更小尺寸的技术制作的小尺寸元件，甚至是利用改善在沟道区域内的载流子的移动性，其小尺寸元件驱动电流的改善并不显著。可能的原因是，当源/漏极区域114凹槽化时，在大体上十分狭窄的区域118引起电流拥挤的效应，而降低元件的驱动电流。电流拥挤效应在具有浅接合(shallow junction)的小尺寸元件特别严重。因此，会增加窄化的区域118导致漏电流的可能性。
因此，急需一种理想化提供应力至沟道区域的制作方法，其中上述沟道区域已消除不利的拥挤电流效应及漏电流，使得改善半导体元件的驱动电流。
发明内容
为解决现有技术中的上述问题，本发明是提供一种金属氧化物半导体(metal-oxide-semiconductor；MOS)装置的结构及其制作方法。在上述金属氧化物半导体装置的沟道之中具有一理想化的应力。
根据本发明之一目的是提供一半导体结构。上述半导体结构包含一基底；一栅极，位于该基底上方；一非硅化区域，邻接于该栅极，且设置于部分该基底上；一源/漏极区域，包含一凹槽，且该源/漏极区域位于基底内。
上述半导体结构更包含一硅化区域，位于该源/漏极区域上，其中该硅化区域具有一顶部表面，其包含一下部位，及介于该下部位与该非硅化区域之间的一上部位，该下部位的一顶部表面低于该上部位的一顶部表面一个阶梯高度，其中该非硅化区域的宽度与该阶梯高度的比例小于或等于3。
本发明所述的半导体装置，该非硅化区域的宽度与该阶梯高度的比例范围介于0.5～2之间。
本发明所述的半导体装置，该阶梯高度大于20纳米。
本发明所述的半导体装置，从各自的该非硅化区域的一边缘至该源/漏极区域的一下部位具有一间隙距离，且该阶梯高度与该间隙距离的比例小于或等于3。
本发明所述的半导体装置，该非硅化区域的宽度介于10纳米～100纳米之间。
本发明所述的半导体装置，该源/漏极区域，包含一第一源/漏极延伸区域、较该第一源/漏极延伸区域更远离该栅极的一第二源/漏极延伸区域，及一深源/漏极区域。
本发明所述的半导体装置，该第一源/漏极延伸区域具有一第一深度，且该第一深度与该阶梯高度的比例小于或等于0.8。
本发明所述的半导体装置，该第二源/漏极延伸区域具有一第二深度，且该第二深度与该阶梯高度的比例范围介于1～2之间。
本发明所述的半导体装置，该深源/漏极延伸区域具有一第三深度，且该第三深度与该阶梯高度的比例介于1.5～5之间。
本发明所述的半导体装置，更包含一拉伸应力层，大体上位于该栅极、该非硅化区域及该源/漏极区域上方。
根据本发明的另一目的是提供一半导体装置。其中上述半导体装置包含一栅极，位于一基底上方；一非硅化区域沿着栅极的边缘、源/漏极区域及在源/漏极区域上方的硅化区域，其中上述源/漏极区域具有一凹槽，上述凹槽与各自非硅化区域的边缘间隔一间隙距离。上述半导体装置更包含一应力层大体上地设置于源/漏极区域、非硅化区域及栅极的上方。对n型金属氧化物半导体装置而言，上述应力层具有一内含的拉伸应力。而对p型金属氧化物半导体装置而言，上述应力层具有一内含的压缩应力。
在上述半导体装置中，凹槽的一阶梯高度与上述间隙距离的比例小于或等于3，且非硅化区域的宽度与上述阶梯高度的比例小于或等于3。
根据本发明的再一目的是提供一种半导体装置的制作方法。其中半导体装置的制作方法包括形成一栅极于一基底上；形成一第一间隙壁沿着栅极的边缘及位于部分基底上；在基底之中，形成包含具有一凹槽深度的一凹槽的一源/漏极区域；形成一硅化区域于暴露的源/漏区域的表面上。形成一非硅化区域于第一间隙壁的下方。上述凹槽与各非硅化区域的边缘间隔一间隙距离。非硅化区域的宽度与凹槽的凹槽深度的比例小于或等于3。上述半导体装置的制作方法，更包括形成一应力层大体上地设置于栅极、源/漏极区域及非硅化区域的上方。
本发明所述的半导体装置的制作方法，形成该源/漏极区域的步骤，包含在形成该第一间隙壁之前，形成一第一源/漏极延伸区域于该基底内。
本发明所述的半导体装置的制作方法，更包括形成一第一袋状区域于该第一源/漏极延伸区域的一底部边缘下方，其中该第一袋状区域的导电类型与该第一源/漏极延伸区域的导电类型相反。
本发明所述的半导体装置的制作方法，形成该源/漏极区域的步骤，更包括：形成一第二源/漏极延伸区域，于形成该第一间隙壁的步骤之后；形成一第二间隙壁于该第一间隙壁的侧壁上；形成一凹槽于该基底之中，该凹槽是大体上地对准该第二间隙壁的侧壁；形成一深源/漏极区域；以及移除该第二间隙壁。
本发明所述的半导体装置的制作方法，更包含形成与该第一源/漏极延伸区域的导电类型相反的一第二袋状区域，其中该第二袋状区域位于该第二源/漏极延伸区域的一底部边缘下方。
本发明所述的半导体装置的制作方法，更包括形成一应力层大体上地位于该栅极、该源/漏极区域及该第一间隙壁的上方。
本发明所述的半导体装置及其制作方法，通过修改金属氧化物半导体装置的尺寸，可理想化沟道中的应力，由此可改善半导体装置的效能。
附图说明
图1是显示一种已知在源/漏极区域具有凹槽的金属氧化物半导体元件的剖面图；
图2是显示一种具有降低电流拥挤效应的金属氧化物半导体元件的剖面图；
图3至图4是显示如在源/漏极区域与各间隙壁间之间隙距离的作用下应力在不同方向的模拟结果；
图5至图13B在一较佳实施例的制作方法之中间步骤的半导体装置的剖面图。
具体实施方式
接下来，配合附图及本发明较佳具体实施例的说明，使更加清楚之前所述本发明目的、特征及优点，其中：将详细说明本发明的较佳实施例及其制作的方法。然而，可以了解的是，本发明提供许多可实施于广泛多样的应用领域的发明概念。用来说明的具体实施例，仅是利用本发明概念的具体实施方式的说明，并不限制本发明的范围。
在此通过合并美国专利申请案号11/181,521作为参考文献，其提供具有凹槽于源/漏极区域的改良结构，如图2所示。在源/漏极区域的凹槽204与各自的间隙壁202具有一间隙距离X。由于间隙距离X，硅化区域206与轻掺杂源/漏(LDD)极区域208间隔。因此，可降低电流窄化效应与漏电流。
在美国专利申请案号11/181,521所述的实施例提供一良好的起始结构。然而，需要最佳化上述结构以达到最佳化改良结构的优点。可以发现到，凹槽204的尺寸及位置部分地决定实施例中的金属氧化物半导体(metal oxide semiconductor；MOS)元件的效能，其中通过后续形成的接触孔蚀刻停止层，凹槽204会影响提供的应力的大小。因此，有需要研究凹槽204与沟道区域内应力组成之间的关系。对于n型金属氧化物半导体(nMOS)而言，在沟道长度(纵轴(longitudinal)；如图2所示的X)与沟道宽度(横轴(transverse)；如图2所示的Y)的拉伸应力(tensile stress)及基底200的晶片平面外部方向(也可称作平面外部方向；如图2所示的Z)的压缩应力(compressive stress)有助于nMOS元件的效能。对于p型金属氧化物半导体(pMOS)而言，在沟道宽度(横轴；如图2所示的Y)与基底200的晶片平面外部方向(也可称作平面外部方向；如图2所示的Z)的拉伸应力(tensile stress)及沟道长度(纵轴；如图2所示的X)的压缩应力(compressive stress)有助于pMOS元件的效能。在表1显示是为先前针对各自的pMOS及nMOS元件的沟道方向与有利的应力间的关系的摘要。其中较多的“+”符号表示各自应力在各自MOS元件里具有较大有利的效应。
表1
| 方向 | nMOS | pMOS |
| 纵轴 | 拉伸应力+++ | 压缩应力++++ |
| 横轴 | 拉伸应力++ | 拉伸应力+++ |
| 平面外 | 压缩应力++++ | 拉伸应力+ |
图3及图4显示有关于凹槽204位置的模拟结果。图3显示一相对拉伸应力Sxx(参阅图2)在具有介于凹槽204及间隙壁202的间隙距离X的作用的沟道长度方向，其中间隙距离X是从间隙壁的边缘至各个硅化区域垂直部位的中点的距离。相对拉伸应力Sxx表示在具有凹槽204与不具凹槽的金属氧化物半导体元件中应力的差异。在图3的曲线显示令人惊讶的结果。间隙距离与结果的应力(相对拉伸应力)的关系并非是线性关系。当后续形成接触孔蚀刻停止层时，元件会具有一拉伸应力。在一实施例中，当间隙距离X约为300
时，在沟道长度方向的拉伸应力具有一较大的值，而当间隙距离X大于或小于300
时，沟道长度方向的拉伸应力具有较小的值。
图4显示一相对压缩应力Syy(参阅图2)在具有介于凹槽204的作用的基底200的平面外部方向。同样地，相对压缩应力Syy表示在具有凹槽204与不具凹槽的金属氧化物半导体元件中应力的差异。如同图3的实施例中，图4显示在间隙距离与结果的应力(压缩应力)的关系中为一不可预测的非线性关系。从图4可以发现当间隙距离X约170
时，压缩应力Syy具有一较大值，且随着间隙距离X增加而减少。对n型金属氧化物半导体元件(nMOS)而言，较佳方式是在沟道长度方向的拉伸应力与在平面外部方向的压缩应力皆具有较大的值，或两种应力的互换。然而，从之前的分析可得知，间隙距离X较佳的范围例如是介于170
～500
之间。
图3及图4实施例显示的结果是揭示凹槽204位置的重要性。在本发明一较佳实施例中，是提供一种具有理想化尺寸的改良的金属氧化物半导体结构。在图5至图12是显示制作本发明较佳实施例的中间步骤的剖面图。本发明的不同的图式及说明的实施例，相同元件符号是使用表示相同的元件。
请参阅图5，使用一半导体基底20作为一起始材料。半导体基底20较佳是为一整体硅基底，也可以使用例如硅锗的其它材料。半导体基底20也可以是包含例如硅于绝缘体上的其它结构(silicon on insulator；SOI)。形成隔离区域22例如浅沟渠隔离(shallow trench isolation；STI)区域，以提供电性隔离于形成元件的主动区域(active region)之间。在一较佳实施例中，分别地形成一n型掺杂阱区域或p型掺杂阱区域(图未显示)于半导体基底20内，以形成p沟道或n沟道的晶体管。
接着，形成一栅介电层24及一栅极层26。形成栅介电层24的方式可以是热氧化(thermal oxidation)、在热氧化之后进行氮化(nitridation)、化学气相沉积(chemical vapor deposition；CVD)、溅镀或其它该领域已知或使用的技术的方式。栅介电层24的厚度较佳范围介于约8～100之间，且最佳的范围介于约8～10之间。在一较佳实施例中，栅介电层24包含一常见的材料，例如氧化硅或氧氮化硅(silicon oxynitride)。在另一实施例中，栅介电层24也可以使用例如氧化铝(Al2O3)、氧化铪(hafnium oxide；HfO2)、氧化锆(zirconium oxide；ZrO2)、氮氧化铪(hafniumoxynitride；HfON)、硅化铪(hafnium silicate；HfSiO4)、硅化锆(zirconium silicate；ZrSiO4)、氧化镧(lanthanum；La2O3)及其组合的高介电常数(high permittivity；high-k)的材料，且高介电常数的栅介电层24较佳具有大约8～100的等效氧化厚度。
栅极层26可以是包含多晶硅(polycrystalline-silicon；poly-Si)、多晶硅锗(polycrystalline silicon-germanium(poly-SiGe)、例如钼(molybdenum)、镍(nickel)、铂(platinum)及钨(tungsten)的耐火金属、例如氮化钛(titanium nitride)的化合物或其它导电材料。也可以在栅极层26进行功函数的注入步骤，其中注入步骤是导入不纯物(或称杂质)以改变后续形成的栅极的功函数。
沉积一栅掩膜层于栅极层26上方，接着图案化栅掩膜层，以形成用来定义栅极的一栅掩膜28。如图6所示，之后，图案化下方的栅极层26，以形成一栅极32。在一较佳实施例中，在包含多晶硅的栅极层26及包含氮氧化硅的栅介电层24，进行使用氯及溴的化学物质的等离子蚀刻步骤，以蚀刻栅极层26，使得上述蚀刻步骤相对于栅介电层24具有较高的蚀刻选择比。也可以图案化栅介电层24，以形成图案化栅介电层30。在定义栅极32及图案化栅介电层30之后，移除栅掩膜28。
图7显示第一源/漏极延伸区域34，也可称为第一浅掺杂源/漏极区域，以及第一袋状区域36的结构。形成第一源/漏极延伸区域34及第一袋状区域36的方式可以是离子注入、等离子浸入离子注入(plasma immersion ion implantation；PIII)或该领域已知或使用的其它技术。在一较佳实施例中，第一袋状区域36包含与第一源/漏极延伸区域34相反的导电类型的不纯物，且形成第一袋状区域36于第一源/漏极延伸区域34的底部边缘下方或大体上接近上述底部边缘。可以了解到的是，虽然图7中显示的第一袋状区域36是大体上地在栅极32下方，但本领域技术人员根据本发明教示也可以将第一袋状区域36更往各自侧边的隔离区域22延伸。
请参阅图8，分别地形成第一间隙壁38于栅极32与图案化栅介电层30的侧壁上，形成此第一间隙壁38的较佳方式是通过沉积间隙壁层，再选择性地蚀刻间隙壁层的方式。在一较佳实施例中，每一第一间隙壁38包含氮化硅部分于氧化硅部分上。在另一实施例中，每一第一间隙壁38也可以是包含例如氮化硅层的单一层。第一间隙壁38具有较佳介于约100～300的宽度W。
在图9中，接着形成第二源/漏极延伸区域42及第二袋状区域44。在一较佳实施例中，第二源/漏极延伸区域42与第一源/漏极延伸区域34为相同的导电类型。同样地，第二袋状区域44与第一袋状区域36是为相同的导电类型。第二袋状区域44较佳是在第二源/漏极延伸区域42的底部边缘下方或大体上地接近上述底部边缘，其中第二源/漏极延伸区域42具有一深度D2大于第一源/漏极区域34的深度D1。据此，形成第二袋状区域44较深于第一袋状区域36。
图10显示第二间隙壁46的结构，其中第二间隙壁46较佳具有介于约10nm～100nm的宽度X，且最佳的宽度X是约为20nm～50nm。在一较佳实施例中，第二间隙壁46(第一间隙壁38外面的部分)具有与第一间隙壁38不同的蚀刻特性，以便后续的移除步骤。在另一实施例中，第二间隙壁46也可以是与第一间隙壁38相同的材料。
接着，形成具有一深度Z的凹槽48，较佳是大体上地对准第二间隙壁46的侧边边缘，且较佳方式是通过使用氯及溴的化学物质的等离子蚀刻。上述凹槽48的深度Z较佳是大于约20nm。也可以选择性地进行有助于硅迁移的退火步骤，以修复任何蚀刻损伤，且可使得半导体基底20的表面更平滑。
如图11所示，接下来，形成深源/漏极区域52。导入掺杂物于深源/漏极区域52可以是通过离子注入(ion implant)、等离子浸入离子注入(plasma immersion ion implantation；PIII)、气体或固体源的扩散或任何其它在该领域通常的技术。透过后续暴露于升高的温度下，退火处理任何注入损伤或非晶化。在源/漏极的注入之后，移除第二间隙壁46。
图12显示导电区域，也可称为硅化区域(silicide region)54；以及应力层56的结构。如一般所知悉，可通过形成导电材料于源/漏极区域的方式，以降低源/漏极的电阻。较佳的导电材料包含例如镍(nickel)、铒(erbium)、铂(platinum)及其相似物的金属，且形成导电区域的方式是使用自我对准的硅化物(self-alignedsilicide)，也可称为自我对准金属硅化物制程(salicide process)，或其它金属沉积制程。由于在第一间隙壁38的遮盖下，可在介于栅极32的边缘与硅化区域54之间的半导体基底20内形成非硅化区域55，其中非硅化区域55的边缘57(如图13A及图13B所示)接合各自的硅化区域54。在形成硅化区域54之后，可部分地或完整地移除第一间隙壁38，借以在后续形成接触孔蚀刻停止(contact etchstop；CES)层后，将额外的应力导入沟道内。
从图12中，可以发现通过控制第一源/漏极延伸区域34、第二源/漏极延伸区域42及深源/漏极区域52的深度，可有效地降低电流窄化效应(current-narrowing effect)。在一较佳实施例中，第二源/漏极延伸区域42的深度D2较佳是介于1～2倍的凹槽48深度Z，而第一源/漏极延伸区域34具有一深度D1，其小于或等于80％的凹槽48深度Z。另一方面，深源/漏极区域52较佳具有大于深度D2的一深度D3，例如深源/漏极区域52的深度D3较佳是介于约1～1.5倍的第二源/漏极延伸区域42的深度D2，且约5倍的凹槽48深度Z。
为了具有较清楚的图式，部分图12概要地显示于图13A，其中未讨论的构件并未显示于图13A。值得注意的是，硅化区域54的上部位62与下部位64具有一大体上地等于凹槽48深度Z的阶梯高度(ste pheight)。据此，各自的源/漏极区域的顶部表面，具有大体上地等于凹槽48的深度Z的阶梯高度的上部位66及下部位68。若介于非硅化区域55的边缘57与各自硅化区域54的垂直部分的中间点59之间的水平距离可被称为间隙距离X’时，本领域技术人员可将间隙距离X’具体化于不同尺寸的金属氧化物半导体元件，且理想的间隙距离X’与阶梯高度Z也可以是因不同尺寸的元件而有所不同。因此，对具体较佳的尺寸而言，间隙距离X’与阶梯高度Z是比较适合以相对值表示。在一较佳实施例中，阶梯高度Z与间隙距离X’较佳的比例是小于或等于3，且最佳的比例介于约0.2～2之间。非硅化区域55的宽度W与阶梯高度Z较佳的比例是小于或等于3，且非硅化区域55的宽度W与阶梯高度Z的最佳比例介于约0.5～2之间。
如图13B的一实施例中，硅化区域54通常具有一曲线的轮廓以取代如图13A所示的尖锐角。然而，利用本发明的较佳实施例教示的概念仍可适用。在上述图13B的实施例中，也可决定较佳的尺寸及比例，例如通过在近似于图13A的尖锐角的图13B的曲线中，使用中间点59作为一参考。可以了解到的是，可形成硅化区域70于栅极32的顶部。
图12亦显示形成包含较佳是为氮化硅或其它高应力材料的应力层56。上述高应力材料的应力层56所产生的应力本质上可以是压缩应力(compressive stress)或拉伸应力(tensile stress)，且具有一应力大小范围介于约0.1十亿帕斯卡～4十亿帕斯卡(giga-pascals)。形成应力层56较佳的方式可以是如本领域技术人员一般知悉及使用的例如低压化学气相沉积(low-pressure chemicalvapor deposition；LPCVD)制程、等离子增强式化学气相沉积(plasma enhanced chemical vapor deposition；PECVD)制程的化学气相沉积(chemical vapor deposition；CVD)制程。此应力层56较佳是为一接触孔蚀刻停止层(contact etch stop layer；CESL)，然而，此应力层56可以是非进行蚀刻停止功能的沉积层或包含接触孔蚀刻停止层及其它层的复合沉积层。接着，形成金属化层及保护层，以完成半导体装置。
虽然本发明及其优点已详细说明如上，可以了解到的是，不同的变化、组成及替换在不脱离本发明的精神及范围内皆应属于本发明的范围。例如，也可以使用其它材料或其组合物，内连线结构也可以是其它形状，而不是本发明中显示的沟渠及通孔的样式。本领域技术人员更可了解到，在持续本发明的精神及范围内，上述的制程步骤也可以是以任何逻辑地替换顺序及组合进行。
再者，本发明的范围并不局限于说明书所述叙的制程、机构、制造、组成、功能、制作方法以及步骤的特定的实施例。本领域技术人员很轻易了解到，从本发明揭露的制程、机构、制造、组成、功能、制作方法或步骤，及根据本发明利用目前存在或之后将发展，其可大体上完成与上述对应的实施例中相同的功能或可大体上达到与上述对应的实施例中相同的结果。据此，后附的范围应包括在制程、机构、制造、组成、功能、制作方法以及步骤的范围内。
附图中符号的简单说明如下：
20：半导体基底
22：隔离区域
24：栅介电层
26：栅极层
28：栅掩膜
30：图案化栅介电层
32：栅极
34：第一源/漏极延伸区域
36：第一袋状区域
38：第一间隙壁
42：第二源/漏极延伸区域
44：第二袋状区域
46：第二间隙壁
48：凹槽
52：深源/漏极区域
54：硅化区域
55：非硅化区域
56：应力层
57：非硅化区域的边缘
59：硅化区域垂直部分的中间点
62：硅化区域的上部位
64：硅化区域的下部位
66：阶梯高度的上部位
68：阶梯高度的下部位
70：硅化区域
104：半导体基底
106：凹槽
108：接触孔蚀刻停止层
110：沟道区域
114：源/漏极区域
118：区域
120：间隙壁
200：半导体基底
202：间隙壁
204：凹槽
206：硅化区域
208：轻掺杂源/漏极区域
Claims (16)
1.一种半导体装置，其特征在于，该半导体装置包含：
一基底；
一栅极，位于该基底的上方；
一非硅化区域，邻接于该栅极，且设置于该基底上；
一源/漏极区域，包含一凹槽，且该源/漏极区域位于基底之中；以及
一硅化区域，于该源/漏极区域上，其中该硅化区域具有一顶部表面，其包含一下部位，及介于该下部位与该非硅化区域之间的一上部位，该下部位的一顶部表面低于该上部位的一顶部表面一个阶梯高度，其中该非硅化区域的宽度与该阶梯高度的比例小于或等于3。
2.根据权利要求1所述的半导体装置，其特征在于，该非硅化区域的宽度与该阶梯高度的比例范围介于0.5～2之间。
3.根据权利要求1所述的半导体装置，其特征在于，该阶梯高度大于20纳米。
4.根据权利要求1所述的半导体装置，其特征在于，从各自的该非硅化区域的一边缘至该源/漏极区域的一下部位具有一间隙距离，且该阶梯高度与该间隙距离的比例小于或等于3。
5.根据权利要求4所述的半导体装置，其特征在于，该非硅化区域的宽度介于10纳米～100纳米之间。
6.根据权利要求1所述的半导体装置，其特征在于，该源/漏极区域，包含一第一源/漏极延伸区域、较该第一源/漏极延伸区域更远离该栅极的一第二源/漏极延伸区域，及一深源/漏极区域。
7.根据权利要求6所述的半导体装置，其特征在于，该第一源/漏极延伸区域具有一第一深度，且该第一深度与该阶梯高度的比例小于或等于0.8。
8.根据权利要求6所述的半导体装置，其特征在于，该第二源/漏极延伸区域具有一第二深度，且该第二深度与该阶梯高度的比例范围介于1～2之间。
9.根据权利要求6所述的半导体装置，其特征在于，该深源/漏极延伸区域具有一第三深度，且该第三深度与该阶梯高度的比例介于1.5～5之间。
10.根据权利要求1所述的半导体装置，其特征在于，更包含一拉伸应力层，位于该栅极、该非硅化区域及该源/漏极区域上方。
11.一种半导体装置的制作方法，其特征在于，该半导体装置的制作方法包括：
提供一基底；
形成一栅极于该基底的上方；
形成一第一间隙壁于该栅极的侧壁上；
形成一源/漏极区域于该基底之中，且该源/漏极区域包含一凹槽；以及
形成一硅化区域于该源/漏极区域上，其中该硅化区域具有一阶梯高度介于一上部位与一下部位之间，且该上部位及该下部位的一界面与该第一间隙壁的一侧壁间隔一间隙距离，且其中该第一间隙壁的宽度与该阶梯高度的比例小于或等于3。
12.根据权利要求11所述的半导体装置的制作方法，其特征在于，形成该源/漏极区域的步骤，包含在形成该第一间隙壁之前，形成一第一源/漏极延伸区域于该基底内。
13.根据权利要求12所述的半导体装置的制作方法，其特征在于，更包括形成一第一袋状区域于该第一源/漏极延伸区域的一底部边缘下方，其中该第一袋状区域的导电类型与该第一源/漏极延伸区域的导电类型相反。
14.根据权利要求11所述的半导体装置的制作方法，其特征在于，形成该源/漏极区域的步骤，更包括：
形成一第二源/漏极延伸区域，于形成该第一间隙壁的步骤之后；
形成一第二间隙壁于该第一间隙壁的侧壁上；
形成一凹槽于该基底之中，该凹槽是对准该第二间隙壁的侧壁；
形成一深源/漏极区域；以及
移除该第二间隙壁。
15.根据权利要求14所述的半导体装置的制作方法，其特征在于，更包含形成与该第一源/漏极延伸区域的导电类型相反的一第二袋状区域，其中该第二袋状区域位于该第二源/漏极延伸区域的一底部边缘下方。
16.根据权利要求11所述的半导体装置的制作方法，其特征在于，更包括形成一应力层位于该栅极、该源/漏极区域及该第一间隙壁的上方。
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