CN103718301A - 外延延伸部cmos晶体管 - Google Patents

外延延伸部cmos晶体管 Download PDF

Info

Publication number
CN103718301A
CN103718301A CN201280038066.9A CN201280038066A CN103718301A CN 103718301 A CN103718301 A CN 103718301A CN 201280038066 A CN201280038066 A CN 201280038066A CN 103718301 A CN103718301 A CN 103718301A
Authority
CN
China
Prior art keywords
extension
region
integrated
gate
depth
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
CN201280038066.9A
Other languages
English (en)
Other versions
CN103718301B (zh
Inventor
裴成文
王耕
张艳丽
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Core Usa Second LLC
GlobalFoundries Inc
Original Assignee
International Business Machines Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by International Business Machines Corp filed Critical International Business Machines Corp
Publication of CN103718301A publication Critical patent/CN103718301A/zh
Application granted granted Critical
Publication of CN103718301B publication Critical patent/CN103718301B/zh
Expired - Fee Related legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/6656—Unipolar field-effect transistors with an insulated gate, i.e. MISFET using multiple spacer layers, e.g. multiple sidewall spacers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/6653—Unipolar field-effect transistors with an insulated gate, i.e. MISFET using the removal of at least part of spacer, e.g. disposable spacer
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66545—Unipolar field-effect transistors with an insulated gate, i.e. MISFET using a dummy, i.e. replacement gate in a process wherein at least a part of the final gate is self aligned to the dummy gate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66568—Lateral single gate silicon transistors
    • H01L29/66613—Lateral single gate silicon transistors with a gate recessing step, e.g. using local oxidation
    • H01L29/66628—Lateral single gate silicon transistors with a gate recessing step, e.g. using local oxidation recessing the gate by forming single crystalline semiconductor material at the source or drain location
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66568—Lateral single gate silicon transistors
    • H01L29/66636—Lateral single gate silicon transistors with source or drain recessed by etching or first recessed by etching and then refilled
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/43—Electrodes ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/49—Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET
    • H01L29/51—Insulating materials associated therewith
    • H01L29/517—Insulating materials associated therewith the insulating material comprising a metallic compound, e.g. metal oxide, metal silicate

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Ceramic Engineering (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Manufacturing & Machinery (AREA)
  • Chemical & Material Sciences (AREA)
  • Crystallography & Structural Chemistry (AREA)
  • Insulated Gate Type Field-Effect Transistor (AREA)
  • Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)

Abstract

通过围绕半导体层上的栅极结构形成具有第一深度d1的一对第一沟槽，围绕栅极结构形成可弃式隔离物58以覆盖第一沟槽的近端部分以及形成深度为第二深度d2的一对第二沟槽，在半导体层中形成包括沟槽的一对水平台阶，所述第二深度d2大于第一深度d1。去除可弃式隔离物，并且执行选择性外延以形成集成外延源极和源极扩展区域16以及集成外延漏极和漏极扩展区域18。在沉积和平坦化电介质层70之后可以形成替换栅极结构并且随后除去栅极结构以及在外延源极16和漏极扩展区域18上横向扩展栅极腔59。另一方面，可以直接在集成外延区域上沉积接触面电介质层并且可以在其中形成接触通孔结构。

Description

外延延伸部CMOS晶体管
背景技术
本公开通常涉及半导体器件，并且尤其涉及包括外延源极和漏极扩展区域的互补金属氧化物半导体（CMOS）场效应晶体管及其制造方法。
随着半导体器件按比例缩放，金属氧化物半导体场效应晶体管（MOSFET）的源极和漏极扩展区域中电活性掺杂剂的分布被统计地确定。此外，随着源极和漏极区域横向尺寸的减小，源极和漏极区域的范围变得更难以控制。因此，源极和漏极区域的电阻受到更大的统计变化，即，随着按比例缩放，对源极和漏极扩展区域电阻的控制变得更难。
然而，MOSFET的性能往往严重依赖于源极和漏极扩展区域的电阻。具体地，MOSFET中的高源极或者漏极电阻导致MOSFET的导通电流和切换速度的退化。因此，为了提供高性能MOSFET，需要将源极和漏极扩展区域的电阻保持较低。
此外，伴随用于掺杂源极和漏极扩展区域的传统离子注入工艺的离子散射效应导致高性能MOSFET中的短沟道效应（SCE）性能退化。由于体区与源极和漏极扩展区域之间电掺杂剂的显著相互扩散，注入的电掺杂剂（p型掺杂剂或者n型掺杂剂）的路径的随机性质使得MOSFET的体区与MOSFET的源极和漏极扩展区域之间的分阶周围的掺杂剂浓度分布逐渐改变，从而加剧了短沟道效应。
发明内容
通过围绕半导体层上的栅极结构形成具有第一深度的一对第一沟槽，围绕栅极结构形成可弃式隔离物以覆盖第一沟槽的近端部分以及形成深度为第二深度的一对第二沟槽，由此在半导体层中形成一对包括水平台阶的沟槽，所述第二深度大于第一深度。去除可弃式隔离物，并且执行选择性外延以形成集成外延源极和源极扩展区域以及集成外延漏极和漏极扩展区域。在沉积和平坦化电介质层并且随后除去栅极结构之后可以形成替换栅极结构。可选的，可以直接在集成外延区域上沉积接触面电介质层并且可以在其中形成接触通孔结构。
根据本公开的一方面，提供了包括场效应晶体管（FET）的半导体结构。该半导体结构包括：位于半导体衬底中的单晶体区域；以及在分界处外延地对准单晶体区域的集成外延扩散区域，该分界包括在离单晶体区域的上表面第一深度处的第一水平表面和在离单晶体区域的上表面第二深度处的第二水平表面，第二深度大于第一深度。
根据本公开的另一方面，提供了一种形成半导体结构的方法。该方法包括：在半导体衬底中的半导体层上形成栅极结构；围绕半导体层中的栅极结构形成具有第一深度的一对第一沟槽；围绕栅极结构形成可弃式隔离物以覆盖第一沟槽的近端部分；通过使没有被栅极结构和可弃式隔离物覆盖的部分第一沟槽对凹陷，形成深度为第二深度的一对第二沟槽，所述第二深度大于第一深度；去除可弃式隔离物，其中形成一对包括水平台阶的沟槽；通过用掺杂半导体材料填充包括水平台阶的沟槽对形成集成外延源极和源极扩展区域以及集成外延漏极和漏极扩展区域。
附图说明
图1是根据本公开第一实施例在形成栅极叠层之后的第一示例性半导体结构的垂直剖视图。
图2是根据本公开第一实施例在形成栅极结构之后的第一示例性半导体结构的垂直剖视图。
图3是根据本公开第一实施例在形成栅极隔离物之后的第一示例性半导体结构的垂直剖视图。
图4是根据本公开第一实施例在形成一对第一沟槽之后的第一示例性半导体结构的垂直剖视图。
图5是根据本公开第一实施例在形成可弃式隔离物之后的第一示例性半导体结构的垂直剖视图。
图6是根据本公开第一实施例在形成一对第二沟槽之后的第一示例性半导体结构的垂直剖视图。
图7是根据本公开第一实施例在形成包括水平台阶的一对沟槽之后的第一示例性半导体结构的垂直剖视图。
图8是根据本公开第一实施例在形成集成外延源极和源极扩展区域以及集成外延漏极和漏极扩展区域之后第一示例性半导体结构的垂直剖视图。
图9是根据本公开第一实施例在沉积和平坦化平面化电介质层之后的第一示例性半导体结构的垂直剖视图。
图10是根据本公开第一实施例在除去栅极结构之后的第一示例性半导体结构的垂直剖视图。
图11是根据本公开第一实施例在横向蚀刻平面化电介质层的侧壁之后的第一示例性半导体结构的垂直剖视图。
图12是根据本公开第一实施例在形成替换栅极结构之后的第一示例性半导体结构的垂直剖视图。
图13是根据本公开第一实施例在形成接触面电介质层之后的第一示例性半导体结构的垂直剖视图。
图14是根据本公开第一实施例在形成金属半导体合金部分和接触通孔结构之后的第一示例性半导体结构的垂直剖视图。
图15是根据本公开第二实施例在形成接触面电介质层、金属半导体合金部分和接触通孔结构之后的第二示例性半导体结构的垂直剖视图。
具体实施方式
如上所述，本公开涉及包括外延源极和漏极扩展区域的互补金属氧化物半导体（CMOS）场效应晶体管及其制造方法，现在结合附图对其进行详细描述。应当注意，贯穿不同实施例，相同的参考数字指代相同的元件。附图不一定按比例描绘。附图不一定按比例描绘。
参照图1，根据本公开第一实施例的第一示例性半导体结构包括衬底8和在其上形成的栅极叠层。衬底8可以是绝缘体上半导体（SOI）衬底或者块半导体衬底。衬底8包括单晶半导体区域10，所述单晶半导体区域10是单晶半导体材料的区域。
单晶半导体区域10可以是SOI衬底或者块半导体衬底的顶部半导体层。单晶半导体区域10具有p型掺杂或者n型掺杂。掺杂单晶半导体区域10的导电类型在此称为第一导电类型。可以在衬底8中形成包括电介质材料的浅槽隔离结构20以在将形成的相邻半导体器件之间提供电隔离。
栅极叠层可以包括自下而上的栅极电介质层50L、栅极导体层52L和栅极盖电介质层56L的叠层。栅极叠层（50L、52L、56L）可以是“覆盖”层，即，未图案化的平面层，每个都贯穿地具有均匀厚度。
栅极电介质层50L包括电介质材料，其可以是氧化硅、氮化硅、氧氮化硅或者它们的叠层。可选的，栅极电介质层50L可以是具有大于8.0的电介质常数的高电介质常数（高k）材料层。在一个实施例中，栅极电介质层50L可以包括电介质金属氧化物，所述电介质金属氧化物是包含金属和氧的高k材料，并且在本领域中称为高k栅极电介质材料。可以通过本领域公知的方法沉积电介质金属氧化物，例如，包括化学汽相沉积（CVD）、物理汽相沉积（PVD）、分子束沉积（MBD）、脉冲激光沉积（PLD）、液态源雾化化学沉积（LSMCD）、原子层沉积（ALD），等等。示例性高k电介质材料包括HfO2、ZrO2、La2O3、Al2O3、TiO2、SrTiO3、LaAlO3、Y2O3、HfOxNy、ZrOxNy、La2OxNy、Al2OxNy、TiOxNy、SrTiOxNy、LaAlOxNy、Y2OxNy、它们的硅酸盐以及它们的合金。x的每个值独立地为从0.5至3以及y的每个值独立地为从0至2。栅极电介质层50L的厚度可以为从0.9nm至6nm（尽管还可以使用更小和更大的厚度）。
栅极导体层52L包括可以是掺杂半导体材料、金属材料或它们的组合的导电材料。掺杂半导体材料（如果存在）可以是掺杂多晶硅、掺杂多晶锗、掺杂硅-锗合金、任何其它掺杂元素的或者化合物的半导体材料或者它们的组合。金属材料（如果存在）可以是可以通过化学汽相沉积（CVD）、物理汽相淀积（PVD）或它们的组合沉积的任何金属材料。例如，金属材料可以包括铝和/或钨。栅极导体层52L的厚度可以为从30nm至500nm（尽管还可以使用更小和更大的厚度）。
栅极盖电介质层56L包括电介质材料，例如，氮化硅、氧化硅、有机硅酸盐玻璃(OSG）、可以用于栅极电介质层50L的高电介质常数（高k）材料层，或者其组合。可以通过例如化学汽相沉积或者本领域公知的任何其它沉积方法沉积栅极盖电介质层56L。栅极盖电介质层56L的厚度可以为从10nm至200nm，并且典型地为从20nm至100nm（尽管还可以使用更小和更大的厚度）。
参照图2，通过图案化栅极叠层（50L、52L、56L）形成栅极叠层。具体地，可以通过使用图案化的光致抗蚀剂（未示出）作为掩模层的各向异性蚀刻工艺来图案化栅极叠层（50L、52L、56L）。
栅极盖电介质层56L的剩余部分是栅极盖电介质56。栅极导体层52L的剩余部分是栅极导体52。栅极电介质层50L的剩余部分是栅极电介质50。栅极叠层包括栅极盖电介质56、栅极导体52和栅极电介质50。栅极导体52的侧壁垂直重合，即，在自顶向下看沿着垂直于半导体衬底8上表面的方向与栅极盖电介质56的侧壁和栅极电介质50的侧壁重合。
参照图3，通过沉积电介质材料层和除去电介质材料层水平部分的各向异性蚀刻形成栅极隔离物58。电介质材料层的剩余垂直部分构成栅极隔离物58。栅极隔离物58包括例如氧化硅、氮化硅、氧氮化硅或它们的组合的电介质材料。在一个实施例中，可以在垂直部分和水平部分处共形地沉积（即以相同厚度）电介质材料层。在另一个实施例中，可以通过栅极导体52侧壁处半导体材料表面部分的转变形成电介质材料层，例如，通过热氧化、热氮化、等离子体氧化、等离子体氮化或者它们的组合。
如在接触衬底8的基底处测量的，栅极隔离物58的宽度可以为从2nm至30nm（尽管可以使用更小和更大的厚度）。栅极叠层（50、52、56）和栅极隔离物58的组合构成栅极结构。
参照图4，通过使用栅极结构（50、52、56、58）和浅槽隔离结构20的组合作为蚀刻掩模使半导体材料凹陷于单晶半导体区域10中，由此形成一对第一沟槽11。第一沟槽11对从单晶半导体区域10的上表面延伸至第一深度d1，所述第一深度d1可以为从3nm至100nm（尽管还可以使用更小和更大的第一深度d1）。半导体材料的蚀刻跨越衬底8均匀地进行，以使得第一沟槽11对具有平坦的底表面。
可以通过各向异性蚀刻（例如反应性离子蚀刻）完成单晶半导体区域10的暴露的上表面的凹陷。在这种情况下，每个第一沟槽11的侧壁可以是垂直的。第一沟槽11对的垂直侧壁与栅极隔离物58的外侧壁垂直重合。第一沟槽11对的垂直侧壁在上端处邻接栅极隔离物58的外侧壁，并且在下端处邻接第一沟槽11对的水平底表面。
参照图5，通过共形沉积可弃式材料层以及除去可弃式材料层水平部分的各向异性蚀刻，在栅极隔离物58外侧壁上形成可弃式隔离物60。可弃式材料层的剩余垂直部分构成可弃式隔离物60。
在一个实施例中，各向异性蚀刻对单晶半导体区域10的半导体材料是选择性的，并且在除去可弃式材料层的水平部分之后各向异性蚀刻继续进行，直到围绕浅槽隔离结构20除去可弃式材料层的垂直部分。
可弃式材料层包括可以相对栅极隔离物58、栅极盖电介质56和单晶半导体区域10的材料被选择性除去的材料。在一个实施例中，还可以相对浅槽隔离结构的材料选择性除去电介质材料层的材料。在一个实施例中，可弃式材料层可以包括例如锗或者包括原子浓度大于20%的锗的硅锗合金的半导体材料。在另一个实施例中，可弃式材料层可以包括电介质材料，例如有机硅酸盐玻璃或者不同于栅极隔离物58和栅极盖电介质56的电介质材料的其它多孔或者无孔电介质材料。在第一示例中，浅槽隔离结构20、栅极盖电介质56和栅极隔离物58可以包括氧化硅和/或氮化硅，以及可弃式材料层可以包括有机硅酸盐玻璃。在第二示例中，浅槽隔离结构20、栅极盖电介质56和栅极隔离物58可以包括氧化硅，以及可弃式材料层可以包括氮化硅，或者反之亦然。
如在接触第一沟槽11底表面的基底处测量的，可弃式隔离物60的宽度可以为从5nm至100nm（尽管可以使用更小和更大的宽度）。
参照图6，通过使用栅极结构（50、52、56、58）、浅槽隔离结构20和可弃式隔离物60作为蚀刻掩模使半导体材料凹陷于单晶半导体区域10中，由此形成一对第二沟槽13。第二沟槽13对从单晶半导体区域10的上表面延伸至第二深度d2，所述第二深度d2可以为从5nm至300nm（尽管还可以使用更小和更大的第二深度d2）。半导体材料的蚀刻跨越衬底8均匀地进行，以使得第二沟槽11对具有平坦的底表面。第二深度d2大于第一深度d1。
可以通过各向异性蚀刻（例如反应性离子蚀刻）完成单晶半导体区域10的暴露的上表面的凹陷。在这种情况下，每个第二沟槽13的侧壁可以是垂直的。第二沟槽13对的垂直侧壁与可弃式隔离物60的外侧壁垂直重合。第二沟槽13对的垂直侧壁在上端处邻接可弃式隔离物60的外侧壁，并且在下端处邻接第二沟槽13对的水平底表面。
参照图7，相对栅极结构（50、52、56、58）的暴露表面选择性去除可弃式隔离物60（即，相对栅极盖电介质56、栅极隔离物58选择性去除可弃式隔离物60）。可选地，可以相对浅槽隔离结构20选择性除去可弃式栅极隔离物60。当除去可弃式隔离物60时，在衬底8内形成包括水平台阶的一对沟槽15。
每个包括水平台阶的沟槽15具有从栅极隔离物58的外侧壁的最低部分延伸第一深度d1到衬底8中的第一垂直侧壁、位于第一深度d1处的第一水平表面、从第一深度d1延伸至第二深度d2的第二垂直侧壁以及位于第二深度d2处的第二水平表面。包括水平台阶的一对沟槽15的第一垂直侧壁与栅极隔离物58的外侧壁垂直重合。
参照图8，形成了集成外延扩散区域。此处“集成”结构意思是贯穿始终地包括相同材料并且在其中不包括在原子或者分子水平上具有结构的不连续性的任何物理分界的结构。因此，集成结构不包括任何物理表现出的分界，例如晶界或者界面材料层。
如此处使用的，“集成外延扩散区域”是指集成外延源极和源极扩展区域或者集成外延漏极和漏极扩展区域。集成外延扩散区域包括通过用掺杂半导体材料填充包括水平台阶的一对沟槽15形成的集成外延源极和源极扩展区域16以及集成外延漏极和漏极扩展区域18。集成外延源极和源极扩展区域16是在其中没有任何物理表现出的分界的情况下实现外延源极区域和外延源极扩展区域功能的集成结构。集成外延漏极和漏极扩展区域18是在其中没有任何物理表现出的分界的情况下完成外延漏极区域和外延漏极扩展区域功能的集成结构。
集成外延源极和源极扩展区域16以及集成外延漏极和漏极扩展区域18通过选择性外延形成，其中半导体材料仅在暴露的半导体表面上沉积，而半导体材料不在电介质表面上沉积。选择性外延使用沉积和蚀刻半导体材料的同时或者交替步骤。通过在放置第一示例性半导体结构用于处理的处理室中流动包括用于半导体材料的前体的反应性气体实现沉积。半导体材料的示例性前体包括，但不限于，SiH4、Si2H6、SiH2Cl2、SiHCl3、SiCl4、GeH4、Ge2H6和GeH2Cl2。通过在处理室中流动蚀刻剂气体实现蚀刻步骤，所述蚀刻步骤可以与沉积步骤同时或者交替执行。示例性蚀刻剂包括但不限于HCl。
利用与第一导电类型相反类型的第二导电类型的电掺杂剂掺杂集成外延源极和源极扩展区域16以及集成外延漏极和漏极扩展区域18。例如，如果第一导电类型是p型，则第二导电类型是n型，反之亦然。如以上所讨论的，单晶半导体区域10是包括第一导电类型的单晶半导体材料（此处称为第一单晶半导体材料）的半导体层。集成外延源极和源极扩展区域16以及集成外延漏极和漏极扩展区域18外延地对准单晶半导体区域10。
在单晶半导体区域10与集成外延源极和源极扩展区域16以及集成外延漏极和漏极扩展区域18中的每一个之间的分界处形成一对p-n结。每个p-n结包括从栅极隔离物58的外侧壁的最低部分延伸第一深度d1到衬底8中的第一垂直表面、位于第一深度d1处的第一水平表面、从第一深度d1延伸至第二深度d2的第二垂直表面以及位于第二深度d2处的第二水平表面。
延伸至两个p-n结以及浅槽隔离结构20（其围绕集成外延源极和源极扩展区域16以及集成外延漏极和漏极扩展区域18）的单晶半导体区域10的上部用作单晶体区域10B。
集成外延源极和源极扩展区域16在整个分界处外延对准单晶体区域10B，所述分界包括离单晶体区域10B上表面第一深度d1处的第一水平表面、离单晶体区域10B上表面第二深度d2处的第二水平表面、邻接栅极隔离物58的外表面并且从单晶体区域10B的上表面延伸至第一深度d1的第一垂直表面，以及在上端处邻接第一水平表面并且在下端处邻接第二水平表面的第二垂直表面。
此外，集成外延漏极和漏极扩展区域18在整个分界处外延对准单晶体区域10B，所述分界包括离单晶体区域10B上表面第一深度d1处的第三水平表面、离单晶体区域10B上表面第二深度d2处的第四水平面、邻接栅极隔离物58外表面并且从单晶体区域10B上表面延伸至第一深度d1的第三垂直表面，以及在上端处邻接第三水平表面并且在下端处邻接第四水平表面的第四垂直表面。
在一个实施例中，通过在选择性外延处理期间执行原位掺杂，在形成集成外延源极和源极扩展区域16以及集成外延漏极和漏极扩展区域18期间维持相同的掺杂剂浓度。在本实施例中，整个集成外延源极和源极扩展区域16以及整个集成外延漏极和漏极扩展区域18具有贯穿始终相同的掺杂剂浓度。
集成外延源极和源极扩展区域16以及单晶体区域18可以具有与单晶半导体区域10的半导体材料不同或者相同的半导体材料（除电掺杂剂外）。
集成外延源极和源极扩展区域16以及集成外延漏极和漏极扩展区域18的暴露表面可以包括小平面，所述小平面是集成外延源极和源极扩展区域16以及集成外延漏极和漏极扩展区域18的单晶半导体材料的密勒指数平面（Miller index plane）。
参照图9，在集成外延源极和源扩展区域16以及集成外延漏极和漏扩展区域18上沉积平面化电介质层70并且随后进行平坦化。平面化电介质层70包括例如氧化硅、氮化硅、氮氧化硅、有机硅酸盐玻璃或它们的组合的电介质材料。沉积的平面化电介质层70的厚度大于栅极结构（50、52、56、58）的高度，以使得沉积的平面化电介质层70的上表面位于栅极结构（50、52、56、58）的上表面上方。可以通过例如使用栅极盖电介质56作为阻止层的化学机械平面化（CMP）来完成平面化电介质层70的平坦化。
参照图10，相对单晶半导体区域10和平面化电介质层10选择性去除栅极结构（50、52、56、58）以形成栅极腔59。湿蚀刻、干蚀刻或者它们的组合可以用于去除栅极结构（50、52、56、58）的各种组件。
参照图11，使用各向同性蚀刻（例如湿蚀刻）使平面化电介质层70的侧壁以及集成外延源极和源极扩展区域16以及单晶体区域18的暴露部分横向凹陷。随着相对单晶半导体区域10选择性去除集成外延源极和源极扩展区域16以及集成外延漏极和漏极扩展区域18的暴露部分，栅极腔59被横向扩展。当横向扩展栅极腔59时，栅极腔59的周边部分覆盖在集成外延源极和源极扩展区域16的剩余部分以及单晶体区域18的剩余部分上面。
参照图12，通过用替换栅极电介质层和替换栅极导体层填充栅极腔59并且随后从平面化电介质层70的上表面上方去除部分替换栅极电介质层和替换栅极导体层来形成替换栅极结构。替换栅极电介质层的剩余部分是U形栅极电介质80，以及替换栅极导体层的剩余部分是导电栅电极82。U形栅极电介质80和导电栅电极82共同构成替换栅极结构（80、82）。
集成外延源极和源极扩展区域16的侧壁接触U形栅极电介质80外侧壁的下部。同样地，集成外延漏极和漏极扩展区域18的侧壁接触U形栅极电介质80另一个外侧壁的下部。U形栅极电介质80底表面的周边部分接触集成外延源极和源极扩展区域16的表面。同样地，U形栅极电介质80底表面的周边部分接触集成外延漏极和漏极扩展区域18的表面。
单晶体区域10B（参见图8）与集成外延源极和源极扩展区域16之间的p-n结的垂直面在上端处直接邻接U形栅极电介质80的底表面。同样地，单晶体区域10B（参见图8）与集成外延漏极和漏极扩展区域18之间的p-n结的垂直表面在上端处直接邻接U形栅极电介质80的底表面。
参照图13，在平面化电介质层70和替换栅极结构（80、82）上形成接触面电介质层90。接触面电介质层90可以包括可以在金属互连结构中作为电介质材料使用的任何材料。例如，接触面电介质层90可以包括掺杂或者无掺杂的硅酸盐玻璃、氮化硅、有机硅酸盐玻璃或它们的组合。
参照图14，可以形成各种金属半导体合金部分和接触通孔结构。各种金属半导体合金部分可以包括，例如，源极侧金属半导体合金部分86和漏极侧金属半导体合金部分88。如果集成外延源极和源极扩展区域16以及集成外延漏极和漏极扩展区域18包括硅，那么各种金属半导体合金部分可以包括金属硅化物。接触通孔结构可以包括，例如，源极侧接触通孔结构96、漏极侧接触通孔结构98以及栅极侧接触通孔结构92。
参照图15，可以通过沉积和平坦化接触面电介质层190以及形成各种金属半导体合金部分和接触通孔结构，从图8的第一示例性半导体结构得出根据本发明第二实施例的第二示例性半导体结构。各种金属半导体合金部分可以包括，例如，源极侧金属半导体合金部分86、漏极侧金属半导体合金部分88和栅极侧金属半导体合金部分82。如果集成外延源极和源极扩展区域16以及集成外延漏极和漏极扩展区域18包括硅，那么各种金属半导体合金部分可以包括金属硅化物。接触通孔结构可以包括，例如，源极侧接触通孔结构96、漏极侧接触通孔结构98以及栅极侧接触通孔结构92。
尽管已经就本公开的优选实施例具体显示并且描述了本公开，但是本领域技术人员应当理解，在不脱离本公开的精神和范围的情况下可以做出形式和细节方面的前述和其它变化。因此，本公开旨在不限于所描述和所图示的精确形式和细节，而是落在所附的权利要求的范围内。
工业实用性
本发明发现了在并入集成电路芯片中的高性能半导体场效应晶体管（FET）器件的设计和制造中的工业适用性，所述集成电路芯片在各种电子和电气装置中得到了应用。

Claims (20)

1.一种包括场效应晶体管（FET）的半导体结构，所述半导体结构包括：
位于半导体衬底8中的单晶体区域10B；以及
在分界处外延对准所述单晶体区域的集成外延扩散区域，所述分界包括在离所述单晶体区域的上表面第一深度d1处的第一水平表面和在离所述单晶体区域10B的所述上表面第二深度d2处的第二水平表面，所述第二深度d2大于所述第一深度d1。
2.根据权利要求1所述的半导体结构，其中所述集成外延扩散区域的整体具有贯穿始终相同的掺杂剂浓度。
3.根据权利要求2所述的半导体结构，其中所述单晶体区域具有第一导电类型的掺杂，以及所述集成外延扩散区域具有与所述第一导电类型相反的第二导电类型的掺杂。
4.根据权利要求1所述的半导体结构，其中所述集成外延扩散区域和所述单晶体区域10B具有不同的半导体材料。
5.根据权利要求1所述的半导体结构，其中所述分界进一步包括在上端处直接邻接所述第一水平表面并且在下端处直接邻接所述第二水平表面的垂直表面，其中所述集成外延扩散区域跨所述垂直表面外延地对准所述单晶体区域。
6.根据权利要求5所述的半导体结构，其中所述分界进一步包括在下端处直接邻接所述第一水平表面并且在上端处邻接栅极电介质的底表面的另一个垂直表面。
7.根据权利要求1所述的半导体结构，进一步包括U形栅极电介质80和嵌入所述U形栅极电介质中的导电栅电极82，其中所述集成外延扩散区域的侧壁接触所述U形栅极电介质80的外部d2的下部。
8.根据权利要求7所述的半导体结构，其中所述U形栅极电介质的底表面的周边部分接触所述集成外延扩散区域的表面。
9.根据权利要求1所述的半导体结构，进一步包括在另一个分界处外延地对准所述单晶体区域的另一个集成外延扩散区域，所述分界包括在离所述单晶体区域的所述上表面所述第一深度处的第三水平表面和在离所述单晶体区域的所述上表面所述第二深度处的第四水平表面。
10.根据权利要求9所述的半导体结构，其中所述集成外延扩散区域的整体和所述另一个集成外延扩散区域的整体具有贯穿始终相同的掺杂剂浓度。
11.一种形成半导体结构的方法，包括：
在半导体衬底8中的半导体层上形成栅极结构；
围绕所述半导体层中的所述栅极结构形成具有第一深度d1的一对第一沟槽；
围绕所述栅极结构形成可弃式隔离物58以覆盖所述第一沟槽的近端部分；
通过使没有被所述栅极结构和所述可弃式隔离物58覆盖的部分所述第一沟槽对凹陷，形成至第二深度d2的一对第二沟槽，所述第二深度d2大于所述第一深度d1；
去除所述可弃式隔离物58，其中形成一对包括水平台阶的沟槽；以及
通过用掺杂半导体材料填充所述包括水平台阶的沟槽对，形成集成外延源极和源极扩展区域16以及集成外延漏极和漏极扩展区域18。
12.根据权利要求11所述的方法，其中所述集成外延源极和源极扩展区域以及所述集成外延漏极和漏极扩展区域通过选择性外延形成。
13.根据权利要求11所述的方法，进一步包括：
在所述集成外延源极和源极扩展区域16以及所述集成外延漏极和漏极扩展区域18上沉积和平坦化平面化电介质层70；以及
用替换栅极结构替换所述栅极结构。
14.根据权利要求13所述的方法，进一步包括：
相对所述半导体层选择性去除所述栅极结构以形成栅极腔59；
通过相对所述半导体层选择性去除所述集成外延源极和源极扩展区域16以及所述集成外延漏极和漏极扩展区域18的暴露部分，横向地扩展所述栅极腔；以及
用所述替换栅极结构填充所述横向地扩展的栅极腔。
15.根据权利要求13所述的方法，其中所述替换栅极结构包括U形栅极电介质以及嵌入其中的导电栅电极。
16.根据权利要求11所述的方法，其中所述半导体层包括单晶半导体材料，并且所述集成外延源极和源极扩展区域以及所述集成外延漏极和漏极扩展区域外延地对准所述半导体层。
17.根据权利要求11所述的方法，进一步包括：
在所述半导体衬底上形成覆盖栅极叠层50L、52L、56L；
图案化所述覆盖栅极叠层以形成栅极叠层；以及
围绕所述栅极叠层形成栅极隔离物58，其中所述栅极叠层和所述栅极隔离物的组合构成所述栅极结构。
18.根据权利要求11所述的方法，其中相对所述栅极结构选择性去除所述可弃式隔离物。
19.根据权利要求11所述的方法，其中在形成所述包括水平台阶的沟槽对之后，所述包括水平台阶的沟槽对的侧壁与所述栅极隔离物的外侧壁垂直重合。
20.根据权利要求11所述的方法，进一步包括：
直接在所述集成外延源极和源极扩展区域16以及所述集成外延漏极和漏极扩展区域18上沉积接触面电介质层90；以及
通过所述接触面电介质层形成接触通孔结构。
CN201280038066.9A 2011-08-04 2012-05-31 外延延伸部cmos晶体管 Expired - Fee Related CN103718301B (zh)

Applications Claiming Priority (3)

Application Number Priority Date Filing Date Title
US13/198,152 2011-08-04
US13/198,152 US9076817B2 (en) 2011-08-04 2011-08-04 Epitaxial extension CMOS transistor
PCT/US2012/040067 WO2013019305A1 (en) 2011-08-04 2012-05-31 Epitaxial extension cmos transistor

Publications (2)

Publication Number Publication Date
CN103718301A true CN103718301A (zh) 2014-04-09
CN103718301B CN103718301B (zh) 2016-08-17

Family

ID=47626426

Family Applications (1)

Application Number Title Priority Date Filing Date
CN201280038066.9A Expired - Fee Related CN103718301B (zh) 2011-08-04 2012-05-31 外延延伸部cmos晶体管

Country Status (5)

Country Link
US (2) US9076817B2 (zh)
CN (1) CN103718301B (zh)
DE (1) DE112012003231B4 (zh)
GB (1) GB2506031B (zh)
WO (1) WO2013019305A1 (zh)

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN110783331A (zh) * 2018-07-27 2020-02-11 格芯公司 集成的单扩散中断
CN112582476A (zh) * 2020-12-09 2021-03-30 全芯智造技术有限公司 半导体器件及其形成方法
CN112750757A (zh) * 2019-10-29 2021-05-04 南亚科技股份有限公司 半导体结构及其形成方法

Families Citing this family (22)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR101716113B1 (ko) * 2010-11-03 2017-03-15 삼성전자 주식회사 반도체 소자 및 이의 제조 방법
US9034701B2 (en) 2012-01-20 2015-05-19 International Business Machines Corporation Semiconductor device with a low-k spacer and method of forming the same
US8716765B2 (en) * 2012-03-23 2014-05-06 Taiwan Semiconductor Manufacturing Company, Ltd. Contact structure of semiconductor device
US8847315B2 (en) * 2012-05-07 2014-09-30 Qualcomm Incorporated Complementary metal-oxide-semiconductor (CMOS) device and method
US9512519B2 (en) * 2012-12-03 2016-12-06 Taiwan Semiconductor Manufacturing Company, Ltd. Atomic layer deposition apparatus and method
US9059206B2 (en) * 2012-12-10 2015-06-16 International Business Machines Corporation Epitaxial grown extremely shallow extension region
CN104701164A (zh) * 2013-12-04 2015-06-10 中芯国际集成电路制造(上海)有限公司 半导体器件和半导体器件的制作方法
US9379214B2 (en) * 2014-02-14 2016-06-28 Semi Solutions Llc Reduced variation MOSFET using a drain-extension-last process
KR102227128B1 (ko) * 2014-09-03 2021-03-12 삼성전자주식회사 반도체 장치 및 이의 제조 방법
KR102280238B1 (ko) * 2015-01-30 2021-07-20 삼성전자주식회사 반도체 소자 제조 방법
US20160300928A1 (en) * 2015-04-13 2016-10-13 Globalfoundries Inc. Densely packed transistor devices
US10504721B2 (en) * 2015-04-30 2019-12-10 Taiwan Semiconductor Manufacturing Company, Ltd. Staggered-type tunneling field effect transistor
US9917195B2 (en) * 2015-07-29 2018-03-13 International Business Machines Corporation High doped III-V source/drain junctions for field effect transistors
US11049939B2 (en) 2015-08-03 2021-06-29 Semiwise Limited Reduced local threshold voltage variation MOSFET using multiple layers of epi for improved device operation
US9941363B2 (en) 2015-12-18 2018-04-10 International Business Machines Corporation III-V transistor device with self-aligned doped bottom barrier
US9859389B1 (en) * 2016-06-27 2018-01-02 International Business Machines Corporation Sidewall protective layer for contact formation
US10388576B2 (en) 2016-06-30 2019-08-20 International Business Machines Corporation Semiconductor device including dual trench epitaxial dual-liner contacts
KR102552949B1 (ko) 2016-09-02 2023-07-06 삼성전자주식회사 반도체 장치
US9647123B1 (en) 2016-10-14 2017-05-09 International Business Machines Corporation Self-aligned sigma extension regions for vertical transistors
CN110047926B (zh) * 2018-01-15 2023-08-29 联华电子股份有限公司 半导体装置以及其制作方法
US11264499B2 (en) * 2019-09-16 2022-03-01 Globalfoundries U.S. Inc. Transistor devices with source/drain regions comprising an interface layer that comprises a non-semiconductor material
US11373696B1 (en) 2021-02-19 2022-06-28 Nif/T, Llc FFT-dram

Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6544851B2 (en) * 2000-02-17 2003-04-08 Koninklijke Philips Electronics N.V. Method of manufacturing a semiconductor device having a pocket implant in channel region
US20060065939A1 (en) * 2004-09-27 2006-03-30 Doczy Mark L Metal gate electrode semiconductor device
US20060145273A1 (en) * 2005-01-06 2006-07-06 Giuseppe Curello Device with stepped source/drain region profile
CN101079443A (zh) * 2006-05-22 2007-11-28 台湾积体电路制造股份有限公司 半导体装置及其制作方法
US7429775B1 (en) * 2005-03-31 2008-09-30 Xilinx, Inc. Method of fabricating strain-silicon CMOS
CN100479188C (zh) * 2004-07-09 2009-04-15 北京大学 一种体硅mos晶体管的制作方法

Family Cites Families (31)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR950034830A (ko) 1994-04-29 1995-12-28 빈센트 비. 인그라시아 전계 효과 트랜지스터 및 이 트랜지스터의 제조 방법
US6225174B1 (en) * 1996-06-13 2001-05-01 Micron Technology, Inc. Method for forming a spacer using photosensitive material
KR100406537B1 (ko) 2001-12-03 2003-11-20 주식회사 하이닉스반도체 반도체장치의 제조 방법
US6812103B2 (en) 2002-06-20 2004-11-02 Micron Technology, Inc. Methods of fabricating a dielectric plug in MOSFETS to suppress short-channel effects
US6946696B2 (en) * 2002-12-23 2005-09-20 International Business Machines Corporation Self-aligned isolation double-gate FET
US6906360B2 (en) 2003-09-10 2005-06-14 International Business Machines Corporation Structure and method of making strained channel CMOS transistors having lattice-mismatched epitaxial extension and source and drain regions
KR100620446B1 (ko) 2004-03-09 2006-09-12 삼성전자주식회사 핀 전계 효과 트랜지스터 및 이의 제조 방법
JP3910971B2 (ja) * 2004-03-26 2007-04-25 株式会社東芝 電界効果トランジスタ
US7176481B2 (en) * 2005-01-12 2007-02-13 International Business Machines Corporation In situ doped embedded sige extension and source/drain for enhanced PFET performance
US7696537B2 (en) * 2005-04-18 2010-04-13 Toshiba America Electronic Components, Inc. Step-embedded SiGe structure for PFET mobility enhancement
US7446350B2 (en) 2005-05-10 2008-11-04 International Business Machine Corporation Embedded silicon germanium using a double buried oxide silicon-on-insulator wafer
US7291898B1 (en) 2005-06-06 2007-11-06 Newport Fab, Llc Selective and non-selective epitaxy for base integration in a BiCMOS process and related structure
US7579617B2 (en) * 2005-06-22 2009-08-25 Fujitsu Microelectronics Limited Semiconductor device and production method thereof
TWI259520B (en) * 2005-07-13 2006-08-01 Promos Technologies Inc Semiconductor device and manufacturing method thereof
US7569888B2 (en) * 2005-08-10 2009-08-04 Toshiba America Electronic Components, Inc. Semiconductor device with close stress liner film and method of manufacturing the same
US7413961B2 (en) 2006-05-17 2008-08-19 Chartered Semiconductor Manufacturing Ltd. Method of fabricating a transistor structure
JP4492589B2 (ja) 2006-06-20 2010-06-30 ソニー株式会社 半導体装置の製造方法
KR100764058B1 (ko) * 2006-09-20 2007-10-09 삼성전자주식회사 전계 효과 트랜지스터를 포함하는 반도체 소자 및 그 형성방법
US7750338B2 (en) * 2006-12-05 2010-07-06 Taiwan Semiconductor Manufacturing Company, Ltd. Dual-SiGe epitaxy for MOS devices
US8450165B2 (en) * 2007-05-14 2013-05-28 Intel Corporation Semiconductor device having tipless epitaxial source/drain regions
US20090035911A1 (en) * 2007-07-30 2009-02-05 Willy Rachmady Method for forming a semiconductor device having abrupt ultra shallow epi-tip regions
DE102008047127B4 (de) * 2008-05-30 2010-07-08 Advanced Micro Devices, Inc., Sunnyvale Verfahren zur Herstellung integral ausgebildeter Drain- und Source-Gebiete in einem Silizium/Germanium enthaltenden Transistorbauelement und Halbleiterbauelement
JP2010010587A (ja) * 2008-06-30 2010-01-14 Toshiba Corp 半導体素子及び半導体素子の製造方法
DE102008063427B4 (de) * 2008-12-31 2013-02-28 Advanced Micro Devices, Inc. Verfahren zum selektiven Herstellen eines Transistors mit einem eingebetteten verformungsinduzierenden Material mit einer graduell geformten Gestaltung
US8236658B2 (en) * 2009-06-03 2012-08-07 Taiwan Semiconductor Manufacturing Company, Ltd. Methods for forming a transistor with a strained channel
US8313999B2 (en) * 2009-12-23 2012-11-20 Intel Corporation Multi-gate semiconductor device with self-aligned epitaxial source and drain
KR101668097B1 (ko) * 2010-03-12 2016-10-24 삼성전자주식회사 전계 효과 트랜지스터를 포함하는 반도체 소자 및 그 형성 방법
US8685847B2 (en) * 2010-10-27 2014-04-01 International Business Machines Corporation Semiconductor device having localized extremely thin silicon on insulator channel region
US8481415B2 (en) * 2010-12-02 2013-07-09 International Business Machines Corporation Self-aligned contact combined with a replacement metal gate/high-K gate dielectric
US20120205716A1 (en) * 2011-02-16 2012-08-16 International Business Machines Corporation Epitaxially Grown Extension Regions for Scaled CMOS Devices
US8466502B2 (en) * 2011-03-24 2013-06-18 United Microelectronics Corp. Metal-gate CMOS device

Patent Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6544851B2 (en) * 2000-02-17 2003-04-08 Koninklijke Philips Electronics N.V. Method of manufacturing a semiconductor device having a pocket implant in channel region
CN100479188C (zh) * 2004-07-09 2009-04-15 北京大学 一种体硅mos晶体管的制作方法
US20060065939A1 (en) * 2004-09-27 2006-03-30 Doczy Mark L Metal gate electrode semiconductor device
US20060145273A1 (en) * 2005-01-06 2006-07-06 Giuseppe Curello Device with stepped source/drain region profile
US7429775B1 (en) * 2005-03-31 2008-09-30 Xilinx, Inc. Method of fabricating strain-silicon CMOS
CN101079443A (zh) * 2006-05-22 2007-11-28 台湾积体电路制造股份有限公司 半导体装置及其制作方法

Cited By (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN110783331A (zh) * 2018-07-27 2020-02-11 格芯公司 集成的单扩散中断
CN110783331B (zh) * 2018-07-27 2023-08-18 格芯美国公司 集成的单扩散中断
CN112750757A (zh) * 2019-10-29 2021-05-04 南亚科技股份有限公司 半导体结构及其形成方法
CN112750757B (zh) * 2019-10-29 2024-04-05 南亚科技股份有限公司 半导体结构及其形成方法
CN112582476A (zh) * 2020-12-09 2021-03-30 全芯智造技术有限公司 半导体器件及其形成方法

Also Published As

Publication number Publication date
US9093466B2 (en) 2015-07-28
US9076817B2 (en) 2015-07-07
US20130032859A1 (en) 2013-02-07
DE112012003231T5 (de) 2014-04-17
CN103718301B (zh) 2016-08-17
US20130171794A1 (en) 2013-07-04
GB2506031B (en) 2014-07-09
DE112012003231B4 (de) 2022-02-10
GB2506031A (en) 2014-03-19
GB201320434D0 (en) 2014-01-01
WO2013019305A1 (en) 2013-02-07

Similar Documents

Publication Publication Date Title
CN103718301A (zh) 外延延伸部cmos晶体管
US10629709B2 (en) Punch through stopper in bulk finFET device
US10770591B2 (en) Source/drain contacts for non-planar transistors
US9842897B2 (en) Bulk finFET with partial dielectric isolation featuring a punch-through stopping layer under the oxide
KR101949568B1 (ko) 최상면이 평면인 에피택셜 피처를 갖는 finfet 디바이스 및 그 제조 방법
US8629008B2 (en) Electrical isolation structures for ultra-thin semiconductor-on-insulator devices
US9257531B2 (en) Self-aligned contact structure for replacement metal gate
US8703550B2 (en) Dual shallow trench isolation liner for preventing electrical shorts
US8592916B2 (en) Selectively raised source/drain transistor
US10796967B2 (en) Vertical field effect transistor (FET) with controllable gate length
US20120104470A1 (en) Replacement gate mosfet with raised source and drain
KR101526529B1 (ko) 수직 나노와이어를 포함하는 반도체 구조를 형성하는 방법
CN104916542A (zh) 半导体器件的结构及其制造方法
US20140103435A1 (en) Vertical source/drain junctions for a finfet including a plurality of fins
TWI710058B (zh) 積體單擴散阻斷
CN105762187B (zh) 半导体器件及其制造方法

Legal Events

Date Code Title Description
C06 Publication
PB01 Publication
C10 Entry into substantive examination
SE01 Entry into force of request for substantive examination
C14 Grant of patent or utility model
GR01 Patent grant
TR01 Transfer of patent right

Effective date of registration: 20171117

Address after: Grand Cayman, Cayman Islands

Patentee after: GLOBALFOUNDRIES INC.

Address before: American New York

Patentee before: Core USA second LLC

Effective date of registration: 20171117

Address after: American New York

Patentee after: Core USA second LLC

Address before: American New York

Patentee before: International Business Machines Corp.

TR01 Transfer of patent right
TR01 Transfer of patent right

Effective date of registration: 20171123

Address after: Grand Cayman, Cayman Islands

Patentee after: GLOBALFOUNDRIES INC.

Address before: American New York

Patentee before: Core USA second LLC

Effective date of registration: 20171123

Address after: American New York

Patentee after: Core USA second LLC

Address before: American New York

Patentee before: International Business Machines Corp.

TR01 Transfer of patent right
CF01 Termination of patent right due to non-payment of annual fee

Granted publication date: 20160817

Termination date: 20190531

CF01 Termination of patent right due to non-payment of annual fee