CN113078154A - 半导体器件及其制备方法 - Google Patents

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Abstract

本发明提供一种半导体器件及其制备方法，所述半导体器件第一导电层的每两个第一导线具有共用端，第二导电层的每两个第二导线具有共用端，该种形式的连接结构在共用端可仅采用一根连线将两个导线电引出，既可以增大工艺窗口，又可以减少一根连线，为后段连线工艺提供方便。

Description

半导体器件及其制备方法
技术领域
本发明涉及集成电路领域，尤其涉及一种半导体器件及其制备方法。
背景技术
随着半导体工业在追求更高的器件密度、更高的性能和更低的成本的过程中进入纳米技术工艺节点，来自制造和设计问题的挑战引起了诸如多栅极场效应晶体管(FET)的三维设计的发展。全包围栅互补场效应晶体管(CFET)是将一个N沟道金属氧化物半导体场效应晶体管(NFET)和一个P沟道金属氧化物半导体场效应晶体管(PFET)圆柱体纳米线或者纳米带沟道垂直堆叠起来。在增强器件驱动电流的同时，又大大节省芯片面积，提高芯片器件集成度。
在全包围栅互补场效应晶体管中，沟道区域的所有侧面都由栅电极包围，这允许沟道区域中更充分的耗尽，并且由于较陡的亚阈值电流摆幅(SS)和较小的漏致势垒降低(DIBL)而产生较少的短沟道效应。
随着晶体管尺寸不断缩小至10-15nm以下的技术节点，需要对全包围栅互补场效应晶体管进行进一步的改进。
发明内容
本发明提供一种半导体器件及其制备方法，其提出一种有效提高集成度的CFET结构，能够增大工艺窗口，又可以减少一根连线，为后段连线工艺提供方便。
为了解决上述问题，本发明提供了一种半导体器件，其包括：衬底；第一导电层，设置在所述衬底表面，所述第一导电层包括多个第一导线对，每一所述第一导线对包括两条平行的第一导线，且所述两条平行的第一导线具有共用端及非共用端；第一场效应晶体管，设置在所述第一导电层上，具有第一沟道结构，所述第一沟道结构沿垂直所述衬底表面的方向延伸，且所述第一沟道结构的第一端与所述第一导线电连接；第二导电层，设置在所述第一场效应晶体管上，所述第二导电层包括多个第二导线对，每一所述第二导线对包括两条平行的第二导线，且所述两条平行的第二导线具有共用端及非共用端；第二场效应晶体管，设置在所述第二导电层上，具有第二沟道结构，所述第二沟道结构沿垂直所述衬底表面的方向延伸，其中，所述第二沟道结构的第一端及所述第一沟道结构的第二端均与所述第二导线电连接；栅极结构，环绕所述第一沟道结构侧面及所述第二沟道结构侧面，所述第一场效应晶体管及所述第二场效应晶体管共用所述栅极结构。
为了解决上述问题，本发明还提供一种半导体器件的制备方法，所述半导体器件包括导电层，所述导电层包括多个导电对，每一所述导线对包括两条平行的导线，且所述两条平行的导线具有共用端及非共用端；形成所述导电层的方法包括如下步骤：于基底上形成初始导电层；图案化所述初始导电层，形成多个初始导线对，所述初始导线对为两条平行的导线围绕而成的闭合图形；切割所述初始导线对的一端，使该端的导线断开，以使所述两条平行的导线具有共用端及非共用端
本发明的优点在于，第一导电层的每两个第一导线具有共用端，第二导电层的每两个第二导线具有共用端，该种形式的连接结构在共用端可仅采用一根连线将两个导线电引出，既可以增大工艺窗口，又可以减少一根连线，为后段连线工艺提供方便。
附图说明
图1A是本发明半导体器件的第一实施例的俯视结构示意图；
图1B是沿图1A中A-A线的截面示意图；
图1C是沿图1A中B-B线的截面示意图；
图1D是沿图1A中C-C线的截面示意图；
图2A～图2C是本发明第一实施例提供的第一导电层的俯视示意图；
图3是本发明第一实施例提供的第二导电层的俯视示意图；
图4是本发明第一实施例提供的第一导线及第二导线在衬底表面的投影示意图；
图5是本发明第一实施例提供的第一导线及第二导线在衬底表面的另一投影示意图；
图6是本发明第一实施例提供的第一导线及第二导线在衬底表面的另一投影示意图；
图7A是本发明第二实施例提供的半导体器件沿图1A中A-A线的截面示意图；
图7B是本发明第二实施例提供的半导体器件沿图1A中B-B线的截面示意图；
图7C是本发明第二实施例提供的半导体器件沿图1A中C-C线的截面示意图；
图8A是本发明第三实施例提供的半导体器件的俯视结构示意图；
图8B是沿图8A中A-A线的截面示意图；
图8C是沿图8A中B-B线的截面示意图；
图8D是沿图8A中C-C线的截面示意图；
图9A是本发明第四实施例提供的半导体器件沿图8A中A-A线的截面示意图；
图9B是本发明第四实施例提供的半导体器件沿图8A中B-B线的截面示意图；
图9C是本发明第四实施例提供的半导体器件沿图8A中C-C线的截面示意图；
图10是本发明第五实施例提供的半导体器件的制备方法的步骤示意图；
图11A～图11C是本发明第五实施例提供的半导体器件的制备方法制备的半导体器件的示意图；
图12是本发明第六实施例提供的半导体器件的制备方法的步骤示意图；
图13A～图13D是本发明第六实施例提供的半导体器件的制备方法制备的半导体器件的示意图；
图14是本发明第七实施例提供的半导体器件的制备方法的步骤示意图；
图15A～图15B是本发明第七实施例提供的半导体器件的制备方法制备的半导体器件的示意图；
图16A～图16B是本发明第八实施例提供的半导体器件的制备方法制备的半导体器件的示意图；
图17是本发明第九实施例提供的半导体器件的制备方法制备的半导体器件的示意图；
图18是本发明第十实施例提供的半导体器件的制备方法制备的半导体器件的示意图。
具体实施方式
应当理解，以下公开内容提供了许多用于实现本发明的不同特征的不同实施例或实例。下面描述了组件和布置的具体实施例或实例以简化本发明。当然，这些仅仅是实例，而不旨在限制本发明。例如，元件的尺寸不限于所公开的范围或值，但可以取决于工艺条件和/或器件的期望特性。此外，以下描述中，在第二部件上方或者上形成第一部件可以包括第一部件和第二部件直接接触形成的实施例，并且也可以包括在第一部件和第二部件之间可以形成额外的部件，从而使得第一部件和第二部件可以不直接接触的实施例。为了简单和清楚的目的，可以以不同比例任意地绘制各个部件。
而且，为便于描述，在本文中可以使用诸如“在…之下”、“在…下方”、“下部”、“在…之上”、“上部”等空间相对术语，以描述如图所示的一个元件或部件与另一个(或另一些)元件或部件的关系。除了图中所示的方位外，空间相对术语旨在包括器件在使用或操作中的不同方位。装置可以以其它方式定向(旋转90度或在其它方位上)，而在此使用的空间相对描述符可以同样地作出相应的解释。另外，术语“由…制成”可以表示“包含”或“由…组成”。
下面结合附图对本发明提供的半导体器件及其制备方法的实施例做详细说明。
图1A是本发明半导体器件的第一实施例的俯视结构示意图，图1B是沿图1A中A-A线的截面示意图，图1C是沿图1A中B-B线的截面示意图，图1D是沿图1A中C-C线的截面示意图。请参阅图1A～图1D，所述半导体器件包括衬底10、第一导电层11、第一场效应晶体管、第二导电层13、第二场效应晶体管及栅极结构15。
所述衬底10的材料可以为单晶硅(Si)、单晶锗(Ge)、或硅锗(GeSi)、碳化硅(SiC)；也可以是绝缘体上硅(SOI)，绝缘体上锗(GOI)；或者还可以为其它的材料，例如砷化镓等Ⅲ-Ⅴ族化合物。本实施例中，所述衬底10的材料为单晶硅(Si)。
所述第一导电层11设置在所述衬底10表面。也就是说，沿图1B中的Z方向上，所述第一导电层11设置在所述衬底表面。由于所述第一导电层11本遮挡，为了清楚显示本发明半导体器件的结构，在图1A中采用虚线示意性地绘示所述第一导电层11。
图2A是本发明一实施例提供的所述第一导电层11的俯视示意图，请参阅图2A，所述第一导电层11包括多个第一导线对110。在图2A中仅示意性地绘示四个第一导线对110。可以理解的是，对于半导体器件而言，其可包括数量大于四个的第一导线对。进一步，所述第一导电层11还包括介质层111，所述第一导线对110设置在所述介质层111中，所述介质层111支撑所述第一导线对110。
每一所述第一导线对110包括两条平行的第一导线110A及110B，且所述两条平行的第一导线110A及110B具有共用端110C及非共用端110D。所述共用端110C是指两条平行的第一导线110A及110B连接的一端，所述非共用端110D是指两条平行的第一导线110A及110B断开的一端。该种形式的第一导线对110，在共用端可仅采用一根连线将两个第一导线电引出，因此，既可以增大工艺窗口，又可以减少一根连线，为后段连线工艺提供方便。
在本发明一实施例中，所述第一导线对110是通过对所述两条平行的第一导线110A及110B围绕形成的闭合图形的一端切割，另一端不切割而成，在不增加工艺复杂度的情况下，为后段连线工艺提供方便。
其中，多个所述第一导线对110的共用端可位于所述衬底10的同一侧，也可位于所述衬底10的不同侧。如图2A所示，在本实施例中，多个所述第一导线对110的共用端110C位于所述衬底10的同一侧，所述非共用端110D位于所述衬底10的另一侧。
而在本发明另一实施例中，多个所述第一导线对110的共用端位于所述衬底10的不同侧，且在所述第一导电层11内，沿垂直所述第一导线110A及110B长度的方向上，多个所述第一导线对110的所述共用端110C与所述非共用端110D交替设置。其中，所述交替设置可为以一个所述第一导线对110的共用端110C及相邻的所述第一导线对110的非共用端110D为单元间隔交替设置，也可为以多个第一导线对110的共用端110C及多个第一导线对110的非共用端110D为单元间隔交替设置。
例如，在图2B所示的实施例中，沿垂直所述第一导线110A及110B长度的方向(如图2B中X方向)上，四个所述第一导线对110的所述共用端110C与所述非共用端110D以一个第一导线对110的共用端110C及另一个第一导线对110的非共用端110D为单元间隔交替设置。
再例如，在图2C所示的实施例中，沿垂直所述第一导线110A及110B长度的方向(如图2C中X方向)上，四个所述第一导线对110的所述共用端110C与所述非共用端110D以两个第一导线对110的共用端110C及两个第一导线对110的非共用端110D为单元间隔交替设置。
请继续参阅图1A～图1D，所述第一场效应晶体管设置在所述第一导电层11上。也就是说，沿图1B中的Z方向上，所述第一场效应晶体管设置在所述第一导电层11上。
所述第一场效应晶体管具有第一沟道结构120。所述第一沟道结构120沿垂直所述衬底10表面的方向(如图1B中的Z方向)延伸。所述第一沟道结构120的第一端120A与所述第一导线110A及110B电连接。其中，所述第一沟道结构120与所述第一导线110A及110B电连接的所述第一端120A为所述第一场效应晶体管的源极区。
所述第二导电层13设置在所述第一场效应晶体管上。也就是说，沿图1B中的Z方向上，所述第二导电层13设置在所述第一场效应晶体管上。由于所述第二导电层13被遮挡，为了清楚显示本发明半导体器件的结构，在图1A中采用虚线示意性地绘示所述第二导电层13。图3是本发明第一实施例提供的所述第二导电层13的俯视示意图，请参阅图3，所述第二导电层13包括多个第二导线对130。在图3中仅示意性地绘示四个第二导线对130。可以理解的是，对于半导体器件而言，其可包括数量大于四个的第二导线对。进一步，所述第二导电层13还包括介质层131，所述第二导线对130设置在所述介质层131中，所述介质层131支撑所述第二导线对130。
每一所述第二导线对130包括两条平行的第二导线130A及130B，且所述两条平行的第二导线130A及130B具有共用端130C及非共用端130D。所述共用端130C是指两条平行的第一导线130A及130B连接的一端，所述非共用端130D是指两条平行的第一导线130A及130B断开的一端。该种形式的第二导线对130，在共用端可仅采用一根连线将两个第二导线电引出，既可以增大工艺窗口，又可以减少一根连线，为后段连线工艺提供方便。
在本发明一实施例中，所述第二导线对130是通过对所述两条平行的第二导线130A及130B围绕形成的闭合图形的一端切割，另一端不切割而成，在不增加工艺复杂度的情况下，为后段连线工艺提供方便。
其中，多个所述第二导线对130的共用端可位于所述衬底10的同一侧，也可位于所述衬底10的不同侧。如图3所示，在本实施例中，多个所述第一导线对130的共用端130C位于所述衬底10的同一侧，所述非共用端130D位于所述衬底10的另一侧。
而在本发明其他实施例中，多个所述第二导线对130的共用端位于所述衬底10的不同侧，且在所述第二导电层13内，沿垂直所述第二导线130A及130B长度的方向上，多个所述第二导线对130的所述共用端130C与所述非共用端130D交替设置。具体设置可参考图2B及图2C，不再赘述。
进一步，在垂直所述衬底10表面的方向上，所述第一导线与所述第二导线在所述衬底表面的投影交叉设置。具体地说，图4是所述第一导线110A、110B及第二导线130A、130B在衬底10表面的投影示意图，请参阅图4，在垂直所述衬底10表面的方向(图1B中Z方向)上，所述第一导线110A、110B与所述第二导线130A、130B在所述衬底10表面的投影垂直交叉设置。而在本发明其他实施例中，请参阅图5，其是所述第一导线110A、110B及第二导线130A、130B在衬底10上的另一投影示意图，在垂直所述衬底10表面的方向(图1B中Z方向)上，所述第一导线110A、110B与所述第二导线130A、130B在所述衬底10表面的投影以一锐角夹角交叉设置。
进一步，在本发明一实施例中，在垂直所述衬底10表面的方向上，所述第一导线与所述第二导线在所述衬底表面的投影平行且具有设定位移。具体地说，请参阅图6，其是所述第一导线110A、110B及第二导线130A、130B在衬底10上的另一投影示意图，在垂直所述衬底10表面的方向(图6中Z方向)上，所述第一导线110A、110B及第二导线130A、130B在衬底10表面的投影平行且具有设定位移。即在垂直所述衬底10表面的方向(图1B中Z方向)上，所述第一导线110A、110B及第二导线130A、130B在衬底10表面的投影虽然平行，但是两者有错位。例如，在图6所示的实施例中，所述第一导线110A、110B及第二导线130A、130B在衬底10表面的投影平行且至少部分重叠，而在另一实施例中，所述第一导线110A、110B及第二导线130A、130B在衬底10表面的投影平行且无重叠区域。
请继续参阅图1A～图1D，所述第二场效应晶体管设置在所述第二导电层13上。也就是说，沿图1B中的Z方向上，所述第二场效应晶体管设置在所述第二导电层13上。
所述第二场效应晶体管具有第二沟道结构140。所述第二沟道结构140沿垂直所述衬底10表面的方向(如图1B中的Z方向)延伸。其中，所述第二沟道结构140的第一端140A及所述第一沟道结构120的第二端120B均与所述第二导线130A、130B电连接。
其中，所述第一沟道结构120与所述第二导线130A及130B电连接的所述第二端120B为所述第一场效应晶体管的漏极区，而位于所述第一沟道结构120的第一端120A与第二端120B之间的区域为所述第一沟道结构120的沟道区120C。所述第二沟道结构140与所述第二导线130A及130B电连接的所述第一端140A为所述第二场效应晶体管的漏极区，所述第二沟道结构140与所述第一端140A相对的第二端140B为所述第二场效应晶体管的源极区，而位于所述第二沟道结构140的第一端140A与第二端140B之间的区域为所述第二沟道结构140的沟道区140C。
进一步，在本实施例中，在垂直所述衬底10表面的方向(沿图1B中的Z方向)上，所述第一沟道结构120与所述第二沟道结构140堆叠设置。所述第一沟道结构120的第二端120B延伸至所述第二导线130A、130B内，所述第二沟道结构140的第一端140A延伸至所述第二导线130A、130B内，以与第二导线130A、130B连接。其中，为了隔离所述第一沟道结构120与所述第二沟道结构140，在所述第二导线130A、130B内，所述第一沟道结构120的第二端120B与所述第二沟道结构140的第一端140A之间设置有缓冲导电层16。所述缓冲导电层16的厚度不宜太厚，其在所述第二导线130A、130B内的高度小于或者等于第二导线130A、130B厚度的三分之一。
所述栅极结构15环绕所述第一沟道结构120侧面及所述第二沟道结构140侧面。具体地说，所述栅极结构15环绕所述第一沟道结构120的沟道区120C的侧面及所述第二沟道结构140的沟道区140C的侧面。所述第一场效应晶体管及所述第二场效应晶体管共用所述栅极结构15。所述栅极结构15包括栅介质层及栅导电层，所述栅介质层至少覆盖在所述第一沟道结构120的沟道区120C及第二沟道结构140的沟道区140C的侧面，所述栅导电层包围所述第一沟道结构120的沟道区120C及第二沟道结构140的沟道区140C的侧面。
进一步，所述第一场效应晶体管为P型场效应晶体管，所述第二场效应晶体管为N型场效应晶体管，或者，所述第一场效应晶体管为N型场效应晶体管，所述第二场效应晶体管为P型场效应晶体管，形成垂直沟道的CFET结构。
进一步，所述第一导线110A、110B及所述第二导线130A、130B均可为绝缘层与导电层的复合结构，例如，所述第一导线110A、110B及所述第二导线130A、130B均包括上层绝缘层、下层绝缘层及设置在所述上层绝缘层与所述下层绝缘层中间的导电层。
进一步，请继续参阅图1A～图1D，在本实施例中，所述半导体器件还包括引出线组，包括多个引出线170，所述引出线170分别与所述第一导线110A及110B、所述第二导线130A及130B、所述第二沟道结构140及所述栅极结构15电连接。所述引出线组用于将各个结构电引出，以与外部部件进行电连接。
进一步，所述半导体器件还包括保护层20，所述保护层20设置在所述第二场效应晶体管上，且覆盖所述栅极结构15。也就是说，沿图1B中的Z方向上，所述保护层20设置在所述第二场效应晶体管上，且覆盖所述栅极结构15。
本发明第二实施例还提供一种半导体器件。请参阅图7A～图7C，其中，本发明第二实施例提供的半导体器件的俯视结构示意图请参阅图1A，图7A是沿图1A中A-A线的截面示意图，图7B是沿图1A中B-B线的截面示意图，图7C是沿图1A中C-C线的截面示意图，所述第二实施例与所述第一实施例的区别在于，在第二实施例中，所述半导体器件还包括第一隔离层18及第二隔离层19。所述第一隔离层18设置在所述第一导电层11与所述栅极结构15之间，且所述第一沟道结构120贯穿所述第一隔离层18。所述第二隔离层19设置在所述栅极结构15与所述第二导电层13之间，且所述第一沟道结构120贯穿所述第二隔离层19。在第二实施例中，所述第一沟道结构120与所述第二导线采用外延工艺形成。
在第一实施例中，在垂直所述衬底10表面的方向上，所述第一沟道结构120与所述第二沟道结构140堆叠设置，所述第一沟道结构120与所述第二沟道结构140之间通过缓冲导电层16隔离。而在本发明另一实施例中，在垂直所述衬底表面的方向上，所述第一沟道结构与所述第二沟道结构错位设置，且所述第一沟道结构与所述第二沟道结构之间通过所述第二导线隔离。具体地说，请参阅图8A～图8C，其中，图8A是本发明第三实施例提供的半导体器件的俯视结构示意图，图8B是沿图8A中A-A线的截面示意图，图8C是沿图8A中B-B线的截面示意图，图8D是沿图8A中C-C线的截面示意图，在本发明第三实施例中，在垂直所述衬底10表面的方向(如图8B所示的Z方向)上，所述第一沟道结构120与所述第二沟道结构140错位设置，而并非是正对设置，则所述第一沟道结构120与所述第二沟道结构140之间通过所述第二导线130A、130B实现电气隔离。
进一步，在第三实施例中，所述第二导线130A、130B具有过孔，所述第一沟道结构120的第二端120A延伸至所述第二导线130A、130B的过孔内。且为了避免栅极结构15进入所述过孔，在所述过孔内填充有隔离层21。
本发明第四实施例还提供一半导体器件。请参阅图9A～图9C，其中，本发明第四实施例提供的半导体器件的俯视结构示意图请参阅图8A，图9A是沿图8A中A-A线的截面示意图，图9B是沿图9A中B-B线的截面示意图，图9C是沿图9A中C-C线的截面示意图，所述第四实施例与所述第三实施例的区别在，在第四实施例中，所述半导体器件还包括第一隔离层18及第二隔离层19。所述第一隔离层18设置在所述第一导电层11与所述栅极结构15之间，且所述第一沟道结构120贯穿所述第一隔离层18。所述第二隔离层19设置在所述栅极结构15与所述第二导电层13之间，且所述第一沟道结构120贯穿所述第二隔离层19。在第四实施例中，所述第一沟道结构120与所述第二导线采用外延工艺一同形成，所述第一沟道结构120直接在外延工艺中与所述第二导线130A、130B连接，所述第二导线130A、130B不具有过孔。
本发明第五实施例还提供一种半导体器件的制备方法。所述半导体器件包括导电层，所述导电层包括多个导电对，每一所述导线对包括两条平行的导线，且所述两条平行的导线具有共用端及非共用端。所述导电层可以为上述的第一导电层110或者第二导电层130。
图10是本发明第五实施例提供的半导体器件的制备方法的步骤示意图，图11A～图11C是本发明第五实施例提供的半导体器件的制备方法制备的半导体器件的示意图。其中，形成所述导电层的方法包括如下步骤：
请参阅步骤S100及图11A，于基底200上形成初始导电层210。
所述基底200可为半导体衬底或者具有器件的半导体衬底。所述半导体衬底的材料可以为单晶硅(Si)、单晶锗(Ge)、或硅锗(GeSi)、碳化硅(SiC)；也可以是绝缘体上硅(SOI)，绝缘体上锗(GOI)；或者还可以为其它的材料，例如砷化镓等Ⅲ-Ⅴ族化合物。在本实施例中，所述基底200为以单晶硅(Si)为材料的半导体衬底。
所述初始导电层210由导电材料构成，例如，金属材料或者多晶硅材料。其可通过化学气相沉积或者物理沉积等工艺形成。在本具体实施方式中，所述初始导电层210为金属层。
请参阅步骤S101及图11B，图案化所述初始导电层210，形成多个初始导线对220，所述初始导线对220为两条平行的导线220A、220B围绕而成的闭合图形。在该步骤中，可采用光刻及刻蚀的方法形成多个所述初始导线对220，所述初始导电对220可沿一方向依次排列。例如，在图11B中，多个所述初始导线对220沿X方向依次排列。在图11B中仅示意性地绘示四个初始导线对220，可以理解的是，对于半导体器件而言，其可包括数量大于四个的初始导线对220。
进一步，所述初始导电层210可为导电层与绝缘层的复合结构。例如，在一实施例中，所述初始导电层210包括位于所述基底上的绝缘层及位于所述绝缘层上的导电层，则在图案化所述初始导电层210后形成的初始导线对220也为所述绝缘层与所述导电层的复合结构。而在本发明另一实施例中，所述初始导电层210包括位于所述基底上的下层绝缘层、位于所述下层绝缘层上的导电层及位于所述导电层上的上层绝缘层，则在图案化所述初始导电层210后形成的初始导线对220也为下层绝缘层、导电层、上层绝缘层形成的复合结构。
请参阅步骤S102及图11C，切割所述初始导线对220的一端，使该端的导线断开，以使所述两条平行的导线220A及220B具有共用端220C及非共用端220D，形成所述导线对。
在该步骤中，仅切割所述初始导线对220的一端，形成非共用端220D，另一端不切割，使得另一端保持连接，形成共用端220C。该种处理方式既可以增大后续制程的工艺窗口，又可以减少一根连线，为后段连线工艺提供方便。
其中，所述导线对的共用端可位于所述基底200的同一侧，也可位于所述基底200的不同侧。其具体排布可参阅图2A～图2C所示，不再赘述。
进一步，可采用介质层221填充所述导线之间的空隙，以支撑所述导线对。
上述形成所述导电层的方法可用于制备所述第一导电层110或者所述第二导电层130。
本发明第六实施例还提供一种半导体器件的制备方法，所述制备方法可用于制备本发明第一实施例提供的半导体器件。图12是本发明第六实施例提供的半导体器件的制备方法的步骤示意图，图13A～图13D是本发明第六实施例提供的半导体器件的制备方法制备的半导体器件的示意图，所述半导体器件的制备方法包括如下步骤：
请参阅图12、图13A及图13B，其中，图13A为俯视图，图13B为沿图13A中A-A线的截面示意图。
步骤S120，提供衬底10。
步骤S121，于所述衬底10上形成第一导电层11，所述第一导电层11采用上述的导电层的形成方法形成。所述第一导电层11具有多个第一导线对110，每一所述导线对包括两条平行的第一导线110A、110B，且所述两条平行的第一导线110A、110B具有共用端110C及非共用端110D。
步骤S122，于所述第一导电层11上形成第一牺牲层30。
步骤S123，于所述第一牺牲层30上形成第二导电层13，所述第二导电层13采用上述的导电层的形成方法形成。所述第二导电层13包括多个第二导线对130，每一所述第二导线对130包括两条平行的第二导线130A及130B，且所述两条平行的第二导线130A及130B具有共用端130C及非共用端130D。
步骤S124，于所述第二导电层13上形成第二牺牲层31及保护层20。
请参阅图1及图13C及图13D，其中，图13C为俯视图，图13D为沿图13C中A-A线的截面示意图。
步骤S125，在垂直所述衬底10表面的方向上，形成贯穿所述保护层20、第二牺牲层31、第二导电层13、第一牺牲层30及第一导电层11的第一通孔32，所述第一通孔32的直径小于所述第一导电层11的第一导线及所述第二导电层13的第二导线的宽度，以便于后续形成的第一沟道结构与所述第一导线及第二导线的电连接。
步骤S126，于所述第一通孔32内依次形成第一沟道结构120、缓冲导电层16及第二沟道结构140，其中，所述第一沟道结构120的第一端120A与所述第一导线110A、110B电连接，所述第一沟道结构120的第二端120B的表面高于所述第二导电层13朝向所述第一牺牲层30的表面，所述第二沟道结构140的第一端140A的表面低于所述第二导电层13朝向所述第二牺牲层31的表面，所述缓冲导电层16用于隔离所述第一沟道结构130及所述第二沟道结构140。
在该步骤中，可通过原位掺杂或先沉积后掺杂的工艺在所述第一通孔内形成所述第一沟道结构120。形成所述第一沟道结构120之后，在所述第一沟道结构120的表面沉积导电材料形成所述缓冲导电层16。形成所述缓冲导电层16后，通过原位掺杂或先沉积后掺杂的工艺在所述第一通孔内形成所述第二沟道结构140，所述第二沟道结构140的第二端140B的上表面与所述保护层20的上表面平齐。
其中，所述第一沟道结构120为P型导电通道，所述第二沟道结构140为N型导电通道，或者，所述第一沟道结构120为N型导电通道，所述第二沟道结构140为P型导电通道。
步骤S127，图案化所述保护层20，形成第二通孔34，所述第二通孔34至少暴露出所述第二牺牲层31。在该步骤中，在多个第一通孔32包围的区域的中部形成所述第二通孔34。其中，由于所述第一牺牲层30与所述第二牺牲层31相连，因此，在该步骤中所述第二通孔34可仅暴露出所述第二牺牲层31，且第二通孔34无需刻蚀到第二导电13，同样后续湿法刻蚀去除第一牺牲层30及第二牺牲层31的步骤也不会对第二导电层13产生影响。
请参阅图12、图1A～图1D。
步骤S128，以所述第二通孔34为窗口，去除所述第二牺牲层31及所述第一牺牲层30。该步骤可采用湿法刻蚀工艺去除所述第二牺牲层31及所述第一牺牲层30。
步骤S129，于所述第一导电层11、所述第二导电层13及所述保护层20之间形成栅极结构15。所述栅极结构15包括栅介质层及栅导电层，在该步骤中，可先沉积栅介质层，再沉积栅导电层。
步骤S130，形成引出线组，所述引出线组包括多个引出线170，所述引出线170分别与所述第一导线110A及110B、所述第二导线130A及130B、所述第二沟道结构140及所述栅极结构15电连接。所述引出线组用于将各个结构电引出，以与外部部件进行电连接。
本发明第七实施例还提供一种半导体器件的制备方法，所述制备方法可用于制备本发明第一实施例提供的半导体器件。所述第七实施例与第六实施例的区别在，形成第二牺牲层31、保护层20、第一沟道结构120的顺序不同。第六实施例先形成第二牺牲层31及保护层20，再形成所述第一沟道结构120，而第七实施例则是先形成第一沟道结构120，再形成所述保护层20。
图14是本发明第七实施例提供的半导体器件的制备方法的步骤示意图，是本发明第七实施例提供的半导体器件的制备方法制备的半导体器件的示意图，所述半导体器件的制备方法包括如下步骤：
请参阅图14及图15A，其中，俯视结构示意图请参阅图13A，图15A为沿图13A中A-A线的截面示意图。
步骤S140，提供衬底10。
步骤S141，于所述衬底10上形成第一导电层11，所述第一导电层11采用上述形成导电层的方法形成。
步骤S142，于所述第一导电层11上形成第一牺牲层30。
步骤S143，于所述第一牺牲层30上形成第二导电层13，所述第二导电层13采用上述形成导电层的方法形成。
步骤S140～S143与步骤S120～S123相同，不再赘述。
步骤S144，在垂直所述衬底10表面的方向上，形成贯穿所述第二导电层13、第一牺牲层30及第一导电层11的第一通孔32，所述第一通孔32的直径小于所述第一导电层11及所述第二导电层12的导线的宽度。
步骤S145，于所述第一通孔32内形成第一沟道结构120，所述第一沟道结构120的第一端120A与所述第一导线110A、110B电连接，所述第一沟道结构120的第二端120B的表面高于所述第二导电层13朝向所述第一牺牲层30的表面。同时，在该步骤中，所述第一沟道结构120的第二端120B的表面低于所述第二导电层13的上表面。在该步骤中，可通过原位掺杂或先沉积后掺杂的工艺在所述第一通孔32内形成所述第一沟道结构120。
步骤S146，形成第二牺牲层31及保护层20，所述第二牺牲层31填充所述第一通孔32剩余部分，且覆盖所述第二导电层13表面。
请参阅图14及图15B。
步骤S147，在垂直所述衬底10表面的方向上，形成贯穿所述保护层20、所述第二牺牲层31的第三通孔35，所述第三通孔35暴露出所述第一沟道结构120的第二端120A。该步骤可采用图案化刻蚀工艺形成所述第三通孔35。
请参阅图14及图13D。
步骤S148，于所述第三通孔35内形成缓冲导电层16及第二沟道结构140，其中，所述第二沟道结构140的第一端140A的表面低于所述第二导电层13朝向所述第二牺牲层31的表面，所述缓冲导电层16用于隔离所述第一沟道结构120及所述第二沟道结构140。形成所述缓冲导电层16后，通过原位掺杂或先沉积后掺杂的工艺在所述第三通孔35内形成所述第二沟道结构140，所述第二沟道结构140的第二端140B的上表面与所述保护层20的上表面平齐。
步骤S149，图案化所述保护层20，形成第二通孔34，所述第二通孔34至少暴露出所述第二牺牲层31。
请参阅图14、图1A～图1D。
步骤S150，以所述第二通孔34为窗口，去除所述第二牺牲层31及所述第一牺牲层30。
步骤S151，于所述第一导电层11、所述第二导电层13及所述保护层20之间形成栅极结构15。
步骤S152，形成引出线组，所述引出线组包括多个引出线170，所述引出线170分别与所述第一导线110A及110B、所述第二导线130A 及130B、所述第二沟道结构140及所述栅极结构15电连接。所述引出线组用于将各个结构电引出，以与外部部件进行电连接。
其中，步骤S149～步骤S152与图13所示的步骤S127～步骤S130相同，不再赘述。
本发明第八实施例还提供一种半导体器件的制备方法，所述制备方法可用于制备本发明第二实施例提供的半导体器件。所述第八实施例与第七实施例的区别在，在第八实施例中，所述第一沟道结构120及第二导电层13采用一步外延工艺形成。
具体地说，在步骤S141后执行如下步骤：
于所述第一导电层11上形成第一隔离层18、第一牺牲层30及第二隔离层19。在垂直所述衬底10表面的方向上，形成贯穿所述第二隔离层19、第一牺牲层30、第一隔离层18及第一导电层11的第一通孔32，所述第一通孔32暴露出所述第一导电层11，且所述第一通孔32的直径小于所述第一导电层11的第一导线110A、110B的宽度。
于所述第一通孔32内外延生长外延层36，所述外延层36填充所述第一通孔32作为所述第一沟道结构120，且所述外延层36覆盖所述第二隔离层19，请参阅图16A。
对所述第二隔离层19表面的外延层36采用如上所述的形成导电层的方法处理，形成第二导电层13，其中，所述第二导电层13的第二导线的宽度大于所述第一沟道结构120的宽度，请参阅图16B。
执行步骤S146～S152，形成图7A～图7C所示的半导体器件。
本发明第九实施例还提供一种半导体器件的制备方法，所述制备方法可用于制备本发明第三实施例提供的半导体器件。所述第九实施例与第七实施例的区别在，第一沟道结构120与第二沟道结构140的对应关系不同。在第七实施例中，第一沟道结构120与第二沟道结构140垂直叠加设置，而在第九实施例中，所述第二沟道结构140相对于所述第一沟道结构120错位设置。
具体地说，第九实施例与第七实施例的区别之处在于：在第七实施例的所述步骤S147形成第三通孔35的步骤中，该第九实施例形成的第三通孔35相对于所述第一通孔32偏移，所述第三通孔35暴露出所述第二导线130A、130B，请参阅图17。在第九实施例中，由于所述第三通孔35相对于所述第一通孔32偏移，则所述第一沟道结构120及形成在所述第三通孔35内的第二沟道结构140并未垂直对应，而是错位设置，因此，在第一沟道结构120与第二沟道结构140之间并不需要通过缓冲导电层隔离，而是通过第二导线130A、130B直接隔离，请参阅图8B。
本发明第十实施例还提供一种半导体器件的制备方法，所述制备方法可用于制备本发明第四实施例提供的半导体器件。所述第十实施例与第八实施例的区别在，第一沟道结构120与第二沟道结构140的对应关系不同。在第八实施例中，第一沟道结构120与第二沟道结构140垂直叠加设置，而在第十实施例中，所述第二沟道结构140相对于所述第一沟道结构120错位设置。
具体地说，第十实施例与第八实施例的区别之处在于：在第八实施例形成第三通孔35的步骤中，该第十实施例形成的第三通孔35相对于所述第一通孔32偏移，所述第三通孔35暴露出所述第二导线130A、130B，请参阅图18。在第十实施例中，由于所述第三通孔35相对于所述第一通孔32偏移，则所述第一沟道结构120及形成在所述第三通孔35内的第二沟道结构140并未垂直对应，而是错位设置，因此，在第一沟道结构120与第二沟道结构140之间并不需要通过缓冲导电层隔离，而是通过第二导线130A、130B直接隔离，请参阅图9B。
本发明半导体器件的制备方法能够形成具有共用端的第一导电层及第二导电层，该种处理方式既可以增大后续制程的工艺窗口，又可以减少一根连线，为后段连线工艺提供方便。
以上所述仅是本发明的优选实施方式，应当指出，对于本技术领域的普通技术人员，在不脱离本发明原理的前提下，还可以做出若干改进和润饰，这些改进和润饰也应视为本发明的保护范围。

Claims (20)

1.一种半导体器件，其特征在于，包括：
衬底；
第一导电层，设置在所述衬底表面，所述第一导电层包括多个第一导线对，每一所述第一导线对包括两条平行的第一导线，且所述两条平行的第一导线具有共用端及非共用端；
第一场效应晶体管，设置在所述第一导电层上，具有第一沟道结构，所述第一沟道结构沿垂直所述衬底表面的方向延伸，且所述第一沟道结构的第一端与所述第一导线电连接；
第二导电层，设置在所述第一场效应晶体管上，所述第二导电层包括多个第二导线对，每一所述第二导线对包括两条平行的第二导线，且所述两条平行的第二导线具有共用端及非共用端；
第二场效应晶体管，设置在所述第二导电层上，具有第二沟道结构，所述第二沟道结构沿垂直所述衬底表面的方向延伸，其中，所述第二沟道结构的第一端及所述第一沟道结构的第二端均与所述第二导线电连接；
栅极结构，环绕所述第一沟道结构侧面及所述第二沟道结构侧面，所述第一场效应晶体管及所述第二场效应晶体管共用所述栅极结构。
2.根据权利要求1所述的半导体器件，其特征在于，在所述第一导电层内，沿垂直所述第一导线长度的方向上，多个所述第一导线对的所述共用端与所述非共用端交替设置。
3.根据权利要求1所述的半导体器件，其特征在于，在所述第二导电层内，沿垂直所述第二导线长度的方向上，多个所述第二导线对的所述共用端与所述非共用端交替设置。
4.根据权利要求1所述的半导体器件，其特征在于，所述第一导线对是通过对所述两条平行的第一导线围绕形成的闭合图形的一端切割而成。
5.根据权利要求1所述的半导体器件，其特征在于，所述第二导线对是通过对所述两条平行的第二导线围绕形成的闭合图形的一端切割而成。
6.根据权利要求1所述的半导体器件，其特征在于，在垂直所述衬底表面的方向上，所述第一导线与所述第二导线在所述衬底表面的投影交叉设置。
7.根据权利要求1所述的半导体器件，其特征在于，在垂直所述衬底表面的方向上，所述第一沟道结构与所述第二沟道结构堆叠设置，且所述第一沟道结构的第二端延伸至所述第二导线内，所述第二沟道结构的第一端延伸至所述第二导线内，其中，在所述第二导线内，所述第一沟道结构的第二端与所述第二沟道结构的第一端之间，设置有缓冲导电层，以隔离所述第一沟道结构与所述第二沟道结构。
8.根据权利要求1所述的半导体器件，其特征在于，在垂直所述衬底表面的方向上，所述第一沟道结构与所述第二沟道结构错位设置，且所述第一沟道结构与所述第二沟道结构之间通过所述第二导线隔离。
9.根据权利要求1所述的半导体器件，其特征在于，在垂直所述衬底表面的方向上，所述第一导线与所述第二导线在所述衬底表面的投影平行且具有设定位移。
10.根据权利要求9所述的半导体器件，其特征在于，在垂直所述衬底表面的方向上，所述第一导线与所述第二导线在所述衬底表面的投影至少部分重叠。
11.根据权利要求1所述的半导体器件，其特征在于，所述半导体器件还包括引出线组，包括多个引出线，所述引出线分别与所述第一导线、所述第二导线、所述第二沟道结构及所述栅极结构电连接。
12.根据权利要求1所述的半导体器件，其特征在于，所述半导体器件还包括保护层，所述保护层设置在所述第二场效应晶体管上。
13.根据权利要求1所述的半导体器件，其特征在于，所述半导体器件还包括：
第一隔离层，设置在所述第一导电层与所述栅极结构之间；
第二隔离层，设置在所述栅极结构与所述第二导电层之间。
14.一种半导体器件的制备方法，其特征在于，所述半导体器件包括导电层，所述导电层包括多个导线对，每一所述导线对包括两条平行的导线，且所述两条平行的导线具有共用端及非共用端；形成所述导电层的方法包括如下步骤：
于基底上形成初始导电层；
图案化所述初始导电层，形成多个初始导线对，所述初始导线对为两条平行的导线围绕而成的闭合图形；
切割所述初始导线对的一端，使该端的导线断开，以使所述两条平行的导线具有共用端及非共用端。
15.一种半导体器件的制备方法，其特征在于，包括：
提供衬底；
于所述衬底上形成第一导电层，所述第一导电层采用如权利要求14所述的方法形成；
于所述第一导电层上形成第一牺牲层；
于所述第一牺牲层上形成第二导电层，所述第二导电层采用如权利要求14所述的方法形成；
于所述第二导电层上形成第二牺牲层及保护层；
在垂直所述衬底表面的方向上，形成贯穿所述保护层、第二牺牲层、第二导电层、第一牺牲层及第一导电层的第一通孔，所述第一通孔的直径小于所述第一导电层及所述第二导电层的导线的宽度；
于所述第一通孔内依次形成第一沟道结构、缓冲导电层及第二沟道结构，其中，所述第一沟道结构的第一端与所述第一导线电连接，所述第一沟道结构的第二端的表面高于所述第二导电层朝向所述第一牺牲层的表面，所述第二沟道结构的第一端的表面低于所述第二导电层朝向所述第二牺牲层的表面，所述缓冲导电层用于隔离所述第一沟道结构及所述第二沟道结构；
图案化所述保护层，形成第二通孔，所述第二通孔至少暴露出所述第二牺牲层；
以所述第二通孔为窗口，去除所述第二牺牲层及所述第一牺牲层；
于所述第一导电层、所述第二导电层及所述保护层之间形成栅极结构。
16.一种半导体器件的制备方法，其特征在于，包括：
提供衬底；
于所述衬底上形成第一导电层，所述第一导电层采用如权利要求14所述的方法形成；
于所述第一导电层上形成第一牺牲层；
于所述第一牺牲层上形成第二导电层，所述第二导电层采用如权利要求14所述的方法形成；
在垂直所述衬底表面的方向上，形成贯穿所述第二导电层、第一牺牲层及第一导电层的第一通孔，所述第一通孔的直径小于所述第一导电层及所述第二导电层的导线的宽度；
于所述第一通孔内形成第一沟道结构，所述第一沟道结构的第一端与所述第一导线电连接，所述第一沟道结构的第二端的表面高于所述第二导电层朝向所述第一牺牲层的表面；
形成第二牺牲层及保护层，所述第二牺牲层填充所述第一通孔剩余部分，且覆盖所述第二导电层表面；
在垂直所述衬底表面的方向上，形成贯穿所述保护层、所述第二牺牲层的第三通孔，所述第三通孔暴露出所述第一沟道结构的第二端；
于所述第三通孔内形成缓冲导电层及第二沟道结构，其中，所述第二沟道结构第一端的表面低于所述第二导电层朝向所述第二牺牲层的表面，所述缓冲导电层用于隔离所述第一沟道结构及所述第二沟道结构；
图案化所述保护层，形成第二通孔，所述第二通孔至少暴露出所述第二牺牲层；
以所述第二通孔为窗口，去除所述第二牺牲层及所述第一牺牲层；
于所述第一导电层、所述第二导电层及所述保护层之间形成栅极结构。
17.一种半导体器件的制备方法，其特征在于，包括：
提供衬底；
于所述衬底上形成第一导电层，所述第一导电层采用如权利要求14所述的方法形成；
于所述第一导电层上形成第一牺牲层；
于所述第一牺牲层上形成第二导电层，所述第二导电层采用如权利要求14所述的方法形成；
在垂直所述衬底表面的方向上，形成贯穿所述第二导电层、第一牺牲层及第一导电层的第一通孔，所述第一通孔的直径小于所述第一导电层及所述第二导电层的导线的宽度；
于所述第一通孔内形成第一沟道结构，所述第一沟道结构的第一端与所述第一导线电连接，所述第一沟道结构的第二端的表面高于所述第二导电层朝向所述第一牺牲层的表面；
形成第二牺牲层及保护层，所述第二牺牲层填充所述第一通孔剩余部分，且覆盖所述第二导电层表面；
在垂直所述衬底表面的方向上，形成贯穿所述保护层、所述第二牺牲层的第三通孔，所述第三通孔暴露出所述第二导电层，且在垂直所述衬底表面的方向上，所述第三通孔相对于所述第一通孔偏移；
于所述第三通孔内形成第二沟道结构，其中，所述第二沟道结构第一端的表面低于所述第二导电层朝向所述第二牺牲层的表面，所述第一沟道结构与所述第二沟道结构之间通过所述第二导电层隔离；
图案化所述保护层，形成第二通孔，所述第二通孔至少暴露出所述第二牺牲层；
以所述第二通孔为窗口，去除所述第二牺牲层及所述第一牺牲层；
于所述第一导电层、所述第二导电层及所述保护层之间形成栅极结构。
18.一种半导体器件的制备方法，其特征在于，包括：
提供衬底；
于所述衬底上形成第一导电层，所述第一导电层采用如权利要求14所述的方法形成；
于所述第一导电层上形成第一隔离层、第一牺牲层及第二隔离层；
在垂直所述衬底表面的方向上，形成贯穿所述第二隔离层、第一牺牲层及第一导电层的第一通孔，所述第一通孔暴露出所述第一导电层，且所述第一通孔的直径小于所述第一导电层的导线的宽度；
于所述第一通孔内外延生长外延层，所述外延层填充所述第一通孔作为第一沟道结构，且所述外延层覆盖所述第二隔离层；
对所述第二隔离层表面的外延层采用如权利要求13所述的方法处理，形成第二导电层；
于所述第二导电层及所述第二隔离层表面形成第二牺牲层及保护层；
在垂直所述衬底表面的方向上，形成贯穿所述保护层、所述第二牺牲层的第三通孔，所述第三通孔暴露出所述第一沟道结构的第二端；
于所述第三通孔内形成缓冲导电层及第二沟道结构，其中，所述第二沟道结构第一端的表面低于所述第二导电层朝向所述第二牺牲层的表面，所述缓冲导电层用于隔离所述第一沟道结构及所述第二沟道结构；
图案化所述保护层，形成第二通孔，所述第二通孔至少暴露出所述第二牺牲层；
以所述第二通孔为窗口，去除所述第二牺牲层及所述第一牺牲层；
于所述第一导电层、所述第二导电层及所述保护层之间形成栅极结构。
19.一种半导体器件的制备方法，其特征在于，包括：
提供衬底；
于所述衬底上形成第一导电层，所述第一导电层采用如权利要求14所述的方法形成；
于所述第一导电层上形成第一隔离层、第一牺牲层及第二隔离层；
在垂直所述衬底表面的方向上，形成贯穿所述第二隔离层、第一牺牲层、第一隔离层及第一导电层的第一通孔，所述第一通孔暴露出所述第一导电层，且所述第一通孔的直径小于所述第一导电层的导线的宽度；
于所述第一通孔内外延生长外延层，所述外延层填充所述第一通孔作为第一沟道结构，且所述外延层覆盖所述第二隔离层；
对所述第二隔离层表面的外延层采用如权利要求13所述的方法处理，形成第二导电层；
于所述第二导电层及所述第二隔离层表面形成第二牺牲层及保护层；
在垂直所述衬底表面的方向上，形成贯穿所述保护层、所述第二牺牲层的第二通孔，所述第二通孔暴露出所述第二导电层，且在垂直所述衬底表面的方向上，所述第二通孔相对于所述第一通孔偏移；
于所述第二通孔内形成第二沟道结构，其中，所述第二沟道结构第一端的表面低于所述第二导电层朝向所述第二牺牲层的表面，所述第一沟道结构与所述第二沟道结构之间通过所述第二导电层隔离；
形成第三通孔，所述第三通孔贯穿所述保护层、所述第二牺牲层及所述第二隔离层，且
至少暴露出所述第一牺牲层；
以所述第三通孔为窗口，去除所述第二牺牲层及所述第一牺牲层；
于所述第一隔离层、所述第二隔离层、所述第二导电层及所述保护层之间形成栅极结构。
20.根据权利要求15～19任意一项所述的半导体器件的制备方法，其特征在于，进一步包括如下步骤：
形成引出线组，所述引出线组包括多个引出线，所述引出线分别与所述第一导电层、所述第二导电层、所述第二沟道结构及所述栅极结构电连接。
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