KR100562383B1 - 트렌치 캐패시터 제조 방법 및 반도체 디바이스 - Google Patents

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Abstract

본 발명은 메소포어(mesopores)를 갖는 트렌치를 구비한 트렌치 캐패시터를 제조하는 방법을 설명한다. 상기 트렌치 캐패시터는 개별 캐패시터 및 집적형 반도체 메모리에 있어서 적합하다. 상기 메소포어는 트렌치 캐패시터 내의 전극에 대한 표면적을 크게 증가시켜 트랜치 캐패시터의 캐패시턴스를 증가시킨다. 2 내지 50 nm의 직경을 갖는 마치 벌레가 갈아 먹은 구멍과도 같은 작은 채널인 메소포어는 본 발명에 따라 전기화학적으로 제조된다. 이 방법은 큰 캐패시턴스 대 체적 비율을 갖는 캐패시터의 생성을 가능하게 한다. 다른 이점은 메소포어의 성장이 늦어도 메소포어가 다른 메소포어 또는 인접하는 트렌치로부터의 최소 거리에 도달하게 되면 정지된다는 것이다(자가 패시베이션 효과). 이러한 방식으로, 인접하는 메소포어들 간의 단락이 자가 조절 방식으로 방지될 수 있다. 또한, 본 발명은 상기 방법에 따라 제조될 수 있는 적어도 하나의 트렌치 캐패시터를 반도체 기판의 전방 측 상에서 갖는 반도체 디바이스를 설명한다.

Description

트렌치 캐패시터 제조 방법 및 반도체 디바이스{METHOD FOR PRODUCING TRENCH CAPACITORS}
본 발명은 개별 캐패시터를 위한 그리고 집적형 디바이스를 위한, 특히 집적형 반도체 메모리를 위한 트렌치 캐패시터를 제조하는 방법에 관한 것이다.
전자 회로 요소의 소형화가 증가함에 따라 가능한 최대 캐패시컨스 대 체적 비율을 갖는 캐패시터에 대한 수요가 증가하고 있다. 두 캐패시터 전극 간의 유전체층의 두께를 줄이는 것과 새로운 물질을 선택함으로써 유전 상수를 증가시키는 것 이외에, 특히 사전결정된 체적 내에서 캐패시터 전극의 표면적을 크게 하는 것이 보다 큰 캐패시턴스 대 체적 비율을 낳는다.
사전결정된 체적에 대해서 표면적을 크게 하는 것은 가령 전극 및 유전체 층이 도포되는 기판의 표면을 거칠게 하거나 표면을 가능한한 최대로 조밀하게 패터닝함으로써 성취될 수 있다.
지금까지 성공적이라고 증명되었던 큰 캐패시턴스 대 체적 비율을 갖는 캐패시터를 제조하는 기술은 기판 내에 생성되어 제 1 전극, 유전체 층, 제 2 전극에 의해 코팅되는 트렌치 내에 캐패시터를 생성하는 것이다. 이러한 기술은 사전결정된 최소 캐패시턴스에 대해서 기판 상에서 요구되는 면적을 최소화하는 것을 요하는, 매우 큰 규모의 집적형 디바이스에서 캐패시턴스를 생성하는 경우와, 그리고 사전결정된 체적에 대해서 최대의 캐패시턴스를 요하는 개별 캐패시터를 제조하는 경우에 사용된다.
개별 트렌치 캐패시터의 실시예는 독일 특허 출원 번호 19940825.4-33 "Capacitor structure"에 개시된다. 캐패시턴스를 증가시키기 위해, 상기 캐패시터 구조물은 실리콘 기판 내에 다수의 트렌치를 가지며, 상기 트렌치 모두는 제 1 전극, 유전체 층, 제 2 전극으로 코팅되어 캐패시터를 형성한다. 도 1은 n 도핑된 실리콘 기판(1-1) 상의 상기 트렌치 캐패시터의 실시예를 도시하며, 상기 트렌치 캐패시터는 약 100 내지 250 ㎛의 트렌치 깊이 및 0.5 내지 3 ㎛의 트렌치 폭을 갖는 트렌치(1-2)를 갖는다. 상기 실리콘 기판(1-1)은 동시에 제 1 전극 역할을 한다. 또한, 유전체 역할을 하는 절연층(1-3) 및 제 2 전극(1-4)은 트렌치(1-2) 내부에 포함된다. 접촉층(1-6)은 제 2 전극(1-4)과 접촉한다. 이로써, 캐패시터의 캐패시턴스는 각 트렌치에서 생성된 캐패시턴스의 총합이 된다.
이에 비하여, 큰 규모의 집적형 메모리 디바이스의 트렌치 캐패시터는 통상적으로 트렌치 캐패시터 마다 하나의 트렌치를 갖는다. 이 디바이스에서는, 두 개의 전극 중 적어도 하나는 인접하는 트렌치의 전극들이 서로 전기적으로 접속되지 않도록 패터닝되어야 한다. 메모리 셀의 저장 캐패시터 내에 저장된 전하가 재생가능한 방식으로 판독 출력될 수 있도록, 상기 저장 캐패시터의 캐패시턴스는 적어도 약 30fF 값을 가져야 한다. 이와 동시에, 상기 캐패시터의 횡적 길이는 가능한한 작아야 한다.
종래 기술에 따른 DRAM 반도체 메모리를 위한 트렌치 캐패시터의 제조는 도 2a 내지 도 2d에서 도시된다. 제 1 단계(도 2a)에서, 패드 산화물 역할을 하는 산화물 박층(2-2), 질화물 층(2-3), 다른 산화물 층(2-4)이 p 도핑된 실리콘 웨이퍼(2-1) 상에 도포된다. 또한, 포토레지스트 마스크 층(2-6)이 상기 산화물 층(2-4) 상에 도포되고, 이어서 상기 포토레지스트 마스크 층(2-6)의 개구가 에칭될 트렌치의 위치 및 단면부를 형성하도록 포토리소그프 프로세스에 의해 패터닝된다. 이 경우에, 마스크 개구(2-13)는 통상적으로 타원형 또는 거의 원형 또는 정방형 단면를 가지며, 이로써 상기 개구는 위에서 보게 되면 대체적으로 구멍처럼 인식된다. 도 2a는 패드 산화물(2-2), 질화물 층(2-3), 산화물 층(2-4)을 포함하는 층 스택이 바람직하게는 제 1 건식 에칭 가스(2-7)를 사용하는 이방성 에칭 단계에서 상기 패터닝된 포토레지스트 마스크(2-6)에서 패터닝된 후의 구조물을 도시한다. 이로써, p 도핑된 실리콘 웨이퍼(2-1) 내부로 트렌치를 에칭하는데 사용될 수 있는 하드 마스크가 완성된다. 이러한 패터닝 프로세스 이후에 상기 포토레지스트 층(2-6)은 제거된다.
트렌치(2-15)가 제 2 건식 에칭 가스(2-8)를 사용하는 가령 RIE 에칭 단계와 같은 이방성 건식 에칭 단계에서 산화물 층(2-4)에 대해 필수적으로 선택적으로 에칭된다(도 2b 참조). 이후에, 산화물 층(2-4)이 제거된다.
후속 단계에서, 트렌치(2-15)의 내부벽이 n 도핑되고 이로써 이 n 도핑된 영 역을 둘러싸고 있는 p 도핑된 영역으로부터 절연되어, 상기 n 도핑된 영역은 생성될 캐패시터를 위한 제 1 전극("매립된 플레이트") 역할을 할 수 있다. 상기 트렌치의 내부벽의 n 타입 도핑은 가령 상기 트렌치(2-15)의 내부벽 상에 아세노실리케이트 유리 층(arsenosilicate glass layer)을 증착함으로써 성취된다. 이후의 확산 단계를 통해 상기 아세노실리케이트 유리의 비소(arsenic)가 측벽을 통과하여 트렌치를 완벽하게 둘러싸는 n 도핑된 층을 생성한다. 이 트렌치를 둘러싸는 n 도핑된 층은 트렌치 캐패시터를 위한 제 1 전극(2-10)(n 매립된 플레이트)을 형성한다. 이후에 상기 아세노실리케이트 유리 층이 제거된다(도 2c 참조).
다음 단계에서, 제 1 전극(2-10)에 인접하여서 단락을 형성하기 위해 n 타입 주입이 발생하며(도 2d에 도시되지 않음), 이어서 가령 산화물-질화물-산화물(ONO) 층과 같은 유전체(2-11)가 상기 제 1 전극(2-10) 상에 증착되고, 이어서 제 2 전극(2-12) 역할을 하는 n 도핑된 폴리실리콘 층이 증착된다. 이후의 CMP(화학 기계적 폴리싱) 단계를 통해, 상기 유전체(2-11) 및 제 2 전극(2-12) 역할을 하는 폴리실리콘 층이 도 2d에 도시된 바처럼 트렌치의 내부에만 존재하게 된다. 이로써, 트렌치 캐패시터의 제조가 대체적으로 마무리된다.
최근에, DRAM를 위한 트렌치 캐패시터에 있어서 통상적으로 기판 표면에서의 트렌치 직경은 약 300nm이며 트렌치 깊이는 10㎛ 정도가 되는데, 이로써 전극들에 대해서 적당한 트렌치 벽 표면을 제공할 수 있게 된다. 그러나, 이와 같이 트렌치를 깊은 깊이 또는 높은 단면부 종횡비로 제조하게 되면 에칭 단계에 대한 요구 사항들이 엄격해져서 에칭 단계는 길어지며 비용이 많이 들게 된다. 트렌치 벽 면적을 증가시키기 위해 트렌치 깊이를 증가시키면서 트렌치 직경을 보다 감소시키는 방법은 점점 어려워지고 있다.
트렌치를 깊이를 증가시키거나 트렌치의 밀도를 증가시킴으로써 개별 트렌치 캐패시터 또는 집적형 트렌치 캐패시터의 캐패시턴스 대 체적 비율을 더 증가시키는 방법에는 기술적 한계 또는 비용적 한계가 존재한다. 트렌치 벽 표면적을 증가시키는 다른 방법으로서, 트렌치 벽 표면을 거칠게 하는 방법(가령, 미국 특허 5,981, 350 또는 미국 특허 6,025,225 참조) 또는 보다 큰 트렌치 깊이를 갖는 트렌치 단면부의 폭을 넓게 하는 방법(병 형상 트렌치(bottle-shape trenches))과 같은 표면 확장 방법이 개발되었다. 그러나, 상기 두 방법 모두에서, 트렌치의 폭이 너무 멀리까지 확장되지 않도록 신경을 써야 하는데, 그 이유는 트렌치 폭을 너무 멀리 확장하게 되면 인접하는 트렌치들 간의 중간 벽이 파괴되기 때문이며, 이로써 표면적은 다시 감소할 것이다. 반도체 메모리에 있어서, 중간 벽이 파괴되면 인접하는 트렌치 캐패시터들 간에 단락이 발생한다. 그러므로, 트렌치들 간에 안전 거리를 유지하는 것이 필요하며, 이는 트렌치 단면부의 폭을 가능한한 최대한 증가시키는 것에 대한 문제점이 된다. 그러므로, 상기 방법들을 사용하여 트렌치 벽 표면적을 증가시키는 것은 한계가 있다.
발명의 개요
본 발명의 목적은 인접하는 트렌치들 간의 중간 벽이 파괴될 위험이 발생하지 않으면서 비용 효과적인 방식으로 트렌치 벽 표면적을 크게 증가시키되 상기 기 술한 문제점들을 가지지 않는 방법을 제공하는 것이다. 반도체 메모리의 경우, 특히, 이와 같은 방법은 인접하는 트렌치 캐패시터들 간의 단락을 방지한다.
이러한 목적은 청구항 1에 따른 트렌치 캐패시터를 제조하는 방법 및 청구항 30에 따른 반도체 디바이스에 의해서 성취된다. 본 발명의 다른 유리한 실시예 및 세부 사항 및 측면이 종속항, 상세한 설명 부분, 첨부 도면에서 제안된다.
본 발명은 적어도 하나의 트렌치 캐패시터를 제조하는 방법을 제공하며, 상기 방법은 전방 측에 하나의 트렌치 또는 다수의 트렌치를 갖는 반도체 기판을 제공하는 단계━상기 트렌치는 트렌치 벽 표면에서 사전결정된 n 타입 도핑 영역을 가짐━와, 상기 반도체 기판의 전방 측에 액체 전해질(a liquid electrolyte)을 도포하는 단계와, 상기 반도체 기판의 후방 측과 상기 액체 전해질 사이에 전압을 인가하여 사전결정된 전류 밀도 플로우를 갖는 전류 및 메소포어(mosopores)를 상기 트렌치 벽 내에서 생성하는 단계와, 제 1 전극을 상기 트렌치 및 이와 관련된 상기 메소포어에서 생성하는 단계와, 상기 제 1 전극 상에 유전체를 도포하는 단계와, 상기 유전체 상에 제 2 전극을 도포하는 단계를 포함한다.
본 발명의 다른 측면은 반도체 기판의 전방 측 상에 적어도 하나의 트렌치 캐패시터를 구비한 반도체 디바이스를 제공하며, 상기 트렌치 캐패시터는 트렌치 벽 내에 메소포어를 갖는 적어도 하나의 트렌치를 상기 반도체 기판 내에서 가지며, 상기 트렌치 벽 및 상기 트렌치 캐패시터의 메소포어의 벽은 제 1 전극을 가지거나, 제 1 전극이 상기 트렌치의 벽 및 상기 트렌치 캐패시터의 메소포어의 벽 상에 도포되며, 유전체가 상기 트렌치 캐패시터의 상기 제 1 전극 상에 도포되며, 제 2 전극이 상기 트렌치 캐패시터의 상기 유전체 상에 도포된다.
본 발명에 따라, 메소포어가 트렌치 벽 내에 형성되며, 상기 메소포어가 충분한 개수 및 충분한 길이 및 충분한 직경으로 존재하게 되면 이로써 트렌치의 총 표면적을 크게 증가시켜 이로써 트렌치 캐패시터의 전극의 총 표면적을 크게 증가시킨다.
메소포어는 정의상 2 nm 내지 50 nm의 포어 직경으로 반도체 기판 내에서 전기화학적으로 제조된 채널이다. 상기 메소포어는 바람직하게는 본 발명에 따라 적당한 전압 하에서 전해질과 접촉하는 반도체 기판의 n 도핑된 표면에 도달한다. 특히, 상기 메소포어는 바람직하게는 트렌치 벽 표면의 n 도핑된 영역에 도달하고 마치 나무 벌레가 갈어 먹은 채널과 같이 상기 트렌치 벽 표면에서 상기 n 도핑된 트렌치 벽 내부로 성장한다. 이 경우에, 상기 트렌치 벽 내부는 상기 트렌치를 직접 둘러싸고 있는 반도체 기판 물질이다.
메소포어가 생성된 트렌치 벽 표면을 갖는 트렌치 또는 다수의 트렌치는 반도체 기판의 전방 측 상에서 형성된다. 이 트렌치는 반도체 기판의 면적을 최소로 요구하면서 가능한 큰 캐패시턴스를 수용하기 위한 가능한 최대의 표면을 제공하는 역할을 한다. 본 발명에 따라, 트렌치는 이와 동시에 그 상에 메소포어가 생성된 트렌치 벽 표면을 갖는다. 메소포어를 형성하기 위해, 상기 트렌치의 트렌치 벽에 사전결정된 n 도핑 영역이 제공된다.
상기 메소포어는 전기화학적으로 제조된다. 본 발명에 따른 방법은 액체 전해질과 반도체 기판의 n 도핑된 표면 사이에서 전기화학적 프로세스를 사용하는데, 이 프로세스에서는 외부 전압이 반도체 기판의 후방 측과 상기 액체 전해질 간에 인가되고, 상기 n 도핑된 표면의 반도체 기판 물질은 토폴러지에 따른 전계의 국부적 상승에 의해 구별된 위치에서 에칭된다. 이 경우에, 본 발명은 전기화학적 에칭 동안 확립되는 에칭 선택성을 이용하는데, 이러한 에칭은 메소포어의 말단부에서는 에칭을 하고 계면의 나머지 영역은 에칭되지 않는 상태로 유지된다. 이러한 에칭 선택성은 외부 전압이 인가될 때 균일하지 않는 표면 상에서의 공간 전하 구역의 형성 및 전계 프로파일로부터 기인된다. 이러한 액체 전해질과 반도체 기판 간의 계면의 불균일성은 상이한 전계 강도를 갖는 영역을 형성한다. 트렌치 벽 내에 점으로 표시된 오목부는 가령 강한 자계를 생성하며, 이로써 에칭 작업이 가속화된다. 이와 동시에 공간 전하 구역이 상기 오목부 측에서 패시베이션 효과를 내기 때문에, 상기 오목부는 성장하여 마치 벌레가 파먹는 모양과 같이 연장되어 있는 메소포어를 형성하게 된다. 이 메소포어의 직경은 통상적으로 2nm 내지 20 nm 범위에 존재하며, 이 경우에 정확한 직경은 n 타입 도핑 농도 및 전류 밀도에 의해 설정될 수 있다.
이와 같은 공간 전하 구역에 의한 메소포어의 측면에서의 패시베이션 효과로 인해 메소포어 밀도가 제한되는데, 그 이유는 두 메소포어 간의 최소 거리는 대략적으로 두 개의 공간 전하 구역 정도로 규정되기 때문이다. 공간 전하 구역의 크기는 트렌치 벽에서의 n 타입 도핑 농도 및 전계에 의해 결정되기 때문에, 상기 메소포어의 밀도는 상기 두 개의 요소(농도 및 전계)에 의해 설정될 수 있다.
반도체 기판의 후방 측과 액체 전해질 간에 인가된 전압은 트렌치 벽에서의 선택성 에칭을 생성하는 역할을 한다. 바람직하게는, 에칭될 메소포어들의 구역들에서는 상기 후방 측이 균일한 전위로 존재하도록, 즉 상기 메소포어들의 구역들에 대응하는 후방 측 영역들은 바람직하게는 낮은 임피던스 방식으로 서로 접촉하도록, 상기 전압은 상기 후방 측에 인가된다. 이로써, 상기 후방 측 구역에서, 이 후방 측 구역에 대해서 수직인 균일한 전류 밀도 분포가 생성된다. 이러한 방식으로, 한 자리수 정도의 트렌치들은 동일한 전계 분포를 경험하게 되어, 상이한 트렌치에서의 메소포어들은 대체적으로 동일한 조건 하에서 형성될 수 있다.
또한, 제 1 전극은 각 경우에 트렌치 및 이와 관련된 메소포어에서 생성된다. 제 1 실시예에 따라, 제 1 전극은 트렌치 및 이와 관련된 메소포어의 표면 상에 생성된다. 이 경우에, 제 1 전극은 바람직하게는 상기 트렌치 및 이와 관련된 메소포어의 표면 상에 도전성 층으로 도포된다.
다른 바람직한 실시예에서, 상기 제 1 전극은 트렌치의 벽의 n 도핑된 영역에 의해 제공된다. 이 경우에, 상기 제 1 전극의 n 타입 도핑은 메소포어를 생성하는데 필요한 n 타입 도핑 단계 또는 추가적인 n 타입 도핑 단계에 의해 제공될 수 있다. 이 경우에, 상기 n 타입 도핑은 바람직하게는 인접하는 트렌치들의 트렌치 벽 표면들 간에서 저 임피던스 전기 접속이 생성되도록 하는 깊이까지 아래로 수행된다. 이러한 방식으로, 트렌치 캐패시터의 제 1 전극들은 저 임피던스 방식으로 서로 접속되며, 공통 전위로 유지될 수 있다. 상기 n 타입 도핑 영역은 본 경우에는 도전성 층("매립된 플레이트")으로서 해석될 수 있다.
또한, 유전체는 각 경우에 제 1 전극 상에 도포된다. 상기 유전체는 바람직하게는 제 1 전극을 넓은 영역으로 피복하는데, 이로써 가능한 최대 캐패시턴스를 위한 큰 표면을 획득한다. 마지막으로, 제 2 전극이 각 경우에 유전체 상에 도포되며, 바람직하게는 상기와 마찬가지로 유전체를 대부분 피복한다.
유전체는 유전 물질의 유전 상수에 의해 그리고 유전체에 의해 상기 제 1 전극이 상기 제 2 전극으로부터 절연되는 면적에 의해 그리고 상기 제 1 전극과 상기 제 2 전극 간의 거리를 규정하는 자신의 두께에 의해 트렌치 캐패시터의 캐패시턴스를 결정한다. 그래서, 큰 캐패시턴스를 얻기 위해서는, 유전체는 바람직하게는 상기 제 1 전극 상에 얇은 층으로 도포된다.
바람직하게는, 본 발명에 따른 트렌치는 반도체 기판의 전방 측 상에서 타원형 또는 필수적으로 원형 또는 정방형 단면을 갖는다. 또한, 다른 무엇보다도 트렌치는 바람직하게는 필수적으로 동일한 형태를 갖는데, 즉 바람직하게는 대략적으로 동일한 단면 및 대략적으로 동일한 깊이(상기 깊이에 대한 변동량은 20% 보다 작음)를 갖는다. 트렌치는 바람직하게는 에칭 단계에 의해 생성되며 바람직하게는 마스크에서의 에칭에 의해 생성되며, 상기 마스크는 트렌치의 구성을 결정한다. 그러나, 다른 바람직한 실시예에서, 트렌치는 매크로포어로서 전기분해로서 생성될 수 있다(이에 대한 자세한 사항을 위해서는, 동일 일자로 출원된 특허 출원 "Method for fabricating trench capacitors for large scale integrated semiconductor memories"을 참조하라).
트렌치는 바람직하게는 규칙적인 2 차원 구조로 구성된다. 반도체 메모리에서, 상기 구조물은 바람직하게는 메모리 셀의 레이아웃으로부터 생성되며, 상기 메모리 셀들은 가능한한 조밀하게 팩킹되며(packed), 여기서 상기 메모리 셀 구성 요소(트랜지스터 및 트렌치) 및 반도체 기판의 전방 측 상의 리드에 대한 공간적 요구 사항을 고려해야 한다. 특히, 상기 트렌치는 개별적으로 구성되거나 또는 바람직하게는 트렌치 쌍, 트렌치 트리플리트(triplets) 또는 서로 간에 밀접하게 인접하여 위치하는 다른 트렌치 멀티플리트(multiplets)로서 구성되는데, 여기서 개별 트렌치들 또는 트렌치 멀리플리트들은 바람직하게는 한 방향에서는 서로 간의 규칙적인 거리 A1으로 그리고 다른 방향에서는 서로 간의 규칙적인 거리 A2로 구성된다. 또한, 상기 두 방향은 바람직하게는 대체적으로 서로 수직이 되도록 구성된다. 이러한 방식으로, 반도체 기판의 전방 측 상에서 큰 팩킹 밀도로 트렌치 캐패시터를 획득할 수 있다.
트렌치는 반도체 기판 표면에서의 각각의 트렌치 단면의 최대 직경보다 바람직하게는 10 배 이상 및 바람직하게는 30 배 이상의 깊이를 갖는다. 트렌치의 깊이가 클수록, 트렌치 캐패시터의 생성에 있어서, 트렌치 벽 표면이 커지고 소정의 트렌치 단면에 대해 메소포어를 생성하기 위한 면적이 커진다.
반도체 기판의 표면은 바람직하게는 인가된 전압 동안 트렌치들 간의 영역에서 전기 절연성 수평 피복 층으로 피복된다. 이 전기 절연성 수평 피복 층은 액체 전해질이 반도체 기판의 표면과 접촉하는 것을 방지한다. 상기와 같은 접촉 방지는 또한 메소포어가 전기화학 에칭 동안 반도체 기판의 표면에서 형성되는 것을 방지하지만, 한편으로는 증가된 전류가 전기화학 에칭 동안 특히 p 도핑된 표면 을 갖는 영역에서 흐르는 것을 방지하는데, 상기 전류는 메소포어 생성를 위한 전계의 형성을 방해하며 이로써 트렌치 내에서 메소포어 형성을 방해한다. 상기 전기 절연성 수평 피복 층은 바람직하게는 질화물 층을 가지며, 특히 산화물 층 상의 질화물 층을 갖는다.
트렌치는 바람직하게는 각 경우에 상부 트렌치 영역과 하부 트렌치 영역을 가지며, 상기 상부 트렌치 영역의 트렌치 벽 표면은 인가된 전압 동안 종형 전기 절연성 피복 층에 의해 피복되며, 상기 하부 트렌치 영역의 트렌치 벽 표면은 피복되지 않는다. 상기 종형 전기 절연 피복 층은 액체 전해질이 반도체 기판과 접촉하는 것을 방지하며 이로써 상부 트렌치 영역에서 메소포어가 생성되는 것을 방지한다. 또한, 상기 종형 전기 절연성 피복 층은 바람직하게는 p 도핑된 표면 영역을 피복하며 이로써 p 도핑된 영역과 액체 전해질 간에 증가된 전류가 흐르는 것을 방지한다. 상기 종형 전기 절연성 피복 층은 바람직하게는 질화물 층이며 또한 바람직하게는 산화물 층 상의 질화물 층이다. 상기 종형 전기 절연성 피복 층은 바람직하게는 반도체 기판의 표면까지 상기 트렌치 벽 표면을 피복하되, 하부 트렌치 영역의 트렌치 벽 표면은 트렌치에서 피복되지 않는다. 이 경우에, 상부 트렌치 영역은 바람직하게는 0.5 ㎛ 이상 그리고 2㎛ 이하의 트렌치 깊이까지 아래로 해당된다. 상부 트렌치 영역이 트렌치 내부에서 차지하는 깊이에 대한 통상적인 값은 1 ㎛ 이다.
상기 종형 전기 절연성 피복 층의 생성은 바람직하게는 다수의 단계로 수행된다. 제 1 단계에서, 트렌치가 폴리실리콘으로 된 충진 물질로, 트렌치 벽 표면 이 피복되지 말아야 하는 레벨까지 충진된다. 이 레벨은 하부 트렌치 영역과 상부 트렌치 영역 간의 분리 라인을 규정한다. 제 2 단계에서, 반도체 기판의 표면 및 트렌치 벽의 표면이 바람직하게는 질화물인 피복층으로 대체적으로 부합적으로(conformally) 피복된다. 이어서, n 타입 도핑이 바람직하게는 하부 트렌치 영역의 트렌치 벽의 TEAS/TEOS 산화물 층에 의해 그리고 이후의 어닐링 단계에 의해 수행된다. 후속 단계에서, 상기 피복 층의 수평 연장 영역이 거의 이방성의 에칭 단계에 의해 제거되며, 이로써 오직 종형 연장 영역 만이 남게 된다. 바람직하게는, 이어서, 상기 충진 물질 및 남아 있는 TEAS/TEOS 산화물 층 부분이 제거된다.
하부 트렌치 영역의 트렌치 벽은 바람직하게는 n 도핑된다. 상기 하부 트렌치 영역의 트렌치 벽의 도핑 농도 및 전압 인가 시의 전류 밀도는 바람직하게는 사전결정된 평균 메소포어 밀도가 생성되도록 선택된다. 트렌치 벽의 도핑 농도 및 전류 밀도는 메소포어 또는 반대 표면 말단부(inverse surface tips) 옆의 패시베이션된 층의 크기를 규정하며 이로써 트렌치 벽에서의 메소포어의 평균 밀도를 규정하는데 사용된다. 상기 하부 트렌치 영역의 n 타입 도핑은 바람직하게는 비소, 인 및/또는 안티몬의 내부확산에 의해 성취된다. 바람직한 실시예에서, 상기 내부확산은 TEAS(트리에틸 아세네이트 또는 AsO(OC2H5)3)에 의해 생성되어 상기 트렌치 벽으로 이동된 층에 의해 그리고 이후의 어닐링/내부 주입 단계에 의해 성취된다. 다른 바람직한 실시예에서, 상기 내부 확산은 기상 증착 단계에 의해 수행된 다.
사전결정된 전류 밀도는 바람직하게는 반도체 기판의 후방 측과 액체 전해질 내에 주입된 반대전극(a counterelectrode) 간의 전압에 의해 생성된다. 반도체 기판의 후방 측의 표면은 바람직하게는 전방 측 상에서 메소포어가 생성될 예정인 영역에서는 낮은 임피던스를 갖게 되어, 이로써 이 영역에서는 상기 후방 측은 대체적으로 동일한 전위로 존재한다. 이로써, 상기 동일한 전위 영역에서의 전류는 상기 반도체 기판의 후방 측을 통해 거의 동일한 전류 밀도로 그리고 거의 수직으로 상기 트렌치로 흐른다.
한 바람직한 실시예에서, 반도체 기판의 후방 측 상에 도핑층을 생성한 다음에 반도체 기판의 후방 측의 전기 컨택트 접속이 이루어진다. 상기 도핑 단계에서, 반도체 기판 상에 저 임피던스 후방 측 층을 간단한 방식으로 생성할 수 있다. 도핑은 바람직하게는 p+ 타입 도핑인데, 그 이유는 반도체 기판을 p 타입으로 기본적으로 도핑하면, 차단 pn 접합부가 후방 측 상에서 생성되지 않기 때문이다. 상기 도핑은 바람직하게는 p 타입 주입으로 생성된다.
상기 반도체 기판의 후방 측 상의 도핑층은 바람직하게는 메소포어의 생성 후에 제거되며, 이로써 후속 프로세스 단계 동안 상기 도핑 물질이 상기 반도체 기판의 전방 측을 오염시키는 것을 방지할 수 있다.
다른 바람직한 실시예에서, 후방 측의 전기 컨택트 접속은 반도체 기판의 후방 측과 접촉하고 있는 도전성 액체에 의해 생성된다. 상기 도전성 액체는 바람직하게는 전해질이고 바람직하게는 수용액 내의 HF(플루오르수소산)이다. 도전성 액체에 의한 전기 컨택트 접속은 후방 측에 걸쳐서 균일하게 분포된 저 임피던스 컨택트를 제공하며, 이로써 후방 측 주입 단계는 필요없게 된다. 이렇게 후방 측 주입 단계가 존재하지 않기 때문에, 웨이퍼가 후방 측 주입을 위해 그의 전방 측 상으로 배치되기 전에 웨이퍼의 전방 측 상에 보호층을 도포할 필요가 없게 되며 또한 주입 후에 전방 측 상의 보호층 및 후방 측 상의 도핑층을 에칭하여 제거할 필요가 없게 된다. 또한, HF 함유 후방 측 전해질을 사용함으로써, 모든 피복되지 않은 실리콘 구역 상에 자연적으로 형성된 실리콘 산화물을 제거하기 위해 필요한 추가적인 습식 에칭 단계도 필요없게 된다.
반도체 기판의 전방 측 상의 액체 전해질은 바람직하게는 최대 25% 의 HF의 분율 또는 통상적으로 3%의 HF의 분율을 갖는 HF 수용액이다.
반도체 기판의 후방 측과 액체 전해질 간에 전압은 바람직하게는 반도체 기판의 후방 측을 통한 전류 밀도가 100 mA/cm2 보다 작거나 바람직하게는 50 mA/cm2 보다 작도록 인가된다. 전류 밀도 또는, 공간 전하 구역 양단에서 강하되고 상기 전류 밀도와 연관된 전압은 트렌치 벽에서의 n 타입 도펀트 농도와 함께 트렌치 벽에서의 메소포어 밀도를 결정한다. 메소포어 밀도는 패시베이션 층으로 메소포어의 측면에 존재하여 인접하는 메소포어의 성장으로부터 상기 메소포어를 보호하는 공간 전하 구역의 크기에 의해 주어진다. 바람직하게는, n 타입 도펀트 농도 및 전류 밀도는 메소포어의 측면에 존재하는 공간 전하 구역의 두께가 약 10 nm 내지 50 nm이거나 바람직하게는 10 nm 내지 30 nm가 되도록 선택된다. 두 메소포어 간의 최소 거리는 대략적으로 두 공간 전하 구역의 크기의 합에 의해 정해진다. 이러한 방식으로, 인접하는 두 메소포어는 바람직하게는 20 nm 내지 60 nm의 최소 거리를 갖는다.
트렌치의 메소포어는 바람직하게는 상기 전기화학 프로세스 이후에 2 내지 5 nm의 직경을 갖는다. 상기 메소포어는 바람직하게는 생성된 후에 확장되는데, 이로써 트렌치 캐패시터를 위한 전극 및 유전체를 제조하기 위해 도전성 층 및 유전체 층을 도포하는데 있어서 상기 메소포어 내에서 가용할 수 있는 공간이 충분해진다. 이러한 확장을 통해 바람직하게는 대략적으로 동일한 크기로 메소포어들의 직경 및 길이가 증가된다. 반도체 메모리 제조 시에, 바람직하게는 상기 확장 정도는 공간 전하 구역 크기 보다 작은데, 이로써 상기 메소포어가 확장될 때 제 1 트렌치의 메소포어가 인접하는 트렌치의 메소포어와 접촉하게 되는 상황(단락)을 방지할 수 있다. 반도체 메모리를 위한 메소포어는 바람직하게는 그들의 직경에서 50 nm 정도로 확장될 수 있다.
메소포어의 확장은 수 많은 표준 방식에 의해 수행될 수 있다. 가령, 제 1 바람직한 실시예에서, 상기 확장은 가령 H2O2 을 사용하는 습식 화학적 산화 및 이후의 가령 플루오르수소산을 사용하는 산화물 에칭에 의해 실행될 수 있다. 제 2 바람직한 실시예에서, 상기 확장은 종래 기술에 따른 전기화학적 방법에 의해 성취될 수 있다. 그러나, 메소포어의 벽 구역 층을 제거함으로써 메소포어를 확장하는 다른 방법도 고려될 수 있다.
반도체 메모리에 있어서, 트렌치는 가장 인접하는 트렌치에 대해 트렌치 벽 두께의 1/4 보다 큰 길이 또는 바람직하게는 1/2 보다 큰 길이를 갖는 메소포어를 갖는다. 본 경우에 트렌치 벽 두께는 두 트렌치 간의 벽 대 벽 최단 거리이다. 가능한한 큰 메소포어 길이로 인해, 트렌치 및 메소포어에서의 표면들은 가능한한 커지며, 이로써 가능한한 큰 전극 면적을 갖는 캐패시터를 제조하는데 있어서 큰 면적이 사용될 수 있다. 메소포어 생성 시에, 메소포어가 인접하는 트렌치 또는 인접하는 트렌치의 메소포어 내부로 성장하게 되어 인접하는 트렌치들 간에 단락을 유발할 수 있는 위험은 자가 패시베이션 프로세스 때문에 명백한 것은 아니다. 이와 반대로, 상기 자가 패시베이션 효과로 인해, 메소포어는 가장 인접하는 트렌치가 존재하지 않는 방향으로 상기 가장 인접하는 트렌치 방향으로 성장할 때보다 더 먼 거리로 성장할 수 있다. 이로써, 상기 자가 패시베이션 효과로 인해, 트렌치들이 서로 간에 어떻게 구성되어 있는지에 상관없이, 트렌치들 간의 n 도핑된 체적은 메소포어들 간에 단락이 발생하지 않으면서 메소포어 생성 시에 최대로 사용될 수 있다.
이와 관련하여, 상기 자가 패시베이션 프로세스는 길이의 측면에서 메소포어의 성장이 메소포어에서 가령 인접하는 메소포어까지의 또는 인접하는 트렌치까지의 또는 다른 공동(cavity)까지의 트렌치 벽 두께가 최소값 이하로 떨어지는 경우와 상관없이 정지될 수 있게 하는 효과이다. 이러한 측면에서, 자가 패시베이션 효과의 정도는 반도체 기판 내에서 액체 전해질과 반도체 기판 간의 경계층에서의 전압을 생성하는 공간 전하 구역의 두께에 의해 정해진다. 따라서, 최소 트렌치 벽 두께는 주로 도핑 농도와 전류 밀도에 의존한다. 이로써, 자가 패시베이션 효과로 인해, 인접하는 트렌치들 간의 또는 인접하는 메소포어들 간의 단락을 발생시키지 않으면서 실제적으로 무한정의 시간에 걸쳐 메소포어의 생성을 조작할 수 있게 된다. 이러한 방식으로, 반도체 기판의 표면 아래에서의 반도체 기판의 체적은 가능한한 큰 캐패시터 구역을 생성할 시에 최대로 사용될 수 있다. 반도체 메모리에 있어서, 이러한 방식으로 메소포어 생성 및 캐패시터 구역 생성에 대해서 트렌치 캐패시터에 인접하는 트랜지스터 아래에 존재하는 반도체 기판의 체적을 사용할 수 있으며, 이로써 팩킹 밀도가 더 증가될 수 있다.
반도체 메모리에서, 액체 전해질과 반도체 기판 간에 전압을 인가하는 단계는 바람직하게는 인접하는 트렌치에 대한 트렌치 벽 두께의 절반 대 평균 에칭 레이트의 비율에 의해 정해지는 시간보다 더 오래 지속된다. 이 경우에, 평균 에칭 레이트는 시간으로 평균된 에칭 레이트에 의해 정해진다. 자가 패시베이션 효과로 인해, 인접하는 트렌치들 또는 인접하는 메소포어들 간의 단락이 생성될 위험이 존재하기 않기 때문에, 액체 전해질과 반도체 기판 간에 전압을 인가하는 시간에 의해 정해지는 전기화학적 프로세스의 시간은 상기 자가 패시베이션 효과가 존재하지 않을 경우보다 크게 길어진다. 자가 패이베이션 효과가 존재하지 않는다면, 상기 전기화학적 프로세스는 가장 인접하는 트렌치에 대한 트렌치 벽 두께의 절반 대 평균 에칭 레이트의 비율에 의해 정해지는 시간보다 짧아져야 하는데, 그 이유는 인접하는 메소포어들 및 인접하는 트렌치들 간의 단락이 발생하지 않도록 하기 위함이다.
전기화학적 프로세스가 가장 인접하는 트렌치에 대한 트렌치 벽 두께의 절반 대 평균 에칭 레이트의 비율에 의해 정해지는 시간보다 더 길기 때문에, 메소포어 생성에 있어서 기존의 체적을 최대로 활용하기 위해, 가장 인접하는 트렌치가 존재하지 않는 방향으로 메소포어가 더 멀리 성장할 수 있다.
트렌치 캐패시터의 제 1 전극은 바람직하게는 트렌치 벽 표면 및 트렌치의 메소포어의 표면의 n 도핑된 영역에 의해 정해진다. 이는 제조 프로세스를 간단하게 하는데, 그 이유는 상기 트렌치 및/또는 메소포어 벽의 n 도핑 영역은 메소포어 생성 시에 이미 사전결정되었기 때문이다. 제 1 바람직한 실시예에서, 후속하는 n 타입 도핑 단계가 수행되어 제 1 전극을 완성한다. 이 경우에, 메소포어를 생성하는데 필요한 도핑 농도는 상기 제 1 전극을 생성하는데 필요한 도핑 농도와 무관하게 선택될 수 있다. 상기 n 타입 도핑은 바람직하게는 기상 증착 단계 및/또는 TEAS, TEOS(테트라에틸오소실리케이트) 및 후속하는 어닐링 단계에 의해 생성된다.
다른 바람직한 실시예에서, 상기 제 1 전극은 도전성 층을 트렌치 벽 영역 및 메소포어의 표면의 n 도핑된 영역 상에 도포함으로써 생성된다. 상기 도전성 층은 바람직하게는 가령 텅스텐 또는 텅스텐 실리사이드와 같은 금속 또는 실리사이드이다. 이러한 방식으로, 트렌치 벽 영역에서 유전체와 n 타입 실리콘 간의 접합부에 의해 생성되어 트렌치 캐패시터에 대해 기생 캐패시턴스를 형성하는 공간 전하 구역을 제거할 수 있다.
제 2 바람직한 실시예에서, 트렌치 벽 표면 및 메소포어의 n 도핑된 영역이 이미 강하게 도핑되었기 때문에 제 2의 n 타입 도핑 단계가 수행될 필요가 없다. 그러나, 이러한 경우에 높은 n 타입 도핑 농도로 인해 발생하는 바람직하지 않게 높은 메소포어 밀도를 줄이기 위해, 전류 밀도는 바람직하게는 바람직한 메소포어 밀도가 다시 획득될 정도로 증가되어야 한다.
반도체 메모리를 위한 유전체는 바람직하게는 산화물-질화물-산화물 (ONO) 층, 질화물-산화물(NO) 층, 알루미늄 산화물 층 또는 지르코늄 산화물 층이다. 이러한 모든 층은 트렌치 캐패시터 제조와 프로세스 측면에서 서로 양립하며, 심지어 매우 얇은 층 구성으로도 필요한 항복 강도를 갖는 두 전극 간의 전기 절연을 가능하게 한다. 개별 트렌치 캐패시터의 경우, 상기 유전체는 바람직하게는 실리콘 산화물 및/또는 질화물이다. 바람직하게는, 상기 유전체는 트렌치의 전체 n 도핑된 메소포어 벽 표면과 이와 관련된 트렌치 벽 표면의 거의 전부를 피복하는데, 이로써 가능한 최대의 면적을 갖는 트렌치 캐패시터가 생성될 수 있다.
반도체 메모리를 위한 제 2 전극은 바람직하게는 도전성 물질이며 바람직하게는 폴리실리콘, 텅스텐 실리사이드 또는 다른 실리사이드이다. 개별 트렌치 캐패시터의 경우, 상기 제 2 전극은 바람직하게는 알루미늄이다. 바람직하게는, 상기 제 2 전극은 유전체 층의 거의 대부분을 피복하여 이로써 가능한 최대의 면적을 갖는 트렌치 캐패시터가 생성될 수 있다. 상기 제 2 전극은 유전체 층을 도포한 후에 바람직하게는 도전성 물질로 상기 트렌치 및/또는 메소포어를 충진함으로써 생성된다. 이러한 방식으로, 어떤 공동도 트렌치 및 메소포어 영역에서 남아 있지 않는데, 상기 공동은 시간이 지나게 되면 화학 작용(산화)으로 인해 절연성 분리 영역(insulation islands)을 형성하게 되고 이로써 트렌치 캐패시터가 동작되지 못하게 한다. 바람직한 실시예에서, 상기 도전성 물질은 도핑된 폴리실리콘 및 특히 바람직하게는 n 도핑된 폴리실리콘이다. 반도체 기판의 전방 측의 트렌치를 충진한 후에 상기 폴리실리콘은 바람직하게는 에칭 제거되며, 하부 트렌치 영역은 여전히 폴리실리콘으로 충진된 상태로 남아 있게 된다.
제 1 실시예에서, 트렌치 캐패시터는 바람직하게는 개별 캐패시터 디바이스로서 기능한다. 메소포어는 메소포어가 없는 경우의 트렌치 캐패시터의 캐패시턴스를 여러배로 증가시킬 수 있다.
제 2 실시예에서, 제 1 전극, 유전체, 제 2 전극을 갖는 트렌치 캐패시터는 바람직하게는 메모리 셀을 위한 캐패시터로서 기능하며, 상기 메모리 셀은 바람직하게는 적어도 하나의 선택 트랜지스터를 갖는다. 상기 선택 트랜지스터는 바람직하게는 상기 제 2 전극에 접속된다. 상기 트렌치 캐패시터를 각각의 회로 요소, 특히 각각의 선택 트랜지스터로 바람직한 전위에서 특히 공통 기준 접지 전위에서 컨택트 접속하는 단계는 바람직하게는 반도체 메모리 특히 DRAM 디바이스 제조 시의 통상적인 단계에 의해 수행된다.
다른 바람직한 실시예에서, 상기 메모리 셀은 비휘발성 반도체 메모리, 특히 강유전체 메모리를 위한 메모리 셀이다. 이 경우에, 유전체는 바람직하게는 강유전체 물질, 특히 페로브스카이트 그룹(perovskite group), 특히 SrBi2Ta2O9(SBT), Pb(Zr,Ti)O3(PZT), Bi4Ti3O12(BTO)에서 선택된 하나의 물질이다.
다른 유리한 실시예에서, 상기 트렌치도 전기화학적 프로세스에 의해 생성될 수 있다. 이 경우에, 트렌치는 바람직하게는 반도체 기판의 후방 측과 반도체 기판의 전방 측 상에 도포된 액체 전해질 간에 전압을 인가함으로써 생성된다. 이렇게 전기화학적 프로세스로 트렌치를 생성하는 바람직한 방법은 동일 날자로 출원된 특허 출원 "Method for fabricating trench capacitors for large scale semiconductor memories"에서 개시된다.
한 유리한 실시예에서, 트렌치를 생성할 경우와 메소포어를 생성할 경우 동일하게 전기화학적 방법을 사용하는 경우에 후방 측의 전기 컨택트 접속도 만약 트렌치가 전기화학적 프로세스(메소포어)와 유사하게 생성되면 동일한 전기화학적 챔버에서 수행된다. 바람직하게는, 트렌치 및 메소포어의 생성은 오로지 전압 소스와 반도체 기판의 후방 측 간의 전기 접속부를 생성하는 후방 컨택트 접속 단계하고만 함께 수행된다. 이로써, 수 많은 프로세스 단계가 생략된다. 이러한 전기 컨택트 접속 방법에 대한 상세한 설명은 독일 특허 출원 "Method for large-area electrical contact connection of a semiconductor body with the aid of electrolytes"에거 개시된다.
본 발명은 도면을 참조하여 보다 상세하게 설명될 것이다.
도 1은 종래 기술에 따른 개별 트렌치 캐패시터의 도면,
도 2a 내지 도 2d는 종래 기술에 따른 반도체 메모리를 위한 트렌치 캐패시 터를 제조하는 방법의 도면,
도 3a 내지 도 3i는 본 발명에 따른 반도체 메모리의 트렌치 캐패시터를 제조하는 방법의 도면,
도 4는 반도체 메모리를 위한 메소포어를 갖는 트렌치 캐패시터의 본 발명에 따른 제 1 구성의 도면,
도 5는 반도체 메모리를 위한 메소포어를 갖는 트랜치 캐패시터의 본 발명에 따른 제 2 구성의 도면.
도 1 및 도 2a 내지 도 2d는 이미 상술되었다.
도 3a 내지 도 3i는 p 도핑된 실리콘 웨이퍼의 전방 측 상에 트렌치 캐패시터를 생성하는 본 발명에 따른 방법을 나타낸다. 이 방법은 반도체 메모리 및 바람직하게는 DRAM 반도체 메모리를 제조하는 일련의 프로세스 단계 중 일부분이다. 이 경우에, 명백하게 표현되지 않는다면, 도면의 크기는 실제 축척이 아닌 것으로 이해될 필요가 있다.
도 3a는 약 3*1015 cm-3 의 기본 도핑 농도를 갖는 p 도핑된 실리콘 웨이퍼(3-1)를 도시한다. 실리콘 웨이퍼의 바람직한 결정 배향은 <100>이다. 실리콘 웨이퍼(3-1) 상에 먼저 바람직하게는 얇은 패드 산화물(3-2)인 산화물 박층이 도포되고, 다음에 질화물 층(3-3), 이어서 BSG(3-4) 층이 도포되며, 상기 층들은 트렌치 캐패시터를 위한 트렌치를 생성하는데 있어서 마크스 역할을 한다. 상기 패드 산화물(3-2) 및 질화물 층(3-3)은 제조 단계 동안 실리콘 웨이퍼(3-1)의 후방 측 상에도 생성된다.
한 유리한 실시예에서, 이어서 패드 산화물(3-2) 및 질화물 층(3-3)을 통해 p 타입 주입물(3-5)로 후방 측 주입이 수행되어, 이후의 메소포어 생성을 위해서 전기화학적 프로세스를 수행할 경우에 후방 측 컨택트 접속을 위해 저 임피던스의 균일한 p 타입 주입층(3-6)을 제공한다. 붕소를 사용하는 이러한 후방 측 주입에 대한 통상적인 주입 도즈량은 약 120 keV의 에너지에서 1016 cm-2 이다. 이러한 단계는 도 3a에 도시된다.
다음 단계에서, BSG 층(3-4), 질화물 층(3-3), 패드 산화물 층(3-2) 및 가능하면 다른 피복층들이 트렌치를 생성하기 위해 패터닝된다. 이어서, 트렌치(3-9)가 RIE 에칭 방법을 사용하는 이방성 건습 에칭 단계에 의해 생성된다(도 3b 참조). 이 실시예에서, 도 3에서 개별적으로 (3-9a), (3-9b), (3-9c)로 식별된 트렌치들은 바람직하게는 200 nm 또는 이 보다 작은 직경 및 약 10 ㎛의 깊이를 갖는다. 두 가장 인접하는 트렌치들 간의 최소 거리는 본 실시예에서는 약 200nm이다. 이로부터, 최소 트렌치 벽 두께(3-8)도 약 200 nm이다. 그러나, 트렌치의 구성에 따라, 트렌치 벽 두께(3-8)는 다른 인접하는 트렌치를 향하는 방향에서 여러 배로 커질 수 있다. 따라서, 생성될 메소포어는 상기 방향에서는 크게 길어질 수 있다.
도 3b는 TEAS/TEOS 단계에 의해 생성된 TEAS/TEOS 산화물 층(3-10)을 도시하며, 상기 층(3-10)은 트렌치(3-9)를 생성한 후에 저압 화학 기상 증착법(LPCVD)에 의해 실리콘 웨이퍼(3-1) 상으로 증착된다. 본 실시예에서, TEAS 단계에 의해 생성된 층은 바람직하게는 약 15nm의 평면 두께를 가지며, TEOS 단계에 의해 생성된 층은 약 10 nm의 평면 두께를 갖는다. 특히, TEAS/TEOS 산화물 층(3-10)은 트렌치 벽 표면(3-11)을 피복한다. TEAS/TEOS 산화물 층(3-10)으로부터의 비소는 이후에 비소로 트렌치 벽 표면(3-11)을 n 타입 도핑할 때 필요하다.
도 3c는 트렌치(3-9)가 폴리실리콘(3-14)으로 충진되고 바람직하게는 건식 화학 에칭 단계에 의해 상부 트렌치 에지로부터 적어도 500nm 또는 바람직하게는 약 1500nm 아래로 상기 상부 트렌치 에지에서 다시 에칭하여 폴리실리콘을 제거한 후의 실리콘 웨이퍼(3-1)를 도시한 도면이다. 이후에, TEAS/TEOS 산화물 층(3-10)이 습식 에칭되고, 이로써 상기 산화물 층(3-10)은 오직 트렌치의 하부 부분에서만 존재하게 된다. 이로써 생성된 구조물이 도 3c에 도시되며, 여기서 트렌치(3-9) 내의 에칭된 폴리실리콘은 에칭된 TEAS/TEOS 산화물 층(3-10)보다 약 100nm 만큼 돌출되어 있다. 이렇게 에칭된 폴리실리콘(3-14)은 트렌치 벽 표면(3-11)의 횡형 전기 절연성 피복층을 생성하는데 있어서 보조 구조물 역할을 한다.
이렇게 트렌치(3-9) 내에서 폴리실리콘(3-14) 및 TEAS/TEOS 산화물 층(3-10)을 에칭함으로써 트렌치(3-9)는 상부 트렌치 영역(3-12)과 하부 트렌치 영역(3-14)으로 분할되며, 상기 상부 트렌치 영역의 트렌치 벽 영역에서는 이후에 어떤 메소포어도 생성되지 않으며, 상기 하부 트렌치 영역의 트렌치 벽 영역에서 메소포어가 생성된다. 상부 트렌치 영역(3-12)에서 메소포어가 생성되는 것을 억제함으로써, 메소포어가 실리콘 웨이퍼(3-1)의 표면에 너무 인접하여서 생성되는 것을 방지하여 실리콘 웨이퍼(3-1)의 표면에서 인접하는 다른 구조물(가령, 선택 트랜지스터)의 기능 손상을 방지한다. 또한, TEAS/TEOS 산화물 층(3-10)을 상기와 같이 에칭하으로써, 메소포어를 위해 필요한 n 타입 도핑은 오직 하부 트렌치 영역(3-13)에서만 발생한다. 상부 트렌치 영역(3-12)은 바람직하게는 제 1 공통 전극을 갖는 트렌치 캐패시터("매립된 플레이트 트렌치 캐패시터")를 위해서 통상적으로 필요한 산화물 칼라(oxide collar)를 위한 공간을 제공하는데 필요하다.
도 3d는 제 2 전기 절연성 피복 층(3-15a)을 도포한 후의 구조물을 도시하며, 상기 피복층(3-15a)은 생성될 종형 전기 절연성 피복층을 위한 물질을 제공한다. 제 2 전기 절연성 피복층(3-15a)은 바람직하게는 질화물로 구성된다. 폴리실리콘(3-14) 및 TEAS/TEOS 산화물 층(3-10)으로 트렌치(3-9)를 부분적으로 충진하였기 때문에, 상기 제 2 전기 절연성 피복 층(3-15a)은 상부 트렌치 영역(3-12)의 트렌치 벽 표면만을 피복한다. 이 실시예에서, 상기 제 2 전기 절연성 피복층(3-15a)의 층 두께는 통상적으로 20nm이다.
제 2 피복층(3-15a)을 형성한 후에, 어닐링 단계가 수행되어 이 단계에 의해 트렌치 벽 상에 남아 있는 TEAS/TEOS 산화물 층(3-10)의 비소가 하부 트렌치 영역(3-13)의 트렌치 벽 내부로 확산되어 활성화된다. 이러한 방식으로, 하부 트렌치 영역(3-13)의 트렌치 벽은 n 도핑된다. 비소 확산은 바람직하게는 인접하는 트렌치들(3-9) 간의 실리콘이 완전하게 n 도핑되어 트렌치 영역 내에 n 도핑된 층(3-17)을 형성하기에 충분한 깊이 및 도즈량으로 수행된다. 바람직한 n 타입 도핑 농도는 1*1019 cm-3 범위이다. 이러한 방식으로, 인접하는 트렌치의 벽들 간의 전체 영역이 메소포어의 성장을 위한 체적으로서 사용가능하게 된다. 이로써, 각 트렌치(3-9)에 있어서, 메소포어의 도움으로, 상기 사용가능한 체적은 표면적을 더 얻어 전극 면적을 더 얻는데 있어서 최대로 이용될 수 있다.
도 3e는 다음 단계 후의 구조물의 도시한다. 먼저, 제 2 전기 절연성 피복 층(3-15a)의 수평 연장 영역이 이방성 에칭으로 제거되며, 이로써 오직 종형 전기 절연성 피복 층(3-15)만이 상부 트렌치 영역(3-12) 내의 트렌치 벽 표면 상에 남게 된다. 상기 종형 전기 절연성 피복 층(3-15)은 상부 트렌치 영역(3-12)에서 메소포어를 생성하는 것을 억제하며 상부 트렌치 영역(3-12)에서 액체 전해질과 p 도핑된 영역 간의 해로운 단락 전류를 방지한다. 폴리실리콘(3-14) 및 TEAS/TEOS 산화물 층(3-10)의 잔여 부분이 이후에 트렌치로부터 제거된다.
에칭 단계에서 실리콘 웨이퍼(3-1)의 후방 측 상의 p 타입 주입 층(3-6)이 제거된 후에, 메소포어를 생성하는 전기화학적 방법이 수행될 수 있다. 이를 위해, HF를 바람직하게는 전기화학적 챔버(3-20) 내에 담근 후에, 실리콘 웨이퍼(3-1)가 그의 후방 측이 도전성 컨택트 층(3-21)에 대하도록 배치되어 필요하다면 압력을 받으며, 이로써 실리콘 웨이퍼(3-1)와 도전성 컨택트 층 간의 전기 접속이 형성된다. 전기화학적 챔버(3-20)의 실시예는 도 3f에서 도시된다. 상기 도전성 컨택트 층(3-21)은 기판 지지부(3-22)와 실리콘 웨이퍼(3-1) 간의 전기 도전성 접속을 형성하여 실리콘 웨이퍼(3-1)의 후방 측이 규정된 전위로 유지될 수 있게 한다.
또한, 에칭 컵(an etching cup)(3-23)이 바람직하게는 실리콘 웨이퍼(3-1) 상에 배치되어 원형 링(O-ring)에 의해 실리콘 웨이퍼(3-1)로 물이 세지 못하도록 봉해진다. 이어서 액체 전해질(3-24)이 상기 에칭 컵(3-23) 내부로 충진되며 이로써 상기 액체 전해질은 바람직하게는 실리콘 웨이퍼(3-1)의 오직 전방 측 만을 피복하며 실리콘 웨이퍼(3-1)의 전방 측 상의 트렌치를 충진한다. 이어서, 반대전극(3-25)이 상기 액체 전해질(3-24) 내에 주입되는데, 여기서 실리콘 웨이퍼(3-1)를 대향하고 있는 카운터 전극의 표면은 대체적으로 실리콘 웨이퍼(3-1)의 표면과 평행하며, 상기 반대전극은 실리콘 웨이퍼(3-1) 상의 트렌치 캐패시터의 영역을 거의 덮는다. 이로써 실리콘 웨이퍼(3-1)의 후방 측 영역 내에 균일한 전류 밀도가 형성되며, 실리콘 웨이퍼(3-1)의 후방 측에 대해 바람직하게는 거의 수직으로 뻗어 있는 전류 방향이 형성된다. 전류 흐름을 위해 필요한 전압은 카운터 전극(3-25)와 기판 지지부(3-22) 간의 전압 소스(3-26)에 의해 제공된다. 반대전극(3-25) 상의 전압은 바람직하게는 기판 지지부(3-22)에 대해서 네거티브이다. 이 전압은 실리콘 웨이퍼(3-1)의 후방 측 영역에서의 전류 밀도가 1 내지 100 mA/cm2 범위 내에 존재하도록 설정된다. 전류 및 평균 전류 밀도는 전류 측정 디바이스(3-27)를 사용하여 측정된다. 이러한 전기화학적 챔버에 대한 보다 상세한 실시예는 31.5.2000의 최초 독일 특허 출원에서 개시되며, 이 출원은 출원 번호 10027931.7로 등록되었다.
사용된 액체 전해질은 바람직하게는 최대 25%의 HF 분율 또는 바람직하게는 3%의 HF 분율을 갖는 HF 수용액이다. 전해질에 따라, 평균 에칭 레이트는 대략적으로 60 nm/min이다. 이러한 전기화학적 프로세스 기간은 바람직하게는 약 5 분이다. 이는 가장 인접하는 트렌치에 대한 트렌치 벽 두께(3-8)의 절반 대 평균 에칭 레이트의 비율에 의해 정해진 시간보다 약 3 배 정도 오래 지속된다. 이러한 방식으로, 가장 인접하는 트렌치에 대한 트렌치 벽 두께의 약 1.5 배 정도 되는 길이를 갖는 메소포어를 생성할 수 있다. 그러나, 이러한 긴 메소포어는 어떤 가장 인접하는 트렌치도 구성되지 않는 방향으로만 성장할 수 있다. 이러한 방식으로, 인접하는 트렌치 간의 영역이 또한 메소포어를 형성하는데 사용된다.
도 3g는 전기화학적 프로세스 후의 트렌치 구성을 도시한다. 전류 밀도 및 도핑 농도에 따라, 에칭된 메소포어(3-30)는 약 2 내지 20 nm 간의 직경 또는 바람직하게는 2 내지 10 nm의 직경을 갖는다. 메소포어의 최대 길이는 전기화학적 프로세스의 길이에 의해 주어진다. 본 실시예에서, 가장 인접하는 트렌치에 대한 트렌치 벽 두께의 약 1.5 배 정도 된다. 즉, 상기 최대 길이는 약 300nm이다. 그러나, 미리 메소포어가 공간 전하 구역 두께의 2 배보다 더욱 다른 메소포어 또는 트렌치에 인접하여 성장한다면, 자가 패시베이션 효과로 인해 메소포어는 완전한 길이에 도달하지 못한다. 메소포어의 측면에서의 공간 전하 구역의 크기가 본 실시예에서 약 10 내지 30nm이기 때문에, 두 메소포어 간의 최소 거리(3-41)는 약 20 내지 60 nm이다. 인접하는 메소포어를 분리시키는 이 최소 거리는 필수적으로 약 1 내지 100 mA/cm2 의 전류 밀도 및 약 1019 cm-3 의 n 타입 도핑 농도에 의해 정해진다.
메소포어를 전기화학적으로 에칭한 후에, 강하게 도핑된 후방 측으로부터의 실리콘 웨이퍼(3-1)의 전방 측으로의 오염을 방지하기 위해, 후방 측 상에 p 타입 주입 층(3-6)이 바람직하게는 단일 측면 에칭에 의해 제거된다.
캐패시터 제조를 위해 유전체 및 제 2 전극 층을 메소포어(3-30) 내부로 도포하는 단계를 용이하게 하기 위해, 메소포어(3-30)는 바람직하게는 확장된다. 그러나, 이러한 확장 정도는 공간 전하 구역에 의해 정해지는 두 메소포어 간의 최소 거리보다 크게 작으며, 이로써 상기 확장으로 인해 인접하는 트렌치의 인접하는 메소포어 간에 단락이 발생하지 않는다. 본 실시예에서, 확장된 메소포어(3-30a)는 각 측면에서 바람직하게는 약 10 내지 20 nm 만큼 확장되며, 이로써 확장된 메소포어의 직경은 약 25nm 내지 50 nm 까지 성장한다. 확장된 메소포어의 길이도 이에 따라 10 nm 내지 20nm 만큼 성장한다.
본 발명에 따른 방법의 본 실시예에서의 확장은 바람직하게는 트렌치 표면 및 메소포어(3-30) 표면의 산화 및 이후의 가령 플루오르수소산를 사용하는 산화물 에칭에 의해 수행된다. 상기 산화는 종래 기술에 따른 다양한 방법에 의해 수행될 수 있다. 본 실시예에서, 상기 산화는 H2O2, HF, H2O 를 사용하여 습식 화학적으로 수행된다.
도 3h는 산화 단계 및 산화물 에칭 단계에 의해 메소포어의 직경 및 길이가 확장된 후의 구조물을 도시한다. 다음의 도면에서 도시되지 않은 것은 메소포어가 벌레가 갈아먹은 구멍 형상으로 성장한다는 것인데, 즉 성장 프로세스 동안 메소포어의 방향은 변하며 이로써 곡선형 프로파일을 가질 수 있다는 것이다. 또한, 메소포어는 상이한 길이 및 상이한 직경을 가질 수 있다.
자가 패시베이션 효과로 인해, 인접하는 트렌치(3-9)의 메소포어(3-30)는 서로 접촉하지 않지만 서로 최소 거리로 유지된다. 두 메소포어 간의 최소 거리가 상기 확장 단계에 의해 감소되었을 지라도, 메소포어의 확장 정도가 메소포어를 패시베이션하는 공간 전하 구역 두께보다 작다면 충분하다.
또한, 도 3h는 하부 트렌치 영역(3-13) 내에 n 타입 도핑 영역을 증가시키기 위한 제 2 도핑 단계에 의해 생성된 추가 매립된 n 도핑된 층(3-31)을 도시한다. 제 2 n 타입 도핑 단계는 바람직하게는 기상 증착 도핑에 의해 수행되거나, 이와 달리 다른 TEAS/TEOS 코팅 단계 및 이후의 어닐링 단계에 의해 수행되는데, 상기 어닐링 단계에 의해 n 타입 도핑 물질이 개방된 실리콘으로, 특히 하부 트렌치 영역(3-13)의 트렌치 벽으로 그리고 확장된 메소포어(3-30a)의 벽으로 유입되어 이 부분에서 활성화된다. 이로써, 강하게 n 도핑된 층이 바람직하게는 트렌치의 영역에서 매립된 n 도핑된 층(3-31)을 형성하며, 상기 n 도핑된 층은 한편으로 트렌치 캐패시터의 제 1 전극을 층을 구성하며, 또한 인접하는 트렌치들의 제 1 전극들 간의 저 임피던스 접속부를 구성하며, 이로써 제 1 전극들은 공통 전위로 존재하게 된다. "매립된 플레이트"는 이러한 방식으로 유리하게 생성된다.
다음 단계들은 종래 기술이며 도 3i에서 도시된다. 이 단계들은 질화물 층 증착 및 산화물 층 생성을 포함하며, 이로써 트렌치(3-9)의 표면 및 확장된 메소포어(3-30a)의 표면 상에 NO 층의 유전체 박층(3-34)이 생성된다. 이어서, 상기 유전체 층(3-34)에 대한 저장 캐패시터의 제 2 전극(3-36)으로서 폴리실리콘이 트렌치 및 메소포어 내부로 충진되고, 상기 제 2 전극(3-36)의 폴리실리콘은 약 1300 nm 정도로 에칭 제거되며, 이로써 트렌치 피복부로부터의 절연을 위한 공간을 제공한다. 이후에, 유전체 층(3-34) 및 종형 전기 절연성 피복 층(3-15)이 플루오르수소산에 의해 상기 폴리실리콘까지 제거된다.
이후의 단계들은 특히 매립된 n 도핑된 층(3-31) 및 트렌치 캐패시터의 제 2 전극(3-36)의 가령 선택 트랜지스터 및 DC 전압 전위로의 컨택트 접속에 관한 것이다. 이 단계들은 종래 기술에 따른 방법에 의해 수행되며 본 명세서에서는 더 설명되지 않는다.
도 4는 반도체 메모리를 위한 트렌치 캐패시터(3-40)의 본 발명에 따른 실시예를 실리콘 웨이퍼(3-1)의 표면에 대한 평면도로서 도시한 제 1 의 도면이다.
도 4에서 트렌치 캐패시터(3-40)는 제 1 방향에서의 거리 A1 및 제 2 방향에서의 거리 A2의 규칙적인 2 차원 구조로서 구성되며, 상기 두 방향은 본 경우에서는 서로 거의 수직이다. 본 경우에 트랜치 캐패시터(3-40)의 트렌치(3-9) 내에 구성된 제 2 전극(3-36) 및 유전체 층(3-34)이 도 4에서 각 트렌치 캐패시터(3-40)에 대해서 도시된다. 트렌치 벽으로부터 거의 방사 방향으로 연장되어 배향되며 산화 단계 및 이후의 산화물 에칭 단계에 의해 확장된 메소포어(3-30a)가 또한 도시된다. 실제로, 상기 확장된 메소포어(3-30a)는 보이지는 않는데, 그 이유는 상 기 메소포어가 실리콘 웨이퍼(3-1)의 표면 아래에 위치하기 때문이다. 확장된 메소포어(3-30a)는 트렌치(3-9)의 총 표면적을 증가시키는 역할을 한다. 유전체 층(3-34) 및 제 2 전극(3-36)은 공간적인 이유로 인해 메소포어 내에 도시되지 않는다. 이러한 바람직한 실시예에서, 제 1 전극은 매립된 n 도핑된 층이 되며 이 층 또한 실리콘 웨이퍼의 표면 아래에 존재하여 도 4에서 도시되지 않는다.
트렌치(3-9)의 확장된 메소포어(3-30a)는 이 메소포어의 성장 동안의 메소포어에 대한 자가 패시베이션 효과로 인해 상이한 길이를 가질 수 있다. 상기 자가 패시베이션은 두 메소포어 간의 최소 거리(3-41)에 도달하는 순간에 시작된다. 그러므로, 메소포어는 인접하는 트렌치가 더 멀리 떨어져 있는 방향에서 특히 길이가 길어진다.
전기화학 프로세스의 기간을 길게 함으로써, 메소포어는 바람직하게는 다른 메소포어가 이미 형성된 지점까지 성장할 수 있다. 이러한 방식으로, 표면적을 증가시키기 위해 가령 트렌치를 방사 방향으로 확장시키는 경우에, 만일에 상기와 같은 방식으로 달성될 수 있는 트렌치들 간의 체적 영역은 또한 메소포어를 형성하는 경우에도 사용될 수 있다. 또한, 상이한 트렌치들의 메소포어들 간의 최소 거리가 준수되지 않는 경우에도 메소포어들 간에 단락이 발생할 위험이 없는데, 그 이유는 자가 패시베이션 효과가 두 메소포어가 접촉하는 것을 방지할 뿐만 아니라 심지어 안전 거리까지도 보장하기 때문이다. 그러므로, 자가 패시베이션 특성으로 인해, 트렌치들 간의 가용한 실리콘 체적이 전극을 위해 가능한한 큰 표면을 형성하는데 있어서 최적으로 사용될 수 있다.
도 5는 본 발명에 따른 트렌치 캐패시터의 다른 바람직한 실시예를 도시한다. 도 5의 구성은 주로 트렌치 캐패시터(3-40)를 위한 트렌치(3-9)의 구성에 있어서 도 4의 구성과 상이하다. 도 5의 실시예에서, 트렌치들은 트렌치 쌍으로 구성되는데, 이 트렌치들은 한 방향으로의 규칙적인 거리 A1 및 다른 방향으로의 규칙적인 거리 A2로 구성된다. 서로 인접하여 존재하는 쌍 구성으로 인해, 트렌치 벽 표면적을 증가시키기 위해 트렌치(3-9)를 동심적으로(concentrically) 확장시키는 정도는 가능한한 작을 수 있는데, 그 이유는 이렇게 작게 하지 않는다면 트렌치 쌍들이 서로 접촉할 위험이 있기 때문이다. 트렌치들 간의 체적의 대부분이 사용될 수 있다.
그러나, 본 발명에 따른 메소포어(3-9)의 자가 패시베이션 성장으로 인해, 상기 메소포어의 도움으로, 최대 인접하는 트렌치 쌍들 간에 단락을 형성하지 않으면서, 심지어 트렌치의 보다 먼 영역에서도 트렌치 표면을 생성할 수 있다. 이러한 방식으로, 트렌치들 간의 반도체 기판의 체적이 트렌치 캐패시터 표면의 가능한한 최대의 캐패시턴스를 위해 효과적으로 사용될 수 있다.

Claims (55)

  1. 적어도 하나의 트렌치 캐패시터를 제조하는 방법에 있어서,
    전방 측 상에 하나의 트렌치 또는 다수의 트렌치를 갖는 반도체 기판을 제공하는 단계━상기 트렌치는 트렌치 벽 표면에서 사전결정된 n 타입 도핑 영역을 가짐━와,
    상기 반도체 기판의 전방 측에 액체 전해질(a liquid electrolyte)을 도포하는 단계와,
    상기 반도체 기판의 후방 측 및 상기 액체 전해질 사이에 전압을 인가하여 50 mA/cm2 보다 작은 플로우의 사전결정된 전류 밀도 및 메소포어(mosopores)를 상기 트렌치 벽 내에서 생성하는 단계━상기 n 타입 도핑 영역의 농도 및 상기 전류 밀도는 상기 메소포어의 측면에서의 공간 전하 구역의 두께가 대략 10 내지 50 nm가 되도록 선택됨━와,
    제 1 전극을 상기 트렌치 및 이와 관련된 상기 메소포어에서 생성하는 단계와,
    상기 제 1 전극 상에 유전체를 도포하는 단계와,
    상기 유전체 상에 제 2 전극을 도포하는 단계를 포함하는
    트렌치 캐패시터 제조 방법.
  2. 제 1 항에 있어서,
    상기 트렌치는 규칙적인 2 차원 구조로 배열되는
    트렌치 캐패시터 제조 방법.
  3. 제 1 항에 있어서,
    상기 트렌치들은 필수적으로 동일한 형태를 갖는
    트렌치 캐패시터 제조 방법.
  4. 제 1 항에 있어서,
    상기 트렌치의 단면은 상기 반도체 기판의 표면으로부터 보여지게 되면 타원형 또는 필수적으로 원형인
    트렌치 캐패시터 제조 방법.
  5. 제 1 항에 있어서,
    상기 트렌치는 상기 반도체 기판의 표면에서의 각각의 트렌치의 최대 단면 크기보다 10 배 이상 깊은 깊이를 갖는
    트렌치 캐패시터 제조 방법.
  6. 제 1 항에 있어서,
    상기 반도체 기판의 표면은 상기 전압 인가 동안 트렌치들 간의 영역에서 바람직하게는 질화물로 구성된 수평 전기 절연성 피복층으로 피복되는
    트렌치 캐패시터 제조 방법.
  7. 제 1 항에 있어서,
    상기 각각의 트렌치들은 상부 트렌치 영역과 하부 트렌치 영역으로 분할되며,
    상기 상부 트렌치 영역의 트렌치 벽 표면은 상기 전압 인가 동안 바람직하게는 질화물로 구성된 수직 전기 절연성 피복층으로 피복되며,
    상기 하부 트렌치 영역의 트렌치 벽 표면에는 상기 전압 인가 동안 전기 절연성 피복층이 존재하지 않는
    트렌치 캐패시터 제조 방법.
  8. 제 7 항에 있어서,
    상기 하부 트렌치 영역의 트렌치 벽은 n 도핑되는
    트렌치 캐패시터 제조 방법.
  9. 제 7 항에 있어서,
    상기 하부 트렌치 영역의 트렌치 벽의 도핑 농도 및 상기 전류 밀도는 사전결정된 평균 메소포어 밀도가 생성되도록 선택되는
    트렌치 캐패시터 제조 방법.
  10. 제 9 항에 있어서,
    상기 사전결정된 전류 밀도는 상기 반도체 기판의 후방 측과 상기 액체 전해질 내부로 도입된 반대전극 간의 전압에 의해 생성되는
    트렌치 캐패시터 제조 방법.
  11. 제 10 항에 있어서,
    상기 반도체 기판의 후방 측 상에 도핑층을 생성한 다음에 상기 반도체 기판의 후방 측의 전기 컨택트 접속이 이루어지는
    트렌치 캐패시터 제조 방법.
  12. 제 11 항에 있어서,
    상기 반도체 기판의 후방 측 상의 도핑층은 상기 메소포어의 생성 후에 제거되는
    트렌치 캐패시터 제조 방법.
  13. 제 1 항에 있어서,
    상기 액체 전해질은 바람직하게는 최대 25%의 HF 분율을 갖는 HF 수용액인
    트렌치 캐패시터 제조 방법.
  14. 제 1 항에 있어서,
    상기 트렌치의 메소포어의 직경은 평균적으로 5nm 보다 큰
    트렌치 캐패시터 제조 방법.
  15. 제 1 항에 있어서,
    상기 유전체가 도포되기 전에 상기 메소포어가 확장되는
    트렌치 캐패시터 제조 방법.
  16. 제 1 항에 있어서,
    상기 트렌치의 메소포어의 직경은 평균적으로 50 nm 보다 작은
    트렌치 캐패시터 제조 방법.
  17. 제 1 항에 있어서,
    상기 트렌치는 가장 인접하는 트렌치에 대한 트렌치 벽 두께의 1//4의 보다 크거나 바람직하게는 1/2보다 큰 길이를 갖는 메소포어를 갖는
    트렌치 캐패시터 제조 방법.
  18. 제 1 항에 있어서,
    상기 액체 전해질과 상기 반도체 기판 간에 전압을 인가하는 단계는 바람직하게는 인접하는 트렌치에 대한 트렌치 벽 두께의 절반 대 평균 에칭 레이트의 비율에 의해 정해지는 시간보다 더 오래 지속되는
    트렌치 캐패시터 제조 방법.
  19. 제 1 항에 있어서,
    상기 인접하는 트랜치들의 메소포어들은 서로 접촉하지 않는
    트렌치 캐패시터 제조 방법.
  20. 제 1 항 내지 제 18 항 중 어느 한 항에 있어서,
    상기 트렌치 캐패시터의 제 1 전극은 바람직하게는 상기 트렌치 벽 표면 및 상기 트렌치의 메소포어의 표면의 n 도핑된 영역에 의해 제공되는
    트렌치 캐패시터 제조 방법.
  21. 제 20 항에 있어서,
    상기 n 타입 도핑 단계가 수행되어 상기 트렌치 캐패시터의 제 1 전극을 완성하는
    트렌치 캐패시터 제조 방법.
  22. 제 1 항 내지 제 18 항 중 어느 한 항에 있어서,
    상기 트렌치 캐패시터의 유전체는 산화물-질화물-산화물 (ONO) 층, 질화물-산화물(NO) 층, 알루미늄 산화물 층 또는 지르코늄 산화물 층인
    트렌치 캐패시터 제조 방법.
  23. 제 1 항 내지 제 18 항 중 어느 한 항에 있어서,
    상기 트렌치 캐패시터의 제 2 전극은 폴리실리콘, 텅스텐 실리사이드인
    트렌치 캐패시터 제조 방법.
  24. 제 1 항 내지 제 18 항 중 어느 한 항에 있어서,
    상기 트렌치 캐패시터는 메모리 셀을 위한 저장 캐패시터인
    트렌치 캐패시터 제조 방법.
  25. 제 24 항에 있어서,
    상기 메모리 셀은 DRAM 디바이스의 메모리 셀 또는 강유전체 반도체 메모리의 메모리 셀인
    트렌치 캐패시터 제조 방법.
  26. 제 1 항 내지 제 18 항 중 어느 한 항에 있어서,
    상기 트렌치는 전기화학적 프로세스에 의해 생성되는
    트렌치 캐패시터 제조 방법.
  27. 제 1 항 내지 제 18 항 중 어느 한 항에 있어서,
    상기 트렌치의 생성 및 상기 메소포어의 생성을 위해 전기화학적 방법을 사용하는 경우 상기 반도체 기판의 후방 측의 전기 컨택트 접속은 동일한 전기화학 챔버 내에서 수행되는
    트렌치 캐패시터 제조 방법.
  28. 제 1 항 내지 제 18 항 중 어느 한 항에 있어서,
    상기 반도체 기판은 p 도핑된 실리콘 웨이퍼인
    트렌치 캐패시터 제조 방법.
  29. 반도체 기판의 전방 측 상에 적어도 하나의 트렌치 캐패시터를 구비한 반도체 디바이스에 있어서,
    상기 트렌치 캐패시터는 트렌치 벽의 n 도핑된 영역 내에 메소포어━인접하는 트렌치들의 메소포어들은 서로 접촉하지 않음━를 갖는 상기 반도체 기판 내부에 존재하는 적어도 하나의 트렌치를 가지며,
    상기 트렌치 벽 및 상기 트렌치 캐패시터의 메소포어의 벽은 제 1 전극을 가지거나, 제 1 전극이 상기 트렌치의 벽 및 상기 트렌치 캐패시터의 메소포어의 벽 상에 도포되며,
    유전체가 상기 트렌치 캐패시터의 상기 제 1 전극 상에 도포되며,
    제 2 전극이 상기 트렌치 캐패시터의 상기 유전체 상에 도포되는
    반도체 디바이스.
  30. 제 29 항에 있어서,
    상기 트렌치 캐패시터는 복수로 구성되며 바람직하게는 규칙적인 2 차원 구조로 배열되는
    반도체 디바이스.
  31. 제 29 항에 있어서,
    상기 트렌치들은 필수적으로 동일한 형태를 갖는
    반도체 디바이스.
  32. 제 29 항에 있어서,
    상기 트렌치의 단면은 상기 반도체 기판의 표면으로부터 보여지게 되면 타원형 또는 필수적으로 원형인
    반도체 디바이스.
  33. 제 29 항에 있어서,
    상기 트렌치는 상기 반도체 기판의 표면에서의 각각의 트렌치의 최대 단면 크기보다 10 배 이상 깊은 깊이를 갖는
    반도체 디바이스.
  34. 제 29 항에 있어서,
    상기 각각의 트렌치들은 상부 트렌치 영역과 하부 트렌치 영역으로 분할되며, 상기 하부 트렌치 영역 만이 메소포어를 갖는
    반도체 디바이스.
  35. 제 29 항에 있어서,
    상기 트렌치의 메소포어의 직경은 각 경우에 평균적으로 5nm 보다 큰
    반도체 디바이스.
  36. 제 29 항에 있어서,
    상기 트렌치의 메소포어의 직경은 각 경우에 평균적으로 50 nm 보다 작은
    반도체 디바이스.
  37. 제 29 항에 있어서,
    상기 트렌치는 가장 인접하는 트렌치에 대한 트렌치 벽 두께의 1//4의 보다 크거나 바람직하게는 1/2보다 큰 길이를 갖는 메소포어를 갖는
    반도체 디바이스.
  38. 제 29 항에 있어서,
    상기 인접하는 트랜치들의 메소포어들은 서로 접촉하지 않는
    반도체 디바이스.
  39. 제 30 항 내지 제 37 항 중 어느 한 항에 있어서,
    상기 트렌치 캐패시터의 유전체는 산화물-질화물-산화물 (ONO) 층, 질화물-산화물(NO) 층, 알루미늄 산화물 층 또는 지르코늄 산화물 층인
    반도체 디바이스.
  40. 제 30 항 내지 제 37 항 중 어느 한 항에 있어서,
    상기 트렌치 캐패시터의 제 2 전극은 폴리실리콘 또는 텅스텐 실리사이드인
    반도체 디바이스.
  41. 제 30 항 내지 제 37 항 중 어느 한 항에 있어서,
    상기 반도체 기판은 실리콘으로 구성된
    반도체 디바이스.
  42. 제 30 항 내지 제 37 항 중 어느 한 항에 있어서,
    상기 트렌치 캐패시터는 메모리 셀을 위한 저장 캐패시터인
    반도체 디바이스.
  43. 제 30 항 내지 제 37 항 중 어느 한 항에 있어서,
    상기 메모리 셀은 DRAM 디바이스의 메모리 셀 또는 강유전체 반도체 메모리의 메모리 셀인
    반도체 디바이스.
  44. 삭제
  45. 제 2 항 내지 제 12 항 중 어느 한 항에 있어서,
    상기 액체 전해질은 바람직하게는 최대 25%의 HF 분율을 갖는 HF 수용액인
    트렌치 캐패시터 제조 방법.
  46. 제 2 항 내지 제 13 항 중 어느 한 항에 있어서,
    상기 트렌치의 메소포어의 직경은 평균적으로 5nm 보다 큰
    트렌치 캐패시터 제조 방법.
  47. 제 2 항 내지 제 14 항 중 어느 한 항에 있어서,
    상기 유전체가 도포되기 전에 상기 메소포어가 확장되는
    트렌치 캐패시터 제조 방법.
  48. 제 2 항 내지 제 15 항 중 어느 한 항에 있어서,
    상기 트렌치의 메소포어의 직경은 평균적으로 50 nm 보다 작은
    트렌치 캐패시터 제조 방법.
  49. 제 2 항 내지 제 16 항 중 어느 한 항에 있어서,
    상기 트렌치는 가장 인접하는 트렌치에 대한 트렌치 벽 두께의 1//4의 보다 크거나 바람직하게는 1/2보다 큰 길이를 갖는 메소포어를 갖는
    트렌치 캐패시터 제조 방법.
  50. 제 2 항 내지 제 17 항 중 어느 한 항에 있어서,
    상기 액체 전해질과 상기 반도체 기판 간에 전압을 인가하는 단계는 바람직하게는 인접하는 트렌치에 대한 트렌치 벽 두께의 절반 대 평균 에칭 레이트의 비율에 의해 정해지는 시간보다 더 오래 지속되는
    트렌치 캐패시터 제조 방법.
  51. 제 2 항 내지 제 18 항 중 어느 한 항에 있어서,
    상기 인접하는 트랜치들의 메소포어들은 서로 접촉하지 않는
    트렌치 캐패시터 제조 방법.
  52. 제 30 항 내지 제 33 항 중 어느 한 항에 있어서,
    상기 각각의 트렌치들은 상부 트렌치 영역과 하부 트렌치 영역으로 분할되며, 상기 하부 트렌치 영역 만이 메소포어를 갖는
    반도체 디바이스.
  53. 제 30 항 내지 제 34 항 중 어느 한 항에 있어서,
    상기 트렌치의 메소포어의 직경은 각 경우에 평균적으로 5nm 보다 큰
    반도체 디바이스.
  54. 제 30 항 내지 제 35 항 중 어느 한 항에 있어서,
    상기 트렌치의 메소포어의 직경은 각 경우에 평균적으로 50 nm 보다 작은
    반도체 디바이스.
  55. 제 29 항에 있어서,
    상기 트렌치는 가장 인접하는 트렌치에 대한 트렌치 벽 두께의 1//4의 보다 크거나 바람직하게는 1/2보다 큰 길이를 갖는 메소포어를 갖는
    반도체 디바이스.
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