WO2023074215A1 - 半導体装置及び撮像装置 - Google Patents

半導体装置及び撮像装置 Download PDF

Info

Publication number
WO2023074215A1
WO2023074215A1 PCT/JP2022/035668 JP2022035668W WO2023074215A1 WO 2023074215 A1 WO2023074215 A1 WO 2023074215A1 JP 2022035668 W JP2022035668 W JP 2022035668W WO 2023074215 A1 WO2023074215 A1 WO 2023074215A1
Authority
WO
WIPO (PCT)
Prior art keywords
transistor
semiconductor substrate
gate electrode
gate
semiconductor device
Prior art date
Application number
PCT/JP2022/035668
Other languages
English (en)
French (fr)
Inventor
暁人 清水
亮子 本庄
利起 林
Original Assignee
ソニーセミコンダクタソリューションズ株式会社
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by ソニーセミコンダクタソリューションズ株式会社 filed Critical ソニーセミコンダクタソリューションズ株式会社
Priority to CN202280063324.2A priority Critical patent/CN117981084A/zh
Publication of WO2023074215A1 publication Critical patent/WO2023074215A1/ja

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/14—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components sensitive to infrared radiation, light, electromagnetic radiation of shorter wavelength or corpuscular radiation and specially adapted either for the conversion of the energy of such radiation into electrical energy or for the control of electrical energy by such radiation
    • H01L27/144—Devices controlled by radiation
    • H01L27/146—Imager structures
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
    • H01L29/423—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions not carrying the current to be rectified, amplified or switched
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/43—Electrodes ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/49—Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate

Definitions

  • the present disclosure relates to semiconductor devices and imaging devices.
  • each gate electrode has a two-layer stacked structure
  • the lower electrode layer in the stacked structure is a layer into which an n-type impurity is introduced
  • the upper electrode layer is a p-layer structure.
  • a technique of forming a layer into which impurities of the type are introduced is known (see, for example, Patent Document 3). In this technique, desired characteristics are realized in each transistor by adjusting the impurity concentration of each layer.
  • the present disclosure has been made in view of such circumstances, and aims to provide a semiconductor device and an imaging device capable of improving transistor performance.
  • a semiconductor device includes a semiconductor substrate and a transistor provided on the semiconductor substrate.
  • a gate electrode of the transistor is arranged at a position facing the semiconductor substrate with a gate insulating film of the transistor interposed therebetween, a first portion forming a channel in the semiconductor substrate; and a second portion that contributes less to the formation of the channel than the first portion.
  • the first portion has a gate edge located on one side of the drain region and the source region of the transistor and having an electric field concentrated on the one region.
  • the gate end portion is positioned above or below the surface of the one region via a stepped portion provided on the first surface side of the semiconductor substrate, and is flush with the side surface of the second portion. It has become.
  • the presence of the stepped portion can widen the shortest distance between the gate end portion e and one of the drain region and the source region.
  • electric field concentration in the vicinity of the gate end portion e of the transistor can be relaxed, so that the performance of the transistor can be improved.
  • An imaging device includes a semiconductor substrate, and sensor pixels provided on the semiconductor substrate and performing photoelectric conversion.
  • the sensor pixel includes a photoelectric conversion element, a transfer transistor electrically connected to the photoelectric conversion element, a floating diffusion that temporarily holds electric charges output from the photoelectric conversion element via the transfer transistor, have a gate electrode of the transfer transistor is arranged at a position facing the semiconductor substrate with a gate insulating film of the transfer transistor interposed therebetween, a first portion forming a channel in the semiconductor substrate; and a second portion that contributes less to the formation of the channel than the first portion.
  • the first portion is located on the floating diffusion side and has a gate edge where an electric field concentrates on the floating diffusion.
  • the gate end portion is positioned above or below the surface of the floating diffusion via a stepped portion provided on the first surface side of the semiconductor substrate, and is flush with the side surface of the second portion. It has become.
  • the presence of the stepped portion can widen the shortest distance between the gate end portion e of the transfer transistor and the floating diffusion FD.
  • electric field concentration in the vicinity of the gate end portion e of the transfer transistor can be alleviated, so that the performance of the transfer transistor can be improved.
  • FIG. 1 is a schematic configuration diagram showing an example of an imaging device applied to each configuration example of Embodiments 1 and 2 of the present disclosure.
  • FIG. 2 is a cross-sectional view showing an example of an imaging device applied to each configuration example of the first and second embodiments of the present disclosure.
  • FIG. 3 is a cross-sectional view showing a transistor according to Configuration Example 1 of Embodiment 1 of the present disclosure.
  • 4A to 4D are cross-sectional views showing, in order of steps, a method for manufacturing a transistor according to Configuration Example 1 of Embodiment 1 of the present disclosure.
  • 5A to 5C are cross-sectional views showing, in order of steps, a method for manufacturing a transistor according to Configuration Example 1 of Embodiment 1 of the present disclosure.
  • FIG. 6A to 6C are cross-sectional views showing, in order of steps, a method for manufacturing a transistor according to Configuration Example 1 of Embodiment 1 of the present disclosure.
  • FIG. 7 is a cross-sectional view showing an example of a one-side stepped type transistor according to Configuration Example 1 of Embodiment 1 of the present disclosure.
  • FIG. 8 is a cross-sectional view showing an example of a double-sided step type transistor according to Configuration Example 1 of Embodiment 1 of the present disclosure.
  • FIG. 9 is a cross-sectional view showing a transistor according to Configuration Example 2 of Embodiment 1 of the present disclosure.
  • FIG. 10A to 10D are cross-sectional views showing, in order of steps, a method for manufacturing a transistor according to Configuration Example 2 of Embodiment 1 of the present disclosure.
  • FIG. 11 is a diagram showing a result of simulating the electric field intensity distribution of the transistor according to Configuration Example 1 of Embodiment 1 of the present disclosure.
  • FIG. 12 is a diagram showing a result of simulating the electric field intensity distribution of the transistor according to Configuration Example 2 of Embodiment 1 of the present disclosure.
  • FIG. 13 is a diagram showing a result of simulating the electric field intensity distribution of a transistor according to a comparative example of the first embodiment of the present disclosure;
  • FIG. 11 is a diagram showing a result of simulating the electric field intensity distribution of the transistor according to Configuration Example 1 of Embodiment 1 of the present disclosure.
  • FIG. 12 is a diagram showing a result of simulating the electric field intensity distribution of the transistor according to Configuration Example 2 of Embodiment 1 of the present disclosure
  • FIG. 14 is a cross-sectional view showing a one-side step type transistor according to Configuration Example 3 of Embodiment 1 of the present disclosure.
  • FIG. 15 is a cross-sectional view showing a double-sided step type transistor according to Configuration Example 3 of Embodiment 1 of the present disclosure.
  • 16 is a plan view showing a transistor according to Configuration Example 4 of Embodiment 1 of the present disclosure.
  • FIG. 17 is a cross-sectional view showing a transistor according to Configuration Example 4 of Embodiment 1 of the present disclosure.
  • FIG. FIG. 18 is a cross-sectional view showing a pixel transistor according to Configuration Example 5 of Embodiment 1 of the present disclosure.
  • FIG. 19 is a cross-sectional view showing a pixel transistor according to Configuration Example 6 of Embodiment 1 of the present disclosure.
  • FIG. 20 is a cross-sectional view showing a transistor according to Configuration Example 1 of Embodiment 2 of the present disclosure.
  • 21A to 21C are cross-sectional views showing, in order of steps, a method for manufacturing a transistor according to Configuration Example 1 of Embodiment 2 of the present disclosure.
  • 22A to 22C are cross-sectional views showing, in order of steps, a method for manufacturing a transistor according to Configuration Example 1 of Embodiment 2 of the present disclosure.
  • FIG. 23A to 23C are cross-sectional views showing, in order of steps, a method for manufacturing a transistor according to Configuration Example 1 of Embodiment 2 of the present disclosure.
  • FIG. 24 is a cross-sectional view showing a transistor according to Configuration Example 2 of Embodiment 2 of the present disclosure.
  • 25A to 25C are cross-sectional views showing, in order of steps, a method for manufacturing a transistor according to Configuration Example 2 of Embodiment 2 of the present disclosure.
  • 26A to 26C are cross-sectional views showing, in order of steps, a method for manufacturing a transistor according to Configuration Example 2 of Embodiment 2 of the present disclosure.
  • FIG. 27 is a cross-sectional view showing a transistor according to Configuration Example 3 of Embodiment 2 of the present disclosure.
  • 28A to 28C are cross-sectional views showing, in order of steps, a method for manufacturing a transistor according to Configuration Example 3 of Embodiment 2 of the present disclosure.
  • FIG. 29 is a cross-sectional view showing a transistor according to Configuration Example 4 of Embodiment 2 of the present disclosure.
  • 30A to 30C are cross-sectional views showing, in order of steps, a method for manufacturing a transistor according to Configuration Example 4 of Embodiment 2 of the present disclosure.
  • 31A to 31C are cross-sectional views showing, in order of steps, a method for manufacturing a transistor according to Configuration Example 4 of Embodiment 2 of the present disclosure.
  • FIG. 32 is a block diagram showing a configuration example of an imaging system mounted on an electronic device.
  • FIG. 33 is a block diagram showing an example of a schematic configuration of a vehicle control system.
  • FIG. 34 is an explanatory diagram showing an example of installation positions of the vehicle exterior information detection unit and the imaging unit.
  • FIG. 35 is a diagram showing an example of a schematic configuration of an endoscopic surgery system.
  • FIG. 36 is a block diagram showing an example of the functional configuration of the camera head and CCU.
  • + and - appended to p and n indicating the conductivity type of a semiconductor region are semiconductor regions having a relatively high or low impurity concentration, respectively, compared to semiconductor regions not marked with + and -. It means to be an area. However, even if the semiconductor regions are labeled with the same p and p (or n and n), this does not mean that the semiconductor regions have exactly the same impurity concentration.
  • FIG. 1 is a schematic configuration diagram showing an example of an imaging device 1 applied to each configuration example of Embodiments 1 and 2 of the present disclosure.
  • the imaging device 1 applied to each configuration example of the first and second embodiments of the present disclosure has a plurality of sensor pixels 102 regularly two-dimensionally formed on a semiconductor substrate 11 (for example, a silicon substrate). It has an arrayed pixel area (so-called imaging area) 103 and a peripheral circuit section.
  • the sensor pixel 102 has a photoelectric conversion element (eg, photodiode) and a plurality of pixel transistors (eg, MOS transistors).
  • a plurality of pixel transistors can be composed of three transistors, for example, a transfer transistor, a reset transistor, and an amplification transistor. In addition, it is also possible to add a selection transistor and configure it with four transistors. Since the equivalent circuit of the unit pixel is the same as usual, detailed description is omitted.
  • the sensor pixels 102 can also be a shared pixel structure.
  • the shared pixel structure consists of a plurality of photodiodes, a plurality of transfer transistors, one shared floating diffusion, and one shared other pixel transistor.
  • the peripheral circuit section includes a vertical drive circuit 104, a column signal processing circuit 105, a horizontal drive circuit 106, an output circuit 107, a control circuit 108, and the like.
  • the control circuit 108 receives an input clock and data for instructing an operation mode, etc., and outputs data such as internal information of the imaging device 1 . That is, the control circuit 108 generates a clock signal and a control signal that serve as a reference for the operation of the vertical driving circuit 104, the column signal processing circuit 105, the horizontal driving circuit 106, etc. based on the vertical synchronization signal, the horizontal synchronization signal, and the master clock. do. These signals are input to the vertical drive circuit 104, the column signal processing circuit 105, the horizontal drive circuit 106, and the like.
  • the vertical drive circuit 104 is composed of, for example, a shift register, selects a pixel drive wiring, supplies a pulse for driving the pixels to the selected pixel drive wiring, and drives the pixels row by row. That is, the vertical driving circuit 104 sequentially selectively scans the sensor pixels 102 in the pixel region 103 in the vertical direction row by row, and the photoelectric conversion element of each sensor pixel 102 through the vertical signal line 109, for example, a photodiode, is controlled by the amount of received light. A pixel signal based on the signal charge generated accordingly is supplied to the column signal processing circuit 105 .
  • the column signal processing circuit 105 is arranged, for example, for each column of the sensor pixels 102, and performs signal processing such as noise removal on signals output from one row of the sensor pixels 102 for each pixel column. That is, the column signal processing circuit 105 performs signal processing such as CDS for removing fixed pattern noise unique to the sensor pixels 102, signal amplification, and AD conversion.
  • a horizontal selection switch (not shown) is connected between the output stage of the column signal processing circuit 105 and the horizontal signal line 110 .
  • the horizontal driving circuit 106 is composed of, for example, a shift register, and sequentially outputs horizontal scanning pulses to select each of the column signal processing circuits 105 in turn, and outputs pixel signals from each of the column signal processing circuits 105 to the horizontal signal line. output to 110.
  • the output circuit 107 performs signal processing on signals sequentially supplied from each of the column signal processing circuits 105 through the horizontal signal line 110 and outputs the processed signals. For example, only buffering may be performed, or black level adjustment, column variation correction, and various digital signal processing may be performed.
  • the input/output terminal 112 exchanges signals with the outside.
  • FIG. 2 is a cross-sectional view showing an example of the imaging device 1 applied to each configuration example of the first and second embodiments of the present disclosure.
  • the imaging device 1 shown in FIG. 2 is a back-illuminated imaging device.
  • the imaging device 1 has a pixel area (so-called imaging area) 103 in which a plurality of sensor pixels 102 are arranged on a semiconductor substrate 11 .
  • One sensor pixel (that is, unit pixel) 102 has a photodiode PD, which is a photoelectric conversion element, and a plurality of pixel transistors Tr.
  • the photodiode PD includes a first conductive type (for example, n-type) semiconductor region 25 provided over the entire thickness of the semiconductor substrate 11 and a second conductive region 25 provided facing both front and back surfaces of the semiconductor substrate 11 .
  • type (eg, p-type) semiconductor region 26 e.g, p-type semiconductor region 26 .
  • the n-type semiconductor region 25 and the p-type semiconductor region 26 are joined together.
  • the p-type semiconductor region 26 also serves as a hole charge accumulation region for suppressing dark current.
  • Each sensor pixel 102 having a photodiode PD and a pixel transistor Tr is isolated by an element isolation region 27 .
  • the element isolation region 27 is formed of a p-type semiconductor region and is grounded, for example.
  • an n-type source region and a drain region (not shown) are formed in a p-type semiconductor well region 28 provided on the surface 11a side of the semiconductor substrate 11, and a gate insulating film is formed on the substrate surface between the two regions.
  • a gate electrode 29 is formed therethrough.
  • a plurality of pixel transistors are represented by one pixel transistor Tr, and the gate electrode 29 is schematically shown. The configuration of the pixel transistor Tr will be described later with a plurality of configuration examples.
  • a multilayer wiring layer 33 is provided on the surface 11 a of the semiconductor substrate 11 .
  • the multilayer wiring layer 33 has a plurality of wiring layers 32 arranged with an interlayer insulating film 31 interposed therebetween. Since light is not incident on the multilayer wiring layer 33 side, the layout of the wiring 32 can be freely set.
  • An insulating layer is provided on the back surface 11b of the semiconductor substrate 11, which serves as the light receiving surface 34 of the photodiode PD.
  • This insulating layer is formed of an antireflection film 36, for example.
  • the antireflection film 36 is composed of a plurality of layers having different refractive indices, for example, two layers of a hafnium oxide (HfO 2 ) film 38 and a silicon oxide film 37 .
  • a light shielding film 39 is provided on the pixel boundary on the antireflection film 36 .
  • the light shielding film 39 may be made of a material that shields light, but is preferably made of a material that has a strong light shielding property and can be processed with high accuracy by microfabrication such as etching. Examples of such materials include metals such as aluminum (Al), tungsten (W), and copper (Cu).
  • a planarization film 41 is provided on the antireflection film 36 including the light shielding film 39, and an on-chip color filter 42 and an on-chip microlens 43 are provided on the planarization film 41 in this order.
  • the on-chip microlens 43 is made of, for example, an organic material such as resin.
  • the planarizing film 41 is made of, for example, an organic material such as resin.
  • a Bayer array color filter is used as the on-chip color filter.
  • the light L is incident from the back surface 11b side of the semiconductor substrate 11, condensed by the on-chip microlens 43, and received by each photodiode PD.
  • FIG. 3 is a cross-sectional view showing a transistor Tr1 according to Configuration Example 1 of Embodiment 1 of the present disclosure.
  • a transistor Tr1 shown in FIG. 3 is provided on the semiconductor substrate 11, and is used, for example, as a transfer transistor that transfers charges generated in the photodiode PD to the photodiode PD.
  • the transistor Tr1 used as a transfer transistor includes a gate electrode GE provided from the inside of the semiconductor substrate 11 to the surface 11a, and a gate insulator provided between the gate electrode GE and the semiconductor substrate 11. It is a vertical transistor of a first conductivity type (for example, n-type) having a film 51, using a photodiode PD (see FIG. 2) as a source, and using a floating diffusion FD as a drain.
  • a first conductivity type for example, n-type
  • trenches H are provided on the surface 11a side of the semiconductor substrate 11 .
  • the inner side and bottom surfaces of the trench H and part of the surface 11 a of the semiconductor substrate 11 are covered with a gate insulating film 51 .
  • the semiconductor substrate 11 is, for example, a silicon (Si) substrate.
  • the gate insulating film 51 is, for example, a silicon oxide film (SiO 2 film) formed by thermally oxidizing the semiconductor substrate 11 .
  • the gate electrode GE has a first portion GE1 and a second portion GE2 located on the first portion GE1 and contributing less to channel formation than the first portion GE1.
  • First portion GE1 includes a portion arranged in trench H with gate insulating film 51 interposed therebetween and a portion arranged on surface 11a of semiconductor substrate 11 with gate insulating film 51 interposed therebetween.
  • the first portion GE1 and the second portion GE2 are composed of, for example, a polysilicon (Poly-Si) film doped with an n-type impurity such as phosphorus (P) or arsenic (As), and are integrally formed.
  • the first portion GE1 and the second portion GE2 are of the same conductivity type.
  • the first site GE1 is n-type
  • the second site GE2 is also n-type.
  • a contact electrode connected to the gate electrode GE is arranged on the second portion GE2.
  • the contact electrodes may also be referred to as connection wirings.
  • the floating diffusion FD is arranged in a second conductivity type (for example, p-type) well region 13 provided on the surface 11a side of the semiconductor substrate 11, and is composed of, for example, an n + -type impurity diffusion layer.
  • the floating diffusion FD holds charges transferred from the photodiode PD (see FIG. 2) when the transistor Tr1 is turned on.
  • the photodiode PD serving as the source of the transistor Tr1 is composed of, for example, an n-type impurity diffusion layer.
  • the photodiode PD is provided on the semiconductor substrate 11 and is provided widely within the sensor pixel 102 (see FIG. 2), for example, below the floating diffusion FD via the p-type well region 13 .
  • a pinning layer 53 is provided on the inner side surface of the trench H.
  • the pinning layer 53 is composed of, for example, a p-type impurity diffusion layer.
  • the p-type impurity concentration in the pinning layer 53 is lower than the p-type impurity concentration in the well region 13 .
  • the pinning layer 53 is intended to reduce dark current.
  • a side wall SW is provided on the side surface of the portion which is part of the gate electrode GE and which is arranged outside the trench H.
  • the sidewall SW is composed of a silicon nitride film (SiN film) formed by, for example, a CVD (Chemical Vapor Deposition) method.
  • An oxide film 55 is provided between the side surface of the gate electrode GE and the sidewall SW.
  • the oxide film 55 is, for example, a SiO 2 film formed by thermally oxidizing the gate electrode GE.
  • An insulating film 57 is also provided on the surface (upper surface) of the gate electrode GE and the surface of the floating diffusion FD.
  • the insulating film 57 is, for example, a SiO 2 film formed by a CVD method.
  • a step portion 60 provided on the surface 11a of the semiconductor substrate 11 exists between the gate electrode GE and the floating diffusion FD.
  • the upper stage of the stepped portion 60 is located on the gate electrode GE side, and the lower stage of the stepped portion 60 is located on the floating diffusion FD side.
  • the height (that is, the step) d1 of the stepped portion 60 is 20% or more and 100% or less of the width w1 of the sidewall SW.
  • a relationship of 0.2 ⁇ w1 ⁇ d1 ⁇ 1.0 ⁇ w1 is established.
  • the distance L1 from the outer peripheral edge of the sidewall SW to the stepped portion is 10% or more of the width w1 of the sidewall SW.
  • a relationship of 0.1 ⁇ W1 ⁇ L1 holds.
  • the stepped portion 60 is provided directly below the sidewall SW.
  • FIGS. 4 to 6 are cross-sectional views showing, in order of steps, a method for manufacturing the transistor Tr1 according to Configuration Example 1 of Embodiment 1 of the present disclosure.
  • the imaging device 1 including the transistor Tr1 is manufactured using various devices such as a film forming device (including a CVD device, a sputtering device, and a thermal oxidation device), an exposure device, an etching device, and a CMP (Chemical Mechanical Polish) device. .
  • a film forming device including a CVD device, a sputtering device, and a thermal oxidation device
  • an exposure device an etching device
  • CMP Chemical Mechanical Polish
  • the manufacturing apparatus partially etches the front surface 11a side of the semiconductor substrate 11 to form trenches H.
  • the manufacturing apparatus thermally oxidizes the semiconductor substrate 11 to form an oxide film (not shown) on the surface 11a of the semiconductor substrate 11 and the inner side surfaces and bottom surfaces of the trenches H.
  • the oxide film is, for example, a silicon oxide film (SiO 2 film).
  • the manufacturing equipment forms a mask (not shown) on the surface 11 a of the semiconductor substrate 11 .
  • the mask has a shape that exposes the upper portion of the trench H and covers the other regions.
  • the mask is made of photoresist, for example.
  • the manufacturing apparatus implants p-type impurity ions into the inner side surface of the trench H using the oxide film exposed from the mask as a through film. Thereby, a pinning layer 53 is formed on the inner side surface of the trench H. As shown in FIG. After the ion implantation, the manufacturing equipment removes the mask, and then removes the oxide film by wet etching or the like.
  • the manufacturing apparatus thermally oxidizes the semiconductor substrate 11 to form the gate insulating film 51 on the surface 11a of the semiconductor substrate 11 and the inner side surfaces and the bottom surface of the trench H.
  • the gate insulating film 51 is, for example, a SiO2 film.
  • the manufacturing apparatus deposits a gate electrode material film 67 on the surface 11a side of the semiconductor substrate 11 to fill the trench H.
  • the gate electrode material film 67n is, for example, polysilicon (Poly-Si).
  • the manufacturing equipment forms a mask (not shown) on the gate electrode material film 67, and etches and removes the portion of the gate electrode material film 67 exposed from the mask.
  • the mask is made of photoresist, for example.
  • the gate electrode GE is formed from the gate electrode material film.
  • the manufacturing apparatus removes the mask.
  • the manufacturing apparatus thermally oxidizes the semiconductor substrate 11 to form an oxide film 55 on the surface 11a of the semiconductor substrate 11 and the surface (upper surface) and side surfaces of the gate electrode GE.
  • the oxide film 55 is, for example, a SiO2 film.
  • the manufacturing apparatus deposits an insulating film for sidewall formation over the entire upper portion of the semiconductor substrate 11 .
  • the insulating film for sidewall formation is, for example, a silicon nitride film (SiN film), and its forming method is the CVD method.
  • the manufacturing equipment etch-backs this insulating film. As a result, as shown in step ST4 of FIG. 5, the manufacturing equipment forms sidewalls SW on the side surfaces of the gate electrode GE with the oxide film 55 interposed therebetween.
  • the manufacturing apparatus dry-etches the semiconductor substrate 11 using the gate electrode GE and the sidewall SW as a mask.
  • the manufacturing apparatus thermally oxidizes the semiconductor substrate 11 to form a sacrificial oxide film 69 on the surface 11a of the semiconductor substrate 11.
  • the sacrificial oxide film 69 is, for example, a SiO2 film.
  • a damaged layer (not shown) generated on the surface 11 a of the semiconductor substrate 11 by dry etching during the formation of the step portion 60 is incorporated into the sacrificial oxide film 69 .
  • step ST7 of FIG. 6 the manufacturing equipment wet-etches and removes the sacrificial oxide film 69 to expose the surface 11a of the semiconductor substrate 11. Then, as shown in FIG. As a result, the damaged layer produced during the formation of the step portion 60 is removed together with the sacrificial oxide film 69 . Further, the formation and removal of the sacrificial oxide film 69 increases the height (that is, the step) of the stepped portion 60 and moves the position thereof from the initial formation position toward the gate electrode GE side.
  • the manufacturing equipment deposits an insulating film 57 over the entire upper portion of the semiconductor substrate 11.
  • the insulating film 57 is, for example, a SiO 2 film and is formed by a CVD method.
  • the manufacturing apparatus ion-implants an n-type impurity into the semiconductor substrate 11 using the insulating film 57 as a through film and the gate electrode GE and sidewall SW as a mask.
  • the manufacturing apparatus forms the floating diffusion FD in the semiconductor substrate 11, as shown in step ST9 of FIG. Through such steps, the transistor Tr1 shown in FIG. 3 is completed.
  • FIG. 7 is a cross-sectional view showing an example of a one-side stepped type transistor Tr1 according to Configuration Example 1 of Embodiment 1 of the present disclosure.
  • FIG. 8 is a cross-sectional view showing an example of a double-sided stepped type transistor Tr1 according to Configuration Example 1 of Embodiment 1 of the present disclosure.
  • a one-sided stepped type having a stepped portion 60 only on the floating diffusion FD side As a structure when the transistor Tr1 is used as a transfer transistor, as shown in FIG. 7, a one-sided stepped type having a stepped portion 60 only on the floating diffusion FD side, and as shown in FIG. and a double-sided stepped type having a stepped portion 60 are exemplified.
  • the well tap 59 is a p + -type region provided on the surface 11a side of the semiconductor substrate 11 for connection to the well region 13, and is arranged on the opposite side of the floating diffusion FD across the gate electrode GE, for example. .
  • either the one-sided stepped type or the double-sided stepped type may be adopted.
  • the one-sided stepped type In the case of the one-sided stepped type, it is necessary to cover the well tap 59 with a mask during overetching for forming the stepped portion 60 . For this reason, the one-sided stepped type requires the formation and removal of a mask compared to the two-sided stepped type, and the number of processes increases. It becomes easy to secure a wide area in the vertical direction.
  • the use of the transistor Tr1 (and transistors Tr2 to Tr4 described later) is not limited to a transfer transistor.
  • the transistor Tr1 (and transistors Tr2 to Tr4, which will be described later) may be used as a pixel transistor other than the transfer transistor, such as an amplification transistor, a reset transistor, and a selection transistor in the imaging device 1 .
  • the application of the transistor Tr1 (and transistors Tr2 to Tr4 described later) is not limited to the imaging device 1 either.
  • the transistor Tr1 (and transistors Tr2 to Tr4 described later) may be used as transistors of various semiconductor devices. When the transistor Tr1 (and transistors Tr2 to Tr4 to be described later) is used for purposes other than the transfer transistor, the floating diffusion FD becomes one of the drain region and the source region.
  • FIG. 9 is a cross-sectional view showing a transistor Tr2 according to Configuration Example 2 of Embodiment 1 of the present disclosure.
  • a transistor Tr2 shown in FIG. 9 is provided on the semiconductor substrate 11, and is used, for example, as a transfer transistor that transfers charges generated in the photodiode PD to the photodiode PD.
  • the transistor Tr2 shown in FIG. 9 is different from the transistor Tr1 shown in FIG. 3 in that the stepped portion 60 is positioned directly under the gate electrode GE instead of directly under the sidewall SW.
  • Other configurations of the transistor Tr2 shown in FIG. 9 are the same as those of the transistor Tr1 shown in FIG.
  • 10A to 10D are cross-sectional views showing, in order of steps, a method for manufacturing the transistor Tr2 according to Configuration Example 2 of Embodiment 1 of the present disclosure.
  • step ST21 of FIG. 10 the process up to the step of forming the gate electrode GE is the same as the method of manufacturing the transistor Tr1 described with reference to FIGS.
  • a gate electrode GE having a first portion GE1 and a second portion GE2 is formed by etching the gate electrode material film using a mask (not shown).
  • the manufacturing apparatus dry-etches (over-etches) the semiconductor substrate 11 using the same mask used for forming the gate electrode GE to form the stepped portion 60 on the surface 11 a of the semiconductor substrate 11 . After forming the stepped portion 60, the manufacturing apparatus removes the mask.
  • the manufacturing apparatus thermally oxidizes the semiconductor substrate 11 to form a sacrificial oxide film (not shown) on the surface 11 a of the semiconductor substrate 11 .
  • the sacrificial oxide film is, for example, a SiO2 film.
  • a damaged layer (not shown) generated on the surface 11a of the semiconductor substrate 11 by dry etching during the formation of the step portion 60 is incorporated into the sacrificial oxide film.
  • the manufacturing equipment wet-etches and removes the sacrificial oxide film to expose the surface 11a of the semiconductor substrate 11 .
  • the damaged layer generated during the formation of the step portion 60 is removed together with the sacrificial oxide film.
  • the formation and removal of the sacrificial oxide film increases the height (that is, the step) of the stepped portion 60 and moves the position thereof from the initial formation position toward the gate electrode GE side.
  • step ST22 in FIG. 10 the manufacturing apparatus thermally oxidizes the semiconductor substrate 11 to form an oxide film 55 on the surface 11a of the semiconductor substrate 11 and the surface (upper surface) and side surfaces of the gate electrode GE. do.
  • the manufacturing equipment deposits an insulating film for sidewall formation over the entire upper portion of the semiconductor substrate 11 and etch backs the insulating film.
  • the manufacturing equipment forms sidewalls SW on the side surfaces of the gate electrode GE with the oxide film 55 interposed therebetween.
  • the manufacturing apparatus deposits an insulating film that serves as a through film over the entire upper portion of the semiconductor substrate 11 .
  • the manufacturing apparatus uses this insulating film as a through film and also uses the gate electrode GE and sidewall SW as a mask to ion-implant an n-type impurity into the semiconductor substrate 11 .
  • the manufacturing apparatus forms the floating diffusion FD (see FIG. 9) on the semiconductor substrate 11 .
  • the transistor Tr2 shown in FIG. 9 is completed.
  • the transistor Tr2 according to the configuration example 2 may be either a one-sided step type (see FIG. 7) or a double-sided step type (see FIG. 8).
  • the one-sided stepped type requires the formation and removal of a mask compared to the double-sided stepped type, and the number of processes increases. It becomes easy to secure a wide area in the depth direction of the .
  • FIG. 11 is a diagram showing a result of simulating the electric field strength distribution of the transistor Tr1 according to Configuration Example 1 of Embodiment 1 of the present disclosure.
  • FIG. 12 is a diagram showing a result of simulating the electric field intensity distribution of the transistor Tr2 according to Configuration Example 2 of Embodiment 1 of the present disclosure.
  • FIG. 13 is a diagram showing a result of simulating the electric field strength distribution of the transistor Tr' according to the comparative example of the first embodiment of the present disclosure.
  • the area surrounded by the equipotential lines with higher hatch density indicates higher electric field intensity.
  • the transistor Tr' according to the comparative example is different from the transistors Tr1 and Tr2 according to Configuration Examples 1 and 2 of Embodiment 1 in that the step portion 60 does not exist.
  • the transistors Tr1 and Tr2 according to the configuration examples 1 and 2 are closer to the edge of the gate electrode GE than the transistor Tr' according to the comparative example. It was confirmed that the electric field strength of It has been confirmed that the transistor Tr1 according to Configuration Example 1 can reduce the electric field intensity in the vicinity of the gate end portion e existing in the first portion GE1 of the gate electrode GE by 3% compared to the transistor Tr' according to the comparative example.
  • the gate edge e is a portion where an electric field concentrates with respect to the floating diffusion FD, which is the drain, and is, for example, a corner.
  • the transistor Tr2 according to Configuration Example 2 can reduce the electric field strength near the gate end portion e by 5% compared to the transistor Tr' according to the comparative example.
  • the transistor according to the first embodiment of the present disclosure is not limited to the above configuration examples 1 and 2, and may be, for example, any one or more aspects of configuration examples 3 to 6 below. .
  • FIG. 14 is a cross-sectional view showing a transistor Tr3 according to Configuration Example 3 of Embodiment 1 of the present disclosure, which is a one-side stepped type.
  • FIG. 15 is a cross-sectional view showing a transistor Tr3 according to Configuration Example 3 of Embodiment 1 of the present disclosure, which is of a double-sided stepped type.
  • the one-sided stepped transistor Tr3 shown in FIG. 14 and the double-sided stepped transistor Tr3 shown in FIG. 15 are both provided on the semiconductor substrate 11 and used as transfer transistors, for example.
  • the difference between the transistor Tr3 shown in FIGS. 14 and 15 and the transistor Tr1 shown in FIG. 3 is that the transistor Tr3 is not a trench MOS transistor but a planar MOS transistor.
  • the transistor Tr3 has a planar gate electrode GE provided on the surface 11a of the semiconductor substrate 11 .
  • the planar gate electrode GE has a first portion GE1 provided on the surface 11a of the semiconductor substrate 11 and a second portion GE2 located on the first portion GE1. Form a channel in the vicinity.
  • a drain region 14 and a source region 15 are provided on both sides of the gate electrode GE in the semiconductor substrate 11 .
  • the drain region 14 functions as a floating diffusion.
  • a stepped portion 60 provided on the surface 11a of the semiconductor substrate 11 exists between the planar gate electrode GE and the drain region 14 .
  • the upper stage of the stepped portion 60 is located on the gate electrode GE side, and the lower stage of the stepped portion 60 is located on the drain region 14 side.
  • stepped portions 60 between the planar gate electrode GE and the drain region 14 and between the planar gate electrode GE and the source region 15 .
  • the upper stage of the step portion 60 is positioned on the gate electrode GE side.
  • the lower step of the stepped portion 60 is located on the drain region 14 side or the source region 15 side.
  • the stepped portion 60 is provided directly below the sidewall SW.
  • the configuration of the transistor Tr3 is not limited to this, and the stepped portion 60 may be provided directly below the gate electrode GE.
  • the presence of the step portion 60 as in the configuration examples 1 and 2 makes it possible to reduce the electric field strength near the gate end.
  • FIG. 16 is a plan view showing a transistor Tr4 according to Configuration Example 4 of Embodiment 1 of the present disclosure.
  • FIG. 17 is a cross-sectional view showing a transistor Tr4 according to Configuration Example 4 of Embodiment 1 of the present disclosure.
  • FIG. 17 corresponds to a cross section taken along line AA' in the plan view shown in FIG.
  • a transistor Tr4 shown in FIGS. 16 and 17 is provided on the semiconductor substrate 11 and used as a transfer transistor, for example.
  • a drain region 14 of the transistor Tr4 functions as a floating diffusion.
  • the fin gate portions FG1 and FG2 are composed of, for example, a polysilicon (Poly-Si) film doped with an n-type impurity such as phosphorus (P) or arsenic (As), and are different from other portions of the gate electrode GE. integrally formed.
  • the first portion GE1 and the second portion GE2 including the fin gate portions FG1 and FG2 are of the same conductivity type.
  • the first portion GE1, the second portion GE2, and the fin gate portions FG1 and FG2 are all n-type.
  • the semiconductor substrate 11 of this example is provided with trenches H1 and H2 that open toward the surface 11a.
  • the trenches H1 and H2 are provided so as to face each other in a direction crossing the gate length direction of the transistor Tr4.
  • a fin gate portion FG1 of the gate electrode GE is arranged in the trench H1 with the gate insulating film 51 interposed therebetween.
  • a fin gate portion FG2 of the gate electrode GE is arranged in the trench H2 with the gate insulating film 51 interposed therebetween.
  • the gate electrode GE can simultaneously apply a gate voltage from a total of three directions, ie, the upper side and the left and right sides, to the semiconductor region sandwiched between the trenches H1 and H2. It is possible to make
  • the transistor Tr4 has a shape in which the fin gate portions FG1 and FG2 of the gate electrode GE are arranged in the trenches H1 and H2 (or because the semiconductor region sandwiched between the trenches H1 and H2 has a fin shape). It may be called a MOS transistor with a buried gate structure, or may be called a FinFET (Fin Field Effect Transistor), or may be called a dug FinFET.
  • FinFET Fin Field Effect Transistor
  • stepped portions 60 between the gate electrode GE and the drain region 14 and between the gate electrode GE and the source region 15, respectively.
  • the upper stage of the step portion 60 is positioned on the gate electrode GE side.
  • the lower step of the stepped portion 60 is located on the drain region 14 side or the source region 15 side.
  • the presence of the stepped portion 60 as in Configuration Examples 1 and 2 makes it possible to reduce the electric field strength near the gate end.
  • FIG. 17 shows a double-sided stepped type
  • the transistor Tr4 is not limited to this.
  • the transistor Tr4 may be of a one-sided stepped type in which the stepped portion 60 exists between the gate electrode GE and the drain region 14 and the stepped portion 60 does not exist between the gate electrode GE and the source region 15 .
  • FIG. 17 shows the case where the stepped portion 60 is provided directly below the sidewall SW, the configuration of the transistor Tr4 is not limited to this.
  • the stepped portion 60 may be provided directly below the gate electrode GE.
  • FIG. 18 is a cross-sectional view showing a pixel transistor Tr5 according to Configuration Example 5 of Embodiment 1 of the present disclosure.
  • the pixel transistor Tr5 includes a transistor Tr1 (double-sided step type) according to Configuration Example 1 and a transistor Tr4 according to Configuration Example 4.
  • the transistor Tr1 is used as a transfer transistor and the transistor Tr4 is used as a reset transistor.
  • the transistors Tr1 and Tr4 are connected in series, and the floating diffusion FD of the transistor Tr1 and the source region 15 of the transistor Tr4 are shared.
  • the presence of the stepped portion 60 as in Configuration Examples 1 and 4 makes it possible to reduce the electric field strength near the gate end.
  • the gate electrodes GE of the transistors Tr1 and Tr4 can be formed collectively (that is, simultaneously in the same process).
  • the stepped portions 60 of the transistors Tr1 and Tr4 can be formed collectively (that is, simultaneously in the same process) using the gate electrodes GE and the sidewalls SW as masks. It is possible to suppress an increase in the number of steps compared to the case where the gate electrodes GE of the transistors Tr1 and Tr4 and the stepped portions 60 are separately formed.
  • FIG. 19 is a cross-sectional view showing a pixel transistor Tr6 according to Configuration Example 6 of Embodiment 1 of the present disclosure.
  • the pixel transistor Tr6 has a transistor Tr1 provided on a semiconductor substrate (hereinafter also referred to as a first semiconductor substrate) 11 and a transistor Tr' provided on a second semiconductor substrate .
  • a step portion 60 exists in the transistor Tr1.
  • the transistor Tr' is used, for example, as a transfer transistor.
  • the transistor Tr' is used, for example, as a reset transistor.
  • the second semiconductor substrate 21 is stacked on the first semiconductor substrate 11 with an interlayer insulating film 17 interposed therebetween.
  • a floating diffusion FD which is the drain of the transistor Tr1, is connected to the source region 15 of the transistor Tr' via a wiring (not shown) penetrating the interlayer insulating film 17 and the second semiconductor substrate 21, or the like.
  • Configuration Example 6 is not limited to this.
  • a planar transistor Tr3 (FIGS. 14 and 15) having a step portion 60 may be arranged on the second semiconductor substrate 21.
  • FIG. According to Configuration Example 6, the presence or absence of the stepped portion 60 can be selected for each of the transistors arranged on the first semiconductor substrate 11 and the transistor arranged on the second semiconductor substrate 21, and the shape of the stepped portion 60 can be selected. and size can be easily selected, and there is an advantage that the degree of freedom in design is high.
  • the imaging device 1 includes the (first) semiconductor substrate 11 and the sensor pixels 102 provided on the semiconductor substrate 11 and performing photoelectric conversion.
  • the sensor pixel 102 includes, for example, a photodiode PD, a transistor Tr1 (or transistors Tr2 to Tr4) electrically connected to the photodiode PD, and a photodiode PD through the transistor Tr1 (or transistors Tr2 to Tr4). and a floating diffusion FD that temporarily holds the charge output from the .
  • the gate electrode GE of the transistor Tr1 (or the transistors Tr2 to Tr4) is arranged at a position facing the semiconductor substrate 11 with the gate insulating film 51 interposed therebetween.
  • the first portion GE1 is located on the floating diffusion FD side and has an edge (that is, a gate edge) e where an electric field concentrates on the floating diffusion FD.
  • the gate edge e is located above the surface of the floating diffusion FD via a stepped portion 60 provided on the surface 11a side of the semiconductor substrate 11 .
  • the gate end portion e is flush with the side surface of the second portion GE2.
  • the presence of the stepped portion 60 can increase the shortest distance between the gate edge e and the floating diffusion FD, and can alleviate the electric field concentration near the gate edge e. This makes it possible to improve the performance of the transistors (for example, the transistors Tr1 to Tr6) and, for example, to suppress the occurrence of image defects such as white spots caused by electric field concentration at the gate end portion e.
  • the gate electrode GE is not scraped. Therefore, variations in the shortest distance between the gate end portion e and the floating diffusion FD can be suppressed, and it is easy to keep this shortest distance within an appropriate range. Robustness against processing variations can be improved.
  • the stepped portion 60 has a low aspect ratio, it is easy to embed an insulating film into the stepped portion 60 . As a result, it can be expected that void generation, which is a factor of reliability deterioration, can be reduced.
  • the presence of the step portion 60 can alleviate the electric field concentration near the gate end portion e. Therefore, it is possible to suppress the occurrence of reliability defects such as TDDB (Time Dependent Dielectric Breakdown) and HCI (Hot Carrier Injection) caused by the electric field at the gate edge e.
  • TDDB Time Dependent Dielectric Breakdown
  • HCI Hot Carrier Injection
  • the first portion GE1 and the second portion GE2 of the gate electrode GE are of the same conductivity type.
  • the first portion GE1 and the second portion GE2 may have different conductivity types. That is, the first portion GE1 may be a conductor layer of the first conductivity type, and the second portion GE2 may be a conductor layer of the second conductivity type. Alternatively, the second portion may be a non-conducting layer.
  • FIG. 20 is a cross-sectional view showing a transistor Tr11 according to Configuration Example 1 of Embodiment 2 of the present disclosure.
  • a transistor Tr11 shown in FIG. 20 is provided on the semiconductor substrate 11, and is used, for example, as a transfer transistor that transfers charges generated in the photodiode PD to the photodiode PD.
  • the transistor Tr1 has a gate electrode GE provided from the inside of the semiconductor substrate 11 to the surface 11a, and a gate insulating film 51 provided between the gate electrode GE and the semiconductor substrate 11.
  • a vertical transistor of a first conductivity type for example, n-type
  • PD photodiode
  • the gate electrode GE includes a first portion GE1, a second portion GE2 located on the first portion GE1 and having a smaller contribution to channel formation than the first portion GE1, and a second portion GE2. and a third portion GE3 arranged on the opposite side of the first portion GE1 (that is, on the second portion GE2) across the .
  • the first portion GE1 is arranged in the trench H with the gate insulating film 51 interposed therebetween.
  • Second portion GE2 includes a portion arranged in trench H with gate insulating film 51 interposed therebetween and a portion arranged on surface 11a of semiconductor substrate 11 with gate insulating film 51 interposed therebetween.
  • at least part of the third portion GE3 is arranged above the surface 11a of the semiconductor substrate 11 (that is, outside the trench H).
  • the first part GE1 is a conductor layer of the first conductivity type (for example, n+ type).
  • the second part GE2 is a non-conductor layer or a conductor layer of the second conductivity type (for example, p-type).
  • the third portion GE3 is a conductor layer of the second conductivity type (for example, p+ type).
  • the first site GE1 is n+ type.
  • the third site GE3 is p+ type.
  • the second portion GE2 is a depletion layer (non-conductor layer) generated by the pn junction between the first portion GE1 and the third portion GE3.
  • the first portion GE1 is doped with an n-type impurity such as phosphorus (P) or arsenic (As).
  • the third portion GE3 is doped with a p-type impurity such as indium (In) or boron (B).
  • the first portion GE1, the second portion GE2 and the third portion GE3 are made of a polysilicon (Poly-Si) film and formed integrally.
  • the transistor Tr11 includes an STI (Shallow Trench Isolation) layer 73 provided in the depth direction from the surface 11a of the semiconductor substrate 11 and a contact electrode connected to the first portion GE1 of the gate electrode GE. 81 and a contact electrode 82 connected to the floating diffusion FD.
  • the STI layer 73 is composed of, for example, an opening provided on the surface 11a side of the semiconductor substrate 11 and an insulating layer (eg, SiO 2 film) embedded in the opening.
  • the STI layer 73 is provided at a position adjacent to the first portion GE1 of the gate electrode GE.
  • the contact electrode 81 reaches the STI layer 73 through the interlayer insulating film 17 and the like. At least side surfaces of the contact electrode 81 are in contact with the first portion GE1 of the gate electrode GE.
  • the contact electrode 82 penetrates the interlayer insulating film 17 and the like, reaches the floating diffusion FD, and is in contact with the floating diffusion FD.
  • 21 to 23 are cross-sectional views showing, in order of steps, a method for manufacturing the transistor Tr11 according to Configuration Example 1 of Embodiment 2 of the present disclosure.
  • the manufacturing equipment forms the STI layer 73 on the front surface 11a side of the semiconductor substrate 11 .
  • the manufacturing equipment etches a portion adjacent to the STI layer 73 on the surface 11a side of the semiconductor substrate 11 to form a trench H.
  • the manufacturing apparatus thermally oxidizes the semiconductor substrate 11 to form a through film (for example, a SiO 2 film) (not shown) on the surface 11a of the semiconductor substrate 11 and the inner and bottom surfaces of the trench H.
  • the manufacturing apparatus implants p-type impurity ions into the inner side surface of the trench H through the through film.
  • the manufacturing apparatus forms the pinning layer 53 on the inner side surface of the trench H, as shown in step ST33 of FIG.
  • the manufacturing equipment removes the through film.
  • the manufacturing apparatus thermally oxidizes the semiconductor substrate 11 to form the gate insulating film 51 on the surface 11a of the semiconductor substrate 11 and the inner side surfaces and the bottom surface of the trench H.
  • the gate insulating film 51 is, for example, a SiO2 film.
  • the manufacturing apparatus deposits a gate electrode material film 67n on the surface 11a side of the semiconductor substrate 11 to fill the trench H.
  • the gate electrode material film 67n is, for example, amorphous silicon doped with phosphorus (P), which is an n-type impurity.
  • the gate electrode material film 67n may be polysilicon doped with phosphorus (P).
  • the manufacturing apparatus ion-implants p-type impurities (for example, p-type impurities such as indium (In) or boron (B)) into the surface of the gate electrode material film 67n. to form a p-type injection layer 67p.
  • p-type impurities for example, p-type impurities such as indium (In) or boron (B)
  • the type of p-type impurity used in this step is not particularly limited. However, since indium (In) has a larger atomic weight than boron (B), if indium (In) is used, the surface layer (ie, the region shallow from the surface) of the gate electrode material film 67n has a p-type implantation layer. It becomes easy to form 67p.
  • the manufacturing equipment forms a mask (not shown) on the p-type injection layer 67p, and etches and removes the portions of the p-type injection layer 67p and the gate electrode material film 67n exposed from the mask.
  • the manufacturing apparatus forms the p-type injection layer 67p and the gate electrode material film 67n in the shape of a gate electrode. After that, the manufacturing equipment removes the mask.
  • the manufacturing equipment adds an oxide film to the surface 11a of the semiconductor substrate 11 and to the side surfaces of the p-type injection layer 67p and the gate electrode material film 67n formed in the shape of the gate electrode. 55 are formed, and sidewalls SW are formed through the oxide film 55 . After forming the sidewalls SW, an insulating film 57 is deposited over the entire upper portion of the semiconductor substrate 11 .
  • the method of forming the oxide film 55, the sidewall SW, and the insulating film 57 is the same as the method of manufacturing the transistor Tr1 described with reference to FIGS. 4 to 6, for example.
  • the manufacturing apparatus uses a mask (not shown) to ion-implant n-type impurities such as phosphorus (P) and arsenic (As) into the front surface 11a side of the semiconductor substrate 11 .
  • This mask has a shape that exposes the area where the floating diffusion FD (see FIG. 20) is to be formed and covers the other area.
  • the manufacturing equipment removes this mask.
  • the manufacturing apparatus heat-treats the semiconductor substrate 11 to diffuse and activate the n-type impurity ion-implanted into the above-mentioned predetermined region. Thereby, as shown in step ST37 of FIG. 23, the manufacturing apparatus forms the n + -type floating diffusion FD in the semiconductor substrate 11 .
  • This heat treatment also activates and diffuses impurities contained in the p-type implantation layer 67p and the gate electrode material film 67n.
  • the gate electrode GE including the n + -type first portion GE1, the second portion GE2 which is made non-conductive by the formation of the depletion layer, and the p + -type third portion GE3 is formed.
  • the manufacturing equipment forms the interlayer insulating film 17 on the surface 11a of the semiconductor substrate 11.
  • the manufacturing apparatus partially etches the interlayer insulating film 17 and the like to form contact holes CH1 and CH2.
  • the contact hole CH1 is formed to penetrate the interlayer insulating film 17 and the sidewall SW and reach the STI layer 73 .
  • the contact hole CH2 is formed to penetrate the interlayer insulating film 17 and reach the floating diffusion FD.
  • the contact holes CH1 and CH2 may be formed collectively (that is, simultaneously in the same process) or may be formed separately.
  • the manufacturing equipment forms contact electrodes 81 and 82 (see FIG. 20) in the contact holes CH1 and CH2, respectively.
  • the transistor Tr11 shown in FIG. 20 is completed.
  • the use of the transistor Tr11 (and transistors Tr12 to Tr14 described later) is not limited to a transfer transistor.
  • the transistor Tr11 may be used as a pixel transistor other than the transfer transistor, such as an amplification transistor, a reset transistor, or a selection transistor in the imaging device 1 . Further, the use of the transistor Tr11 is not limited to the imaging device 1 either.
  • the transistor Tr11 may be used as a transistor for various semiconductor devices. When the transistor Tr11 (and transistors Tr12 to Tr14 which will be described later) is used for purposes other than the transfer transistor, the floating diffusion FD becomes one of the drain region and the source region.
  • FIG. 24 is a cross-sectional view showing a transistor Tr12 according to Configuration Example 2 of Embodiment 2 of the present disclosure.
  • a transistor Tr12 shown in FIG. 20 is provided on the semiconductor substrate 11, and is used, for example, as a transfer transistor that transfers charges generated in the photodiode PD to the photodiode PD.
  • the difference between the transistor Tr12 shown in FIG. 24 and the transistor Tr11 shown in FIG. 20 is that the STI layer 73 is not provided in the transistor Tr12 and that the contact electrode 81 connected to the gate electrode GE is located at the first position of the gate electrode GE. The point is that it is connected to the first site GE1 through the two sites GE2. In the transistor Tr12, a contact electrode 81 is arranged on the first portion GE1 of the gate electrode GE.
  • Other configurations of the transistor Tr12 shown in FIG. 24 are the same as those of the transistor Tr11 shown in FIG.
  • 25 and 26 are cross-sectional views showing, in order of steps, a method for manufacturing the transistor Tr12 according to Configuration Example 2 of Embodiment 2 of the present disclosure.
  • the manufacturing apparatus sequentially forms the pinning layer 53, the gate insulating film 51, and the gate electrode material film 67n without forming the STI layer 73.
  • the manufacturing apparatus sequentially forms the pinning layer 53, the gate insulating film 51, and the gate electrode material film 67n without forming the STI layer 73.
  • the manufacturing apparatus ion-implants p-type impurities (for example, p-type impurities such as indium (In) or boron (B)) into the surface of the gate electrode material film 67n. to form a p-type injection layer 67p.
  • p-type impurities for example, p-type impurities such as indium (In) or boron (B)
  • the type of p-type impurity is not particularly limited, but if indium (In) is used, it becomes easier to form the p-type injection layer 67p on the surface layer of the gate electrode material film 67n.
  • the manufacturing equipment forms a mask (not shown) on the p-type injection layer 67p, and uses the mask to etch the p-type injection layer 67p and the gate electrode material film 67n.
  • the manufacturing apparatus forms the p-type injection layer 67p and the gate electrode material film 67n in the shape of a gate electrode. After that, the manufacturing equipment removes the mask.
  • the manufacturing equipment adds oxide films to the surface 11a of the semiconductor substrate 11 and to the side surfaces of the p-type injection layer 67p and the gate electrode material film 67n formed in the shape of the gate electrode. 55 are formed, and sidewalls SW are formed through the oxide film 55 . After forming the sidewalls SW, an insulating film 57 is deposited over the entire upper portion of the semiconductor substrate 11 .
  • the manufacturing apparatus uses a mask (not shown) to ion-implant n-type impurities such as phosphorus (P) and arsenic (As) into the front surface 11a side of the semiconductor substrate 11 .
  • This mask has a shape that exposes the area where the floating diffusion FD (see FIG. 24) is to be formed and covers the other area.
  • the manufacturing equipment removes this mask.
  • the manufacturing apparatus heat-treats the semiconductor substrate 11 to diffuse and activate the n-type impurity ion-implanted into the above-mentioned predetermined region. Thereby, as shown in step ST45 of FIG. 26, the manufacturing apparatus forms the n+ type floating diffusion FD.
  • This heat treatment also activates and diffuses impurities contained in the p-type implantation layer 67p and the gate electrode material film 67n.
  • the gate electrode GE including the n + -type first portion GE1, the second portion GE2 which is made non-conductive by the formation of the depletion layer, and the p + -type third portion GE3 is formed.
  • the manufacturing equipment forms the interlayer insulating film 17 on the surface 11a of the semiconductor substrate 11. Then, as shown in FIG. Next, the manufacturing apparatus partially etches the interlayer insulating film 17 and the like to form contact holes CH1 and CH2.
  • the contact hole CH1 is formed to penetrate the interlayer insulating film 17, the sidewall SW and the second portion GE2 of the gate electrode GE and reach the first portion GE1 of the gate electrode GE.
  • the contact hole CH2 is formed to penetrate the interlayer insulating film 17 and reach the floating diffusion FD.
  • the contact holes CH1 and CH2 may be formed collectively (that is, simultaneously in the same process) or may be formed separately.
  • the manufacturing equipment forms contact electrodes 81 and 82 (see FIG. 24) in the contact holes CH1 and CH2, respectively.
  • the transistor Tr12 shown in FIG. 24 is completed.
  • FIG. 27 is a cross-sectional view showing a transistor Tr13 according to Configuration Example 3 of Embodiment 2 of the present disclosure.
  • a transistor Tr12 shown in FIG. 27 is provided on the semiconductor substrate 11, and is used, for example, as a transfer transistor that transfers charges generated in the photodiode PD to the photodiode PD.
  • the difference from the transistor Tr12 shown in FIG. 24 is that the contact electrode 81 is not the sidewall SW, but penetrates the third portion GE3 and the second portion GE2 of the gate electrode GE to form the first contact electrode. It is the point connected to the site GE1.
  • Other configurations of the transistor Tr13 shown in FIG. 27 are the same as those of the transistor Tr12 shown in FIG.
  • step ST51 of FIG. 28 the process up to the step of forming the interlayer insulating film 17 is the same as the manufacturing method of the transistor Tr12 described with reference to FIGS. 25 and 26, except for the shape of the gate electrode.
  • the first portion GE1 completely overlaps the third portion GE3 in the thickness direction of the gate electrode GE (that is, the first portion GE1 does not overlap the sidewall SW).
  • the p-type injection layer 67p and the gate electrode material film 67n are etched such that
  • the manufacturing apparatus After forming the interlayer insulating film 17, as shown in step ST52 of FIG. 28, the manufacturing apparatus partially etches the interlayer insulating film 17 and the like to form contact holes CH1 and CH2.
  • the contact hole CH1 is formed to penetrate the interlayer insulating film 17, the third portion GE3 and the second portion GE2 of the gate electrode GE, and reach the first portion GE1.
  • the contact hole CH2 is formed to penetrate the interlayer insulating film 17 and reach the floating diffusion FD.
  • the contact holes CH1 and CH2 may be formed collectively (that is, simultaneously in the same process) or may be formed separately.
  • the manufacturing equipment forms contact electrodes 81 and 82 (see FIG. 27) in the contact holes CH1 and CH2, respectively.
  • the transistor Tr13 shown in FIG. 27 is completed.
  • FIG. 29 is a cross-sectional view showing a transistor Tr14 according to Configuration Example 4 of Embodiment 2 of the present disclosure.
  • a transistor Tr14 shown in FIG. 29 is provided on the semiconductor substrate 11, and is used, for example, as a transfer transistor that transfers charges generated in the photodiode PD to the photodiode PD.
  • the transistor Tr14 shown in FIG. 29 is different from the transistor Tr11 shown in FIG. 20 in that the gate electrode GE is arranged in the trench H and not on the surface 11a of the semiconductor substrate 11.
  • the first portion GE1, the second portion GE2 and the third portion GE3 of the gate electrode GE are arranged in the trench H.
  • the surface (upper surface) of the third portion GE3 of the gate electrode GE is flush with or substantially flush with the surface 11a of the semiconductor substrate 11 .
  • step ST61 of FIG. 28 the process up to the process of forming the trench H in the semiconductor substrate 11 is the same as the manufacturing method of the transistor Tr11 described with reference to FIGS.
  • step ST61 of FIG. 28 after forming the trench H, the manufacturing apparatus deposits a gate electrode material film 67n on the surface 11a side of the semiconductor substrate 11 to fill the trench H. As shown in FIG.
  • the manufacturing equipment etches (for example, etch back) the gate electrode material film 67n or performs CMP processing on the gate electrode material film 67n to remove the gate electrode material film 67n from above the surface 11a of the semiconductor substrate 11. Remove. Thereby, the manufacturing equipment leaves the gate electrode material film 67n only in the trench H.
  • the surface (upper surface) of the gate electrode material film 67n left in the trench H is flush with or substantially flush with the surface 11a of the semiconductor substrate 11. As shown in FIG.
  • the manufacturing equipment forms a mask M62 on the surface 11a of the semiconductor substrate 11. Then, as shown in FIG.
  • the mask M62 has a shape that opens above the trench H filled with the gate electrode material film 67n and covers the other region.
  • the mask M62 is made of photoresist, for example.
  • the manufacturing apparatus implants ions of p-type impurities (for example, p-type impurities such as indium (In) or boron (B)) into the surface of the gate electrode material film 67n exposed from the mask M62.
  • p-type impurities for example, p-type impurities such as indium (In) or boron (B)
  • a p-type injection layer 67p is formed.
  • the type of p-type impurity is not particularly limited, but if indium (In) is used, it becomes easier to form the p-type injection layer 67p on the surface layer of the gate electrode material film 67n.
  • the manufacturing equipment removes the mask M62.
  • the manufacturing equipment forms a mask M64 on the p-type implantation layer 67p.
  • the mask M64 has a shape that exposes a region where the floating diffusion FD (see FIG. 29) is to be formed and covers the other regions.
  • the manufacturing equipment implants ions of n-type impurities such as phosphorus (P) and arsenic (As) into the above-described planned regions exposed from the mask M64. After ion-implanting the n-type impurity, the manufacturing equipment removes the mask M64. Next, the manufacturing apparatus heat-treats the semiconductor substrate 11 to diffuse and activate the n-type impurity ion-implanted into the above-mentioned predetermined region. Thereby, as shown in step ST65 of FIG. 31, the manufacturing apparatus forms the n+ type floating diffusion FD.
  • n-type impurities such as phosphorus (P) and arsenic (As)
  • the gate electrode GE is formed in the trench H, including the n + -type first portion GE1, the second portion GE2 made nonconductive by the formation of the depletion layer, and the p + -type third portion GE3.
  • the manufacturing equipment forms the interlayer insulating film 17 on the surface 11a of the semiconductor substrate 11. Then, as shown in FIG. Next, the manufacturing apparatus partially etches the interlayer insulating film 17 and the like to form contact holes CH1 and CH2.
  • the contact hole CH ⁇ b>1 is formed to penetrate the interlayer insulating film 17 and reach the STI layer 73 .
  • the contact hole CH2 is formed to penetrate the interlayer insulating film 17 and reach the floating diffusion FD.
  • the contact holes CH1 and CH2 may be formed collectively (that is, simultaneously in the same process) or may be formed separately.
  • the manufacturing equipment forms contact electrodes 81 and 82 (see FIG. 29) in the contact holes CH1 and CH2, respectively.
  • the transistor Tr14 shown in FIG. 29 is completed.
  • the imaging device 1 includes the semiconductor substrate 11 and the sensor pixels 102 provided on the semiconductor substrate 11 and performing photoelectric conversion.
  • the sensor pixel 102 includes, for example, a photodiode PD, a transistor Tr11 (or transistors Tr12 to Tr14) electrically connected to the photodiode PD, and a photodiode PD through the transistor Tr11 (or transistors Tr12 to Tr14). and a floating diffusion FD that temporarily holds the charge output from the .
  • the gate electrode GE of the transistor Tr11 (or the transistors Tr12 to Tr14) is arranged at a position facing the semiconductor substrate 11 with the gate insulating film 51 interposed therebetween.
  • the first portion GE1 is located on the floating diffusion FD side and has an edge (that is, a gate edge) e where an electric field concentrates on the floating diffusion FD.
  • the gate edge e is positioned below the surface of the floating diffusion FD via a stepped portion 60A provided on the surface 11a side of the semiconductor substrate 11 .
  • the gate end portion e is flush with the side surface of the second portion GE2.
  • the step portion 60A is a step that exists at the opening end of the trench H, and is a step that exists between the surface 11a of the semiconductor substrate 11 and the upper end of the first portion GE1.
  • the upper end of the first portion GE1 may be rephrased as a boundary between the first portion GE1 and the second portion GE2.
  • the existence of the stepped portion 60A makes it possible to widen the shortest distance between the gate end e and the floating diffusion FD, so that electric field concentration in the vicinity of the gate end e can be alleviated.
  • This makes it possible to improve the performance of the transistors (for example, the transistors Tr11 to Tr14) and, for example, to suppress the occurrence of image defects such as white spots caused by electric field concentration near the gate edge e.
  • the imaging apparatus 1 as described above can be applied to various electronic devices such as imaging systems such as digital still cameras and digital video cameras, mobile phones with imaging functions, and other devices with imaging functions. can be done.
  • FIG. 32 is a block diagram showing a configuration example of an imaging system mounted on an electronic device.
  • the imaging system 201 includes an optical system 202 , an imaging device 203 , and a DSP (Digital Signal Processor) 204 . , a recording device 209, and a power supply system 210 are connected to each other, so that still images and moving images can be captured.
  • DSP Digital Signal Processor
  • the optical system 202 is configured with one or more lenses, guides the image light (incident light) from the subject to the imaging device 203, and forms an image on the light receiving surface (sensor section) of the imaging device 203.
  • the imaging device 203 As the imaging device 203, the imaging device 1 including the transistor according to any of the configuration examples described above is applied. Electrons are accumulated in the imaging device 203 for a certain period of time according to the image formed on the light receiving surface via the optical system 202 . A signal corresponding to the electrons accumulated in the imaging device 203 is supplied to the DSP 204 .
  • the DSP 204 performs various signal processing on the signal from the imaging device 203 to obtain an image, and temporarily stores the image data in the memory 208 .
  • the image data stored in the memory 208 is recorded in the recording device 209 or supplied to the display device 205 to display the image.
  • An operation system 206 receives various operations by a user and supplies operation signals to each block of the imaging system 201 , and a power supply system 210 supplies electric power necessary for driving each block of the imaging system 201 .
  • the imaging system 201 configured as described above, by applying the imaging device 1 as described above as the imaging device 203, the electric field concentration near the gate edge of the transistor can be alleviated. It is possible to suppress the occurrence of image defects such as white spots caused by electric field concentration.
  • the technology (the present technology) according to the present disclosure can be applied to various products.
  • the technology according to the present disclosure can be realized as a device mounted on any type of moving body such as automobiles, electric vehicles, hybrid electric vehicles, motorcycles, bicycles, personal mobility, airplanes, drones, ships, and robots. may
  • FIG. 33 is a block diagram showing a schematic configuration example of a vehicle control system, which is an example of a mobile control system to which the technology according to the present disclosure can be applied.
  • a vehicle control system 12000 includes a plurality of electronic control units connected via a communication network 12001.
  • the vehicle control system 12000 includes a drive system control unit 12010, a body system control unit 12020, an exterior information detection unit 12030, an interior information detection unit 12040, and an integrated control unit 12050.
  • a microcomputer 12051, an audio/image output unit 12052, and an in-vehicle network I/F (Interface) 12053 are illustrated.
  • the drive system control unit 12010 controls the operation of devices related to the drive system of the vehicle according to various programs.
  • the driving system control unit 12010 includes a driving force generator for generating driving force of the vehicle such as an internal combustion engine or a driving motor, a driving force transmission mechanism for transmitting the driving force to the wheels, and a steering angle of the vehicle. It functions as a control device such as a steering mechanism to adjust and a brake device to generate braking force of the vehicle.
  • the body system control unit 12020 controls the operation of various devices equipped on the vehicle body according to various programs.
  • the body system control unit 12020 functions as a keyless entry system, a smart key system, a power window device, or a control device for various lamps such as headlamps, back lamps, brake lamps, winkers or fog lamps.
  • the body system control unit 12020 can receive radio waves transmitted from a portable device that substitutes for a key or signals from various switches.
  • the body system control unit 12020 receives the input of these radio waves or signals and controls the door lock device, power window device, lamps, etc. of the vehicle.
  • the vehicle exterior information detection unit 12030 detects information outside the vehicle in which the vehicle control system 12000 is installed.
  • the vehicle exterior information detection unit 12030 is connected with an imaging section 12031 .
  • the vehicle exterior information detection unit 12030 causes the imaging unit 12031 to capture an image of the exterior of the vehicle, and receives the captured image.
  • the vehicle exterior information detection unit 12030 may perform object detection processing or distance detection processing such as people, vehicles, obstacles, signs, or characters on the road surface based on the received image.
  • the imaging unit 12031 is an optical sensor that receives light and outputs an electrical signal according to the amount of received light.
  • the imaging unit 12031 can output the electric signal as an image, and can also output it as distance measurement information.
  • the light received by the imaging unit 12031 may be visible light or non-visible light such as infrared rays.
  • the in-vehicle information detection unit 12040 detects in-vehicle information.
  • the in-vehicle information detection unit 12040 is connected to, for example, a driver state detection section 12041 that detects the state of the driver.
  • the driver state detection unit 12041 includes, for example, a camera that captures an image of the driver, and the in-vehicle information detection unit 12040 detects the degree of fatigue or concentration of the driver based on the detection information input from the driver state detection unit 12041. It may be calculated, or it may be determined whether the driver is dozing off.
  • the microcomputer 12051 calculates control target values for the driving force generator, the steering mechanism, or the braking device based on the information inside and outside the vehicle acquired by the vehicle exterior information detection unit 12030 or the vehicle interior information detection unit 12040, and controls the drive system control unit.
  • a control command can be output to 12010 .
  • the microcomputer 12051 realizes the functions of ADAS (Advanced Driver Assistance System) including collision avoidance or shock mitigation, follow-up driving based on inter-vehicle distance, vehicle speed maintenance driving, vehicle collision warning, or vehicle lane deviation warning. Cooperative control can be performed for the purpose of ADAS (Advanced Driver Assistance System) including collision avoidance or shock mitigation, follow-up driving based on inter-vehicle distance, vehicle speed maintenance driving, vehicle collision warning, or vehicle lane deviation warning. Cooperative control can be performed for the purpose of ADAS (Advanced Driver Assistance System) including collision avoidance or shock mitigation, follow-up driving based on inter-vehicle distance, vehicle speed maintenance driving, vehicle collision warning, or vehicle
  • the microcomputer 12051 controls the driving force generator, the steering mechanism, the braking device, etc. based on the information about the vehicle surroundings acquired by the vehicle exterior information detection unit 12030 or the vehicle interior information detection unit 12040, so that the driver's Cooperative control can be performed for the purpose of autonomous driving, etc., in which vehicles autonomously travel without depending on operation.
  • the microcomputer 12051 can output a control command to the body system control unit 12030 based on the information outside the vehicle acquired by the information detection unit 12030 outside the vehicle.
  • the microcomputer 12051 controls the headlamps according to the position of the preceding vehicle or the oncoming vehicle detected by the vehicle exterior information detection unit 12030, and performs cooperative control aimed at anti-glare such as switching from high beam to low beam. It can be carried out.
  • the audio/image output unit 12052 transmits at least one of audio and/or image output signals to an output device capable of visually or audibly notifying the passengers of the vehicle or the outside of the vehicle.
  • an audio speaker 12061, a display unit 12062, and an instrument panel 12063 are illustrated as output devices.
  • the display unit 12062 may include at least one of an on-board display and a head-up display, for example.
  • FIG. 34 is a diagram showing an example of the installation position of the imaging unit 12031.
  • the imaging unit 12031 has imaging units 12101, 12102, 12103, 12104, and 12105.
  • the imaging units 12101, 12102, 12103, 12104, and 12105 are provided at positions such as the front nose, side mirrors, rear bumper, back door, and windshield of the vehicle 12100, for example.
  • An image pickup unit 12101 provided in the front nose and an image pickup unit 12105 provided above the windshield in the passenger compartment mainly acquire images in front of the vehicle 12100 .
  • Imaging units 12102 and 12103 provided in the side mirrors mainly acquire side images of the vehicle 12100 .
  • An imaging unit 12104 provided in the rear bumper or back door mainly acquires an image behind the vehicle 12100 .
  • the imaging unit 12105 provided above the windshield in the passenger compartment is mainly used for detecting preceding vehicles, pedestrians, obstacles, traffic lights, traffic signs, lanes, and the like.
  • FIG. 34 shows an example of the imaging range of the imaging units 12101 to 12104.
  • the imaging range 12111 indicates the imaging range of the imaging unit 12101 provided in the front nose
  • the imaging ranges 12112 and 12113 indicate the imaging ranges of the imaging units 12102 and 12103 provided in the side mirrors, respectively
  • the imaging range 12114 The imaging range of an imaging unit 12104 provided on the rear bumper or back door is shown. For example, by superimposing the image data captured by the imaging units 12101 to 12104, a bird's-eye view image of the vehicle 12100 viewed from above can be obtained.
  • At least one of the imaging units 12101 to 12104 may have a function of acquiring distance information.
  • at least one of the imaging units 12101 to 12104 may be a stereo camera composed of a plurality of imaging elements, or may be an imaging element having pixels for phase difference detection.
  • the microcomputer 12051 determines the distance to each three-dimensional object within the imaging ranges 12111 to 12114 and changes in this distance over time (relative velocity with respect to the vehicle 12100). , it is possible to extract, as the preceding vehicle, the closest three-dimensional object on the course of the vehicle 12100, which runs at a predetermined speed (for example, 0 km/h or more) in substantially the same direction as the vehicle 12100. can. Furthermore, the microcomputer 12051 can set the inter-vehicle distance to be secured in advance in front of the preceding vehicle, and perform automatic brake control (including following stop control) and automatic acceleration control (including following start control). In this way, cooperative control can be performed for the purpose of automatic driving in which the vehicle runs autonomously without relying on the operation of the driver.
  • automatic brake control including following stop control
  • automatic acceleration control including following start control
  • the microcomputer 12051 converts three-dimensional object data related to three-dimensional objects to other three-dimensional objects such as motorcycles, ordinary vehicles, large vehicles, pedestrians, and utility poles. It can be classified and extracted and used for automatic avoidance of obstacles. For example, the microcomputer 12051 distinguishes obstacles around the vehicle 12100 into those that are visible to the driver of the vehicle 12100 and those that are difficult to see. Then, the microcomputer 12051 judges the collision risk indicating the degree of danger of collision with each obstacle, and when the collision risk is equal to or higher than the set value and there is a possibility of collision, an audio speaker 12061 and a display unit 12062 are displayed. By outputting an alarm to the driver via the drive system control unit 12010 and performing forced deceleration and avoidance steering via the drive system control unit 12010, driving support for collision avoidance can be performed.
  • At least one of the imaging units 12101 to 12104 may be an infrared camera that detects infrared rays.
  • the microcomputer 12051 can recognize a pedestrian by determining whether or not the pedestrian exists in the captured images of the imaging units 12101 to 12104 .
  • recognition of a pedestrian is performed by, for example, a procedure for extracting feature points in images captured by the imaging units 12101 to 12104 as infrared cameras, and performing pattern matching processing on a series of feature points indicating the outline of an object to determine whether or not the pedestrian is a pedestrian.
  • the audio image output unit 12052 outputs a rectangular outline for emphasis to the recognized pedestrian. is superimposed on the display unit 12062 . Also, the audio/image output unit 12052 may control the display unit 12062 to display an icon or the like indicating a pedestrian at a desired position.
  • the technology according to the present disclosure can be applied to the imaging unit 12031 among the configurations described above.
  • the imaging device 1 according to the above embodiments and modifications thereof can be applied to the imaging unit 12031 .
  • the electric field concentration near the gate edge of the transistor included in the imaging unit 12031 can be alleviated. Since the occurrence of defects can be suppressed, it is possible to perform highly accurate control using the captured image in the vehicle control system.
  • Example of application to an endoscopic surgery system The technology (the present technology) according to the present disclosure can be applied to various products.
  • the technology according to the present disclosure may be applied to an endoscopic surgery system.
  • FIG. 35 is a diagram showing an example of a schematic configuration of an endoscopic surgery system to which the technology according to the present disclosure (this technology) can be applied.
  • FIG. 35 illustrates a state in which an operator (doctor) 11131 is performing surgery on a patient 11132 on a patient bed 11133 using an endoscopic surgery system 11000 .
  • an endoscopic surgery system 11000 includes an endoscope 11100, other surgical instruments 11110 such as a pneumoperitoneum tube 11111 and an energy treatment instrument 11112, and a support arm device 11120 for supporting the endoscope 11100. , and a cart 11200 loaded with various devices for endoscopic surgery.
  • An endoscope 11100 is composed of a lens barrel 11101 whose distal end is inserted into the body cavity of a patient 11132 and a camera head 11102 connected to the proximal end of the lens barrel 11101 .
  • an endoscope 11100 configured as a so-called rigid scope having a rigid lens barrel 11101 is illustrated, but the endoscope 11100 may be configured as a so-called flexible scope having a flexible lens barrel. good.
  • the tip of the lens barrel 11101 is provided with an opening into which the objective lens is fitted.
  • a light source device 11203 is connected to the endoscope 11100, and light generated by the light source device 11203 is guided to the tip of the lens barrel 11101 by a light guide extending inside the lens barrel 11101, where it reaches the objective. Through the lens, the light is irradiated toward the observation object inside the body cavity of the patient 11132 .
  • the endoscope 11100 may be a straight scope, a perspective scope, or a side scope.
  • An optical system and an imaging element are provided inside the camera head 11102, and the reflected light (observation light) from the observation target is focused on the imaging element by the optical system.
  • the imaging device photoelectrically converts the observation light to generate an electrical signal corresponding to the observation light, that is, an image signal corresponding to the observation image.
  • the image signal is transmitted to a camera control unit (CCU: Camera Control Unit) 11201 as RAW data.
  • CCU Camera Control Unit
  • the CCU 11201 is composed of a CPU (Central Processing Unit), a GPU (Graphics Processing Unit), etc., and controls the operations of the endoscope 11100 and the display device 11202 in an integrated manner. Further, the CCU 11201 receives an image signal from the camera head 11102 and performs various image processing such as development processing (demosaicing) for displaying an image based on the image signal.
  • CPU Central Processing Unit
  • GPU Graphics Processing Unit
  • the display device 11202 displays an image based on an image signal subjected to image processing by the CCU 11201 under the control of the CCU 11201 .
  • the light source device 11203 is composed of, for example, a light source such as an LED (light emitting diode), and supplies the endoscope 11100 with irradiation light for imaging a surgical site or the like.
  • a light source such as an LED (light emitting diode)
  • the input device 11204 is an input interface for the endoscopic surgery system 11000.
  • the user can input various information and instructions to the endoscopic surgery system 11000 via the input device 11204 .
  • the user inputs an instruction or the like to change the imaging conditions (type of irradiation light, magnification, focal length, etc.) by the endoscope 11100 .
  • the treatment instrument control device 11205 controls driving of the energy treatment instrument 11112 for tissue cauterization, incision, blood vessel sealing, or the like.
  • the pneumoperitoneum device 11206 inflates the body cavity of the patient 11132 for the purpose of securing the visual field of the endoscope 11100 and securing the operator's working space, and injects gas into the body cavity through the pneumoperitoneum tube 11111. send in.
  • the recorder 11207 is a device capable of recording various types of information regarding surgery.
  • the printer 11208 is a device capable of printing various types of information regarding surgery in various formats such as text, images, and graphs.
  • the light source device 11203 that supplies the endoscope 11100 with irradiation light for photographing the surgical site can be composed of, for example, a white light source composed of an LED, a laser light source, or a combination thereof.
  • a white light source is configured by a combination of RGB laser light sources
  • the output intensity and output timing of each color (each wavelength) can be controlled with high accuracy. It can be carried out.
  • the observation target is irradiated with laser light from each of the RGB laser light sources in a time-division manner, and by controlling the drive of the imaging element of the camera head 11102 in synchronization with the irradiation timing, each of RGB can be handled. It is also possible to pick up images by time division. According to this method, a color image can be obtained without providing a color filter in the imaging element.
  • the driving of the light source device 11203 may be controlled so as to change the intensity of the output light every predetermined time.
  • the drive of the imaging device of the camera head 11102 in synchronism with the timing of the change in the intensity of the light to obtain an image in a time-division manner and synthesizing the images, a high dynamic A range of images can be generated.
  • the light source device 11203 may be configured to be able to supply light in a predetermined wavelength band corresponding to special light observation.
  • special light observation for example, the wavelength dependence of light absorption in body tissues is used to irradiate a narrower band of light than the irradiation light (i.e., white light) used during normal observation, thereby observing the mucosal surface layer.
  • narrow band imaging in which a predetermined tissue such as a blood vessel is imaged with high contrast, is performed.
  • fluorescence observation may be performed in which an image is obtained from fluorescence generated by irradiation with excitation light.
  • the body tissue is irradiated with excitation light and the fluorescence from the body tissue is observed (autofluorescence observation), or a reagent such as indocyanine green (ICG) is locally injected into the body tissue and the body tissue is A fluorescence image can be obtained by irradiating excitation light corresponding to the fluorescence wavelength of the reagent.
  • the light source device 11203 can be configured to be able to supply narrowband light and/or excitation light corresponding to such special light observation.
  • FIG. 36 is a block diagram showing an example of functional configurations of the camera head 11102 and CCU 11201 shown in FIG.
  • the camera head 11102 has a lens unit 11401, an imaging section 11402, a drive section 11403, a communication section 11404, and a camera head control section 11405.
  • the CCU 11201 has a communication section 11411 , an image processing section 11412 and a control section 11413 .
  • the camera head 11102 and the CCU 11201 are communicably connected to each other via a transmission cable 11400 .
  • a lens unit 11401 is an optical system provided at a connection with the lens barrel 11101 . Observation light captured from the tip of the lens barrel 11101 is guided to the camera head 11102 and enters the lens unit 11401 .
  • a lens unit 11401 is configured by combining a plurality of lenses including a zoom lens and a focus lens.
  • the number of imaging elements constituting the imaging unit 11402 may be one (so-called single-plate type) or plural (so-called multi-plate type).
  • image signals corresponding to RGB may be generated by each image pickup element, and a color image may be obtained by synthesizing the image signals.
  • the imaging unit 11402 may be configured to have a pair of imaging elements for respectively acquiring right-eye and left-eye image signals corresponding to 3D (dimensional) display.
  • the 3D display enables the operator 11131 to more accurately grasp the depth of the living tissue in the surgical site.
  • a plurality of systems of lens units 11401 may be provided corresponding to each imaging element.
  • the imaging unit 11402 does not necessarily have to be provided in the camera head 11102 .
  • the imaging unit 11402 may be provided inside the lens barrel 11101 immediately after the objective lens.
  • the drive unit 11403 is configured by an actuator, and moves the zoom lens and focus lens of the lens unit 11401 by a predetermined distance along the optical axis under control from the camera head control unit 11405 . Thereby, the magnification and focus of the image captured by the imaging unit 11402 can be appropriately adjusted.
  • the communication unit 11404 is composed of a communication device for transmitting and receiving various information to and from the CCU 11201.
  • the communication unit 11404 transmits the image signal obtained from the imaging unit 11402 as RAW data to the CCU 11201 via the transmission cable 11400 .
  • the communication unit 11404 receives a control signal for controlling driving of the camera head 11102 from the CCU 11201 and supplies it to the camera head control unit 11405 .
  • the control signal includes, for example, information to specify the frame rate of the captured image, information to specify the exposure value at the time of imaging, and/or information to specify the magnification and focus of the captured image. Contains information about conditions.
  • the imaging conditions such as the frame rate, exposure value, magnification, and focus may be appropriately designated by the user, or may be automatically set by the control unit 11413 of the CCU 11201 based on the acquired image signal. good.
  • the endoscope 11100 is equipped with so-called AE (Auto Exposure) function, AF (Auto Focus) function, and AWB (Auto White Balance) function.
  • the camera head control unit 11405 controls driving of the camera head 11102 based on the control signal from the CCU 11201 received via the communication unit 11404.
  • the communication unit 11411 is composed of a communication device for transmitting and receiving various information to and from the camera head 11102 .
  • the communication unit 11411 receives image signals transmitted from the camera head 11102 via the transmission cable 11400 .
  • the communication unit 11411 transmits a control signal for controlling driving of the camera head 11102 to the camera head 11102 .
  • Image signals and control signals can be transmitted by electric communication, optical communication, or the like.
  • the image processing unit 11412 performs various types of image processing on the image signal, which is RAW data transmitted from the camera head 11102 .
  • the control unit 11413 performs various controls related to imaging of the surgical site and the like by the endoscope 11100 and display of the captured image obtained by imaging the surgical site and the like. For example, the control unit 11413 generates control signals for controlling driving of the camera head 11102 .
  • control unit 11413 causes the display device 11202 to display a captured image showing the surgical site and the like based on the image signal that has undergone image processing by the image processing unit 11412 .
  • the control unit 11413 may recognize various objects in the captured image using various image recognition techniques. For example, the control unit 11413 detects the shape, color, and the like of the edges of objects included in the captured image, thereby detecting surgical instruments such as forceps, specific body parts, bleeding, mist during use of the energy treatment instrument 11112, and the like. can recognize.
  • the control unit 11413 may use the recognition result to display various types of surgical assistance information superimposed on the image of the surgical site. By superimposing and presenting the surgery support information to the operator 11131, the burden on the operator 11131 can be reduced and the operator 11131 can proceed with the surgery reliably.
  • a transmission cable 11400 connecting the camera head 11102 and the CCU 11201 is an electrical signal cable compatible with electrical signal communication, an optical fiber compatible with optical communication, or a composite cable of these.
  • wired communication is performed using the transmission cable 11400, but communication between the camera head 11102 and the CCU 11201 may be performed wirelessly.
  • the technology according to the present disclosure can be applied to the endoscope 11100, the imaging unit 11402 of the camera head 11102, the image processing unit 11412 of the CCU 11201, etc. among the configurations described above.
  • the technology according to the present disclosure can be applied to the imaging unit 11402, the image processing unit 11412, and the like, electric field concentration near the gate ends of transistors included in the imaging unit 11402, the image processing unit 11412, and the like can be alleviated. Since the occurrence of image defects such as white spots due to electric field concentration can be suppressed, it is possible to obtain a clearer image of the surgical site.
  • the technology according to the present disclosure may also be applied to, for example, a microsurgery system.
  • the present disclosure can also take the following configuration.
  • the gate electrode of the transistor is a first portion arranged at a position facing the semiconductor substrate with the gate insulating film of the transistor interposed therebetween, and forming a channel in the semiconductor substrate; a second portion located on the first portion and contributing less to channel formation than the first portion;
  • the first part is Having a gate edge located on one region side of the drain region and the source region of the transistor and having an electric field concentrated on the one region;
  • the gate edge is a semiconductor located above or below the surface of the one region via a stepped portion provided on the first surface side of the semiconductor substrate and flush with the side surface of the second portion;
  • Device is a semiconductor located above or below the surface of the one region via a stepped portion provided on the first surface side of the semiconductor substrate and flush with the side surface of the second portion;
  • the gate edge is The semiconductor device according to (1), wherein the corner portion is located above the surface of the one region with the stepped portion interposed therebetween. (3) The semiconductor device according to (2), wherein the transistor has a sidewall covering a side surface of the gate electrode. (4) The semiconductor device according to (3), wherein the step portion is positioned immediately below the sidewall. (5) The semiconductor device according to (3) or (4), wherein the distance from the outer peripheral edge of the sidewall to the stepped portion is 10% or more of the width of the sidewall. (6) The semiconductor device according to any one of (3) to (5), wherein the height of the step portion is 20% or more and 100% or less of the width of the sidewall.
  • the semiconductor substrate is provided with a trench opening to the first surface side, The semiconductor device according to any one of (1) to (7), wherein at least part of the first portion is arranged in the trench.
  • the first portion is a conductor layer of the same first conductivity type as the source region and the drain region;
  • the second portion is a non-conductor layer or a conductor layer of a second conductivity type;
  • the gate edge is The semiconductor device according to (1) above, located below the surface of the one region with the stepped portion interposed therebetween.
  • the semiconductor substrate is provided with a trench opening to the first surface side, the stepped portion is present at an open end of the trench;
  • the gate electrode is The semiconductor device according to (9) or (10) above, further comprising a third portion of the second conductivity type disposed on the opposite side of the first portion with the second portion interposed therebetween.
  • the semiconductor device wherein the contact electrode penetrates the second portion and is connected to the first portion.
  • the gate electrode of the transfer transistor is a first portion disposed at a position facing the semiconductor substrate with the gate insulating film of the transfer transistor interposed therebetween and forming a channel in the semiconductor substrate; a second portion located on the first portion and contributing less to channel formation than the first portion;
  • the first part is Positioned on the floating diffusion side, having a gate end where an electric field concentrates on the floating diffusion,
  • the gate edge is Located above or below the surface of the floating diffusion via a stepped portion provided on the first surface side of the semiconductor substrate, and flush with the side surface of the second portion, imaging Device.
  • imaging device 11 (first) semiconductor substrate 11a front surface 11b rear surface 13 well region 14 drain region 15 source region 17 interlayer insulating film 21 second semiconductor substrate 25 n-type semiconductor region 26 p-type semiconductor region 27 element isolation region 28 p type semiconductor well region 29 gate electrode 31 interlayer insulating film 32 wiring 33 multilayer wiring layer 34 light receiving surface 36 antireflection film 37 silicon oxide film 38 hafnium oxide film 39 light shielding film 41 planarization film 42 on-chip color filter 43 on-chip microlens 51 Gate insulating film 53 Pinning layer 55 Oxide film 57 Insulating film 59 Well taps 60, 60A Step portion 67 Gate electrode material film 67n Gate electrode material film 67p P-type injection layer 69 Sacrificial oxide film 73 STI layers 81, 82 Contact electrode 102 Sensor pixel 103 pixel region 104 vertical drive circuit 105 column signal processing circuit 106 horizontal drive circuit 107 output circuit 108 control circuit 109 vertical signal line 110 horizontal signal line 112 input/output terminal 201 imaging system 202 optical system

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Ceramic Engineering (AREA)
  • Electromagnetism (AREA)
  • Manufacturing & Machinery (AREA)
  • Solid State Image Pick-Up Elements (AREA)

Abstract

トランジスタの性能向上が可能な半導体装置及び撮像装置を提供する。半導体装置は、半導体基板と、半導体基板に設けられたトランジスタと、を備える。トランジスタのゲート電極は、トランジスタのゲート絶縁膜を介して半導体基板と向かい合う位置に配置され、半導体基板にチャネルを形成する第１部位と、第１部位上に位置し、第１部位よりもチャネル形成への寄与が小さい第２部位と、を有する。第１部位は、トランジスタのドレイン領域及びソース領域の一方の領域側に位置し、一方の領域に対して電界が集中するゲート端部を有する。ゲート端部は、半導体基板の第１面側に設けられた段差部を介して一方の領域の表面よりも上側又は下側に位置し、かつ、第２部位の側面と面一となっている。

Description

半導体装置及び撮像装置
　本開示は、半導体装置及び撮像装置に関する。
　撮像装置では、感度向上のために回路の高集積化が図られ、フォトダイオードの面積を確保する様々な技術が提案されている。例えば、シリコン基板の裏面側に形成したフォトダイオードの上にトレンチを形成して、このトレンチの内部に転送ゲートを設ける構造が知られている（例えば、特許文献１参照）。
　トレンチの内部に設けられる転送ゲート（以下、垂直転送ゲートともいう）のうち、フローティングディフュージョン側の端部（以下、ＦＤ側端部ともいう）を、フローティングディフュージョンの表面よりも下方に形成することで、ＦＤ側端部の電界集中を緩和する技術が知られている（例えば、特許文献２参照）。
　縦型のトランジスタと、平面型のトランジスタとにおいて、ゲート電極をそれぞれ２層の積層構造にし、積層構造における下側の電極層をｎ型の不純物が導入された層とし、上側の電極層をｐ型の不純物が導入された層とする技術が知られている（例えば、特許文献３参照）。この技術では、各層の不純物濃度をそれぞれ調整することで、各トランジスタにおいて望ましい特性を実現している。
特開２００５－２２３０８４号公報 米国特許出願公開第２０１５／０２４３６９３号明細書 特開２０１０－２８３０８６号公報
　トランジスタの性能向上が望まれている。
　本開示はこのような事情に鑑みてなされたもので、トランジスタの性能向上が可能な半導体装置及び撮像装置を提供することを目的とする。
　本開示の一態様に係る半導体装置は、半導体基板と、前記半導体基板に設けられたトランジスタと、を備える。前記トランジスタのゲート電極は、前記トランジスタのゲート絶縁膜を介して前記半導体基板と向かい合う位置に配置され、前記半導体基板にチャネルを形成する第１部位と、前記第１部位上に位置し、前記第１部位よりも前記チャネル形成への寄与が小さい第２部位と、を有する。前記第１部位は、前記トランジスタのドレイン領域及びソース領域の一方の領域側に位置し、前記一方の領域に対して電界が集中するゲート端部を有する。前記ゲート端部は、前記半導体基板の第１面側に設けられた段差部を介して前記一方の領域の表面よりも上側又は下側に位置し、かつ、前記第２部位の側面と面一となっている。
　これによれば、段差部の存在により、ゲート端部ｅとドレイン領域及びソース領域の一方の領域との間の最短距離を広げることができる。これにより、トランジスタのゲート端部ｅ付近の電界集中を緩和することができるので、トランジスの性能向上が可能である。
　本開示の一態様に係る撮像装置は、半導体基板と、前記半導体基板に設けられ、光電変換を行うセンサ画素と、を備える。前記センサ画素は、光電変換素子と、前記光電変換素子と電気的に接続された転送トランジスタと、前記転送トランジスタを介して前記光電変換素子から出力された電荷を一時的に保持するフローティングディフュージョンと、を有する。前記転送トランジスタのゲート電極は、前記転送トランジスタのゲート絶縁膜を介して前記半導体基板と向かい合う位置に配置され、前記半導体基板にチャネルを形成する第１部位と、前記第１部位上に位置し、前記第１部位よりも前記チャネル形成への寄与が小さい第２部位と、を有する。前記第１部位は、前記フローティングディフュージョン側に位置し、前記フローティングディフュージョンに対して電界が集中するゲート端部を有する。前記ゲート端部は、前記半導体基板の第１面側に設けられた段差部を介して、前記フローティングディフュージョンの表面よりも上側又は下側に位置し、かつ、前記第２部位の側面と面一となっている。
　これによれば、段差部の存在により、転送トランジスタのゲート端部ｅとフローティングディフュージョンＦＤとの間の最短距離を広げることができる。これにより、転送トランジスタのゲート端部ｅ付近の電界集中を緩和することができるので、転送トランジスの性能向上が可能である。
図１は、本開示の実施形態１、２の各構成例に適用される撮像装置の一例を示す概略構成図である。 図２に、本開示の実施形態１、２の各構成例に適用される撮像装置の一例を示す断面図である。 図３は、本開示の実施形態１の構成例１に係るトランジスタを示す断面図である。 図４は、本開示の実施形態１の構成例１に係るトランジスタの製造方法を工程順に示す断面図である。 図５は、本開示の実施形態１の構成例１に係るトランジスタの製造方法を工程順に示す断面図である。 図６は、本開示の実施形態１の構成例１に係るトランジスタの製造方法を工程順に示す断面図である。 図７は、本開示の実施形態１の構成例１に係るトランジスタであって、片側段差タイプの例を示す断面図である。 図８は、本開示の実施形態１の構成例１に係るトランジスタであって、両側段差タイプの例を示す断面図である。 図９は、本開示の実施形態１の構成例２に係るトランジスタを示す断面図である。 図１０は、本開示の実施形態１の構成例２に係るトランジスタの製造方法を工程順に示す断面図である。 図１１は、本開示の実施形態１の構成例１に係るトランジスタの電界強度分布をシミュレーションした結果を示す図である。 図１２は、本開示の実施形態１の構成例２に係るトランジスタの電界強度分布をシミュレーションした結果を示す図である。 図１３は、本開示の実施形態１の比較例に係るトランジスタの電界強度分布をシミュレーションした結果を示す図である。 図１４は、本開示の実施形態１の構成例３に係るトランジスタであって、片側段差タイプ示す断面図である。 図１５は、本開示の実施形態１の構成例３に係るトランジスタであって、両側段差タイプ示す断面図である。 図１６は、本開示の実施形態１の構成例４に係るトランジスタを示す平面図である。 図１７は、本開示の実施形態１の構成例４に係るトランジスタを示す断面図である。 図１８は、本開示の実施形態１の構成例５に係る画素トランジスタを示す断面図である。 図１９は、本開示の実施形態１の構成例６に係る画素トランジスタを示す断面図である。 図２０は、本開示の実施形態２の構成例１に係るトランジスタを示す断面図である。 図２１は、本開示の実施形態２の構成例１に係るトランジスタの製造方法を工程順に示す断面図である。 図２２は、本開示の実施形態２の構成例１に係るトランジスタの製造方法を工程順に示す断面図である。 図２３は、本開示の実施形態２の構成例１に係るトランジスタの製造方法を工程順に示す断面図である。 図２４は、本開示の実施形態２の構成例２に係るトランジスタを示す断面図である。 図２５は、本開示の実施形態２の構成例２に係るトランジスタの製造方法を工程順に示す断面図である。 図２６は、本開示の実施形態２の構成例２に係るトランジスタの製造方法を工程順に示す断面図である。 図２７は、本開示の実施形態２の構成例３に係るトランジスタを示す断面図である。 図２８は、本開示の実施形態２の構成例３に係るトランジスタの製造方法を工程順に示す断面図である。 図２９は、本開示の実施形態２の構成例４に係るトランジスタを示す断面図である。 図３０は、本開示の実施形態２の構成例４に係るトランジスタの製造方法を工程順に示す断面図である。 図３１は、本開示の実施形態２の構成例４に係るトランジスタの製造方法を工程順に示す断面図である。 図３２は、電子機器に搭載される撮像システムの構成例を示すブロック図である。 図３３は、車両制御システムの概略的な構成の一例を示すブロック図である。 図３４は、車外情報検出部及び撮像部の設置位置の一例を示す説明図である。 図３５は、内視鏡手術システムの概略的な構成の一例を示す図である。 図３６は、カメラヘッド及びＣＣＵの機能構成の一例を示すブロック図である。
　以下、発明を実施するための形態について説明する。なお、説明は以下の順序で行う。１．撮像装置の概略構成例
２．実施形態１
２－１．構成例１
２－２．構成例２
２－３．電界強度分布のシミュレーション結果
２－４．構成例３
２－５．構成例４
２－６．構成例５
２－７．構成例６
２－８．実施形態１の効果
３．実施形態２
３－１．構成例１
３－２．構成例２
３－３．構成例３
３－４．構成例４
３－５．実施形態２の効果
４．その他の実施形態
５．電子機器
６．移動体への応用例
７．内視鏡手術システムへの応用例
　以下において、図面を参照して本開示の実施形態を説明する。以下の説明で参照する図面の記載において、同一又は類似の部分には同一又は類似の符号を付している。ただし、図面は模式的なものであり、厚さと平面寸法との関係、各層の厚さの比率等は現実のものとは異なることに留意すべきである。したがって、具体的な厚さや寸法は以下の説明を参酌して判断すべきものである。また、図面相互間においても互いの寸法の関係や比率が異なる部分が含まれていることは勿論である。
　また、以下の説明における上下等の方向の定義は、単に説明の便宜上の定義であって、本開示の技術的思想を限定するものではない。例えば、対象を９０°回転して観察すれば上下は左右に変換して読まれ、１８０°回転して観察すれば上下は反転して読まれることは勿論である。
　また、以下の説明において、半導体領域の導電型を示すｐやｎに付す＋や－は、＋及び－が付記されていない半導体領域に比して、それぞれ相対的に不純物濃度が高い又は低い半導体領域であることを意味する。ただし、同じｐとｐ（または、ｎとｎ）とが付された半導体領域であっても、それぞれの半導体領域の不純物濃度が厳密に同じであることを意味するものではない。
＜１．撮像装置の概略構成例＞
　図１は、本開示の実施形態１、２の各構成例に適用される撮像装置１の一例を示す概略構成図である。図１に示すように、本開示の実施形態１、２の各構成例に適用される撮像装置１は、半導体基板１１（例えばシリコン基板）に複数のセンサ画素１０２が規則的に２次元的に配列された画素領域（いわゆる撮像領域）１０３と、周辺回路部とを有する。センサ画素１０２は、光電変換素子（例えば、フォトダイオード）と、複数の画素トランジスタ（例えば、ＭＯＳトランジスタ）とを有する。
　複数の画素トランジスタは、例えば転送トランジスタ、リセットトランジスタ及び増幅トランジスタの３つのトランジスタで構成することができる。その他、選択トランジスタ追加して４つのトランジスタで構成することもできる。単位画素の等価回路は通常と同様であるので、詳細説明は省略する。センサ画素１０２は、共有画素構造とすることもできる。共有画素構造は、複数のフォトダイオードと、複数の転送トランジスタと、共有する１つのフローティングディフージョンと、共有する１つずつの他の画素トランジスタとから構成される。
　周辺回路部は、垂直駆動回路１０４と、カラム信号処理回路１０５と、水平駆動回路１０６と、出力回路１０７と、制御回路１０８などを有する。
　制御回路１０８は、入力クロックと、動作モードなどを指令するデータを受け取り、また撮像装置１の内部情報などのデータを出力する。すなわち、制御回路１０８では、垂直同期信号、水平同期信号及びマスタクロックに基いて、垂直駆動回路１０４、カラム信号処理回路１０５及び水平駆動回路１０６などの動作の基準となるクロック信号や制御信号を生成する。そして、これらの信号を垂直駆動回路１０４、カラム信号処理回路１０５及び水平駆動回路１０６等に入力する。
　垂直駆動回路１０４は、例えばシフトレジスタによって構成され、画素駆動配線を選択し、選択された画素駆動配線に画素を駆動するためのパルスを供給し、行単位で画素を駆動する。すなわち、垂直駆動回路１０４は、画素領域１０３の各センサ画素１０２を行単位で順次垂直方向に選択走査し、垂直信号線１０９を通して各センサ画素１０２の光電変換素子となる例えばフォトダイオードにおいて受光量に応じて生成した信号電荷に基く画素信号をカラム信号処理回路１０５に供給する。
　カラム信号処理回路１０５は、例えばセンサ画素１０２の列ごとに配置されており、１行分のセンサ画素１０２から出力される信号を画素列ごとにノイズ除去などの信号処理を行う。すなわちカラム信号処理回路１０５は、センサ画素１０２固有の固定パターンノイズを除去するためのＣＤＳや、信号増幅、ＡＤ変換等の信号処理を行う。カラム信号処理回路１０５の出力段には水平選択スイッチ（図示せず）が水平信号線１１０との間に接続されて設けられる。
　水平駆動回路１０６は、例えばシフトレジスタによって構成され、水平走査パルスを順次出力することによって、カラム信号処理回路１０５の各々を順番に選択し、カラム信号処理回路１０５の各々から画素信号を水平信号線１１０に出力させる。
　出力回路１０７は、カラム信号処理回路１０５の各々から水平信号線１１０を通して順次に供給される信号に対し、信号処理を行って出力する。例えば、バファリングだけする場合もあるし、黒レベル調整、列ばらつき補正、各種デジタル信号処理などが行われる場合もある。入出力端子１１２は、外部と信号のやりとりをする。
　図２に、本開示の実施形態１、２の各構成例に適用される撮像装置１の一例を示す断面図である。図２に示す撮像装置１は、裏面照射型の撮像装置である。図２に示すように、撮像装置１は、半導体基板１１に複数のセンサ画素１０２が配列された画素領域（いわゆる撮像領域）１０３を有する。１つのセンサ画素（すなわち、単位画素）１０２は、光電変換素子であるフォトダイオードＰＤと、複数の画素トランジスタＴｒとを有する。フォトダイオードＰＤは、半導体基板１１の厚み方向の全域にわたるように設けられた第１導電型（例えば、ｎ型）半導体領域２５と、半導体基板１１の表裏両面に臨むように設けられた第２導電型（例えば、ｐ型）半導体領域２６とを有する。ｎ型半導体領域２５とｐ型半導体領域２６は互いに接合されている。なお、ｐ型半導体領域２６は、暗電流抑制のための正孔電荷蓄積領域を兼ねている。
　フォトダイオードＰＤ及び画素トランジスタＴｒを有する各センサ画素１０２は、素子分離領域２７により分離される。素子分離領域２７は、ｐ型半導体領域で形成され、例えば接地される。画素トランジスタＴｒは、半導体基板１１の表面１１ａ側に設けられたｐ型半導体ウェル領域２８に、図示しないがｎ型のソース領域及びドレイン領域を形成し、両領域間の基板表面にゲート絶縁膜を介してゲート電極２９を形成して構成される。同図においては、複数の画素トランジスタを１つの画素トランジスタＴｒで代表して示すとともに、ゲート電極２９を模式的に表している。画素トランジスタＴｒの構成については、後で複数の構成例を挙げて説明する。
　半導体基板１１の表面１１ａ上には、多層配線層３３が設けられている。多層配線層３３は、層間絶縁膜３１を介して配置された複数層の配線３２を有する。多層配線層３３側は光が入射されないので、配線３２のレイアウトは自由の設定することができる。
　フォトダイオードＰＤの受光面３４となる半導体基板１１の裏面１１ｂ上には、絶縁層が設けられている。この絶縁層は、例えば反射防止膜３６で形成される。反射防止膜３６は、屈折率の異なる複数の層で構成され、例えばハフニウム酸化（ＨｆＯ２）膜３８とシリコン酸化膜３７の２層で構成されている。
　反射防止膜３６上の画素境界には、遮光膜３９が設けられている。遮光膜３９は、光を遮光する材料であれば良いが、遮光性が強く、かつ微細加工、例えばエッチングで精度よく加工できる材料で構成されていることが好ましい。このような材料として、例えば、アルミニウム（Ａｌ）、タングステン（Ｗ）、あるいは銅（Ｃｕ）等の金属が挙げられる。
　遮光膜３９を含む反射防止膜３６上に、平坦化膜４１が設けられており、平坦化膜４１上にオンチップカラーフィルタ４２及びオンチップマイクロレンズ４３がこの順で設けられている。オンチップマイクロレンズ４３は、例えば、樹脂などの有機材料で構成されている。平坦化膜４１は、例えば、樹脂などの有機材料で構成されている。オンチップカラーフルタとしては、例えばベイヤー配列のカラーフィルタが用いられる。光Ｌは、半導体基板１１の裏面１１ｂ側から入射され、オンチップマイクロレンズ４３で集光されて各フォトダイオードＰＤに受光される。
＜２．実施形態１＞
（２－１．構成例１）
　図３は、本開示の実施形態１の構成例１に係るトランジスタＴｒ１を示す断面図である。図３に示すトランジスタＴｒ１は、半導体基板１１に設けられており、例えば、フォトダイオードＰＤで生じた電荷をフォトダイオードＰＤへ転送する転送トランジスタとして用いられる。
　図３に示すように、転送トランジスタとして用いられるトランジスタＴｒ１は、半導体基板１１の内部から表面１１ａ上にかけて設けられたゲート電極ＧＥと、ゲート電極ＧＥと半導体基板１１との間に設けられたゲート絶縁膜５１とを有し、フォトダイオードＰＤ（図２参照）をソースとし、フローティングディフュージョンＦＤをドレインとする、第１導電型（例えば、ｎ型）の縦型トランジスタである。
　図３に示すように、半導体基板１１の表面１１ａ側にはトレンチＨが設けられている。トレンチＨの内側面と底面、及び、半導体基板１１の表面１１ａの一部は、ゲート絶縁膜５１で覆われている。半導体基板１１は、例えばシリコン（Ｓｉ）基板である。ゲート絶縁膜５１は、例えば、半導体基板１１を熱酸化することにより形成されたシリコン酸化膜（ＳｉＯ２膜）である。
　ゲート電極ＧＥは、第１部位ＧＥ１と、第１部位ＧＥ１上に位置し、第１部位ＧＥ１よりもチャネル形成への寄与が小さい第２部位ＧＥ２とを有する。第１部位ＧＥ１は、ゲート絶縁膜５１を介してトレンチＨ内に配置された部分と、ゲート絶縁膜５１を介して半導体基板１１の表面１１ａ上に配置された部分とを含む。
　第１部位ＧＥ１と第２部位ＧＥ２は、例えば、リン（Ｐ）又はヒ素（Ａｓ）等のｎ型不純物がドープされたポリシリコン（Ｐｏｌｙ－Ｓｉ）膜で構成されており、一体に形成されている。実施形態１において、第１部位ＧＥ１と第２部位ＧＥ２は同一導電型である。例えば、第１部位ＧＥ１はｎ型であり、第２部位ＧＥ２もｎ型である。図３では示さないが、ゲート電極ＧＥに接続するコンタクト電極が第２部位ＧＥ２上に配置されている。コンタクト電極は、接続配線と言い換えてもよい。
　フローティングディフュージョンＦＤは、半導体基板１１の表面１１ａ側に設けられた第２導電型（例えば、ｐ型）のウェル領域１３内に配置されており、例えばｎ＋型の不純物拡散層で構成されている。フローティングディフュージョンＦＤは、トランジスタＴｒ１のオン時にフォトダイオードＰＤ（図２参照）から転送される電荷を保持する。
　図３において、トランジスタＴｒ１のソースとなるフォトダイオードＰＤ（図２参照）は、例えばｎ型の不純物拡散層で構成されている。フォトダイオードＰＤは、半導体基板１１に設けられており、例えば、ｐ型のウェル領域１３を介してフローティングディフュージョンＦＤの下方など、センサ画素１０２（図２参照）内に広く設けられている。
　トレンチＨの内側面には、ピニング層５３が設けられている。ピニング層５３は、例えばｐ型の不純物拡散層で構成されている。ピニング層５３におけるｐ型の不純物濃度は、ウェル領域１３におけるｐ型の不純物濃度よりも低い。ピニング層５３によって暗電流の低減が図られている。
　ゲート電極ＧＥの一部であって、トレンチＨの外側に配置されている部分の側面には、サイドウォールＳＷが設けられている。サイドウォールＳＷは、例えばＣＶＤ（Ｃｈｅｍｉｃａｌ　Ｖａｐｏｒ　Ｄｅｐｏｓｉｔｉｏｎ）法で成膜されたシリコン窒化膜（ＳｉＮ膜）で構成されている。また、ゲート電極ＧＥの側面とサイドウォールＳＷとの間には酸化膜５５が設けられている。酸化膜５５は、例えば、ゲート電極ＧＥを熱酸化することにより形成されたＳｉＯ２膜である。また、ゲート電極ＧＥの表面（上面）と、フローティングディフュージョンＦＤの表面にも絶縁膜５７が設けられている。絶縁膜５７は、例えばＣＶＤ法で成膜されたＳｉＯ２膜である。
　図３に示すように、ゲート電極ＧＥとフローティングディフュージョンＦＤとの間には、半導体基板１１の表面１１ａに設けられた段差部６０が存在する。段差部６０の上段はゲート電極ＧＥ側に位置し、段差部６０の下段はフローティングディフュージョンＦＤ側に位置する。
　例えば、段差部６０の高さ（すなわち、段差）ｄ１は、サイドウォールＳＷの幅ｗ１の２０％以上１００％以下である。０．２×ｗ１≦ｄ１≦１．０×ｗ１、の関係が成り立つ。また、サイドウォールＳＷの外周端部から段差部までの距離Ｌ１は、サイドウォールＳＷの幅ｗ１の１０％以上である。０．１×Ｗ１≦Ｌ１、の関係が成り立つ。この例では、段差部６０は、サイドウォールＳＷの直下に設けられている。
　次に、トランジスタＴｒ１の製造方法を説明する。図４から図６は、本開示の実施形態１の構成例１に係るトランジスタＴｒ１の製造方法を工程順に示す断面図である。トランジスタＴｒ１を含む撮像装置１は、成膜装置（ＣＶＤ装置、スパッタ装置、熱酸化装置を含む）、露光装置、エッチング装置、ＣＭＰ（Ｃｈｅｍｉｃａｌ　Ｍｅｃｈａｎｉｃａｌ　Ｐｏｌｉｓｈ）装置など、各種の装置を用いて製造される。以下、これらの装置を、製造装置と総称する。
　図４のステップＳＴ１に示すように、製造装置は、半導体基板１１の表面１１ａ側を部分的にエッチングして、トレンチＨを形成する。次に、製造装置は、半導体基板１１を熱酸化して、半導体基板１１の表面１１ａとトレンチＨの内側面及び底面とに酸化膜（図示せず）を形成する。酸化膜は、例えばシリコン酸化膜（ＳｉＯ２膜）である。
　次に、製造装置は、半導体基板１１の表面１１ａ上にマスク（図示せず）を形成する。マスクは、トレンチＨの上方を露出し、それ以外の領域を覆う形状を有する。マスクは、例えばフォトレジストで構成されている。次に、製造装置は、マスクから露出している酸化膜をスルー膜に用いて、トレンチＨの内側面にｐ型不純物をイオン注入する。これにより、トレンチＨの内側面にピニング層５３を形成する。イオン注入後、製造装置は、マスクを除去し、続いてウェットエッチング等により酸化膜を除去する。
　次に、図４のステップＳＴ２に示すように、製造装置は、半導体基板１１を熱酸化して、半導体基板１１の表面１１ａとトレンチＨの内側面及び底面とにゲート絶縁膜５１を形成する。ゲート絶縁膜５１は、例えばＳｉＯ２膜である。次に、製造装置は、半導体基板１１の表面１１ａ側にゲート電極材料膜６７を堆積させて、トレンチＨを埋め込む。ゲート電極材料膜６７ｎは、例えばポリシリコン（Ｐｏｌｙ－Ｓｉ）である。
　次に、製造装置は、ゲート電極材料膜６７上にマスク（図示せず）を形成し、ゲート電極材料膜６７においてマスクから露出している部分をエッチングして除去する。マスクは、例えばフォトレジストで構成されている。これにより、図４のステップＳＴ３に示すように、ゲート電極材料膜からゲート電極ＧＥを形成する。ゲート電極ＧＥの形成後、製造装置は、マスクを除去する。
　次に、製造装置は、半導体基板１１を熱酸化して、半導体基板１１の表面１１ａと、ゲート電極ＧＥの表面（上面）及び側面に酸化膜５５を形成する。酸化膜５５は、例えばＳｉＯ２膜である。次に、製造装置は、半導体基板１１の上方全体にサイドウォール形成用の絶縁膜を堆積する。サイドウォール形成用の絶縁膜は、例えばシリコン窒化膜（ＳｉＮ膜）であり、その形成方法はＣＶＤ法である。次に、製造装置は、この絶縁膜をエッチバックする。これにより、図５のステップＳＴ４に示すように、製造装置は、ゲート電極ＧＥの側面に酸化膜５５を介してサイドウォールＳＷを形成する。
　次に、製造装置は、ゲート電極ＧＥとサイドウォールＳＷをマスクに用いて、半導体基板１１をドライエッチングする。これにより、図５のステップＳＴ５に示すように、製造装置は、半導体基板１１の表面１１ａに段差部６０を形成する。次に、図５のステップＳＴ６に示すように、製造装置は、半導体基板１１を熱酸化して、半導体基板１１の表面１１ａに犠牲酸化膜６９を形成する。犠牲酸化膜６９は、例えばＳｉＯ２膜である。段差部６０の形成時にドライエッチングにより半導体基板１１の表面１１ａに生じたダメージ層（図示せず）は、犠牲酸化膜６９に取り込まれる。
　次に、図６のステップＳＴ７に示すように、製造装置は、犠牲酸化膜６９をウェットエッチングして除去し、半導体基板１１の表面１１ａを露出させる。これにより、段差部６０の形成時に生じたダメージ層は、犠牲酸化膜６９と共に除去される。また、犠牲酸化膜６９の形成とその除去とにより、段差部６０は、その高さ（すなわち、段差）が増大するとともに、その位置は当初の形成位置からゲート電極ＧＥ側へと移動する。
　次に、図６のステップＳＴ８に示すように、製造装置は、半導体基板１１の上方全体に絶縁膜５７を堆積する。絶縁膜５７は、例えばＳｉＯ２膜であり、その形成方法はＣＶＤ法である。次に、製造装置は、絶縁膜５７をスルー膜に用い、かつ、ゲート電極ＧＥとサイドウォールＳＷとをマスクに用いて、半導体基板１１にｎ型不純物をイオン注入する。これにより、図６のステップＳＴ９に示すように、製造装置は、半導体基板１１にフローティングディフュージョンＦＤを形成する。このような工程を経て、図３に示したトランジスタＴｒ１が完成する。
　図７は、本開示の実施形態１の構成例１に係るトランジスタＴｒ１であって、片側段差タイプの例を示す断面図である。図８は、本開示の実施形態１の構成例１に係るトランジスタＴｒ１であって、両側段差タイプの例を示す断面図である。
　トランジスタＴｒ１を転送トランジスタに用いる場合の構造として、図７に示すようにフローティングディフュージョンＦＤ側のみに段差部６０を有する片側段差タイプと、図８に示すようにフローティングディフュージョンＦＤ側とウェルタップ５９側とにそれぞれ段差部６０を有する両側段差タイプとが例示される。ウェルタップ５９は、ウェル領域１３に接続するために半導体基板１１の表面１１ａ側に設けられたｐ＋型領域のことであり、例えば、ゲート電極ＧＥを挟んでフローティングディフュージョンＦＤの反対側に配置される。本開示では、片側段差タイプ、両側段差タイプのどちらを採用してもよい。
　片側段差タイプの場合、段差部６０を形成するためのオーバーエッチ時にウェルタップ５９をマスクで覆う必要がある。このため、片側段差タイプは、両側段差タイプと比べて、マスク形成とその除去が必要となり工程数が増えてしまうが、マスクで覆われる領域では表面１１ａが削られないため、フォトダイオードＰＤの深さ方向の面積を広く確保することが容易となる。
　なお、トランジスタＴｒ１（及び、後述のトランジスタＴｒ２からＴｒ４）の用途は転送トランジスタに限定されるものではない。トランジスタＴｒ１（及び、後述のトランジスタＴｒ２からＴｒ４）は、撮像装置１における増幅トランジスタ、リセットトランジスタ、選択トランジスタなど、転送トランジスタ以外の画素トランジスタとして用いてもよい。また、トランジスタＴｒ１（及び、後述のトランジスタＴｒ２からＴｒ４）の用途は撮像装置１に限定されることもない。トランジスタＴｒ１（及び、後述のトランジスタＴｒ２からＴｒ４）は、各種半導体装置のトランジスタとして用いてもよい。トランジスタＴｒ１（及び、後述のトランジスタＴｒ２からＴｒ４）を転送トランジスタ以外の用途に用いる場合は、フローティングディフュージョンＦＤがドレイン領域及びソース領域の一方となる。
（２－２．構成例２）
　図９は、本開示の実施形態１の構成例２に係るトランジスタＴｒ２を示す断面図である。図９に示すトランジスタＴｒ２は、半導体基板１１に設けられており、例えば、フォトダイオードＰＤで生じた電荷をフォトダイオードＰＤへ転送する転送トランジスタとして用いられる。　図９に示すトランジスタＴｒ２において、図３に示したトランジスタＴｒ１との違いは、段差部６０がサイドウォールＳＷの直下ではなく、ゲート電極ＧＥの直下に位置する点である。図９に示すトランジスタＴｒ２において、それ以外の構成は、図３に示したトランジスタＴｒ１と同じである。
　次に、トランジスタＴｒ２の製造方法を説明する。図１０は、本開示の実施形態１の構成例２に係るトランジスタＴｒ２の製造方法を工程順に示す断面図である。図１０のステップＳＴ２１において、ゲート電極ＧＥを形成する工程までは、図４から図６を参照しながら説明したトランジスタＴｒ１の製造方法と同じである。トランジスタＴｒ２においても、トランジスタＴｒ１と同様に、マスク（図示せず）を用いてゲート電極材料膜をエッチングすることによって、第１部位ＧＥ１と第２部位ＧＥ２とを有するゲート電極ＧＥを形成する。
　次に、製造装置は、ゲート電極ＧＥの形成時のマスクをそのまま用いて、半導体基板１１をドライエッチング（オーバエッチング）して、半導体基板１１の表面１１ａに段差部６０を形成する。段差部６０の形成後、製造装置はマスクを除去する。
　次に、製造装置は、半導体基板１１を熱酸化して、半導体基板１１の表面１１ａに犠牲酸化膜（図示せず）を形成する。犠牲酸化膜は、例えばＳｉＯ２膜である。段差部６０の形成時にドライエッチングにより半導体基板１１の表面１１ａに生じたダメージ層（図示せず）は、犠牲酸化膜に取り込まれる。
　次に、製造装置は、犠牲酸化膜をウェットエッチングして除去し、半導体基板１１の表面１１ａを露出させる。これにより、段差部６０の形成時に生じたダメージ層は、犠牲酸化膜と共に除去される。また、犠牲酸化膜の形成とその除去とにより、段差部６０は、その高さ（すなわち、段差）が増大するとともに、その位置は当初の形成位置からゲート電極ＧＥ側へと移動する。
　次に、図１０のステップＳＴ２２に示すように、製造装置は、半導体基板１１を熱酸化して、半導体基板１１の表面１１ａと、ゲート電極ＧＥの表面（上面）及び側面に酸化膜５５を形成する。次に、製造装置は、半導体基板１１の上方全体にサイドウォール形成用の絶縁膜を堆積し、この絶縁膜をエッチバックする。これにより、図１０のステップＳＴ２３に示すように、製造装置は、ゲート電極ＧＥの側面に酸化膜５５を介してサイドウォールＳＷを形成する。
　これ以降の工程は、トランジスタＴｒ１の製造方法と同じである。例えば、製造装置は、半導体基板１１の上方全体にスルー膜となる絶縁膜を堆積する。次に、製造装置は、この絶縁膜をスルー膜に用い、かつ、ゲート電極ＧＥとサイドウォールＳＷとをマスクに用いて、半導体基板１１にｎ型不純物をイオン注入する。これにより、製造装置は、半導体基板１１にフローティングディフュージョンＦＤ（図９参照）を形成する。このような工程を経て、図９に示したトランジスタＴｒ２が完成する。
　構成例２に係るトランジスタＴｒ２においても、構成例１に係るトランジスタＴｒ１と同様に、片側段差タイプ（図７参照）、両側段差タイプ（図８参照）のいずれものタイプを採用してもよい。構成例２においても、片側段差タイプは、両側段差タイプと比べて、マスク形成とその除去が必要となり工程数が増えてしまうが、マスクで覆われる領域では表面１１ａが削られないためフォトダイオードＰＤの深さ方向の面積を広く確保することが容易となる。
（２－３．電界強度分布のシミュレーション結果）
　図１１は、本開示の実施形態１の構成例１に係るトランジスタＴｒ１の電界強度分布をシミュレーションした結果を示す図である。図１２は、本開示の実施形態１の構成例２に係るトランジスタＴｒ２の電界強度分布をシミュレーションした結果を示す図である。図１３は、本開示の実施形態１の比較例に係るトランジスタＴｒ´の電界強度分布をシミュレーションした結果を示す図である。なお、図１１から図１３では、等電位線で囲む領域の網掛け濃度が高い領域ほど、電界強度が高いことを示している。
　比較例に係るトランジスタＴｒ´おいて、実施形態１の構成例１、２に係るトランジスタＴｒ１、Ｔｒ２との違いは、段差部６０が存在しない点である。図１１から図１３に示すように、本開示者が行ったシミュレーションでは、構成例１、２に係るトランジスタＴｒ１、Ｔｒ２は、比較例に係るトランジスタＴｒ´と比べて、ゲート電極ＧＥの端部付近の電界強度が低いことが確認された。構成例１に係るトランジスタＴｒ１は、比較例に係るトランジスタＴｒ´と比べて、ゲート電極ＧＥの第１部位ＧＥ１に存在するゲート端部ｅ付近の電界強度を３パーセント低減できることが確認された。ゲート端部ｅは、ドレインであるフローティングディフュージョンＦＤに対して、電界が集中する部位であり、例えば角部である。また、構成例２に係るトランジスタＴｒ２は、比較例に係るトランジスタＴｒ´と比べて、ゲート端部ｅ付近の電界強度を５パーセント低減できることが確認された。
（２－４．構成例３）
　本開示の実施形態１に係るトランジスタは、上記の構成例１、２に限定されるものではなく、例えば、下記のような構成例３から６のいずれか１つ以上の態様であってもよい。
　図１４は、本開示の実施形態１の構成例３に係るトランジスタＴｒ３であって、片側段差タイプ示す断面図である。図１５は、本開示の実施形態１の構成例３に係るトランジスタＴｒ３であって、両側段差タイプ示す断面図である。図１４に示す片側段差タイプのトランジスタＴｒ３、図１５に示す両側段差タイプのトランジスタＴｒ３は、いずれも半導体基板１１に設けられており、例えば転送トランジスタとして用いられる。
　図１４、図１５に示すトランジスタＴｒ３において、図３に示したトランジスタＴｒ１との違いは、トランジスタＴｒ３がトレンチ型のＭＯＳトランジスタではなく、プレーナ型のＭＯＳトランジスタである点である。トランジスタＴｒ３は、半導体基板１１の表面１１ａ上に設けられたプレーナ型のゲート電極ＧＥを有する。プレーナ型のゲート電極ＧＥは、半導体基板１１の表面１１ａ上に設けられた第１部位ＧＥ１と、第１部位ＧＥ１上に位置する第２部位ＧＥ２とを有し、半導体基板１１の表面１１ａとその近傍にチャネルを形成する。
　半導体基板１１において、ゲート電極ＧＥの両側下には、ドレイン領域１４とソース領域１５とが設けられている。トランジスタＴｒ３が転送トランジスタとして用いられる場合、ドレイン領域１４はフローティングディフュージョンとして機能する。
　図１４に示す片側段差タイプでは、プレーナ型のゲート電極ＧＥとドレイン領域１４との間に、半導体基板１１の表面１１ａに設けられた段差部６０が存在する。段差部６０の上段はゲート電極ＧＥ側に位置し、段差部６０の下段はドレイン領域１４側に位置する。
　図１５に示す両側段差タイプでは、プレーナ型のゲート電極ＧＥとドレイン領域１４との間、及び、プレーナ型のゲート電極ＧＥとソース領域１５との間にそれぞれ段差部６０が存在する。段差部６０の上段は、ゲート電極ＧＥ側に位置する。段差部６０の下段は、ドレイン領域１４側又はソース領域１５側に位置する。
　図１４及び図１５では、段差部６０は、サイドウォールＳＷの直下に設けられている。但し、トランジスタＴｒ３の構成はこれに限定されるものではなく、段差部６０はゲート電極ＧＥの直下に設けられていてもよい。
　実施形態１の構成例３に係るトランジスタＴｒ３によれば、構成例１、２と同様に段差部６０が存在することによって、ゲート端付近の電界強度を低くすることが可能である。
（２－５．構成例４）
　図１６は、本開示の実施形態１の構成例４に係るトランジスタＴｒ４を示す平面図である。図１７は、本開示の実施形態１の構成例４に係るトランジスタＴｒ４を示す断面図である。図１７は、図１６に示す平面図をＡ－Ａ´線で切断した断面に相当する。図１６及び図１７に示すトランジスタＴｒ４は、半導体基板１１に設けられており、例えば転送トランジスタとして用いられる。トランジスタＴｒ４のドレイン領域１４は、フローティングディフュージョンとして機能する。
　図１６及び図１７に示すトランジスタＴｒ４において、図１４及び図１５に示したプレーナ型のトランジスタＴｒ３との違いは、ゲート電極ＧＥの第１部位ＧＥ１が、半導体基板１１の深さ方向に延設されたフィン状のゲート部（以下、フィンゲート部）ＦＧ１、ＦＧ２とを有する点である。フィンゲート部ＦＧ１、ＦＧ２は、例えば、リン（Ｐ）又はヒ素（Ａｓ）等のｎ型不純物がドープされたポリシリコン（Ｐｏｌｙ－Ｓｉ）膜で構成されており、ゲート電極ＧＥの他の部位と一体に形成されている。実施形態１では、フィンゲート部ＦＧ１、ＦＧ２を含めて、第１部位ＧＥ１と第２部位ＧＥ２は同一導電型である。例えば、第１部位ＧＥ１、第２部位ＧＥ２、フィンゲート部ＦＧ１、ＦＧ２は、全てｎ型である。
　また、この例の半導体基板１１には、表面１１ａ側に開口するトレンチＨ１、Ｈ２が設けられている。トレンチＨ１、Ｈ２は、トランジスタＴｒ４のゲート長方向と交差する方向において、互いに向かい合うように設けられている。トレンチＨ１には、ゲート絶縁膜５１を介してゲート電極ＧＥのフィンゲート部ＦＧ１が配置されている。トレンチＨ２にはゲート絶縁膜５１を介してゲート電極ＧＥのフィンゲート部ＦＧ２が配置されている。
　これにより、ゲート電極ＧＥは、トレンチＨ１、Ｈ２で挟まれている半導体領域に対して、上側と左右両側の計３方向からゲート電圧を同時に印加することができ、例えば、この半導体領域を完全空乏化することが可能となっている。
　トランジスタＴｒ４は、トレンチＨ１、Ｈ２にゲート電極ＧＥのフィンゲート部ＦＧ１、ＦＧ２が配置されている形状から（または、トレンチＨ１、Ｈ２で挟まれている半導体領域がフィン形状であることから）、掘り込みゲート構造のＭＯＳトランジスタと呼んでもよく、又は、フィンフェット（ＦｉｎＦＥＴ：Ｆｉｎ　Ｆｉｅｌｄ　Ｅｆｆｅｃｔ　Ｔｒａｎｓｉｓｔｏｒ）と呼んでもよく、あるいは、掘り込みＦｉｎＦＥＴと呼んでもよい。
　図１７に示すように、ゲート電極ＧＥとドレイン領域１４との間、及び、ゲート電極ＧＥとソース領域１５との間には、それぞれ段差部６０が存在する。段差部６０の上段は、ゲート電極ＧＥ側に位置する。段差部６０の下段は、ドレイン領域１４側又はソース領域１５側に位置する。
　実施形態１の構成例４に係るトランジスタＴｒ４によれば、構成例１、２と同様に段差部６０が存在することによって、ゲート端部付近の電界強度を低くすることが可能である。
　なお、図１７では、両側段差タイプを示しているが、トランジスタＴｒ４はこれに限定されるものではない。トランジスタＴｒ４は、ゲート電極ＧＥとドレイン領域１４との間に段差部６０が存在し、ゲート電極ＧＥとソース領域１５との間には段差部６０が存在しない片側段差タイプであってもよい。
　図１７では、段差部６０がサイドウォールＳＷの直下に設けられている場合を示しているが、トランジスタＴｒ４の構成はこれに限定されるものではない。段差部６０はゲート電極ＧＥの直下に設けられていてもよい。
（２－６．構成例５）
　図１８は、本開示の実施形態１の構成例５に係る画素トランジスタＴｒ５を示す断面図である。図１８に示すように、画素トランジスタＴｒ５は、構成例１に係るトランジスタＴｒ１（両側段差タイプ）と、構成例４に係るトランジスタＴｒ４とを有する。例えば、トランジスタＴｒ１は転送トランジスタとして用いられ、トランジスタＴｒ４はリセットトランジスタとして用いられる。トランジスタＴｒ１、Ｔｒ４は互いに直列に接続されており、トランジスタＴｒ１のフローティングディフュージョンＦＤとトランジスタＴｒ４のソース領域１５とが共有化されている。
　実施形態１の構成例５に係る画素トランジスタＴｒ５によれば、構成例１、４と同様に段差部６０が存在することによって、ゲート端部付近の電界強度を低くすることが可能である。
　また、画素トランジスタＴｒ５では、トランジスタＴｒ１、Ｔｒ４の各ゲート電極ＧＥを一括で（すなわち、同一工程で同時に）形成することができる。また、トランジスタＴｒ１、Ｔｒ４の各段差部６０を、各ゲート電極ＧＥ及びサイドウォールＳＷをマスクに一括で（すなわち、同一工程で同時に）形成することができる。トランジスタＴｒ１、Ｔｒ４の各ゲート電極ＧＥや各段差部６０を別々に形成する場合と比べて、工程数の増大を抑制することが可能である。
（２－７．構成例６）
　図１９は、本開示の実施形態１の構成例６に係る画素トランジスタＴｒ６を示す断面図である。図１９に示すように、画素トランジスタＴｒ６は、半導体基板（以下、第１半導体基板ともいう）１１に設けられたトランジスタＴｒ１と、第２半導体基板２１に設けられたトランジスタＴｒ´とを有する。トランジスタＴｒ１には段差部６０が存在する。トランジスタＴｒ´は、例えば転送トランジスタとして用いられる。一方、トランジスタＴｒ´には段差部６０が無い。トランジスタＴｒ´は例えばリセットトランジスタとして用いられる。
　第２半導体基板２１は、層間絶縁膜１７を介して第１半導体基板１１上に積層されている。トランジスタＴｒ１のドレインであるフローティングディフュージョンＦＤは、層間絶縁膜１７や第２半導体基板２１を貫通する配線（図示せず）等を介して、トランジスタＴｒ´のソース領域１５に接続している。
　このような構成であっても、トランジスタＴｒ１には段差部６０が存在するため、トランジスタＴｒ１のゲート端部付近の電界強度を低くすることが可能である。
　また、この例では、第２半導体基板２１に段差部６０が存在しないトランジスタＴｒ´を配置する場合を示したが、構成例６はこれに限定されない。例えば、第２半導体基板２１には、段差部６０を有するプレーナ型のトランジスタＴｒ３（図１４、図１５）を配置してもよい。構成例６によれば、第１半導体基板１１に配置されるトランジスタと、第２半導体基板２１に配置されるトランジスタとに対して、それぞれ段差部６０の有無を選択したり、段差部６０の形状や大きさを選択したりすることが容易であり、設計の自由度が高いという利点がある。
（２－８．実施形態１の効果）
　以上説明したように、本開示の実施形態１に係る撮像装置１は、（第１）半導体基板１１と、半導体基板１１に設けられ、光電変換を行うセンサ画素１０２と、を備える。センサ画素１０２は、例えば、フォトダイオードＰＤと、フォトダイオードＰＤと電気的に接続されたトランジスタＴｒ１（または、トランジスタＴｒ２からＴｒ４）と、トランジスタＴｒ１（または、トランジスタＴｒ２からＴｒ４）を介してフォトダイオードＰＤから出力された電荷を一時的に保持するフローティングディフュージョンＦＤと、を有する。トランジスタＴｒ１（または、トランジスタＴｒ２からＴｒ４）のゲート電極ＧＥは、ゲート絶縁膜５１を介して半導体基板１１と向かい合う位置に配置され、半導体基板１１にチャネルを形成する第１部位ＧＥ１と、第１部位ＧＥ１上に位置し、第１部位ＧＥ１よりもチャネル形成への寄与が小さい第２部位ＧＥ２と、を有する。第１部位ＧＥ１は、フローティングディフュージョンＦＤ側に位置し、フローティングディフュージョンＦＤに対して電界が集中する端部（すなわち、ゲート端部）ｅを有する。ゲート端部ｅは、半導体基板１１の表面１１ａ側に設けられた段差部６０を介して、フローティングディフュージョンＦＤの表面よりも上側に位置する。かつ、ゲート端部ｅは、第２部位ＧＥ２の側面と面一となっている。
　これによれば、段差部６０の存在により、ゲート端部ｅとフローティングディフュージョンＦＤとの間の最短距離を広げることができ、ゲート端部ｅ付近の電界集中を緩和することができる。これにより、トランジスタ（例えば、トランジスタＴｒ１からＴｒ６）の性能向上が可能であり、例えば、ゲート端部ｅの電界集中に起因する白点等の画像不具合の発生を抑制することができる。
　また、段差部６０の大きさｄ１（すなわち、Ｓｉ掘り込み深さ）がばらついた場合でも、ゲート電極ＧＥは削られない。このため、ゲート端部ｅとフローティングディフュージョンＦＤとの間の最短距離にばらつきが生じることを抑制することができ、この最短距離を適切な範囲に保つことが容易である。加工バラツキに対するロバスト性を向上させることができる。
　また、段差部６０のアスペクト比は低いため、段差部６０への絶縁膜の埋め込みが容易である。これにより、信頼性劣化の要因となるボイド発生を低減することが期待できる。
　また、トランジスタ（例えば、トランジスタＴｒ１からＴｒ４）を転送トランジスタ以外の、他の用途のトランジスタに用いる場合も、段差部６０の存在により、ゲート端部ｅ付近の電界集中を緩和できる。このため、ゲート端部ｅの電界に起因するＴＤＤＢ（Ｔｉｍｅ　Ｄｅｐｅｎｄｅｎｔ　Ｄｉｅｌｅｃｔｒｉｃ　Ｂｒｅａｋｄｏｗｎ）やＨＣＩ（Ｈｏｔ　Ｃａｒｒｉｅｒ　Ｉｎｊｅｃｔｉｏｎ）などの信頼性不具合について、その発生を抑制することができる。
＜３．実施形態２＞
　上記の実施形態１では、ゲート電極ＧＥの第１部位ＧＥ１と第２部位ＧＥ２とが同一導電型であることを説明した。しかしながら、本開示はこれに限定されない。第１部位ＧＥ１と第２部位ＧＥ２は互いに異なる導電型であってもよい。すなわち、第１部位ＧＥ１は第１導電型の導体層であり、第２部位ＧＥ２は第２導電型の導体層であってもよい。あるいは、第２部位は、不導体層であってよい。
（３．１．構成例１）
　図２０は、本開示の実施形態２の構成例１に係るトランジスタＴｒ１１を示す断面図である。図２０に示すトランジスタＴｒ１１は、半導体基板１１に設けられており、例えば、フォトダイオードＰＤで生じた電荷をフォトダイオードＰＤへ転送する転送トランジスタとして用いられる。
　図２０に示すように、トランジスタＴｒ１は、半導体基板１１の内部から表面１１ａ上にかけて設けられたゲート電極ＧＥと、ゲート電極ＧＥと半導体基板１１との間に設けられたゲート絶縁膜５１とを有し、フォトダイオードＰＤ（図２参照）をソースとし、フローティングディフュージョンＦＤをドレインとする、第１導電型（例えば、ｎ型）の縦型トランジスタである。
　図２０に示すように、ゲート電極ＧＥは、第１部位ＧＥ１と、第１部位ＧＥ１上に位置し、第１部位ＧＥ１よりもチャネル形成への寄与が小さい第２部位ＧＥ２と、第２部位ＧＥ２を挟んで第１部位ＧＥ１の反対側（すなわち、第２部位ＧＥ２上）に配置された第３部位ＧＥ３とを有する。
　第１部位ＧＥ１は、ゲート絶縁膜５１を介してトレンチＨ内に配置されている。第２部位ＧＥ２は、ゲート絶縁膜５１を介してトレンチＨ内に配置された部分と、ゲート絶縁膜５１を介して半導体基板１１の表面１１ａ上に配置された部分とを含む。この例では、第３部位ＧＥ３の少なくとも一部は、半導体基板１１の表面１１ａよりも上方（すなわち、トレンチＨの外側）に配置されている。
　第１部位ＧＥ１は第１導電型（例えば、ｎ＋型）の導体層である。第２部位ＧＥ２は、不導体層又は第２導電型（例えば、ｐ型）の導体層である。第３部位ＧＥ３は、第２導電型（例えば、ｐ＋型）の導体層である。一例を挙げると、第１部位ＧＥ１はｎ＋型である。第３部位ＧＥ３はｐ＋型である。第２部位ＧＥ２は、第１部位ＧＥ１と第３部位ＧＥ３とのｐｎ接合により生じた空乏層（不導体層）である。
　第１部位ＧＥ１には、例えば、リン（Ｐ）又はヒ素（Ａｓ）等のｎ型不純物がドープされている。第３部位ＧＥ３には、例えば、インジウム（Ｉｎ）又はボロン（Ｂ）等のｐ型不純物がドープされている。第１部位ＧＥ１、第２部位ＧＥ２及び第３部位ＧＥ３は、ポリシリコン（Ｐｏｌｙ－Ｓｉ）膜で構成されており、一体に形成されている。
　また、図２０に示すように、トランジスタＴｒ１１は、半導体基板１１の表面１１ａから深さ方向に設けられたＳＴＩ（Ｓｈａｌｌｏｗ　Ｔｒｅｎｃｈ　Ｉｓｏｌａｔｉｏｎ）層７３と、ゲート電極ＧＥの第１部位ＧＥ１に接続するコンタクト電極８１と、フローティングディフュージョンＦＤに接続するコンタクト電極８２と、を有する。ＳＴＩ層７３は、例えば、半導体基板１１の表面１１ａ側に設けられた開口部と、この開口部に埋め込まれた絶縁層（一例として、ＳｉＯ２膜）とで構成されている。ＳＴＩ層７３は、ゲート電極ＧＥの第１部位ＧＥ１と隣り合う位置に設けられている。
　コンタクト電極８１は、層間絶縁膜１７等を貫通してＳＴＩ層７３に達している。コンタクト電極８１の少なくとも側面が、ゲート電極ＧＥの第１部位ＧＥ１と接している。コンタクト電極８２は、層間絶縁膜１７等を貫通してフローティングディフュージョンＦＤに達しており、フローティングディフュージョンＦＤに接している。
　次に、トランジスタＴｒ１１の製造方法を説明する。図２１から図２３は、本開示の実施形態２の構成例１に係るトランジスタＴｒ１１の製造方法を工程順に示す断面図である。
　図２１のステップＳＴ３１に示すように、製造装置は、半導体基板１１の表面１１ａ側にＳＴＩ層７３を形成する。次に、図２１のステップＳＴ３２に示すように、製造装置は、半導体基板１１の表面１１ａ側であって、ＳＴＩ層７３と隣接する部分をエッチングして、トレンチＨを形成する。
　次に、製造装置は、半導体基板１１を熱酸化して、半導体基板１１の表面１１ａとトレンチＨの内側面及び底面とに図示しないスルー膜（例えば、ＳｉＯ２膜）を形成する。次に、製造装置は、トレンチＨの内側面にスルー膜を介してｐ型不純物をイオン注入する。これにより、図２１のステップＳＴ３３に示すように、製造装置は、トレンチＨの内側面にピニング層５３を形成する。イオン注入後、製造装置はスルー膜を除去する。
　次に、製造装置は、半導体基板１１を熱酸化して、半導体基板１１の表面１１ａとトレンチＨの内側面及び底面とにゲート絶縁膜５１を形成する。ゲート絶縁膜５１は、例えばＳｉＯ２膜である。
　次に、製造装置は、半導体基板１１の表面１１ａ側にゲート電極材料膜６７ｎを堆積させて、トレンチＨを埋め込む。ゲート電極材料膜６７ｎは、例えば、ｎ型不純物であるリン（Ｐ）がドープされたアモルファスシリコンである。ゲート電極材料膜６７ｎは、リン（Ｐ）がドープされたポリシリコンであってもよい。
　次に、図２２のステップＳＴ３４に示すように、製造装置は、ゲート電極材料膜６７ｎの表面にｐ型不純物（例えば、インジウム（Ｉｎ）又はボロン（Ｂ）等のｐ型不純物）をイオン注入して、ｐ型注入層６７ｐを形成する。この工程で用いるｐ型不純物の種類は特に限定されない。但し、インジウム（Ｉｎ）はボロン（Ｂ）よりも原子量が大きいため、インジウム（Ｉｎ）を用いると、ゲート電極材料膜６７ｎの表層（すなわち、表面からの深さが浅い領域）にｐ型注入層６７ｐを形成することが容易となる。
　次に、製造装置は、ｐ型注入層６７ｐ上にマスク（図示せず）を形成し、ｐ型注入層６７ｐ及びゲート電極材料膜６７ｎにおいてマスクから露出している部分をエッチングして除去する。これにより、図２２のステップＳＴ３５に示すように、製造装置は、ｐ型注入層６７ｐ及びゲート電極材料膜６７ｎをゲート電極形状に形成する。その後、製造装置は、マスクを除去する。
　次に、図２２のステップＳＴ３６に示すように、製造装置は、半導体基板１１の表面１１ａと、ゲート電極形状に成形されたｐ型注入層６７ｐ及びゲート電極材料膜６７ｎの各側面とに酸化膜５５を形成し、酸化膜５５を介してサイドウォールＳＷを形成する。また、サイドウォールＳＷの形成後、半導体基板１１の上方全体に絶縁膜５７を堆積する。酸化膜５５、サイドウォールＳＷ及び絶縁膜５７の形成方法は、例えば、図４から図６を参照しながら説明したトランジスタＴｒ１の製造方法と同じである。
　次に、製造装置は、マスク（図示せず）を用いて、半導体基板１１の表面１１ａ側にリン（Ｐ）、ヒ素（Ａｓ）等のｎ型不純物をイオン注入する。このマスクは、フローティングディフュージョンＦＤ（図２０参照）が形成される予定領域を露出し、それ以外の領域を覆う形状を有する。ｎ型不純物をイオン注入した後、製造装置は、このマスクを除去する。次に、製造装置は、半導体基板１１に熱処理を施して、上記の予定領域にイオン注入したｎ型不純物を拡散、活性化させる。これにより、図２３のステップＳＴ３７に示すように、製造装置は、半導体基板１１にｎ＋型のフローティングディフュージョンＦＤを形成する。
　また、この熱処理では、ｐ型注入層６７ｐ及びゲート電極材料膜６７ｎに含まれている不純物も活性化、拡散する。これにより、ｎ＋型の第１部位ＧＥ１と、空乏層の形成により不導体化した第２部位ＧＥ２と、ｐ＋型の第３部位ＧＥ３とを含むゲート電極ＧＥが形成される。
　次に、図２３のステップＳＴ３８に示すように、製造装置は、半導体基板１１の表面１１ａ上に層間絶縁膜１７を形成する。次に、製造装置は、層間絶縁膜１７等を部分的にエッチングして、コンタクトホールＣＨ１、ＣＨ２を形成する。コンタクトホールＣＨ１は、層間絶縁膜１７とサイドウォールＳＷを貫通し、ＳＴＩ層７３に到達するように形成する。また、コンタクトホールＣＨ２は、層間絶縁膜１７を貫通し、フローティングディフュージョンＦＤに到達するように形成する。コンタクトホールＣＨ１、ＣＨ２は一括で（すなわち、同一工程で同時に）形成してもよいし、別々に形成してもよい。
　次に、製造装置は、コンタクトホールＣＨ１、ＣＨ２内にコンタクト電極８１、８２（図２０参照）をそれぞれ形成する。以上の工程を経て、図２０に示したトランジスタＴｒ１１が完成する。
　なお、トランジスタＴｒ１１（及び、後述のトランジスタＴｒ１２からＴｒ１４）の用途は転送トランジスタに限定されるものではない。トランジスタＴｒ１１は、撮像装置１における増幅トランジスタ、リセットトランジスタ、選択トランジスタなど、転送トランジスタ以外の画素トランジスタとして用いてもよい。また、トランジスタＴｒ１１の用途は撮像装置１に限定されることもない。トランジスタＴｒ１１は、各種半導体装置のトランジスタとして用いてもよい。トランジスタＴｒ１１（及び、後述のトランジスタＴｒ１２からＴｒ１４）を転送トランジスタ以外の用途に用いる場合は、フローティングディフュージョンＦＤがドレイン領域及びソース領域の一方となる。
（３．２．構成例２）
　図２４は、本開示の実施形態２の構成例２に係るトランジスタＴｒ１２を示す断面図である。図２０に示すトランジスタＴｒ１２は、半導体基板１１に設けられており、例えば、フォトダイオードＰＤで生じた電荷をフォトダイオードＰＤへ転送する転送トランジスタとして用いられる。
　図２４に示すトランジスタＴｒ１２において、図２０に示したトランジスタＴｒ１１との違いは、トランジスタＴｒ１２にＳＴＩ層７３が設けられていない点、及び、ゲート電極ＧＥに接続するコンタクト電極８１がゲート電極ＧＥの第２部位ＧＥ２を貫通して第１部位ＧＥ１に接続している点である。トランジスタＴｒ１２では、ゲート電極ＧＥの第１部位ＧＥ１上にコンタクト電極８１が配置されている。図２４に示すトランジスタＴｒ１２において、それ以外の構成は、図２０に示したトランジスタＴｒ１１と同じである。
　次に、トランジスタＴｒ１２の製造方法を説明する。図２５及び図２６は、本開示の実施形態２の構成例２に係るトランジスタＴｒ１２の製造方法を工程順に示す断面図である。図２５のステップＳＴ４１に示すように、トランジスタＴｒ１２の製造工程では、製造装置は、ＳＴＩ層７３を形成することなく、ピニング層５３、ゲート絶縁膜５１、ゲート電極材料膜６７ｎを順次形成する。
　次に、図２５のステップＳＴ４２に示すように、製造装置は、ゲート電極材料膜６７ｎの表面にｐ型不純物（例えば、インジウム（Ｉｎ）又はボロン（Ｂ）等のｐ型不純物）をイオン注入して、ｐ型注入層６７ｐを形成する。この例においても、ｐ型不純物の種類は特に限定されないが、インジウム（Ｉｎ）を用いると、ゲート電極材料膜６７ｎの表層にｐ型注入層６７ｐを形成することが容易となる。
　次に、製造装置は、ｐ型注入層６７ｐ上にマスク（図示せず）を形成し、マスクを用いてｐ型注入層６７ｐ及びゲート電極材料膜６７ｎをエッチングする。これにより、図２５のステップＳＴ４３に示すように、製造装置は、ｐ型注入層６７ｐ及びゲート電極材料膜６７ｎをゲート電極形状に形成する。その後、製造装置は、マスクを除去する。
　次に、図２６のステップＳＴ４４に示すように、製造装置は、半導体基板１１の表面１１ａと、ゲート電極形状に成形されたｐ型注入層６７ｐ及びゲート電極材料膜６７ｎの各側面とに酸化膜５５を形成し、酸化膜５５を介してサイドウォールＳＷを形成する。また、サイドウォールＳＷの形成後、半導体基板１１の上方全体に絶縁膜５７を堆積する。
　次に、製造装置は、マスク（図示せず）を用いて、半導体基板１１の表面１１ａ側にリン（Ｐ）、ヒ素（Ａｓ）等のｎ型不純物をイオン注入する。このマスクは、フローティングディフュージョンＦＤ（図２４参照）が形成される予定領域を露出し、それ以外の領域を覆う形状を有する。ｎ型不純物をイオン注入した後、製造装置は、このマスクを除去する。次に、製造装置は、半導体基板１１に熱処理を施して、上記の予定領域にイオン注入したｎ型不純物を拡散、活性化させる。これにより、図２６のステップＳＴ４５に示すように、製造装置は、ｎ＋型のフローティングディフュージョンＦＤを形成する。
　また、この熱処理では、ｐ型注入層６７ｐ及びゲート電極材料膜６７ｎに含まれている不純物も活性化、拡散する。これにより、ｎ＋型の第１部位ＧＥ１と、空乏層の形成により不導体化した第２部位ＧＥ２と、ｐ＋型の第３部位ＧＥ３とを含むゲート電極ＧＥが形成される。
　次に、図２６のステップＳＴ４６に示すように、製造装置は、半導体基板１１の表面１１ａ上に層間絶縁膜１７を形成する。次に、製造装置は、層間絶縁膜１７等を部分的にエッチングして、コンタクトホールＣＨ１、ＣＨ２を形成する。コンタクトホールＣＨ１は、層間絶縁膜１７とサイドウォールＳＷ及びゲート電極ＧＥの第２部位ＧＥ２を貫通し、ゲート電極ＧＥの第１部位ＧＥ１に到達するように形成する。コンタクトホールＣＨ２は、層間絶縁膜１７を貫通し、フローティングディフュージョンＦＤに到達するように形成する。コンタクトホールＣＨ１、ＣＨ２は一括で（すなわち、同一工程で同時に）形成してもよいし、別々に形成してもよい。
　次に、製造装置は、コンタクトホールＣＨ１、ＣＨ２内にコンタクト電極８１、８２（図２４参照）をそれぞれ形成する。以上の工程を経て、図２４に示したトランジスタＴｒ１２が完成する。
（３．３．構成例３）
　図２７は、本開示の実施形態２の構成例３に係るトランジスタＴｒ１３を示す断面図である。図２７に示すトランジスタＴｒ１２は、半導体基板１１に設けられており、例えば、フォトダイオードＰＤで生じた電荷をフォトダイオードＰＤへ転送する転送トランジスタとして用いられる。
　図２７に示すトランジスタＴｒ１３において、図２４に示したトランジスタＴｒ１２との違いは、コンタクト電極８１がサイドウォールＳＷではなく、ゲート電極ＧＥの第３部位ＧＥ３と第２部位ＧＥ２とを貫通して第１部位ＧＥ１に接続している点である。図２７に示すトランジスタＴｒ１３において、それ以外の構成は、図２４に示したトランジスタＴｒ１２と同じである。
　次に、トランジスタＴｒ１３の製造方法を説明する。図２８は、本開示の実施形態２の構成例３に係るトランジスタＴｒ１３の製造方法を工程順に示す断面図である。図２８のステップＳＴ５１において、層間絶縁膜１７を形成する工程までは、ゲート電極形状を除いて、図２５及び図２６を参照しながら説明したトランジスタＴｒ１２の製造方法と同じである。トランジスタＴｒ１３のゲート電極形状を形成する工程では、ゲート電極ＧＥの厚さ方向において第１部位ＧＥ１が第３部位ＧＥ３と完全に重なる形（すなわち、第１部位ＧＥ１がサイドウォールＳＷと重ならない形）となるように、ｐ型注入層６７ｐ及びゲート電極材料膜６７ｎ（図２５のステップＳＴ４２参照）をエッチングする。
　層間絶縁膜１７を形成した後、図２８のステップＳＴ５２に示すように、製造装置は、層間絶縁膜１７等を部分的にエッチングして、コンタクトホールＣＨ１、ＣＨ２を形成する。コンタクトホールＣＨ１は、層間絶縁膜１７と、ゲート電極ＧＥの第３部位ＧＥ３と第２部位ＧＥ２とを貫通し、第１部位ＧＥ１に到達するように形成する。コンタクトホールＣＨ２は、層間絶縁膜１７を貫通し、フローティングディフュージョンＦＤに到達するように形成する。コンタクトホールＣＨ１、ＣＨ２は一括で（すなわち、同一工程で同時に）形成してもよいし、別々に形成してもよい。
　次に、製造装置は、コンタクトホールＣＨ１、ＣＨ２内にコンタクト電極８１、８２（図２７参照）をそれぞれ形成する。以上の工程を経て、図２７に示したトランジスタＴｒ１３が完成する。
（３．４．構成例４）
　図２９は、本開示の実施形態２の構成例４に係るトランジスタＴｒ１４を示す断面図である。図２９に示すトランジスタＴｒ１４は、半導体基板１１に設けられており、例えば、フォトダイオードＰＤで生じた電荷をフォトダイオードＰＤへ転送する転送トランジスタとして用いられる。
　図２９に示すトランジスタＴｒ１４において、図２０に示したトランジスタＴｒ１１との違いは、ゲート電極ＧＥがトレンチＨ内に配置されており、半導体基板１１の表面１１ａ上には配置されていない点である。トランジスタＴｒ１４では、ゲート電極ＧＥの第１部位ＧＥ１、第２部位ＧＥ２及び第３部位ＧＥ３がトレンチＨ内に配置されている。ゲート電極ＧＥの第３部位ＧＥ３の表面（上面）が、半導体基板１１の表面１１ａと面一、又はほぼ面一となっている。
　次に、トランジスタＴｒ１３の製造方法を説明する。図３０及び図３１は、本開示の実施形態２の構成例４に係るトランジスタＴｒ１４の製造方法を工程順に示す断面図である。図２８のステップＳＴ６１において、半導体基板１１にトレンチＨを形成する工程までは、図２１から図２３を参照しながら説明したトランジスタＴｒ１１の製造方法と同じである。図２８のステップＳＴ６１において、トレンチＨを形成した後、製造装置は、半導体基板１１の表面１１ａ側にゲート電極材料膜６７ｎを堆積させて、トレンチＨを埋め込む。
　次に、製造装置は、ゲート電極材料膜６７ｎをエッチング（例えば、エッチバック）し、又は、ゲート電極材料膜６７ｎにＣＭＰ処理を施して、半導体基板１１の表面１１ａ上からゲート電極材料膜６７ｎを除去する。これにより、製造装置は、トレンチＨ内にのみゲート電極材料膜６７ｎを残す。トレンチＨ内に残されたゲート電極材料膜６７ｎの表面（上面）は、半導体基板１１の表面１１ａと面一、又はほぼ面一となる。
　次に、図３０のステップＳＴ６２に示すように、製造装置は、半導体基板１１の表面１１ａ上にマスクＭ６２を形成する。マスクＭ６２は、ゲート電極材料膜６７ｎで埋め込まれたトレンチＨの上方を開口し、それ以外の領域を覆う形状を有する。マスクＭ６２は、例えばフォトレジストで構成されている。
　次に、製造装置は、マスクＭ６２から露出しているゲート電極材料膜６７ｎの表面にｐ型不純物（例えば、インジウム（Ｉｎ）又はボロン（Ｂ）等のｐ型不純物）をイオン注入して、図３０のステップＳＴ６３に示すように、ｐ型注入層６７ｐを形成する。この例においても、ｐ型不純物の種類は特に限定されないが、インジウム（Ｉｎ）を用いると、ゲート電極材料膜６７ｎの表層にｐ型注入層６７ｐを形成することが容易となる。イオン注入後、製造装置はマスクＭ６２を除去する。
　次に、図３１のステップＳＴ６４に示すように、製造装置は、ｐ型注入層６７ｐ上にマスクＭ６４を形成する。マスクＭ６４は、フローティングディフュージョンＦＤ（図２９参照）が形成される予定領域を露出し、それ以外の領域を覆う形状を有する。
　次に、製造装置は、マスクＭ６４から露出している上記の予定領域に、リン（Ｐ）、ヒ素（Ａｓ）等のｎ型不純物をイオン注入する。ｎ型不純物をイオン注入した後、製造装置は、マスクＭ６４を除去する。次に、製造装置は、半導体基板１１に熱処理を施して、上記の予定領域にイオン注入したｎ型不純物を拡散、活性化させる。これにより、図３１のステップＳＴ６５に示すように、製造装置は、ｎ＋型のフローティングディフュージョンＦＤを形成する。
　また、この熱処理では、ｐ型注入層６７ｐ及びゲート電極材料膜６７ｎに含まれている不純物も活性化、拡散する。これにより、ｎ＋型の第１部位ＧＥ１と、空乏層の形成により不導体化した第２部位ＧＥ２と、ｐ＋型の第３部位ＧＥ３とを含むゲート電極ＧＥがトレンチＨ内に形成される。
　次に、図３１のステップＳＴ６５に示すように、製造装置は、半導体基板１１の表面１１ａ上に層間絶縁膜１７を形成する。次に、製造装置は、層間絶縁膜１７等を部分的にエッチングして、コンタクトホールＣＨ１、ＣＨ２を形成する。コンタクトホールＣＨ１は、層間絶縁膜１７を貫通し、ＳＴＩ層７３に到達するように形成する。コンタクトホールＣＨ２は、層間絶縁膜１７を貫通し、フローティングディフュージョンＦＤに到達するように形成する。コンタクトホールＣＨ１、ＣＨ２は一括で（すなわち、同一工程で同時に）形成してもよいし、別々に形成してもよい。
　次に、製造装置は、コンタクトホールＣＨ１、ＣＨ２内にコンタクト電極８１、８２（図２９参照）をそれぞれ形成する。以上の工程を経て、図２９に示したトランジスタＴｒ１４が完成する。
（３．５．実施形態２の効果）
　以上説明したように、本開示の実施形態２に係る撮像装置１は、半導体基板１１と、半導体基板１１に設けられ、光電変換を行うセンサ画素１０２と、を備える。センサ画素１０２は、例えば、フォトダイオードＰＤと、フォトダイオードＰＤと電気的に接続されたトランジスタＴｒ１１（または、トランジスタＴｒ１２からＴｒ１４）と、トランジスタＴｒ１１（または、トランジスタＴｒ１２からＴｒ１４）を介してフォトダイオードＰＤから出力された電荷を一時的に保持するフローティングディフュージョンＦＤと、を有する。トランジスタＴｒ１１（または、トランジスタＴｒ１２からＴｒ１４）のゲート電極ＧＥは、ゲート絶縁膜５１を介して半導体基板１１と向かい合う位置に配置され、半導体基板１１にチャネルを形成する第１部位ＧＥ１と、第１部位ＧＥ１上に位置し、第１部位ＧＥ１よりもチャネル形成への寄与が小さい第２部位ＧＥ２と、を有する。第１部位ＧＥ１は、フローティングディフュージョンＦＤ側に位置し、フローティングディフュージョンＦＤに対して電界が集中する端部（すなわち、ゲート端部）ｅを有する。ゲート端部ｅは、半導体基板１１の表面１１ａ側に設けられた段差部６０Ａを介して、フローティングディフュージョンＦＤの表面よりも下側に位置する。かつ、ゲート端部ｅは、第２部位ＧＥ２の側面と面一となっている。
　例えば、段差部６０Ａは、トレンチＨの開口端部に存在する段差であり、半導体基板１１の表面１１ａと第１部位ＧＥ１の上端との間に存在する段差である。第１部位ＧＥ１の上端は、第１部位ＧＥ１と第２部位ＧＥ２との境界と言い換えてもよい。
　これによれば、段差部６０Ａの存在により、ゲート端部ｅとフローティングディフュージョンＦＤとの間の最短距離を広げることができ、ゲート端部ｅ付近の電界集中を緩和することができる。これにより、トランジスタ（例えば、トランジスタＴｒ１１からＴｒ１４）の性能向上が可能であり、例えば、ゲート端部ｅ付近の電界集中に起因する白点等の画像不具合の発生を抑制することができる。
＜４．その他の実施形態＞
　上記のように、本開示は実施形態及び変形例によって記載したが、この開示の一部をなす論述及び図面は本開示を限定するものであると理解すべきではない。この開示から当業者には様々な代替実施の形態、実施例及び運用技術が明らかとなろう。例えば、上記の実施形態では、第１導電型がｎ型であり、第２導電型がｐ型である場合を説明したが、本開示はこれに限定されない。本開示では、第１導電型がｐ型であり、第２導電型がｎ型であってもよい。本開示に係る技術（本技術）はここでは記載していない様々な実施形態等を含むことは勿論である。上述した実施形態の要旨を逸脱しない範囲で、構成要素の種々の省略、置換及び変更のうち少なくとも１つを行うことができる。また、本明細書に記載された効果はあくまでも例示であって限定されるものでは無く、また他の効果があってもよい。
＜５．電子機器＞
　上述したような撮像装置１は、例えば、デジタルスチルカメラやデジタルビデオカメラなどの撮像システム、撮像機能を備えた携帯電話機、又は、撮像機能を備えた他の機器といった各種の電子機器に適用することができる。
　図３２は、電子機器に搭載される撮像システムの構成例を示すブロック図である。
　図３２に示すように、撮像システム２０１は、光学系２０２、撮像装置２０３、ＤＳＰ（Ｄｉｇｉｔａｌ　Ｓｉｇｎａｌ　Ｐｒｏｃｅｓｓｏｒ）２０４を備えており、バス２０７を介して、ＤＳＰ２０４、表示装置２０５、操作系２０６、メモリ２０８、記録装置２０９、及び電源系２１０が接続されて構成され、静止画像及び動画像を撮像可能である。
　光学系２０２は、１枚又は複数枚のレンズを有して構成され、被写体からの像光（入射光）を撮像装置２０３に導き、撮像装置２０３の受光面（センサ部）に結像させる。
　撮像装置２０３としては、上述したいずれかの構成例に係るトランジスタを含む撮像装置１が適用される。撮像装置２０３には、光学系２０２を介して受光面に結像される像に応じて、一定期間、電子が蓄積される。そして、撮像装置２０３に蓄積された電子に応じた信号がＤＳＰ２０４に供給される。
　ＤＳＰ２０４は、撮像装置２０３からの信号に対して各種の信号処理を施して画像を取得し、その画像のデータを、メモリ２０８に一時的に記憶させる。メモリ２０８に記憶された画像のデータは、記録装置２０９に記録されたり、表示装置２０５に供給されて画像が表示されたりする。また、操作系２０６は、ユーザによる各種の操作を受け付けて撮像システム２０１の各ブロックに操作信号を供給し、電源系２１０は、撮像システム２０１の各ブロックの駆動に必要な電力を供給する。
　このように構成されている撮像システム２０１では、撮像装置２０３として、上述したような撮像装置１を適用することにより、トランジスタのゲート端部付近の電界集中を緩和することができ、ゲート端部付近の電界集中に起因する白点等の画像不具合の発生を抑制することができる。
　＜６．移動体への応用例＞
　本開示に係る技術（本技術）は、様々な製品へ応用することができる。例えば、本開示に係る技術は、自動車、電気自動車、ハイブリッド電気自動車、自動二輪車、自転車、パーソナルモビリティ、飛行機、ドローン、船舶、ロボット等のいずれかの種類の移動体に搭載される装置として実現されてもよい。
　図３３は、本開示に係る技術が適用され得る移動体制御システムの一例である車両制御システムの概略的な構成例を示すブロック図である。
　車両制御システム１２０００は、通信ネットワーク１２００１を介して接続された複数の電子制御ユニットを備える。図３３に示した例では、車両制御システム１２０００は、駆動系制御ユニット１２０１０、ボディ系制御ユニット１２０２０、車外情報検出ユニット１２０３０、車内情報検出ユニット１２０４０、及び統合制御ユニット１２０５０を備える。また、統合制御ユニット１２０５０の機能構成として、マイクロコンピュータ１２０５１、音声画像出力部１２０５２、及び車載ネットワークＩ／Ｆ（Ｉｎｔｅｒｆａｃｅ）１２０５３が図示されている。
　駆動系制御ユニット１２０１０は、各種プログラムにしたがって車両の駆動系に関連する装置の動作を制御する。例えば、駆動系制御ユニット１２０１０は、内燃機関又は駆動用モータ等の車両の駆動力を発生させるための駆動力発生装置、駆動力を車輪に伝達するための駆動力伝達機構、車両の舵角を調節するステアリング機構、及び、車両の制動力を発生させる制動装置等の制御装置として機能する。
　ボディ系制御ユニット１２０２０は、各種プログラムにしたがって車体に装備された各種装置の動作を制御する。例えば、ボディ系制御ユニット１２０２０は、キーレスエントリシステム、スマートキーシステム、パワーウィンドウ装置、あるいは、ヘッドランプ、バックランプ、ブレーキランプ、ウィンカー又はフォグランプ等の各種ランプの制御装置として機能する。この場合、ボディ系制御ユニット１２０２０には、鍵を代替する携帯機から発信される電波又は各種スイッチの信号が入力され得る。ボディ系制御ユニット１２０２０は、これらの電波又は信号の入力を受け付け、車両のドアロック装置、パワーウィンドウ装置、ランプ等を制御する。
　車外情報検出ユニット１２０３０は、車両制御システム１２０００を搭載した車両の外部の情報を検出する。例えば、車外情報検出ユニット１２０３０には、撮像部１２０３１が接続される。車外情報検出ユニット１２０３０は、撮像部１２０３１に車外の画像を撮像させるとともに、撮像された画像を受信する。車外情報検出ユニット１２０３０は、受信した画像に基づいて、人、車、障害物、標識又は路面上の文字等の物体検出処理又は距離検出処理を行ってもよい。
　撮像部１２０３１は、光を受光し、その光の受光量に応じた電気信号を出力する光センサである。撮像部１２０３１は、電気信号を画像として出力することもできるし、測距の情報として出力することもできる。また、撮像部１２０３１が受光する光は、可視光であっても良いし、赤外線等の非可視光であっても良い。
　車内情報検出ユニット１２０４０は、車内の情報を検出する。車内情報検出ユニット１２０４０には、例えば、運転者の状態を検出する運転者状態検出部１２０４１が接続される。運転者状態検出部１２０４１は、例えば運転者を撮像するカメラを含み、車内情報検出ユニット１２０４０は、運転者状態検出部１２０４１から入力される検出情報に基づいて、運転者の疲労度合い又は集中度合いを算出してもよいし、運転者が居眠りをしていないかを判別してもよい。
　マイクロコンピュータ１２０５１は、車外情報検出ユニット１２０３０又は車内情報検出ユニット１２０４０で取得される車内外の情報に基づいて、駆動力発生装置、ステアリング機構又は制動装置の制御目標値を演算し、駆動系制御ユニット１２０１０に対して制御指令を出力することができる。例えば、マイクロコンピュータ１２０５１は、車両の衝突回避あるいは衝撃緩和、車間距離に基づく追従走行、車速維持走行、車両の衝突警告、又は車両のレーン逸脱警告等を含むＡＤＡＳ（Ａｄｖａｎｃｅｄ　Ｄｒｉｖｅｒ　Ａｓｓｉｓｔａｎｃｅ　Ｓｙｓｔｅｍ）の機能実現を目的とした協調制御を行うことができる。
　また、マイクロコンピュータ１２０５１は、車外情報検出ユニット１２０３０又は車内情報検出ユニット１２０４０で取得される車両の周囲の情報に基づいて駆動力発生装置、ステアリング機構又は制動装置等を制御することにより、運転者の操作に拠らずに自律的に走行する自動運転等を目的とした協調制御を行うことができる。
　また、マイクロコンピュータ１２０５１は、車外情報検出ユニット１２０３０で取得される車外の情報に基づいて、ボディ系制御ユニット１２０３０に対して制御指令を出力することができる。例えば、マイクロコンピュータ１２０５１は、車外情報検出ユニット１２０３０で検知した先行車又は対向車の位置に応じてヘッドランプを制御し、ハイビームをロービームに切り替える等の防眩を図ることを目的とした協調制御を行うことができる。
　音声画像出力部１２０５２は、車両の搭乗者又は車外に対して、視覚的又は聴覚的に情報を通知することが可能な出力装置へ音声及び画像のうちの少なくとも一方の出力信号を送信する。図３３の例では、出力装置として、オーディオスピーカ１２０６１、表示部１２０６２及びインストルメントパネル１２０６３が例示されている。表示部１２０６２は、例えば、オンボードディスプレイ及びヘッドアップディスプレイの少なくとも一つを含んでいてもよい。
　図３４は、撮像部１２０３１の設置位置の例を示す図である。
　図３４では、撮像部１２０３１として、撮像部１２１０１、１２１０２、１２１０３、１２１０４、１２１０５を有する。
　撮像部１２１０１、１２１０２、１２１０３、１２１０４、１２１０５は、例えば、車両１２１００のフロントノーズ、サイドミラー、リアバンパ、バックドア及び車室内のフロントガラスの上部等の位置に設けられる。フロントノーズに備えられる撮像部１２１０１及び車室内のフロントガラスの上部に備えられる撮像部１２１０５は、主として車両１２１００の前方の画像を取得する。サイドミラーに備えられる撮像部１２１０２、１２１０３は、主として車両１２１００の側方の画像を取得する。リアバンパ又はバックドアに備えられる撮像部１２１０４は、主として車両１２１００の後方の画像を取得する。車室内のフロントガラスの上部に備えられる撮像部１２１０５は、主として先行車両又は、歩行者、障害物、信号機、交通標識又は車線等の検出に用いられる。
　なお、図３４には、撮像部１２１０１ないし１２１０４の撮影範囲の一例が示されている。撮像範囲１２１１１は、フロントノーズに設けられた撮像部１２１０１の撮像範囲を示し、撮像範囲１２１１２，１２１１３は、それぞれサイドミラーに設けられた撮像部１２１０２，１２１０３の撮像範囲を示し、撮像範囲１２１１４は、リアバンパ又はバックドアに設けられた撮像部１２１０４の撮像範囲を示す。例えば、撮像部１２１０１ないし１２１０４で撮像された画像データが重ね合わせられることにより、車両１２１００を上方から見た俯瞰画像が得られる。
　撮像部１２１０１ないし１２１０４の少なくとも１つは、距離情報を取得する機能を有していてもよい。例えば、撮像部１２１０１ないし１２１０４の少なくとも１つは、複数の撮像素子からなるステレオカメラであってもよいし、位相差検出用の画素を有する撮像素子であってもよい。
　例えば、マイクロコンピュータ１２０５１は、撮像部１２１０１ないし１２１０４から得られた距離情報を基に、撮像範囲１２１１１ないし１２１１４内における各立体物までの距離と、この距離の時間的変化（車両１２１００に対する相対速度）を求めることにより、特に車両１２１００の進行路上にある最も近い立体物で、車両１２１００と略同じ方向に所定の速度（例えば、０ｋｍ／ｈ以上）で走行する立体物を先行車として抽出することができる。さらに、マイクロコンピュータ１２０５１は、先行車の手前に予め確保すべき車間距離を設定し、自動ブレーキ制御（追従停止制御も含む）や自動加速制御（追従発進制御も含む）等を行うことができる。このように運転者の操作に拠らずに自律的に走行する自動運転等を目的とした協調制御を行うことができる。
　例えば、マイクロコンピュータ１２０５１は、撮像部１２１０１ないし１２１０４から得られた距離情報を元に、立体物に関する立体物データを、２輪車、普通車両、大型車両、歩行者、電柱等その他の立体物に分類して抽出し、障害物の自動回避に用いることができる。例えば、マイクロコンピュータ１２０５１は、車両１２１００の周辺の障害物を、車両１２１００のドライバが視認可能な障害物と視認困難な障害物とに識別する。そして、マイクロコンピュータ１２０５１は、各障害物との衝突の危険度を示す衝突リスクを判断し、衝突リスクが設定値以上で衝突可能性がある状況であるときには、オーディオスピーカ１２０６１や表示部１２０６２を介してドライバに警報を出力することや、駆動系制御ユニット１２０１０を介して強制減速や回避操舵を行うことで、衝突回避のための運転支援を行うことができる。
　撮像部１２１０１ないし１２１０４の少なくとも１つは、赤外線を検出する赤外線カメラであってもよい。例えば、マイクロコンピュータ１２０５１は、撮像部１２１０１ないし１２１０４の撮像画像中に歩行者が存在するか否かを判定することで歩行者を認識することができる。かかる歩行者の認識は、例えば赤外線カメラとしての撮像部１２１０１ないし１２１０４の撮像画像における特徴点を抽出する手順と、物体の輪郭を示す一連の特徴点にパターンマッチング処理を行って歩行者か否かを判別する手順によって行われる。マイクロコンピュータ１２０５１が、撮像部１２１０１ないし１２１０４の撮像画像中に歩行者が存在すると判定し、歩行者を認識すると、音声画像出力部１２０５２は、当該認識された歩行者に強調のための方形輪郭線を重畳表示するように、表示部１２０６２を制御する。また、音声画像出力部１２０５２は、歩行者を示すアイコン等を所望の位置に表示するように表示部１２０６２を制御してもよい。
　以上、本開示に係る技術が適用され得る車両制御システムの一例について説明した。本開示に係る技術は、以上説明した構成のうち、撮像部１２０３１に適用され得る。具体的には、上記実施の形態及びその変形例に係る撮像装置１は、撮像部１２０３１に適用することができる。撮像部１２０３１に本開示に係る技術を適用することにより、撮像部１２０３１に含まれるトランジスタのゲート端部付近の電界集中を緩和することができ、例えば、この電界集中に起因する白点等の画像不具合の発生を抑制することができるので、車両制御システムにおいて撮影画像を利用した高精度な制御を行うことができる。
　＜７．内視鏡手術システムへの応用例＞
　本開示に係る技術（本技術）は、様々な製品へ応用することができる。例えば、本開示に係る技術は、内視鏡手術システムに適用されてもよい。
　図３５は、本開示に係る技術（本技術）が適用され得る内視鏡手術システムの概略的な構成の一例を示す図である。
　図３５では、術者（医師）１１１３１が、内視鏡手術システム１１０００を用いて、患者ベッド１１１３３上の患者１１１３２に手術を行っている様子が図示されている。図示するように、内視鏡手術システム１１０００は、内視鏡１１１００と、気腹チューブ１１１１１やエネルギー処置具１１１１２等の、その他の術具１１１１０と、内視鏡１１１００を支持する支持アーム装置１１１２０と、内視鏡下手術のための各種の装置が搭載されたカート１１２００と、から構成される。
　内視鏡１１１００は、先端から所定の長さの領域が患者１１１３２の体腔内に挿入される鏡筒１１１０１と、鏡筒１１１０１の基端に接続されるカメラヘッド１１１０２と、から構成される。図示する例では、硬性の鏡筒１１１０１を有するいわゆる硬性鏡として構成される内視鏡１１１００を図示しているが、内視鏡１１１００は、軟性の鏡筒を有するいわゆる軟性鏡として構成されてもよい。
　鏡筒１１１０１の先端には、対物レンズが嵌め込まれた開口部が設けられている。内視鏡１１１００には光源装置１１２０３が接続されており、当該光源装置１１２０３によって生成された光が、鏡筒１１１０１の内部に延設されるライトガイドによって当該鏡筒の先端まで導光され、対物レンズを介して患者１１１３２の体腔内の観察対象に向かって照射される。なお、内視鏡１１１００は、直視鏡であってもよいし、斜視鏡又は側視鏡であってもよい。
　カメラヘッド１１１０２の内部には光学系及び撮像素子が設けられており、観察対象からの反射光（観察光）は当該光学系によって当該撮像素子に集光される。当該撮像素子によって観察光が光電変換され、観察光に対応する電気信号、すなわち観察像に対応する画像信号が生成される。当該画像信号は、ＲＡＷデータとしてカメラコントロールユニット（ＣＣＵ：　Ｃａｍｅｒａ　Ｃｏｎｔｒｏｌ　Ｕｎｉｔ）１１２０１に送信される。
　ＣＣＵ１１２０１は、ＣＰＵ（Ｃｅｎｔｒａｌ　Ｐｒｏｃｅｓｓｉｎｇ　Ｕｎｉｔ）やＧＰＵ（Ｇｒａｐｈｉｃｓ　Ｐｒｏｃｅｓｓｉｎｇ　Ｕｎｉｔ）等によって構成され、内視鏡１１１００及び表示装置１１２０２の動作を統括的に制御する。さらに、ＣＣＵ１１２０１は、カメラヘッド１１１０２から画像信号を受け取り、その画像信号に対して、例えば現像処理（デモザイク処理）等の、当該画像信号に基づく画像を表示するための各種の画像処理を施す。
　表示装置１１２０２は、ＣＣＵ１１２０１からの制御により、当該ＣＣＵ１１２０１によって画像処理が施された画像信号に基づく画像を表示する。
　光源装置１１２０３は、例えばＬＥＤ（ｌｉｇｈｔ　ｅｍｉｔｔｉｎｇ　ｄｉｏｄｅ）等の光源から構成され、術部等を撮影する際の照射光を内視鏡１１１００に供給する。
　入力装置１１２０４は、内視鏡手術システム１１０００に対する入力インタフェースである。ユーザは、入力装置１１２０４を介して、内視鏡手術システム１１０００に対して各種の情報の入力や指示入力を行うことができる。例えば、ユーザは、内視鏡１１１００による撮像条件（照射光の種類、倍率及び焦点距離等）を変更する旨の指示等を入力する。
　処置具制御装置１１２０５は、組織の焼灼、切開又は血管の封止等のためのエネルギー処置具１１１１２の駆動を制御する。気腹装置１１２０６は、内視鏡１１１００による視野の確保及び術者の作業空間の確保の目的で、患者１１１３２の体腔を膨らめるために、気腹チューブ１１１１１を介して当該体腔内にガスを送り込む。レコーダ１１２０７は、手術に関する各種の情報を記録可能な装置である。プリンタ１１２０８は、手術に関する各種の情報を、テキスト、画像又はグラフ等各種の形式で印刷可能な装置である。
　なお、内視鏡１１１００に術部を撮影する際の照射光を供給する光源装置１１２０３は、例えばＬＥＤ、レーザ光源又はこれらの組み合わせによって構成される白色光源から構成することができる。ＲＧＢレーザ光源の組み合わせにより白色光源が構成される場合には、各色（各波長）の出力強度及び出力タイミングを高精度に制御することができるため、光源装置１１２０３において撮像画像のホワイトバランスの調整を行うことができる。また、この場合には、ＲＧＢレーザ光源それぞれからのレーザ光を時分割で観察対象に照射し、その照射タイミングに同期してカメラヘッド１１１０２の撮像素子の駆動を制御することにより、ＲＧＢそれぞれに対応した画像を時分割で撮像することも可能である。当該方法によれば、当該撮像素子にカラーフィルタを設けなくても、カラー画像を得ることができる。
　また、光源装置１１２０３は、出力する光の強度を所定の時間ごとに変更するようにその駆動が制御されてもよい。その光の強度の変更のタイミングに同期してカメラヘッド１１１０２の撮像素子の駆動を制御して時分割で画像を取得し、その画像を合成することにより、いわゆる黒つぶれ及び白とびのない高ダイナミックレンジの画像を生成することができる。
　また、光源装置１１２０３は、特殊光観察に対応した所定の波長帯域の光を供給可能に構成されてもよい。特殊光観察では、例えば、体組織における光の吸収の波長依存性を利用して、通常の観察時における照射光（すなわち、白色光）に比べて狭帯域の光を照射することにより、粘膜表層の血管等の所定の組織を高コントラストで撮影する、いわゆる狭帯域光観察（Ｎａｒｒｏｗ　Ｂａｎｄ　Ｉｍａｇｉｎｇ）が行われる。あるいは、特殊光観察では、励起光を照射することにより発生する蛍光により画像を得る蛍光観察が行われてもよい。蛍光観察では、体組織に励起光を照射し当該体組織からの蛍光を観察すること（自家蛍光観察）、又はインドシアニングリーン（ＩＣＧ）等の試薬を体組織に局注するとともに当該体組織にその試薬の蛍光波長に対応した励起光を照射し蛍光像を得ること等を行うことができる。光源装置１１２０３は、このような特殊光観察に対応した狭帯域光及び／又は励起光を供給可能に構成され得る。
　図３６は、図３５に示すカメラヘッド１１１０２及びＣＣＵ１１２０１の機能構成の一例を示すブロック図である。
　カメラヘッド１１１０２は、レンズユニット１１４０１と、撮像部１１４０２と、駆動部１１４０３と、通信部１１４０４と、カメラヘッド制御部１１４０５と、を有する。ＣＣＵ１１２０１は、通信部１１４１１と、画像処理部１１４１２と、制御部１１４１３と、を有する。カメラヘッド１１１０２とＣＣＵ１１２０１とは、伝送ケーブル１１４００によって互いに通信可能に接続されている。
　レンズユニット１１４０１は、鏡筒１１１０１との接続部に設けられる光学系である。鏡筒１１１０１の先端から取り込まれた観察光は、カメラヘッド１１１０２まで導光され、当該レンズユニット１１４０１に入射する。レンズユニット１１４０１は、ズームレンズ及びフォーカスレンズを含む複数のレンズが組み合わされて構成される。
　撮像部１１４０２を構成する撮像素子は、１つ（いわゆる単板式）であってもよいし、複数（いわゆる多板式）であってもよい。撮像部１１４０２が多板式で構成される場合には、例えば各撮像素子によってＲＧＢそれぞれに対応する画像信号が生成され、それらが合成されることによりカラー画像が得られてもよい。あるいは、撮像部１１４０２は、３Ｄ（ｄｉｍｅｎｓｉｏｎａｌ）表示に対応する右目用及び左目用の画像信号をそれぞれ取得するための１対の撮像素子を有するように構成されてもよい。３Ｄ表示が行われることにより、術者１１１３１は術部における生体組織の奥行きをより正確に把握することが可能になる。なお、撮像部１１４０２が多板式で構成される場合には、各撮像素子に対応して、レンズユニット１１４０１も複数系統設けられ得る。
　また、撮像部１１４０２は、必ずしもカメラヘッド１１１０２に設けられなくてもよい。例えば、撮像部１１４０２は、鏡筒１１１０１の内部に、対物レンズの直後に設けられてもよい。
　駆動部１１４０３は、アクチュエータによって構成され、カメラヘッド制御部１１４０５からの制御により、レンズユニット１１４０１のズームレンズ及びフォーカスレンズを光軸に沿って所定の距離だけ移動させる。これにより、撮像部１１４０２による撮像画像の倍率及び焦点が適宜調整され得る。
　通信部１１４０４は、ＣＣＵ１１２０１との間で各種の情報を送受信するための通信装置によって構成される。通信部１１４０４は、撮像部１１４０２から得た画像信号をＲＡＷデータとして伝送ケーブル１１４００を介してＣＣＵ１１２０１に送信する。
　また、通信部１１４０４は、ＣＣＵ１１２０１から、カメラヘッド１１１０２の駆動を制御するための制御信号を受信し、カメラヘッド制御部１１４０５に供給する。当該制御信号には、例えば、撮像画像のフレームレートを指定する旨の情報、撮像時の露出値を指定する旨の情報、並びに／又は撮像画像の倍率及び焦点を指定する旨の情報等、撮像条件に関する情報が含まれる。
　なお、上記のフレームレートや露出値、倍率、焦点等の撮像条件は、ユーザによって適宜指定されてもよいし、取得された画像信号に基づいてＣＣＵ１１２０１の制御部１１４１３によって自動的に設定されてもよい。後者の場合には、いわゆるＡＥ（Ａｕｔｏ　Ｅｘｐｏｓｕｒｅ）機能、ＡＦ（Ａｕｔｏ　Ｆｏｃｕｓ）機能及びＡＷＢ（Ａｕｔｏ　Ｗｈｉｔｅ　Ｂａｌａｎｃｅ）機能が内視鏡１１１００に搭載されていることになる。
　カメラヘッド制御部１１４０５は、通信部１１４０４を介して受信したＣＣＵ１１２０１からの制御信号に基づいて、カメラヘッド１１１０２の駆動を制御する。
　通信部１１４１１は、カメラヘッド１１１０２との間で各種の情報を送受信するための通信装置によって構成される。通信部１１４１１は、カメラヘッド１１１０２から、伝送ケーブル１１４００を介して送信される画像信号を受信する。
　また、通信部１１４１１は、カメラヘッド１１１０２に対して、カメラヘッド１１１０２の駆動を制御するための制御信号を送信する。画像信号や制御信号は、電気通信や光通信等によって送信することができる。
　画像処理部１１４１２は、カメラヘッド１１１０２から送信されたＲＡＷデータである画像信号に対して各種の画像処理を施す。
　制御部１１４１３は、内視鏡１１１００による術部等の撮像、及び、術部等の撮像により得られる撮像画像の表示に関する各種の制御を行う。例えば、制御部１１４１３は、カメラヘッド１１１０２の駆動を制御するための制御信号を生成する。
　また、制御部１１４１３は、画像処理部１１４１２によって画像処理が施された画像信号に基づいて、術部等が映った撮像画像を表示装置１１２０２に表示させる。この際、制御部１１４１３は、各種の画像認識技術を用いて撮像画像内における各種の物体を認識してもよい。例えば、制御部１１４１３は、撮像画像に含まれる物体のエッジの形状や色等を検出することにより、鉗子等の術具、特定の生体部位、出血、エネルギー処置具１１１１２の使用時のミスト等を認識することができる。制御部１１４１３は、表示装置１１２０２に撮像画像を表示させる際に、その認識結果を用いて、各種の手術支援情報を当該術部の画像に重畳表示させてもよい。手術支援情報が重畳表示され、術者１１１３１に提示されることにより、術者１１１３１の負担を軽減することや、術者１１１３１が確実に手術を進めることが可能になる。
　カメラヘッド１１１０２及びＣＣＵ１１２０１を接続する伝送ケーブル１１４００は、電気信号の通信に対応した電気信号ケーブル、光通信に対応した光ファイバ、又はこれらの複合ケーブルである。
　ここで、図示する例では、伝送ケーブル１１４００を用いて有線で通信が行われていたが、カメラヘッド１１１０２とＣＣＵ１１２０１との間の通信は無線で行われてもよい。
　以上、本開示に係る技術が適用され得る内視鏡手術システムの一例について説明した。本開示に係る技術は、以上説明した構成のうち、内視鏡１１１００や、カメラヘッド１１１０２の撮像部１１４０２、ＣＣＵ１１２０１の画像処理部１１４１２等に適用され得る。撮像部１１４０２や画像処理部１１４１２等に本開示に係る技術を適用することにより、撮像部１１４０２や画像処理部１１４１２等に含まれるトランジスタのゲート端部付近の電界集中を緩和することができ、この電界集中に起因する白点等の画像不具合の発生を抑制することができるので、より鮮明な術部画像を得ることが可能になる。
　なお、ここでは、一例として内視鏡手術システムについて説明したが、本開示に係る技術は、その他、例えば、顕微鏡手術システム等に適用されてもよい。
　なお、本開示は以下のような構成も取ることができる。
（１）
　半導体基板と、
　前記半導体基板に設けられたトランジスタと、を備え、
　前記トランジスタのゲート電極は、
　前記トランジスタのゲート絶縁膜を介して前記半導体基板と向かい合う位置に配置され、前記半導体基板にチャネルを形成する第１部位と、
　前記第１部位上に位置し、前記第１部位よりも前記チャネル形成への寄与が小さい第２部位と、を有し、
　前記第１部位は、
　前記トランジスタのドレイン領域及びソース領域の一方の領域側に位置し、前記一方の領域に対して電界が集中するゲート端部を有し、
　前記ゲート端部は、
　前記半導体基板の第１面側に設けられた段差部を介して前記一方の領域の表面よりも上側又は下側に位置し、かつ、前記第２部位の側面と面一となっている、半導体装置。
（２）
　前記ゲート端部は、
　前記段差部を介して、前記一方の領域の表面よりも上側に位置する角部である、前記（１）に記載の半導体装置。
（３）
　前記トランジスタは、前記ゲート電極の側面を覆うサイドウォールを有する、前記（２）に記載の半導体装置。
（４）
　前記段差部は、前記サイドウォールの直下に位置する、前記（３）に記載の半導体装置。
（５）
　前記サイドウォールの外周端部から前記段差部までの距離は、前記サイドウォールの幅の１０％以上である、前記（３）又は（４）に記載の半導体装置。
（６）
　前記段差部の高さは、前記サイドウォールの幅の２０％以上１００％以下である、前記（３）から（５）のいずれか１項に記載の半導体装置。
（７）
　前記段差部は、前記ゲート電極の直下に位置する、前記（２）又は（３）に記載の半導体装置。
（８）
　前記半導体基板には前記第１面側に開口するトレンチが設けられており、
　前記トレンチに前記第１部位の少なくとも一部が配置されている、前記（１）から（７）のいずれか１項に記載の半導体装置。
（９）
　前記第１部位は前記ソース領域及び前記ドレイン領域と同じ第１導電型の導体層であり、
　前記第２部位は不導体層又は第２導電型の導体層であり、
　前記ゲート端部は、
　前記段差部を介して、前記一方の領域の表面よりも下側に位置する、前記（１）に記載の半導体装置。
（１０）
　前記半導体基板には前記第１面側に開口するトレンチが設けられており、
　前記段差部は前記トレンチの開口端部に存在し、
　前記第１部位と前記第２部位との境界が前記トレンチ内に位置する、前記（９）に記載の半導体装置。
（１１）
　前記ゲート電極は、
　前記第２部位を挟んで前記第１部位の反対側に配置された、第２導電型の第３部位、をさらに有する前記（９）又は（１０）に記載の半導体装置。
（１２）
　前記第３部位の少なくとも一部は、前記半導体基板の前記第１面よりも上側に位置する、前記（１１）に記載の半導体装置。
（１３）
　前記半導体基板の前記第１面側から前記半導体基板の内部まで延設されて前記第１部位に接続するコンタクト電極、をさらに有する前記（９）から（１２）のいずれか１項に記載の半導体装置。
（１４）
　前記コンタクト電極は、前記第２部位を貫通して前記第１部位に接続している、前記（１３）に記載の半導体装置。
（１５）
　半導体基板と、
　前記半導体基板に設けられ、光電変換を行うセンサ画素と、を備え、
　前記センサ画素は、
　光電変換素子と、
　前記光電変換素子と電気的に接続された転送トランジスタと、
　前記転送トランジスタを介して前記光電変換素子から出力された電荷を一時的に保持するフローティングディフュージョンと、を有し、
　前記転送トランジスタのゲート電極は、
　前記転送トランジスタのゲート絶縁膜を介して前記半導体基板と向かい合う位置に配置され、前記半導体基板にチャネルを形成する第１部位と、
　前記第１部位上に位置し、前記第１部位よりも前記チャネル形成への寄与が小さい第２部位と、を有し、
　前記第１部位は、
　前記フローティングディフュージョン側に位置し、前記フローティングディフュージョンに対して電界が集中するゲート端部を有し、
　前記ゲート端部は、
　前記半導体基板の第１面側に設けられた段差部を介して、前記フローティングディフュージョンの表面よりも上側又は下側に位置し、かつ、前記第２部位の側面と面一となっている、撮像装置。
１、２０３　撮像装置
１１　（第１）半導体基板
１１ａ　表面
１１ｂ　裏面
１３　ウェル領域
１４　ドレイン領域
１５　ソース領域
１７　層間絶縁膜
２１　第２半導体基板
２５　ｎ型半導体領域
２６　ｐ型半導体領域
２７　素子分離領域
２８　ｐ型半導体ウェル領域
２９　ゲート電極
３１　層間絶縁膜
３２　配線
３３　多層配線層
３４　受光面
３６　反射防止膜
３７　シリコン酸化膜
３８　ハフニウム酸化膜
３９　遮光膜
４１　平坦化膜
４２　オンチップカラーフィルタ
４３　オンチップマイクロレンズ
５１　ゲート絶縁膜
５３　ピニング層
５５　酸化膜
５７　絶縁膜
５９　ウェルタップ
６０、６０Ａ　段差部
６７　ゲート電極材料膜
６７ｎ　ゲート電極材料膜
６７ｐ　ｐ型注入層
６９　犠牲酸化膜
７３　ＳＴＩ層
８１、８２　コンタクト電極
１０２　センサ画素
１０３　画素領域
１０４　垂直駆動回路
１０５　カラム信号処理回路
１０６　水平駆動回路
１０７　出力回路
１０８　制御回路
１０９　垂直信号線
１１０　水平信号線
１１２　入出力端子
２０１　撮像システム
２０２　光学系
２０５、１１２０２　表示装置
２０６　操作系
２０７　バス
２０８　メモリ
２０９　記録装置
２１０　電源系
１１０００　内視鏡手術システム
１１１００　内視鏡
１１１０１　鏡筒
１１１０２　カメラヘッド
１１１１０　術具
１１１１１　気腹チューブ
１１１１２　エネルギー処置具
１１１２０　支持アーム装置
１１１３１　術者（医師）
１１１３２　患者
１１１３３　患者ベッド
１１２００　カート
１１２０１　カメラコントロールユニット（ＣＣＵ）
１１２０３　光源装置
１１２０４　入力装置
１１２０５　処置具制御装置
１１２０６　気腹装置
１１２０７　レコーダ
１１２０８　プリンタ
１１４００　伝送ケーブル
１１４０１　レンズユニット
１１４０２、１２１０１、１２１０２、１２１０３、１２１０４、１２１０５、１２０３１、ＣＣＵ１１２０１　撮像部
１１４０３　駆動部
１１４０４、１１４１１　通信部
１１４０５　カメラヘッド制御部
１１４１２　画像処理部
１１４１３　制御部
１２０００　車両制御システム
１２００１　通信ネットワーク
１２０１０　駆動系制御ユニット
１２０２０　ボディ系制御ユニット
１２０３０　車外情報検出ユニット
１２０４０　車内情報検出ユニット
１２０４１　運転者状態検出部
１２０５０　統合制御ユニット
１２０５１　マイクロコンピュータ
１２０５２　音声画像出力部
１２０６１　オーディオスピーカ
１２０６２　表示部
１２０６３　インストルメントパネル
１２１００　車両
１２１１１、１２１１２、１２１１３、１２１１４　撮像範囲
ＣＨ１、ＣＨ２　コンタクトホール
ｅ　ゲート端部
ＦＤ　フローティングディフュージョン
ＦＧ１、ＦＧ２　フィンゲート部）
ＧＥ　ゲート電極
ＧＥ１　第１部位
ＧＥ２　第２部位
ＧＥ３　第３部位
Ｈ、Ｈ１、Ｈ２　トレンチ
Ｉ　車載ネットワーク
Ｌ　光
Ｍ６２、Ｍ６４　マスク
ＰＤ　フォトダイオード
Ｔｒ、Ｔｒ５、Ｔｒ６　画素トランジスタ
Ｔｒ´、Ｔｒ１、Ｔｒ２、Ｔｒ３、Ｔｒ４、Ｔｒ１１、Ｔｒ１２、Ｔｒ１３、Ｔｒ１４　トランジスタ

Claims (15)

  1. 　半導体基板と、
    　前記半導体基板に設けられたトランジスタと、を備え、
    　前記トランジスタのゲート電極は、
    　前記トランジスタのゲート絶縁膜を介して前記半導体基板と向かい合う位置に配置され、前記半導体基板にチャネルを形成する第１部位と、
    　前記第１部位上に位置し、前記第１部位よりも前記チャネル形成への寄与が小さい第２部位と、を有し、
    　前記第１部位は、
    　前記トランジスタのドレイン領域及びソース領域の一方の領域側に位置し、前記一方の領域に対して電界が集中するゲート端部を有し、
    　前記ゲート端部は、
    　前記半導体基板の第１面側に設けられた段差部を介して前記一方の領域の表面よりも上側又は下側に位置し、かつ、前記第２部位の側面と面一となっている、半導体装置。
  2. 　前記ゲート端部は、
    　前記段差部を介して、前記一方の領域の表面よりも上側に位置する角部である、請求項１に記載の半導体装置。
  3. 　前記トランジスタは、前記ゲート電極の側面を覆うサイドウォールを有する、請求項２に記載の半導体装置。
  4. 　前記段差部は、前記サイドウォールの直下に位置する、請求項３に記載の半導体装置。
  5. 　前記サイドウォールの外周端部から前記段差部までの距離は、前記サイドウォールの幅の１０％以上である、請求項３に記載の半導体装置。
  6. 　前記段差部の高さは、前記サイドウォールの幅の２０％以上１００％以下である、請求項３に記載の半導体装置。
  7. 　前記段差部は、前記ゲート電極の直下に位置する、請求項２に記載の半導体装置。
  8. 　前記半導体基板には前記第１面側に開口するトレンチが設けられており、
    　前記トレンチに前記第１部位の少なくとも一部が配置されている、請求項１に記載の半導体装置。
  9. 　前記第１部位は前記ソース領域及び前記ドレイン領域と同じ第１導電型の導体層であり、
    　前記第２部位は不導体層又は第２導電型の導体層であり、
    　前記ゲート端部は、
    　前記段差部を介して、前記一方の領域の表面よりも下側に位置する、請求項１に記載の半導体装置。
  10. 　前記半導体基板には前記第１面側に開口するトレンチが設けられており、
    　前記段差部は前記トレンチの開口端部に存在し、
    　前記第１部位と前記第２部位との境界が前記トレンチ内に位置する、請求項９に記載の半導体装置。
  11. 　前記ゲート電極は、
    　前記第２部位を挟んで前記第１部位の反対側に配置された、第２導電型の第３部位、をさらに有する請求項９に記載の半導体装置。
  12. 　前記第３部位の少なくとも一部は、前記半導体基板の前記第１面よりも上側に位置する、請求項１１に記載の半導体装置。
  13. 　前記半導体基板の前記第１面側から前記半導体基板の内部まで延設されて前記第１部位に接続するコンタクト電極、をさらに有する請求項９に記載の半導体装置。
  14. 　前記コンタクト電極は、前記第２部位を貫通して前記第１部位に接続している、請求項１３に記載の半導体装置。
  15. 　半導体基板と、
    　前記半導体基板に設けられ、光電変換を行うセンサ画素と、を備え、
    　前記センサ画素は、
    　光電変換素子と、
    　前記光電変換素子と電気的に接続された転送トランジスタと、
    　前記転送トランジスタを介して前記光電変換素子から出力された電荷を一時的に保持するフローティングディフュージョンと、を有し、
    　前記転送トランジスタのゲート電極は、
    　前記転送トランジスタのゲート絶縁膜を介して前記半導体基板と向かい合う位置に配置され、前記半導体基板にチャネルを形成する第１部位と、
    　前記第１部位上に位置し、前記第１部位よりも前記チャネル形成への寄与が小さい第２部位と、を有し、
    　前記第１部位は、
    　前記フローティングディフュージョン側に位置し、前記フローティングディフュージョンに対して電界が集中するゲート端部を有し、
    　前記ゲート端部は、
    　前記半導体基板の第１面側に設けられた段差部を介して、前記フローティングディフュージョンの表面よりも上側又は下側に位置し、かつ、前記第２部位の側面と面一となっている、撮像装置。
PCT/JP2022/035668 2021-10-28 2022-09-26 半導体装置及び撮像装置 WO2023074215A1 (ja)

Priority Applications (1)

Application Number Priority Date Filing Date Title
CN202280063324.2A CN117981084A (zh) 2021-10-28 2022-09-26 半导体装置和成像装置

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
JP2021-176735 2021-10-28
JP2021176735 2021-10-28

Publications (1)

Publication Number Publication Date
WO2023074215A1 true WO2023074215A1 (ja) 2023-05-04

Family

ID=86159796

Family Applications (1)

Application Number Title Priority Date Filing Date
PCT/JP2022/035668 WO2023074215A1 (ja) 2021-10-28 2022-09-26 半導体装置及び撮像装置

Country Status (2)

Country Link
CN (1) CN117981084A (ja)
WO (1) WO2023074215A1 (ja)

Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2010122657A1 (ja) * 2009-04-24 2010-10-28 ルネサスエレクトロニクス株式会社 固体撮像装置およびその製造方法
JP2011049524A (ja) * 2009-07-27 2011-03-10 Sony Corp 固体撮像素子および固体撮像素子の製造方法
US20150243693A1 (en) * 2014-02-21 2015-08-27 Samsung Electronics Co., Ltd. CMOS Image Sensors Including Vertical Transistor and Methods of Fabricating the Same
US20150243701A1 (en) * 2014-02-25 2015-08-27 Samsung Electronics Co., Ltd. Cmos image sensors having a transfer gate electrode, and methods of fabricating cmos image sensors having a transfer gate electrode
US20170069672A1 (en) * 2015-09-09 2017-03-09 Samsung Electronics Co., Ltd. Image sensors including non-uniformly doped transfer gate in recess
WO2021149380A1 (ja) * 2020-01-24 2021-07-29 ソニーセミコンダクタソリューションズ株式会社 撮像装置及び撮像装置の製造方法、電子機器

Patent Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2010122657A1 (ja) * 2009-04-24 2010-10-28 ルネサスエレクトロニクス株式会社 固体撮像装置およびその製造方法
JP2011049524A (ja) * 2009-07-27 2011-03-10 Sony Corp 固体撮像素子および固体撮像素子の製造方法
US20150243693A1 (en) * 2014-02-21 2015-08-27 Samsung Electronics Co., Ltd. CMOS Image Sensors Including Vertical Transistor and Methods of Fabricating the Same
US20150243701A1 (en) * 2014-02-25 2015-08-27 Samsung Electronics Co., Ltd. Cmos image sensors having a transfer gate electrode, and methods of fabricating cmos image sensors having a transfer gate electrode
US20170069672A1 (en) * 2015-09-09 2017-03-09 Samsung Electronics Co., Ltd. Image sensors including non-uniformly doped transfer gate in recess
WO2021149380A1 (ja) * 2020-01-24 2021-07-29 ソニーセミコンダクタソリューションズ株式会社 撮像装置及び撮像装置の製造方法、電子機器

Also Published As

Publication number Publication date
CN117981084A (zh) 2024-05-03

Similar Documents

Publication Publication Date Title
WO2018174090A1 (ja) 撮像装置及び信号処理装置
WO2020012824A1 (ja) 固体撮像素子および電子機器
WO2020158515A1 (ja) 固体撮像素子、電子機器、および固体撮像素子の製造方法
JP2019012739A (ja) 固体撮像素子および撮像装置
US20240088189A1 (en) Imaging device
US20220246653A1 (en) Solid-state imaging element and solid-state imaging element manufacturing method
US11502122B2 (en) Imaging element and electronic device
WO2023074215A1 (ja) 半導体装置及び撮像装置
US20230290792A1 (en) Imaging device and electronic device
US20200286936A1 (en) Semiconductor device and manufacturing method of semiconductor device
WO2019176302A1 (ja) 撮像素子および撮像素子の製造方法
WO2023017650A1 (ja) 撮像装置及び電子機器
WO2024057814A1 (ja) 光検出装置および電子機器
WO2024084991A1 (en) Photodetector, electronic apparatus, and optical element
WO2023189664A1 (ja) 撮像装置及び半導体装置
WO2024111280A1 (ja) 光検出装置および電子機器
WO2022270039A1 (ja) 固体撮像装置
WO2022209194A1 (ja) 受光素子、光検出装置、電子機器及び受光素子の製造方法
WO2023042462A1 (ja) 光検出装置、光検出装置の製造方法、及び電子機器
WO2023017640A1 (ja) 撮像装置及び電子機器
WO2023119840A1 (ja) 撮像素子、撮像素子の製造方法、電子機器
WO2023105783A1 (ja) 固体撮像装置およびその製造方法
JP7364826B1 (ja) 光検出装置および電子機器
US20220376128A1 (en) Imaging device and electronic apparatus
WO2022234691A1 (ja) 固体撮像装置

Legal Events

Date Code Title Description
121 Ep: the epo has been informed by wipo that ep was designated in this application

Ref document number: 22886548

Country of ref document: EP

Kind code of ref document: A1

WWE Wipo information: entry into national phase

Ref document number: 202280063324.2

Country of ref document: CN