JP2003037266A - 半導体装置及びその製造方法 - Google Patents
半導体装置及びその製造方法Info
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- JP2003037266A JP2003037266A JP2001224857A JP2001224857A JP2003037266A JP 2003037266 A JP2003037266 A JP 2003037266A JP 2001224857 A JP2001224857 A JP 2001224857A JP 2001224857 A JP2001224857 A JP 2001224857A JP 2003037266 A JP2003037266 A JP 2003037266A
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Abstract
(57)【要約】
【課題】アクセプタとなる不純物が導入されたアモルフ
ァスシリコンを結晶化する際、シリコン結晶粒の大きさ
を小さくする。 【解決手段】前記ゲート絶縁膜上にアモルファスシリコ
ンを形成する工程と、前記アモルファスシリコンに、ア
クセプタとなるアクセプタ化不純物と、結晶粒の成長を
抑制する結晶成長抑制不純物を導入する工程と、前記ア
モルファスシリコンを結晶化させ、前記ｐ型多結晶シリ
コンを形成する工程とを含む。
ァスシリコンを結晶化する際、シリコン結晶粒の大きさ
を小さくする。 【解決手段】前記ゲート絶縁膜上にアモルファスシリコ
ンを形成する工程と、前記アモルファスシリコンに、ア
クセプタとなるアクセプタ化不純物と、結晶粒の成長を
抑制する結晶成長抑制不純物を導入する工程と、前記ア
モルファスシリコンを結晶化させ、前記ｐ型多結晶シリ
コンを形成する工程とを含む。
Description
【０００１】
【発明の属する技術分野】本発明は、ｐ型多結晶シリコ
ンからなるゲート電極を含むトランジスタを形成する半
導体装置及びその製造方法に関する。
ンからなるゲート電極を含むトランジスタを形成する半
導体装置及びその製造方法に関する。
【０００２】
【従来の技術】微細なＭＩＳＦＥＴに於いて低いしきい
値を実現するために、ｎ型ＭＩＳＦＥＴ，ｐ型ＭＩＳＦ
ＥＴそれぞれに対して異なる仕事関数のゲート電極を用
いることが行われている。
値を実現するために、ｎ型ＭＩＳＦＥＴ，ｐ型ＭＩＳＦ
ＥＴそれぞれに対して異なる仕事関数のゲート電極を用
いることが行われている。
【０００３】ゲート電極には多結晶シリコンが用いられ
ており、ｎ型ＭＩＳＦＥＴ，ｐ型ＭＩＳＦＥＴそれぞれ
の多結晶シリコン（ゲート電極）に対してドーピング
し、ｎ + ，ｐ- 型にし、それぞれの多結晶シリコンの仕
事関数を伝導帯（Conduction Band）と価電子帯（Valen
ce Band）の近傍に設定することで、低いしきい値を容
易に実現することができる。
ており、ｎ型ＭＩＳＦＥＴ，ｐ型ＭＩＳＦＥＴそれぞれ
の多結晶シリコン（ゲート電極）に対してドーピング
し、ｎ + ，ｐ- 型にし、それぞれの多結晶シリコンの仕
事関数を伝導帯（Conduction Band）と価電子帯（Valen
ce Band）の近傍に設定することで、低いしきい値を容
易に実現することができる。
【０００４】ところが、多結晶シリコン中の不純物の濃
度が２×１０20ｃｍ-2を下回ると、多結晶シリコンの内
部で空乏化が発生し、ゲート容量が低下する。空乏化を
防ぐためには不純物濃度を高くする必要がある。
度が２×１０20ｃｍ-2を下回ると、多結晶シリコンの内
部で空乏化が発生し、ゲート容量が低下する。空乏化を
防ぐためには不純物濃度を高くする必要がある。
【０００５】このことは、特にｐ型ＭＩＳＦＥＴに於い
て深刻な問題になる。多結晶シリコンに対してＢ（ボロ
ン）等のアクセプタのイオン注入を行うと、チャネリン
グによりチャネル領域へのアクセプタの突き抜けが顕著
となる。
て深刻な問題になる。多結晶シリコンに対してＢ（ボロ
ン）等のアクセプタのイオン注入を行うと、チャネリン
グによりチャネル領域へのアクセプタの突き抜けが顕著
となる。
【０００６】この現象による制約を受けるため、ｐ+ 型
多結晶シリコン・ゲート電極では、Ｂを高濃度にドープ
することができず、ゲートの空乏化によるゲート容量の
低下はｎ+ 型多結晶シリコン・ゲート電極の場合より一
層深刻である。
多結晶シリコン・ゲート電極では、Ｂを高濃度にドープ
することができず、ゲートの空乏化によるゲート容量の
低下はｎ+ 型多結晶シリコン・ゲート電極の場合より一
層深刻である。
【０００７】そこで、チャネリングによる不純物の突き
抜けを抑制するために、アモルファスシリコンに対して
イオン注入を行った後、結晶化を行って、ｐ+ 型多結晶
シリコンを形成することが提案されている。
抜けを抑制するために、アモルファスシリコンに対して
イオン注入を行った後、結晶化を行って、ｐ+ 型多結晶
シリコンを形成することが提案されている。
【０００８】アモルファスシリコンを熱工程で多結晶化
させると、この場合一般的に６００℃程度の温度で堆積
した多結晶シリコンより結晶粒が大きくなる。その結
果、不純物の拡散が効果的に行われず、ゲート電極の空
乏化によるゲート容量の低下を抑制することができない
と言う問題があった。
させると、この場合一般的に６００℃程度の温度で堆積
した多結晶シリコンより結晶粒が大きくなる。その結
果、不純物の拡散が効果的に行われず、ゲート電極の空
乏化によるゲート容量の低下を抑制することができない
と言う問題があった。
【０００９】一方、ゲート電極の不純物を活性化し、ゲ
ート電極の空乏化によるゲート容量の低下を抑制するた
めには、シリコンの結晶粒を小さくすることが有効であ
る。その理由は、粒径が小さい方が粒内への拡散が効果
的に行われるからである。
ート電極の空乏化によるゲート容量の低下を抑制するた
めには、シリコンの結晶粒を小さくすることが有効であ
る。その理由は、粒径が小さい方が粒内への拡散が効果
的に行われるからである。
【００１０】
【発明が解決しようとする課題】上述したように、アモ
ルファスシリコンにアクセプタとなる不純物を導入した
後、加熱して多結晶シリコンの形成及びアクセプタとな
る不純物の拡散を行うと、多結晶シリコン内では、アク
セプタとなる不純物が結晶粒内部まで十分に拡散せずに
結晶粒界に析出してしまう。この様な場合、ゲートの空
乏化による容量低下が起こりやすく、また、チャネル領
域へのアクセプタとなる不純物の突き抜けが発生しやす
いという問題がある。
ルファスシリコンにアクセプタとなる不純物を導入した
後、加熱して多結晶シリコンの形成及びアクセプタとな
る不純物の拡散を行うと、多結晶シリコン内では、アク
セプタとなる不純物が結晶粒内部まで十分に拡散せずに
結晶粒界に析出してしまう。この様な場合、ゲートの空
乏化による容量低下が起こりやすく、また、チャネル領
域へのアクセプタとなる不純物の突き抜けが発生しやす
いという問題がある。
【００１１】本発明の目的は、アモルファスシリコンに
アクセプタとなる不純物を導入して加熱処理を行って
も、アクセプタとなる不純物が多結晶シリコン内の結晶
粒内部に容易に拡散し、ゲート電極内での空乏化を抑制
し得る半導体装置及びその製造方法を提供することにあ
る。
アクセプタとなる不純物を導入して加熱処理を行って
も、アクセプタとなる不純物が多結晶シリコン内の結晶
粒内部に容易に拡散し、ゲート電極内での空乏化を抑制
し得る半導体装置及びその製造方法を提供することにあ
る。
【００１２】
【課題を解決するための手段】［構成］本発明は、上記
目的を達成するために以下のように構成されている。
目的を達成するために以下のように構成されている。
【００１３】（１）本発明は、半導体基板上にゲート絶
縁膜を介してｐ型多結晶シリコンからなるゲート電極が
形成されたＭＩＳＦＥＴを具備する半導体装置であっ
て、前記ｐ型多結晶シリコンを構成する結晶粒大きさ
は、ゲート電極上面側よりゲート絶縁膜と該ゲート電極
との界面側の方が小さいことを特徴とする。
縁膜を介してｐ型多結晶シリコンからなるゲート電極が
形成されたＭＩＳＦＥＴを具備する半導体装置であっ
て、前記ｐ型多結晶シリコンを構成する結晶粒大きさ
は、ゲート電極上面側よりゲート絶縁膜と該ゲート電極
との界面側の方が小さいことを特徴とする。
【００１４】（２）半導体基板上にゲート絶縁膜を介し
てｐ型多結晶シリコンからなるゲート電極が形成された
ＭＩＳＦＥＴを具備する半導体装置であって、前記ゲー
ト電極を構成する多結晶シリコン内には、Ｃ，Ｏ，Ｎ，
Ｃｌ，Ｂｒ，Ｉ，Ａｒ，Ｋｒ，及びＸｅのいずれかが導
入されていることを特徴とする。
てｐ型多結晶シリコンからなるゲート電極が形成された
ＭＩＳＦＥＴを具備する半導体装置であって、前記ゲー
ト電極を構成する多結晶シリコン内には、Ｃ，Ｏ，Ｎ，
Ｃｌ，Ｂｒ，Ｉ，Ａｒ，Ｋｒ，及びＸｅのいずれかが導
入されていることを特徴とする。
【００１５】（３）本発明は、半導体基板上にゲート絶
縁膜を介してｐ型多結晶シリコンからなるゲート電極が
形成されたＭＩＳＦＥＴを含む半導体装置の製造方法で
あって、前記ゲート絶縁膜上にアモルファスシリコンを
形成する工程と、前記アモルファスシリコンに、アクセ
プタとなるアクセプタ化不純物と、結晶粒の成長を抑制
する結晶成長抑制不純物を導入する工程と、前記アモル
ファスシリコンを結晶化させ、前記ｐ型多結晶シリコン
を形成する工程とを含むことを特徴とする。
縁膜を介してｐ型多結晶シリコンからなるゲート電極が
形成されたＭＩＳＦＥＴを含む半導体装置の製造方法で
あって、前記ゲート絶縁膜上にアモルファスシリコンを
形成する工程と、前記アモルファスシリコンに、アクセ
プタとなるアクセプタ化不純物と、結晶粒の成長を抑制
する結晶成長抑制不純物を導入する工程と、前記アモル
ファスシリコンを結晶化させ、前記ｐ型多結晶シリコン
を形成する工程とを含むことを特徴とする。
【００１６】本発明の好ましい実施態様を以下に記す。
前記アモルファスシリコン内への前記結晶成長抑制不純
物の導入には、イオン注入法を用いること。前記イオン
注入法を用いた前記結晶粒成長抑制不純物の導入は、前
記結晶粒成長抑制不純物の濃度ピーク位置が前記アモル
ファスシリコンと前記ゲート絶縁膜との界面近傍となる
ように行うこと。
前記アモルファスシリコン内への前記結晶成長抑制不純
物の導入には、イオン注入法を用いること。前記イオン
注入法を用いた前記結晶粒成長抑制不純物の導入は、前
記結晶粒成長抑制不純物の濃度ピーク位置が前記アモル
ファスシリコンと前記ゲート絶縁膜との界面近傍となる
ように行うこと。
【００１７】前記ｐ型多結晶シリコンを形成する工程
は、結晶成長抑制不純物により結晶粒成長を抑制しつつ
前記アモルファスシリコンを結晶化させて、多結晶シリ
コンを形成する工程と、前記多結晶シリコンの結晶粒内
にアクセプタ化不純物を拡散させる工程とを含むこと。
アクセプタ化不純物として、Ｂ，Ａｓ及びＰの何れかを
前記アモルファスシリコン内に導入すること。前記結晶
粒成長抑制不純物として、Ｃ，Ｏ，Ｎ，Ｃｌ，Ｂｒ，
Ｉ，Ａｒ，Ｋｒ，及びＸｅの何れかを、前記アモルファ
スシリコン内に導入すること。
は、結晶成長抑制不純物により結晶粒成長を抑制しつつ
前記アモルファスシリコンを結晶化させて、多結晶シリ
コンを形成する工程と、前記多結晶シリコンの結晶粒内
にアクセプタ化不純物を拡散させる工程とを含むこと。
アクセプタ化不純物として、Ｂ，Ａｓ及びＰの何れかを
前記アモルファスシリコン内に導入すること。前記結晶
粒成長抑制不純物として、Ｃ，Ｏ，Ｎ，Ｃｌ，Ｂｒ，
Ｉ，Ａｒ，Ｋｒ，及びＸｅの何れかを、前記アモルファ
スシリコン内に導入すること。
【００１８】半導体基板上にゲート絶縁膜を介してｐ型
多結晶シリコンからなるゲート電極が形成されたＭＩＳ
ＦＥＴを含む半導体装置の製造方法であって、前記ゲー
ト絶縁膜上に、ＣＶＤ法を用いて、結晶粒の成長を抑制
する結晶成長抑制不純物が導入されたアモルファスシリ
コンを形成する工程と、前記アモルファスシリコン膜中
にアクセプタとなるアクセプタ化不純物を導入する工程
と、前記アモルファスシリコンを結晶化させ、前記ｐ型
多結晶シリコンを形成する工程とを含むこと。
多結晶シリコンからなるゲート電極が形成されたＭＩＳ
ＦＥＴを含む半導体装置の製造方法であって、前記ゲー
ト絶縁膜上に、ＣＶＤ法を用いて、結晶粒の成長を抑制
する結晶成長抑制不純物が導入されたアモルファスシリ
コンを形成する工程と、前記アモルファスシリコン膜中
にアクセプタとなるアクセプタ化不純物を導入する工程
と、前記アモルファスシリコンを結晶化させ、前記ｐ型
多結晶シリコンを形成する工程とを含むこと。
【００１９】［作用］本発明は、上記構成によって以下
の作用・効果を有する。
の作用・効果を有する。
【００２０】シリコンの結晶粒の成長を抑制する結晶成
長抑制不純物が導入されたアモルファスシリコンを結晶
化することによって、結晶粒の大きさが小さくなるた
め、アクセプタとなる不純物が結晶粒内部まで十分に拡
散できるようになる。その結果、ゲートの空乏化による
容量低下、チャネル領域へのアクセプタとなる不純物の
突き抜けの発生を抑制することができる。
長抑制不純物が導入されたアモルファスシリコンを結晶
化することによって、結晶粒の大きさが小さくなるた
め、アクセプタとなる不純物が結晶粒内部まで十分に拡
散できるようになる。その結果、ゲートの空乏化による
容量低下、チャネル領域へのアクセプタとなる不純物の
突き抜けの発生を抑制することができる。
【００２１】イオン注入法を用いることによって、アモ
ルファスシリコンに前記結晶粒成長抑制不純物を導入す
ることができる。イオン注入法を用いて、前記結晶粒成
長抑制不純物の濃度ピーク位置が前記アモルファスシリ
コンと前記ゲート絶縁膜との界面近傍となるようにし
て、ゲート絶縁膜上のシリコンの結晶粒の大きさを小さ
くすることによって、チャネル領域へのアクセプタとな
る不純物の突き抜けの発生を抑制効果が高くなる。
ルファスシリコンに前記結晶粒成長抑制不純物を導入す
ることができる。イオン注入法を用いて、前記結晶粒成
長抑制不純物の濃度ピーク位置が前記アモルファスシリ
コンと前記ゲート絶縁膜との界面近傍となるようにし
て、ゲート絶縁膜上のシリコンの結晶粒の大きさを小さ
くすることによって、チャネル領域へのアクセプタとな
る不純物の突き抜けの発生を抑制効果が高くなる。
【００２２】
【発明の実施の形態】本発明の実施の形態を以下に図面
を参照して説明する。
を参照して説明する。
【００２３】図１は、本発明の一実施形態に係わる半導
体装置の製造工程を示す工程断面図である。先ず、図１
（ａ）に示すように、シリコン基板１０１上に素子分離
絶縁膜１０２とｎ−ｗｅｌｌ１０３とを形成し、さらに
ＭＩＳＦＥＴのしきい値を合わせるために必要に応じて
チャネルイオン注入を行う（図示せず）。さらに、シリ
コン酸化膜またはシリコン酸化膜をＮＯ，Ｎ2Ｏ，ＮＨ
3 などのガスで熱窒化したシリコン酸窒化膜またはシリ
コン窒化膜またはＴａ2Ｏ5などのシリコン酸化膜より誘
電率の大きい物質からなるゲート絶縁膜１０４を形成
し、その上にゲート電極となるアモルファスシリコン膜
１０５を形成する。
体装置の製造工程を示す工程断面図である。先ず、図１
（ａ）に示すように、シリコン基板１０１上に素子分離
絶縁膜１０２とｎ−ｗｅｌｌ１０３とを形成し、さらに
ＭＩＳＦＥＴのしきい値を合わせるために必要に応じて
チャネルイオン注入を行う（図示せず）。さらに、シリ
コン酸化膜またはシリコン酸化膜をＮＯ，Ｎ2Ｏ，ＮＨ
3 などのガスで熱窒化したシリコン酸窒化膜またはシリ
コン窒化膜またはＴａ2Ｏ5などのシリコン酸化膜より誘
電率の大きい物質からなるゲート絶縁膜１０４を形成
し、その上にゲート電極となるアモルファスシリコン膜
１０５を形成する。
【００２４】次いで、アモルファスシリコンに対してア
クセプタとなる不純物のイオン注入を行う。アモルファ
スシリコン膜の厚さは、ゲート長のスケーリングにほぼ
比例して薄くしなければならない。よって、ゲート長Ｌ
が０．１１〜０．１３μｍの範囲では、アモルファスシ
リコン膜の膜厚は、７０ｎｍ程度にすることが望まし
い。
クセプタとなる不純物のイオン注入を行う。アモルファ
スシリコン膜の厚さは、ゲート長のスケーリングにほぼ
比例して薄くしなければならない。よって、ゲート長Ｌ
が０．１１〜０．１３μｍの範囲では、アモルファスシ
リコン膜の膜厚は、７０ｎｍ程度にすることが望まし
い。
【００２５】導入する不純物としてはｐ型ＭＩＳＦＥＴ
の場合は、Ｂ+を２×１０15ｃｍ-2程度のドーズ量で注
入することが好ましい。このとき加速エネルギーを５ｋ
ｅＶに設定すればチャネル領域にＢ+が注入されること
はない。
の場合は、Ｂ+を２×１０15ｃｍ-2程度のドーズ量で注
入することが好ましい。このとき加速エネルギーを５ｋ
ｅＶに設定すればチャネル領域にＢ+が注入されること
はない。
【００２６】次いで、図１（ｂ）に示すように、ａ−Ｓ
ｉ膜１０５の結晶粒成長を抑制する不純物イオンとして
炭素（Ｃ+ ）をイオン注入する。結晶粒成長を抑制する
不純物イオンとしては、Ｃ+ 以外に例えばＯ+，Ｎ+，Ｃ
ｌ+，Ｂｒ+，Ｉ+，Ａｒ+，Ｋｒ+，Ｘｅ+等がある。Ｂ+
等のアクセプタとなる不純物イオンと前掲の結晶粒成長
を抑制する不純物イオンの注入の順番は逆でも良い。
ｉ膜１０５の結晶粒成長を抑制する不純物イオンとして
炭素（Ｃ+ ）をイオン注入する。結晶粒成長を抑制する
不純物イオンとしては、Ｃ+ 以外に例えばＯ+，Ｎ+，Ｃ
ｌ+，Ｂｒ+，Ｉ+，Ａｒ+，Ｋｒ+，Ｘｅ+等がある。Ｂ+
等のアクセプタとなる不純物イオンと前掲の結晶粒成長
を抑制する不純物イオンの注入の順番は逆でも良い。
【００２７】一般に、アモルファスシリコンが結晶化す
る際の結晶化サイトは、アモルファスシリコンとゲート
絶縁膜との界面，並びにアモルファスシリコン表面に多
く、アモルファスシリコン中には少ないと言われてい
る。よって、多結晶シリコン中の各結晶の大きさを小さ
くするために、結晶粒成長を抑制する不純物イオンの濃
度ピークはアモルファスシリコンとゲート絶縁膜との界
面近傍にあることが好ましい。
る際の結晶化サイトは、アモルファスシリコンとゲート
絶縁膜との界面，並びにアモルファスシリコン表面に多
く、アモルファスシリコン中には少ないと言われてい
る。よって、多結晶シリコン中の各結晶の大きさを小さ
くするために、結晶粒成長を抑制する不純物イオンの濃
度ピークはアモルファスシリコンとゲート絶縁膜との界
面近傍にあることが好ましい。
【００２８】次に、図１（ｃ）に示すように、８００℃
３０分程度の熱工程を行い、導入したＢを１０５内に熱
拡散させる。なお、ここではゲート電極に不純物を拡散
させるための特別の熱工程を行ったが、これは後に行わ
れる熱工程で十分に熱拡散が行われる場合には省略する
ことも可能である。この時、ａ−Ｓｉ膜１０５は熱によ
り多結晶化すると共に、ボロンが結晶粒内に拡散して、
ｐ+多結晶シリコン１０５’に変換される。
３０分程度の熱工程を行い、導入したＢを１０５内に熱
拡散させる。なお、ここではゲート電極に不純物を拡散
させるための特別の熱工程を行ったが、これは後に行わ
れる熱工程で十分に熱拡散が行われる場合には省略する
ことも可能である。この時、ａ−Ｓｉ膜１０５は熱によ
り多結晶化すると共に、ボロンが結晶粒内に拡散して、
ｐ+多結晶シリコン１０５’に変換される。
【００２９】この工程を詳細に説明する。先ず、６００
℃程度でアモルファスシリコンが結晶化し、多結晶シリ
コンとなる。この時、予めアモルファスシリコン内に、
結晶粒成長を抑制する炭素が導入されているので、その
粒径は導入しない場合に比べて小さい。
℃程度でアモルファスシリコンが結晶化し、多結晶シリ
コンとなる。この時、予めアモルファスシリコン内に、
結晶粒成長を抑制する炭素が導入されているので、その
粒径は導入しない場合に比べて小さい。
【００３０】更に、温度が上昇し、８００℃程度になる
とボロンの拡散が始まる。この時、結晶粒の大きさが小
さいので、ボロンが多結晶シリコンの結晶粒の中心部ま
で到達しやすくなり、低濃度の部分ができにくくなるた
め。空乏化が生じにくくなる。また、小さい結晶粒で構
成されているために、粒界の総面積も広くなるため、ボ
ロンの析出濃度も従来に比べて低くなる。
とボロンの拡散が始まる。この時、結晶粒の大きさが小
さいので、ボロンが多結晶シリコンの結晶粒の中心部ま
で到達しやすくなり、低濃度の部分ができにくくなるた
め。空乏化が生じにくくなる。また、小さい結晶粒で構
成されているために、粒界の総面積も広くなるため、ボ
ロンの析出濃度も従来に比べて低くなる。
【００３１】その効果を説明するために図２に、多結晶
シリコン膜１０５’の結晶粒を模式的に図示する。図２
に示すように、上部のシリコンの結晶粒２０２より、下
部のシリコンの結晶粒２０２の平均大きさが小さくなっ
ている。なお、図２において、２０１は結晶粒界であ
る。
シリコン膜１０５’の結晶粒を模式的に図示する。図２
に示すように、上部のシリコンの結晶粒２０２より、下
部のシリコンの結晶粒２０２の平均大きさが小さくなっ
ている。なお、図２において、２０１は結晶粒界であ
る。
【００３２】従って、粒界からのＢの拡散により結晶粒
の中心部にまでボロンが到達し、低濃度の部分ができに
くい。また、粒界の総面積も広いため、ボロンの析出濃
度も、結晶化を抑制する炭素が導入されていない場合に
比べて低くなる。
の中心部にまでボロンが到達し、低濃度の部分ができに
くい。また、粒界の総面積も広いため、ボロンの析出濃
度も、結晶化を抑制する炭素が導入されていない場合に
比べて低くなる。
【００３３】ゲート絶縁膜とゲート電極との界面近傍に
炭素の濃度ピークを持ってくることによって、界面近傍
ではシリコン結晶粒の成長抑制効果が高く、上面部では
その効果が低くなる。従って、形成される結晶粒の大き
さ（平均値）は、上面より界面近傍の方が小さくなる。
前述したように、アモルファスシリコンが結晶化する際
の結晶化サイトは、アモルファスシリコンとゲート絶縁
膜との界面に多く含まれている。よって、結晶粒の成長
を抑制する。
炭素の濃度ピークを持ってくることによって、界面近傍
ではシリコン結晶粒の成長抑制効果が高く、上面部では
その効果が低くなる。従って、形成される結晶粒の大き
さ（平均値）は、上面より界面近傍の方が小さくなる。
前述したように、アモルファスシリコンが結晶化する際
の結晶化サイトは、アモルファスシリコンとゲート絶縁
膜との界面に多く含まれている。よって、結晶粒の成長
を抑制する。
【００３４】８００℃でアモルファスシリコンを結晶化
させた場合、多結晶シリコンの典型的な粒径は０．５〜
１．０μｍであり、上部では０．５〜１．０μｍ界面で
は０．１〜０．３μｍ程度となる。
させた場合、多結晶シリコンの典型的な粒径は０．５〜
１．０μｍであり、上部では０．５〜１．０μｍ界面で
は０．１〜０．３μｍ程度となる。
【００３５】次いで、図１（ｄ）に示すように、ゲート
電極の抵抗を下げるための厚さ約４０ｎｍのＷ膜１０７
と、Ｗと多結晶シリコン１０５’の反応を防止するため
の厚さ約５ｎｍのＷＮx膜１０６とゲート電極の保護膜
を構成する厚さ約２００ｎｍのシリコン窒化膜１０８を
堆積する。
電極の抵抗を下げるための厚さ約４０ｎｍのＷ膜１０７
と、Ｗと多結晶シリコン１０５’の反応を防止するため
の厚さ約５ｎｍのＷＮx膜１０６とゲート電極の保護膜
を構成する厚さ約２００ｎｍのシリコン窒化膜１０８を
堆積する。
【００３６】次いで、図１（ｅ）に示すように、膜１０
８，１０７，１０６，１０５’をフォトリソグラフィ法
を用いてパターニングして、ゲート電極を形成する。さ
らにＨ2 とＨ2Ｏ の混合雰囲気中で８００℃６０分程度
の熱処理を行うことでＷ膜１０７を酸化せずに多結晶シ
リコン膜１０５’の側面を酸化することでシリコン酸化
膜１０９を形成する。この酸化膜を形成することで、ゲ
ート電極形成（パターニング）時に入ったダメージが回
復される。また、ゲート絶縁膜の端部が厚くなり、ゲー
ト耐圧を向上させる効果がある。
８，１０７，１０６，１０５’をフォトリソグラフィ法
を用いてパターニングして、ゲート電極を形成する。さ
らにＨ2 とＨ2Ｏ の混合雰囲気中で８００℃６０分程度
の熱処理を行うことでＷ膜１０７を酸化せずに多結晶シ
リコン膜１０５’の側面を酸化することでシリコン酸化
膜１０９を形成する。この酸化膜を形成することで、ゲ
ート電極形成（パターニング）時に入ったダメージが回
復される。また、ゲート絶縁膜の端部が厚くなり、ゲー
ト耐圧を向上させる効果がある。
【００３７】次いで、図１（ｆ）に示すように、ゲート
電極をマスクにしてＢＦ2 +イオンを注入し、エクステン
ション３１０を形成した後に、シリコン窒化膜などの材
料を用いて公知の側壁残し工程を行うことにより、ゲー
ト側壁１１１を形成し、ゲート側壁をマスクにしてＢＦ
2 +等のイオンを注入し、活性化のための熱工程を加える
ことで、ソース／ドレイン１１２を形成し、ｐ型ＭＩＳ
ＦＥＴを形成することができる。
電極をマスクにしてＢＦ2 +イオンを注入し、エクステン
ション３１０を形成した後に、シリコン窒化膜などの材
料を用いて公知の側壁残し工程を行うことにより、ゲー
ト側壁１１１を形成し、ゲート側壁をマスクにしてＢＦ
2 +等のイオンを注入し、活性化のための熱工程を加える
ことで、ソース／ドレイン１１２を形成し、ｐ型ＭＩＳ
ＦＥＴを形成することができる。
【００３８】この様に形成されたｐ型ＭＩＳＦＥＴに於
いては多結晶シリコン膜１０５’内の結晶粒が小さくな
ることで平均的なボロン濃度が高くなり、ゲート電極の
空乏化による容量低下が抑制される。また、結晶粒界に
析出するボロン濃度も低下するためにチャネル領域への
ボロン突き抜けも抑制される。
いては多結晶シリコン膜１０５’内の結晶粒が小さくな
ることで平均的なボロン濃度が高くなり、ゲート電極の
空乏化による容量低下が抑制される。また、結晶粒界に
析出するボロン濃度も低下するためにチャネル領域への
ボロン突き抜けも抑制される。
【００３９】なお、本発明は、上記実施形態に限定され
るものではない。例えば、上記実施形態では、イオン注
入法により結晶成長抑制不純物であるボロンを導入した
が、アモルファスシリコンの形成にＣＶＤ法を用い、堆
積時に結晶成長抑制不純物を導入しても良い。
るものではない。例えば、上記実施形態では、イオン注
入法により結晶成長抑制不純物であるボロンを導入した
が、アモルファスシリコンの形成にＣＶＤ法を用い、堆
積時に結晶成長抑制不純物を導入しても良い。
【００４０】また、多結晶シリコンに結晶成長抑制不純
物をイオン注入することによって、多結晶シリコンをア
モルファスシリコン化して導入した後、多結晶化しても
良い。このときの１×１０15ｃｍ-2以上のドーズ量で打
ち込むことが好ましい。
物をイオン注入することによって、多結晶シリコンをア
モルファスシリコン化して導入した後、多結晶化しても
良い。このときの１×１０15ｃｍ-2以上のドーズ量で打
ち込むことが好ましい。
【００４１】その他、本発明は、その要旨を逸脱しない
範囲で、種々変形して実施することが可能である。
範囲で、種々変形して実施することが可能である。
【００４２】
【発明の効果】以上説明したように本発明によれば、本
発明の半導体装置の製造方法に伐れば、ゲート電極の空
乏化によるゲート容量の低下を抑制することができる。
また、特にｐ型ＭＩＳＦＥＴに於いてはチャネル領域へ
のＢの突き抜けを抑制し、しきい値のずれを防ぐことが
できる。
発明の半導体装置の製造方法に伐れば、ゲート電極の空
乏化によるゲート容量の低下を抑制することができる。
また、特にｐ型ＭＩＳＦＥＴに於いてはチャネル領域へ
のＢの突き抜けを抑制し、しきい値のずれを防ぐことが
できる。
【図１】本発明の一実施形態に係わる半導体装置の製造
工程を示す工程断面図。
工程を示す工程断面図。
【図２】多結晶シリコンの結晶粒を示す断面図。
１０１…シリコン基板
１０２…素子分離絶縁膜
１０４…ゲート絶縁膜
１０５…アモルファスシリコン膜
１０５’…多結晶シリコン膜
１０６…ＷＮx膜
１０７…Ｗ膜
１０８…シリコン窒化膜
１０９…シリコン酸化膜
１１１…ゲート側壁
１１２…ドレイン
フロントページの続き
Ｆターム(参考） 4M104 BB01 BB37 BB39 BB40 DD43
DD79 FF13 GG08 GG09 HH16
HH20
5F140 AA00 AA06 AA28 AA39 AC01
BA01 BC06 BD05 BD07 BD09
BD12 BD18 BE07 BE08 BF04
BF17 BF21 BF30 BF32 BF33
BF38 BG09 BG12 BG14 BG22
BG26 BG32 BG33 BG35 BH14
BK13 BK21 CB04 CB08
Claims (8)
- 【請求項１】半導体基板上にゲート絶縁膜を介してｐ型
多結晶シリコンからなるゲート電極が形成されたＭＩＳ
ＦＥＴを具備する半導体装置であって、 前記ｐ型多結晶シリコンを構成する結晶粒大きさは、ゲ
ート電極上面側よりゲート絶縁膜と該ゲート電極との界
面側の方が小さいことを特徴とする半導体装置。 - 【請求項２】半導体基板上にゲート絶縁膜を介してｐ型
多結晶シリコンからなるゲート電極が形成されたＭＩＳ
ＦＥＴを具備する半導体装置であって、 前記ゲート電極を構成する多結晶シリコン内には、Ｃ，
Ｏ，Ｎ，Ｃｌ，Ｂｒ，Ｉ，Ａｒ，Ｋｒ，及びＸｅのいず
れかが導入されていることを特徴とする半導体装置。 - 【請求項３】半導体基板上にゲート絶縁膜を介してｐ型
多結晶シリコンからなるゲート電極が形成されたＭＩＳ
ＦＥＴを含む半導体装置の製造方法であって、 前記ゲート絶縁膜上にアモルファスシリコンを形成する
工程と、 前記アモルファスシリコンに、アクセプタとなるアクセ
プタ化不純物と、結晶粒の成長を抑制する結晶成長抑制
不純物を導入する工程と、 前記アモルファスシリコンを結晶化させ、前記ｐ型多結
晶シリコンを形成する工程とを含むことを特徴とする半
導体装置の製造方法。 - 【請求項４】前記アモルファスシリコン内への前記結晶
成長抑制不純物の導入には、イオン注入法を用いること
を特徴とする請求項３に記載の半導体装置の製造方法。 - 【請求項５】前記イオン注入法を用いた前記結晶粒成長
抑制不純物の導入は、前記結晶粒成長抑制不純物の濃度
ピーク位置が前記アモルファスシリコンと前記ゲート絶
縁膜との界面近傍となるように行うことを特徴とする請
求項３に記載の半導体装置の製造方法。 - 【請求項６】前記ｐ型多結晶シリコンを形成する工程
は、 結晶成長抑制不純物により結晶粒成長を抑制しつつ前記
アモルファスシリコンを結晶化させて、多結晶シリコン
を形成する工程と、 前記多結晶シリコンの結晶粒内にアクセプタ化不純物を
拡散させる工程とを含むことを特徴とする請求項３に記
載の半導体装置の製造方法。 - 【請求項７】アクセプタ化不純物として、Ｂ，Ａｓ及び
Ｐの何れかを前記アモルファスシリコン内に導入するこ
とを特徴とする請求項３に半導体装置の製造方法。 - 【請求項８】前記結晶粒成長抑制不純物として、Ｃ，
Ｏ，Ｎ，Ｃｌ，Ｂｒ，Ｉ，Ａｒ，Ｋｒ，及びＸｅの何れ
かを、前記アモルファスシリコン内に導入することを特
徴とする請求項項３に記載の半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2001224857A JP2003037266A (ja) | 2001-07-25 | 2001-07-25 | 半導体装置及びその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2001224857A JP2003037266A (ja) | 2001-07-25 | 2001-07-25 | 半導体装置及びその製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2003037266A true JP2003037266A (ja) | 2003-02-07 |
Family
ID=19057947
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2001224857A Pending JP2003037266A (ja) | 2001-07-25 | 2001-07-25 | 半導体装置及びその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2003037266A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2021149380A1 (ja) * | 2020-01-24 | 2021-07-29 | ソニーセミコンダクタソリューションズ株式会社 | 撮像装置及び撮像装置の製造方法、電子機器 |
-
2001
- 2001-07-25 JP JP2001224857A patent/JP2003037266A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2021149380A1 (ja) * | 2020-01-24 | 2021-07-29 | ソニーセミコンダクタソリューションズ株式会社 | 撮像装置及び撮像装置の製造方法、電子機器 |
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|
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Free format text: JAPANESE INTERMEDIATE CODE: A911 Effective date: 20070905 |
|
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