JPH01173713A - 半導体装置 - Google Patents
半導体装置Info
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- JPH01173713A JPH01173713A JP33343787A JP33343787A JPH01173713A JP H01173713 A JPH01173713 A JP H01173713A JP 33343787 A JP33343787 A JP 33343787A JP 33343787 A JP33343787 A JP 33343787A JP H01173713 A JPH01173713 A JP H01173713A
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- polycrystalline silicon
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Landscapes
- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔腫業上利用分野〕
この発明は、半導体装置に関し、特にそのゲ−）を極に
用いられる多結晶シリコンの堆積に関するものである。
用いられる多結晶シリコンの堆積に関するものである。
第４図は、従来のゲート電極として用いられている多結
晶シリコンを堆積した半導体ｆｉｌｌｌｔ−示す断面図
である。図において、・１１はシリコン基板、（２１は
シリコン輌板１１）の表面に形成されたゲート絶縁膜で
あり二酸化ケイ素により形成される。
晶シリコンを堆積した半導体ｆｉｌｌｌｔ−示す断面図
である。図において、・１１はシリコン基板、（２１は
シリコン輌板１１）の表面に形成されたゲート絶縁膜で
あり二酸化ケイ素により形成される。
（３１はゲート絶縁膜１２１の上に化学気相成長法（以
下、ＣＶＤ法と称す）によって多結晶シリコンを堆積し
て形成したゲート電極である。（６）は注入イオン種で
あシ、この注入イオン種・５１がシリコン基板ｔｌ＋に
注入されソース（６１，ドレイン１７１ ｉ形成する。
下、ＣＶＤ法と称す）によって多結晶シリコンを堆積し
て形成したゲート電極である。（６）は注入イオン種で
あシ、この注入イオン種・５１がシリコン基板ｔｌ＋に
注入されソース（６１，ドレイン１７１ ｉ形成する。
第５図は、従来の構造によるゲート電極用の多結晶シリ
コンの結晶粒の断面図倉示す。図において、（８１はシ
リコンの結福粒であり、＋９１はその粒界である。
コンの結晶粒の断面図倉示す。図において、（８１はシ
リコンの結福粒であり、＋９１はその粒界である。
従来の構造によるゲー）［極用の多結晶シリコンは、第
５メ１σ）ように柱状のシリコン結晶粒が並んでおり、
その粒界は上面から下向まで貫通している。
５メ１σ）ように柱状のシリコン結晶粒が並んでおり、
その粒界は上面から下向まで貫通している。
従来の半導体装置は以上のように構成されて−るので、
イオン注入法によってソース、ドレインを形成する場合
、・注入イオン種がチャネル領域まで突き抜け、完全な
マスク効果を奏しないという問題があった。この原因は
、注入イオン種がマスクとなるゲート電惨の多結晶シリ
コンの結晶粒界を突き抜けるか、または結晶粒の面方位
がそろうことで注入イオン種が結晶粒中を突き抜ける（
以下チャネリングと称する）ためである。
イオン注入法によってソース、ドレインを形成する場合
、・注入イオン種がチャネル領域まで突き抜け、完全な
マスク効果を奏しないという問題があった。この原因は
、注入イオン種がマスクとなるゲート電惨の多結晶シリ
コンの結晶粒界を突き抜けるか、または結晶粒の面方位
がそろうことで注入イオン種が結晶粒中を突き抜ける（
以下チャネリングと称する）ためである。
この発明は、上記のような問題点を解決するためになさ
れたものであり、注入イオン種のチャネル領域への突き
抜けを防止することができる半導体装置を得ることを目
的とする。
れたものであり、注入イオン種のチャネル領域への突き
抜けを防止することができる半導体装置を得ることを目
的とする。
この発明に係る半導体装置は、地端酸化膜半導体装置の
ゲート電極となる多結晶シリコン層内にこの多結晶シリ
コン層と膜質の異なる中間層？もうけたものである。
ゲート電極となる多結晶シリコン層内にこの多結晶シリ
コン層と膜質の異なる中間層？もうけたものである。
この発明における中間層は、第１．第２の多結晶シリコ
ン層の結晶粒界をずらすことができ、注入イオン種が結
晶粒界を通ることによる突条抜けを防止することができ
ると共に、更ＶＣ第１、第２の多結晶シリコンの結晶粒
の結晶軸がずれるため、チャネリングも防止することが
できる。
ン層の結晶粒界をずらすことができ、注入イオン種が結
晶粒界を通ることによる突条抜けを防止することができ
ると共に、更ＶＣ第１、第２の多結晶シリコンの結晶粒
の結晶軸がずれるため、チャネリングも防止することが
できる。
以下、この発明の一実施例を図にＯｒって説明する。第
１図は、この発明の一実施例こよる半導体装置の断面図
を示し、第２図にその製造フローに従った工程別断面図
を示す。
１図は、この発明の一実施例こよる半導体装置の断面図
を示し、第２図にその製造フローに従った工程別断面図
を示す。
４２図１ａｌ ＶＣ示すように、シリコン基板１１１及
び二酸化ケイ素によるゲート酸化換１２）上にＣＶＤ法
によって多結晶シリコン層（３ａ）ｋｍ積する。この時
、膜厚は従来の方法で形成した多結晶シリコン層の膜厚
の半分程度とする。その上に第２図１０１に示すように
ＣＶＤ法によって窒化ケイ素または二酸化ケイ素を５０
Ａ程度堆積した中間＃ １４１全形収する。更に、その
上に第２図１０１に示すようにＣＶＤ法によって多結晶
シリコン層（８ｂ）を堆積する。この８層構造の膜厚は
従来の方法で形成した多結晶シリコン層の膜厚と同程度
にする。
び二酸化ケイ素によるゲート酸化換１２）上にＣＶＤ法
によって多結晶シリコン層（３ａ）ｋｍ積する。この時
、膜厚は従来の方法で形成した多結晶シリコン層の膜厚
の半分程度とする。その上に第２図１０１に示すように
ＣＶＤ法によって窒化ケイ素または二酸化ケイ素を５０
Ａ程度堆積した中間＃ １４１全形収する。更に、その
上に第２図１０１に示すようにＣＶＤ法によって多結晶
シリコン層（８ｂ）を堆積する。この８層構造の膜厚は
従来の方法で形成した多結晶シリコン層の膜厚と同程度
にする。
次ｒＣ１第１図に示すように注入イオン種１６１をシリ
コン基板Ｉｌ＋に注入しソース１６）、ドレイン＋７１
を形成する。
コン基板Ｉｌ＋に注入しソース１６）、ドレイン＋７１
を形成する。
第８図は、上記３層構造の上下の多結晶シリコン層の結
晶粒の断面図を示す。
晶粒の断面図を示す。
第３図かられかるように、この実施例においてｆ′ｉ３
層構造の上下の多結晶シリコン層（８ａ）。
層構造の上下の多結晶シリコン層（８ａ）。
（３ｂ）の結晶粒の粒界がずれており、その粒界からの
注入イオン種の突き抜けを防止することができる。更に
、上下の多結晶シリコン層の結晶粒の結晶軸がずれ、チ
ャネリングも防止することができる。
注入イオン種の突き抜けを防止することができる。更に
、上下の多結晶シリコン層の結晶粒の結晶軸がずれ、チ
ャネリングも防止することができる。
以上のことにより、注入イオン種のチャネル領域への突
き抜けは防止することができる。
き抜けは防止することができる。
同、上記実施例においては、ゲート框極として用いる多
結晶シリコン層（８ａ）、（１）の縦方向の結晶粒界及
び結晶軸？変えるために多結晶シリコン層（３ａ）、（
８ｂ）間に窒化ケイ素または二酸化ケイ素の中間層＋４
１ ｔｌ−堆積する構造を示したが、この発明は上記実
施例に限定されるものではなく、Ｏｂ、ｖｃ多結晶シリ
コン層（８ａ）、（８ｂ）間にタングステンシリサイド
ｔｉｌｔさみこんだ構造であってもよい。
結晶シリコン層（８ａ）、（１）の縦方向の結晶粒界及
び結晶軸？変えるために多結晶シリコン層（３ａ）、（
８ｂ）間に窒化ケイ素または二酸化ケイ素の中間層＋４
１ ｔｌ−堆積する構造を示したが、この発明は上記実
施例に限定されるものではなく、Ｏｂ、ｖｃ多結晶シリ
コン層（８ａ）、（８ｂ）間にタングステンシリサイド
ｔｉｌｔさみこんだ構造であってもよい。
筐た、この発明は上記一実施例の８層構造に限定される
ものではなく、多層構造であってもよい。
ものではなく、多層構造であってもよい。
以上のように、ソース、ドレインの形成時のイオン注入
によって、注入イオン種がチャネル領域まで突き抜ける
ことを防止し、完全なマスク効果を奏するという優れた
効果がある。
によって、注入イオン種がチャネル領域まで突き抜ける
ことを防止し、完全なマスク効果を奏するという優れた
効果がある。
４、 園内の１Ｍｑ１な説明
第１図はこの発明の一実施例による半導体装前のＭＯＳ
）ランジスタの断面図、：Ａ２図はその製造工程に従
った断面図、第３図はそのゲート電極に使用される多結
晶シリコン層の結晶粒の曲面図、第壱図は従来の半導体
装置のＭＯ８トランジスタの断面図、第５図は従来のゲ
ート電極に使用されている多結晶シリコン層の結晶粒の
断面図である。
）ランジスタの断面図、：Ａ２図はその製造工程に従
った断面図、第３図はそのゲート電極に使用される多結
晶シリコン層の結晶粒の曲面図、第壱図は従来の半導体
装置のＭＯ８トランジスタの断面図、第５図は従来のゲ
ート電極に使用されている多結晶シリコン層の結晶粒の
断面図である。
Ｉｌ＋ 汀シリコン基板、１２：は二酸化ケイ素による
ゲート酸化膜、１３）は多結晶シリコン層、１４１は窒
化ケイ素または二酸化ケイ素、１５）は注入イオン種、
１６）はソース、（７）はドレイン、（８）は多結晶シ
リコン層の結晶粒、１９）は多結晶シリコン層の結晶粒
界である。
ゲート酸化膜、１３）は多結晶シリコン層、１４１は窒
化ケイ素または二酸化ケイ素、１５）は注入イオン種、
１６）はソース、（７）はドレイン、（８）は多結晶シ
リコン層の結晶粒、１９）は多結晶シリコン層の結晶粒
界である。
図中、同一符号Ｆｉ同一、または相当部分を示す。
Claims (2)
- （１）第１の多結晶シリコン層と、この第１の多結晶シ
リコン層と膜質の異なる中間層と、この中間層と膜質の
異なる第２の多結晶シリコン層とをもうけてなる金属酸
化膜半導体装置のゲート電極を備えた半導体装置。 - （２）中間層は、窒化ケイ素または二酸化ケイ素である
ことを特徴とする特許請求の範囲第１項記載の半導体装
置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP33343787A JPH01173713A (ja) | 1987-12-28 | 1987-12-28 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP33343787A JPH01173713A (ja) | 1987-12-28 | 1987-12-28 | 半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH01173713A true JPH01173713A (ja) | 1989-07-10 |
Family
ID=18266094
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP33343787A Pending JPH01173713A (ja) | 1987-12-28 | 1987-12-28 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH01173713A (ja) |
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH05206052A (ja) * | 1991-09-23 | 1993-08-13 | Philips Gloeilampenfab:Nv | デバイスの製造方法 |
| JPH06310529A (ja) * | 1993-04-22 | 1994-11-04 | Nippon Precision Circuits Kk | Ｍｏｓ型半導体装置の製造方法 |
| US6297529B1 (en) | 1998-04-20 | 2001-10-02 | Nec Corporation | Semiconductor device with multilayered gate structure |
| US6413841B1 (en) | 1998-10-22 | 2002-07-02 | Nec Corporation | MOS type semiconductor device and manufacturing method thereof |
| JP2005294309A (ja) * | 2004-03-31 | 2005-10-20 | Nec Electronics Corp | 半導体装置の製造方法 |
| WO2021149380A1 (ja) * | 2020-01-24 | 2021-07-29 | ソニーセミコンダクタソリューションズ株式会社 | 撮像装置及び撮像装置の製造方法、電子機器 |
-
1987
- 1987-12-28 JP JP33343787A patent/JPH01173713A/ja active Pending
Cited By (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH05206052A (ja) * | 1991-09-23 | 1993-08-13 | Philips Gloeilampenfab:Nv | デバイスの製造方法 |
| JPH06310529A (ja) * | 1993-04-22 | 1994-11-04 | Nippon Precision Circuits Kk | Ｍｏｓ型半導体装置の製造方法 |
| US6297529B1 (en) | 1998-04-20 | 2001-10-02 | Nec Corporation | Semiconductor device with multilayered gate structure |
| US6413841B1 (en) | 1998-10-22 | 2002-07-02 | Nec Corporation | MOS type semiconductor device and manufacturing method thereof |
| JP2005294309A (ja) * | 2004-03-31 | 2005-10-20 | Nec Electronics Corp | 半導体装置の製造方法 |
| JP4676156B2 (ja) * | 2004-03-31 | 2011-04-27 | ルネサスエレクトロニクス株式会社 | 半導体装置の製造方法 |
| WO2021149380A1 (ja) * | 2020-01-24 | 2021-07-29 | ソニーセミコンダクタソリューションズ株式会社 | 撮像装置及び撮像装置の製造方法、電子機器 |
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