WO2019026851A1 - 半導体装置 - Google Patents

半導体装置 Download PDF

Info

Publication number
WO2019026851A1
WO2019026851A1 PCT/JP2018/028481 JP2018028481W WO2019026851A1 WO 2019026851 A1 WO2019026851 A1 WO 2019026851A1 JP 2018028481 W JP2018028481 W JP 2018028481W WO 2019026851 A1 WO2019026851 A1 WO 2019026851A1
Authority
WO
WIPO (PCT)
Prior art keywords
layer
emitter
collector
semiconductor device
electrode
Prior art date
Application number
PCT/JP2018/028481
Other languages
English (en)
French (fr)
Inventor
黒川　敦
Original Assignee
株式会社村田製作所
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 株式会社村田製作所 filed Critical 株式会社村田製作所
Priority to CN201880048522.5A priority Critical patent/CN110998807B/zh
Publication of WO2019026851A1 publication Critical patent/WO2019026851A1/ja
Priority to US16/774,917 priority patent/US10903343B2/en
Priority to US17/141,438 priority patent/US11411102B2/en

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/0603—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions
    • H01L29/0642—Isolation within the component, i.e. internal isolation
    • H01L29/0649—Dielectric regions, e.g. SiO2 regions, air gaps
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/70—Bipolar devices
    • H01L29/72—Transistor-type devices, i.e. able to continuously respond to applied control signals
    • H01L29/73—Bipolar junction transistors
    • H01L29/737—Hetero-junction transistors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/3205—Deposition of non-insulating-, e.g. conductive- or resistive-, layers on insulating layers; After-treatment of these layers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/562—Protection against mechanical damage
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/02—Bonding areas ; Manufacturing methods related thereto
    • H01L24/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L24/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/10—Bump connectors ; Manufacturing methods related thereto
    • H01L24/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L24/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/0684—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by the shape, relative sizes or dispositions of the semiconductor regions or junctions between the regions
    • H01L29/0692—Surface layout
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/08—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
    • H01L29/0804—Emitter regions of bipolar transistors
    • H01L29/0817—Emitter regions of bipolar transistors of heterojunction bipolar transistors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/08—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
    • H01L29/0821—Collector regions of bipolar transistors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
    • H01L29/417—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions carrying the current to be rectified, amplified or switched
    • H01L29/41708—Emitter or collector electrodes for bipolar transistors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/70—Bipolar devices
    • H01L29/72—Transistor-type devices, i.e. able to continuously respond to applied control signals
    • H01L29/73—Bipolar junction transistors
    • H01L29/737—Hetero-junction transistors
    • H01L29/7371—Vertical transistors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/0401—Bonding areas specifically adapted for bump connectors, e.g. under bump metallisation [UBM]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L2224/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
    • H01L2224/13001—Core members of the bump connector
    • H01L2224/13075—Plural core members
    • H01L2224/1308—Plural core members being stacked
    • H01L2224/13082—Two-layer arrangements
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L2224/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
    • H01L2224/13001—Core members of the bump connector
    • H01L2224/13099—Material
    • H01L2224/131—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/13101—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of less than 400°C
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L2224/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
    • H01L2224/13001—Core members of the bump connector
    • H01L2224/13099—Material
    • H01L2224/131—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/13138—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
    • H01L2224/13147—Copper [Cu] as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/12—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/20—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed including, apart from doping materials or other impurities, only AIIIBV compounds
    • H01L29/201—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed including, apart from doping materials or other impurities, only AIIIBV compounds including two or more compounds, e.g. alloys
    • H01L29/205—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed including, apart from doping materials or other impurities, only AIIIBV compounds including two or more compounds, e.g. alloys in different semiconductor regions, e.g. heterojunctions
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/11—Device type
    • H01L2924/13—Discrete devices, e.g. 3 terminal devices
    • H01L2924/1304—Transistor
    • H01L2924/1305—Bipolar Junction Transistor [BJT]
    • H01L2924/13051—Heterojunction bipolar transistor [HBT]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/30—Technical effects
    • H01L2924/35—Mechanical effects
    • H01L2924/351—Thermal stress

Definitions

  • the present invention relates to a semiconductor device, and more particularly to a semiconductor device having a structure in which a bump is formed directly on a heterojunction bipolar transistor.
  • a hetero junction bipolar transistor is used as a transistor that constitutes a power amplifier module of a portable terminal or the like.
  • the HBT there has been proposed one adopting a structure for reducing the thermal resistance by arranging a bump directly on the emitter layer.
  • a thermal stress occurs due to the difference between the thermal expansion coefficient of the semiconductor layer constituting the HBT such as the emitter layer and the thermal expansion coefficient of the bumps. Due to this thermal stress, there arises a problem that the current amplification factor of the HBT decreases in a short time.
  • Patent Document 1 proposes an HBT having a structure in which bumps are disposed at a position shifted from the emitter layer in plan view.
  • the HBT is formed on the passivation film so as to fill the opening, the emitter wiring electrically connected to the emitter, the passivation film having an opening for exposing the emitter wiring, and is connected to the emitter layer through the emitter wiring. Having a bump.
  • the present invention has been made in view of the above-described circumstances, and an object of the present invention is to provide a semiconductor device including a heterojunction bipolar transistor which is excellent in heat dissipation and small in element size.
  • a semiconductor device is An HBT comprising an emitter layer and a collector layer; With bumps formed on the HBT, High-melting point metal containing W, alloy of high-melting point metal containing W, or compound of high-melting point metal containing W, disposed between the emitter layer or the collector layer of the HBT and the bump, and having a thickness of 100 nm or more Having a stress relaxation layer, Equipped with
  • the semiconductor device is An HBT comprising an emitter layer and a collector layer; With bumps formed on the HBT, A refractory metal disposed between the emitter or collector layer of the HBT and the bump and containing any of Ti, Mo, Ta, Nb and Cr, an alloy of these refractory metals, or a compound of these refractory metals A stress relieving layer having a thickness of 300 nm or more, Equipped with
  • the HBT further includes a base layer and an emitter electrode connected to the emitter layer, and the semiconductor device is electrically connected to the emitter electrode and formed on the emitter wiring formed at a position covering the HBT and the emitter wiring.
  • an insulating layer formed and including an opening that exposes a region immediately above the emitter layer.
  • the stress relieving layer includes, for example, a layer formed on the insulating layer and connected to the emitter wiring through the opening, a bump is formed on the stress relieving layer, and the thermal expansion coefficient is the stress relieving layer A larger metal layer and a solder layer formed on the metal layer may be provided.
  • the HBT may comprise a base layer and an emitter electrode connected to the emitter layer.
  • the stress relieving layer may include, for example, at least a portion of the emitter electrode.
  • the HBT may include a base layer, an emitter electrode connected to the emitter layer, and an emitter wiring formed on the emitter electrode and connecting the emitter electrode to an external circuit.
  • the stress relief layer may include at least a part of the emitter wire.
  • the emitter wire may further include, for example, a first emitter wire connecting the emitter electrode and an external circuit, and a second emitter wire connected to the first emitter wire.
  • the stress relieving layer may be formed at a position above the emitter layer in a plan view and at a position between the first emitter wiring and the second emitter wiring.
  • the emitter wiring and the emitter electrode may be integrally formed, and the emitter wiring may double as the emitter electrode.
  • the bumps, the stress relaxation layer, and the emitter layer may be formed at overlapping positions in plan view.
  • the area of the portion of the emitter layer overlapping the bump and the stress relaxation layer is desirably 51% or more of the area of the emitter layer.
  • the HBT includes a base layer and a collector electrode connected to the collector layer, and the semiconductor device is electrically connected to the collector electrode and formed on the collector wiring formed at a position covering the HBT and the collector wiring And an insulating layer comprising an opening that exposes the region directly above the collector layer.
  • the stress relieving layer may include, for example, a layer formed on the insulating layer and connected to the collector wiring through the opening, and a bump may be formed on the stress relieving layer, for example.
  • a metal layer having a thermal expansion coefficient larger than that of the stress relaxation layer may be provided, and a solder layer formed on the metal layer.
  • the HBT may further comprise a collector electrode connected to the base layer and the collector layer.
  • the stress relieving layer may include, for example, at least a portion of the collector electrode.
  • the HBT may include a base layer, a collector electrode connected to the collector layer, and a collector wiring formed on the collector electrode and connecting the collector electrode to an external circuit.
  • the stress relieving layer may include, for example, at least a portion of the collector wiring.
  • the collector wire includes a first collector wire connecting the collector electrode and an external circuit, and a second collector wire connected to the first collector wire.
  • the stress relieving layer may be formed at a position above the collector layer in a plan view and at a position between the first collector wiring and the second collector wiring.
  • the collector wiring and the collector electrode may be integrally formed, and the collector wiring may be configured to double as the collector electrode.
  • the bumps, the stress relieving layer, and the collector layer may be formed at overlapping positions in plan view.
  • the area of the portion of the collector layer overlapping the bump and the stress relaxation layer is desirably 51% or more of the total area of the collector layer.
  • an under bump metal layer formed in contact with the lower portion of the bump may be disposed.
  • the stress relieving layer may be formed of an under bump metal layer.
  • the stress relieving layer may be configured, for example, by laminating a plurality of layers.
  • the total thickness of the layers formed of the refractory metal, the alloy of the refractory metal, or the compound of the refractory metal be 100 nm or 300 nm or more.
  • the stress relaxation layer is, for example, a laminate of a first layer formed of a refractory metal, an alloy of a refractory metal, or a compound of a refractory metal, and a second layer higher in conductivity than the first layer. It may be composed of the body. In these cases, the first layer may be formed on the HBT, and the second layer may be formed to extend in a wider area than the first layer.
  • the bumps are formed on the HBT. Therefore, high heat dissipation can be obtained. In addition, the element area can be reduced.
  • the thermal stress applied from the bumps to the HBT is relieved by the action of the stress relaxation layer.
  • the current amplification factor of the HBT can be prevented from decreasing in a short time due to the current flow in the high temperature environment, and the reliability of the semiconductor device provided with the HBT can be improved.
  • FIG. 1 is a plan view of a semiconductor device according to Embodiment 1 of the present invention.
  • FIG. 2 is a cross-sectional view taken along line II-II of the semiconductor device shown in FIG.
  • FIG. 3 is a cross-sectional view of the semiconductor device shown in FIG. 1 along the line III-III.
  • FIG. 6 is a view showing the relationship between the material and thickness of the UBM layer and the reduction rate of thermal stress applied to the emitter layer in the semiconductor device having the configuration shown in FIGS. 1 to 3; It is a figure which shows the relationship between the material and thickness of an emitter electrode, and the reduction rate of the thermal stress added to an emitter layer of the semiconductor device concerning Embodiment 2 of this invention.
  • FIG. 6 is a cross-sectional view of a semiconductor device in accordance with a third embodiment of the present invention.
  • FIG. 16 is a diagram for explaining the position and structure of wiring of a semiconductor device according to a third embodiment; It is a figure which shows the relationship between the material of the emitter wiring of the semiconductor device concerning Embodiment 3 of this invention, thickness, and the reduction rate of the thermal stress added to an emitter layer. It is sectional drawing of the semiconductor device which concerns on Embodiment 4 of this invention.
  • HBT heterojunction bipolar transistor
  • Embodiment 1 As shown in FIG. 1 in plan view, in FIG. 2 in a sectional view taken along line II-II in FIG. 1 and in FIG. 3 in a sectional view taken along line III-III in FIG. A substrate 1, a subcollector layer 2 formed on a GaAs substrate 1, a collector layer 3 formed on the subcollector layer 2, a base layer 4 formed on the collector layer 3, and a base layer 4 An emitter layer 5 formed on the substrate, an emitter electrode 6 formed on the emitter layer 5, a base electrode 7 formed on the base layer 4, and a collector electrode 8 formed on the subcollector layer 2; First insulating layer 9, first emitter wiring 11a, base wiring 11b, collector wiring 11c, second insulating layer 12, second emitter wiring 14, passivation film 15, and under bump metal layer , UBM layers) 17 and pillar bumps 20 And
  • the HBT according to the present embodiment is composed of a subcollector layer 2, a collector layer 3, a base layer 4, an emitter layer 5, an emitter electrode 6, and a base electrode 7.
  • the GaAs substrate 1 is formed of a semi-insulating GaAa crystal.
  • the subcollector layer 2 is composed of a heavily doped n-type GaAs crystal heavily doped with an n-type dopant, has a thickness of about 0.5 ⁇ m, and is formed on the GaAs substrate 1. In the subcollector layer 2, a region required for isolation between the HBT and other circuit elements not shown is isolated by ion implantation or the like.
  • the collector layer 3 functions as a collector of the HBT and is formed on the subcollector layer 2.
  • the collector layer 3 is composed of a heavily doped n-type GaAs crystal heavily doped with an n-type dopant, and has a thickness of, for example, about 1.0 ⁇ m.
  • the base layer 4 functions as a base of the HBT and is formed on the collector layer 3.
  • the base layer 4 is made of p-type GaAs crystal doped with p-type dopant, and has a thickness of, for example, about 100 nm.
  • the emitter layer 5 functions as an emitter of the HBT and is formed on the base layer 4.
  • the emitter layer 5 has a three-layer structure, for example, an n-type InGaP crystal from the base layer 4 side, a first layer having a thickness of 30 to 40 nm, a highly-doped n-type GaAs crystal, and 100 nm
  • a second layer having a thickness and a third layer having a thickness of 100 nm are stacked and formed.
  • the third layer has a thickness of 100 nm.
  • the third layer is a layer for making ohmic contact with the emitter electrode 6.
  • the emitter electrode 6 is an electrode for connecting the emitter layer 5 and an external circuit, and is formed on the emitter layer 5 and is made of, for example, a Ti film having a thickness of about 50 nm.
  • the base electrode 7 is an electrode for connecting the base layer 4 and an external circuit.
  • the base electrode 7 is formed on the base layer 4 and is composed of, for example, a laminate of a Ti film of about 50 nm in thickness, a Pt film of about 50 nm in thickness and an Au film of about 200 nm in thickness from the base layer 4 side. It is done. As shown in FIG. 1, the base electrode 7 is formed in an L shape in plan view.
  • the collector electrode 8 is an electrode for connecting the collector layer 3 to an external circuit.
  • the collector electrode 8 is formed on the subcollector layer 2 and electrically connected to the collector layer 3 via the subcollector layer 2.
  • the collector electrode 8 is formed of, for example, a laminate of an AuGe film of about 60 nm in thickness, a Ni film of about 10 nm in thickness, and an Au film of about 200 nm in thickness from the subcollector layer 2 side.
  • the first insulating layer 9 is formed of an insulating material such as SiN, and covers the subcollector layer 2, the collector layer 3, the base layer 4, the emitter layer 5, the emitter electrode 6, the base electrode 7, and the collector electrode 8. Insulate the layers.
  • the first insulating layer 9 is formed with a first opening 10 exposing the top surface of the emitter electrode 6.
  • the first emitter wiring 11a is formed on the first insulating layer 9, is connected to the emitter electrode 6 through the first opening 10, and electrically connects the emitter electrode 6 to an external circuit.
  • the first emitter wiring 11a is formed of, for example, a laminate of a Ti film of about 50 nm in thickness and an Au film of about 1 ⁇ m in thickness.
  • the emitter electrode 6 side is a Ti film.
  • the base wiring 11 b is formed on the first insulating layer 9 and is connected to the base electrode 7 through a contact hole formed in the first insulating layer 9.
  • Base interconnection 11b electrically connects base electrode 7 to an external circuit.
  • the base wiring 11b is formed of, for example, a laminate of a Ti film of about 50 nm in thickness and an Au film of about 1 ⁇ m in thickness.
  • the base electrode 7 side is a Ti film.
  • the collector wiring 11 c is formed on the first insulating layer 9 and connected to the collector electrode 8 through a contact hole formed in the first insulating layer 9.
  • Collector wiring 11 c electrically connects collector electrode 8 to an external circuit.
  • the collector wiring 11c is formed of, for example, a laminate of a Ti film of about 50 nm in thickness and an Au film of about 1 ⁇ m in thickness.
  • the collector electrode 8 side is a Ti film.
  • first emitter wiring 11a the base wiring 11b, and the collector wiring 11c formed on the first insulating layer 9 are collectively referred to as first wirings 11a to 11c.
  • the second insulating layer 12 covers the first wirings 11a to 11c, and is formed of, for example, a SiN film having a thickness of about 100 nm. In the region of the second insulating layer 12 directly above the emitter layer 5, a second opening 13 is formed to expose the first emitter wiring 11a.
  • the second emitter wiring 14 is formed on the second insulating layer 12, is electrically connected to the first emitter wiring 11a through the second opening 13, and electrically connects the emitter electrode 6 to the external circuit. .
  • the second emitter wiring 14 is formed of, for example, a laminate of a Ti film (substrate side) of about 50 nm in thickness and an Au film of about 4 ⁇ m in thickness.
  • the second emitter wiring 14 is formed to cover the entire HBT including the collector layer 3, the base layer 4 and the emitter layer 5.
  • the passivation film 15 is formed of, for example, a SiN film having a film thickness of about 500 nm, covers the second emitter wiring 14, protects the HBT from the external environment, and electrically isolates it from the outside.
  • a third opening 16 for exposing the second emitter wiring 14 is formed at a position of the passivation film 15 immediately above the emitter layer 5.
  • UBM under bump metal
  • the UBM layer 17 is located under the pillar bump 20 (on the side of the second emitter wiring 14), and is a refractory metal containing any of W, Ti, Mo, Ta, Nb and Cr, an alloy of these refractory metals, and these Is formed of a compound of a high melting point metal.
  • the UBM layer 17 is formed to a thickness of about 100 nm to 3 ⁇ m.
  • the UBM layer 17 functions as a stress relaxation layer which relieves the thermal stress applied to the HBT. The details will be described later.
  • the pillar bump 20 has a laminated structure of the metal post 18 and the solder layer 19.
  • the metal post 18 is formed on the UBM layer 17 and made of, for example, Cu to a thickness of about 50 ⁇ m.
  • the metal post 18 electrically connects the circuit on the mounting circuit board to the second emitter wiring 14 through the solder layer 19.
  • the metal post 18 also has a function of transferring the heat generated in the semiconductor device 100 to the mounting circuit board to dissipate the heat.
  • the solder layer 19 is formed of, for example, an Sn or Sn-based layer having a thickness of about 30 ⁇ m, and is soldered to the electrode of the mounting circuit board.
  • a barrier metal layer for preventing mutual diffusion such as Ni, may be formed between the metal post 18 and the solder layer 19, for example.
  • the emitter layer 5 is formed in a substantially rectangular shape in plan view.
  • the length (width) of the emitter layer 5 in the Y direction is, for example, 2 to 4 ⁇ m, in the X direction (longitudinal direction)
  • the length is set to, for example, 20 to 40 ⁇ m.
  • the length in the X direction of the pillar bump 20 is set to, for example, 75 ⁇ m
  • the length in the Y direction is set to about 75 ⁇ m to 500 ⁇ m.
  • the outer edge of the UBM layer 17 is formed to be equal to the outer edge of the pillar bump 20.
  • the length of the third opening 16 of the passivation film 15 in the X direction is set to 55 ⁇ m. Further, the third opening 16 of the passivation film 15 is disposed so as to surround the emitter layer 5.
  • the UBM layer 17 and the pillar bump 20 are disposed immediately above the emitter layer 5 in plan view, that is, at a position where the distance to the emitter layer 5 is shortest.
  • the UBM layer 17 and the pyra bumps 20 are directly connected to the second emitter wiring 14 directly above the emitter layer 5 through the third opening 16.
  • the HBT is disposed in a region overlapping the UBM layer 17 and the pillar bump 20.
  • the UBM layer 17 and the pillar bumps 20 cover the entire HBT.
  • the first emitter wiring 11a and the collector wiring 11c are formed in accordance with the base current supplied to the base layer 4 through the base wiring 11b and the base electrode 7.
  • the current flowing between the emitter layer 5 and the collector layer 3 is amplified to function as a power amplifier.
  • the difference between the thermal expansion coefficient of the GaAs-based member constituting the HBT and the thermal expansion coefficient of the pillar bump 20 is large.
  • the reliability evaluation simulating the actual operation that is, when conducting the reliability life evaluation (HTOL evaluation: High Temperature Operating Life test) by energizing the semiconductor device in a high temperature environment, the heat of the emitter layer 5 of HBT etc.
  • Thermal stress resulting from the difference between the expansion coefficient and the thermal expansion coefficient of the pillar bump 20 is applied to the emitter layer 5 and the like.
  • the coefficient of thermal expansion of GaAs is as low as 6 ppm / ° C.
  • InGaP has a similar coefficient of thermal expansion.
  • the thermal expansion coefficient of Cu constituting the metal post 18 of the pillar bump 20 is as large as 16.5 ppm / ° C.
  • the thermal expansion coefficient of Sn constituting the solder layer 19 is as large as 22 ppm / ° C.
  • the pillar bump 20 is formed directly on the emitter layer 5, while the lower layer of the pillar bump 20 is made of a refractory metal, an alloy thereof, or a compound thereof.
  • a relatively thick UBM layer 17 of 100 nm to 300 nm or more is disposed.
  • the UBM layer 17 relaxes the thermal strain due to the difference in the thermal expansion coefficient so as not to reach the region where the HBT is formed.
  • the UBM layer 17 is located between the HBT and the pillar bump 20, and functions as a stress relaxation layer that relieves the thermal stress applied to the HBT, particularly the emitter layer 5, due to the difference in the thermal expansion coefficient.
  • the inventor of the present application evaluates that the HBT is degraded in a short time and can not withstand practical use in the HTOL evaluation of the HBT having a bump formed immediately above the emitter layer 5. I found that it resulted. This is because, as described above, the thermal stress caused by the thermal expansion of the solder constituting the bump, Cu or the like damages each of the semiconductor layers constituting the HBT to lower the reliability.
  • the inventor of the present application has found that the HTOL evaluation when the thermal stress is reduced by about 2% as compared with this configuration shows that the life is improved by about 35 times, and the life of the HBT falls within a practical tolerance range. I found it. In other words, it has been found that by setting the reduction rate of thermal stress to 2% or more, an HBT that can withstand practical use can be obtained.
  • the reduction rate of the thermal stress is made greater than 2%, it is confirmed that the life of the HBT is further extended, but the way of extension becomes gradually loose. For example, with a stress reduction of 28%, a life improvement of 41 times was obtained.
  • the refractory metal including any of W, Ti, Mo, Ta, Nb, and Cr, and the refractory metal thereof.
  • the thickness can be achieved by setting the thickness to 300 nm or more. More preferably, the material is made thicker or a material having a relatively low thermal expansion coefficient among these high melting point metals, such as W, Cr, Mo, Ta, Nb alloys thereof other than Ti, those The compound may be used.
  • the thermal stress can be reduced by 2% or more by setting the thickness to 100 nm or more.
  • the UBM layer 17 is formed to a thickness of 100 nm or more as i) W single layer, or a layer formed of W alloy or W compound.
  • the i) W single layer may be a layer formed with W as a main component.
  • a small amount of another component such as Cu or Al may be mixed with W, for example, 40% or less.
  • any of Ti, Mo, Ta, Nb, and Cr may be a main component.
  • the thickness of the UBM layer 17 is preferably defined by the average value of the thickness of the flat part as possible on the top of the emitter layer 5.
  • the thickness confirmation of a plurality of points may be performed on the upper part of the emitter layer 5 by a cross-sectional TEM or the like.
  • a cross-sectional TEM or the like For example, for confirmation of the thickness of 100 nm or more, an average by a cross-sectional TEM or the like may be taken.
  • confirmation by a cross-sectional SEM or the like may be used.
  • the transistor structure in the simulation of FIG. 4 is the same as that of this embodiment.
  • the size of the bumps was a typical 75 ⁇ m wide and 240 ⁇ m long.
  • the size of the emitter layer is also a typical width of 4 ⁇ m and a length of 30 ⁇ m.
  • the thickness of the UBM layer 17 is indicated by an average value of the measured values of the thickness of a plurality of flat portions on the emitter layer.
  • the horizontal axis in FIG. 4 indicates the thickness of the UBM layer 17, and the unit is ⁇ m.
  • the vertical axis in FIG. 4 indicates the ratio (%) at which the thermal stress applied to the emitter layer 5 can be reduced when the thickness of the UBM layer 17 is zero at each thickness.
  • the metal post 18 of the pillar bump 20 is formed of Cu with a thickness of 50 ⁇ m
  • the solder layer 19 is formed of Sn with a thickness of 30 ⁇ m.
  • the thermal expansion coefficient of Mo is 5.1 nm / ° C 130 nm
  • the thermal expansion coefficient is 4.9 ppm / ° C Cr 140 nm
  • the thermal expansion coefficient is 6.3 ppm / ° C. Ta 200 nm
  • the thermal expansion coefficient is 8.6 ppm / ° C.
  • the stress reduction rate would be 2% or more if a thickness of 300 nm or more was secured.
  • the thermal expansion coefficient of Nb is an intermediate value of the thermal expansion coefficients of W and Ti, the same stress reduction effect can be obtained.
  • the thermal stress is reduced.
  • a thickness of 1.2 ⁇ m or more is not described in FIG. 4, if the UBM layer 17 is thickened to about 5 ⁇ m, a further reduction effect of stress is obtained. However, since the effect is saturated to some extent, about 5 ⁇ m is the upper limit of the thickness at which the thermal stress reducing effect can be obtained.
  • the thickness itself of the UBM layer 17 is not limited.
  • the UBM layer 17 is formed of an alloy of a refractory metal containing any of W, Ti, Mo, Ta, Nb, and Cr or a compound of these refractory metals, and the thickness thereof is 300 nm or more.
  • the high melting point metal alloy containing any of W, Ti, Mo, Ta, Nb, and Cr include TiW which is an alloy of W and Ti.
  • high melting point metal compounds containing any of W, Ti, Mo, Ta, Nb and Cr include nitrides of high melting point metals, silicon compounds (silicides) and the like.
  • a stress reduction of 2% or more is obtained if it has a thickness of 100 nm or more. be able to. Even in the case of other alloys and compounds such as TaN, TiN and MoSi, if the thickness is 300 nm or more, a stress reduction rate of 2% or more can be obtained.
  • the UBM layer 17 may be a laminated film of these materials.
  • the UBM layer 17 may have a two-layer structure including a layer of Ti having good adhesion to the passivation film 15 (SiN) or the like as a lower layer and a layer of W having a high stress reduction effect on the upper layer.
  • a layer with a thickness of 100 nm or more of an alloy TiW of W and Ti may be used as the UBM layer 17.
  • the UBM layer 17 may have a multilayer structure of three or more layers.
  • At least one layer of the laminated layers may be formed to a thickness of 100 nm or more as i) W single layer, or a layer formed of W alloy or W compound, Otherwise, ii) as a layer formed of a refractory metal single layer, a refractory metal alloy, or a refractory metal compound, regardless of containing W, and films of those multilayer structures
  • the total of the thickness of the layers may be 300 nm or more.
  • the above i) W single layer, ii) high melting point metal single layer may be a layer formed mainly of W or other high melting point metal as described above, and impurities, or others It may contain a small amount of substance.
  • the thermal stress applied to the emitter layer 5 and the like is relaxed by 2% or more. Therefore, it is possible to prevent the current amplification factor of the HBT from being reduced in a short time at the time of HTOL evaluation, and to improve the reliability of the semiconductor device 100.
  • the emitter layer 5 can be disposed immediately below the pillar bump 20 which functions as a heat dissipation means.
  • the thermal resistance which is an index of heat dissipation, can be reduced to about 1 / 1.5 as compared with the prior art. Therefore, the temperature rise of the HBT which generates a large amount of heat in the power transistor application can be suppressed, the performance of the HBT can be derived, and the high frequency characteristics can be improved.
  • the size of the entire semiconductor device 100 can be small, and the semiconductor device can be miniaturized and the cost can be reduced.
  • the thermal stress on the emitter layer 5 is relaxed by arranging the UBM layer 17 made of high melting point metal or the like between the metal post 18 and the second emitter wiring 14.
  • the UBM layer 17 functions as a stress relaxation layer.
  • the present invention is not limited to this configuration.
  • a layer of high melting point metal or the like can be disposed between metal post 18 and HBT (especially, emitter layer 5) to function as a stress relaxation layer for relieving thermal stress to emitter layer 5, its structure is optional. is there.
  • the basic configuration of the semiconductor device according to the present embodiment is the same as that of the semiconductor device 100 according to the first embodiment described with reference to FIGS. 1 to 3.
  • the emitter electrode 6 is made of a refractory metal containing any of W, Ti, Mo, Ta, Nb and Cr, an alloy of these refractory metals, or a compound of these refractory metals.
  • the emitter electrode 6 is formed of, for example, Ti, W, TiW, WSi, Cr, Mo, Ta, Nb, TaN, TiN, WN, TaSi, TiSi, MoSi, TiWN or the like, and the thickness is , 300 nm or more in thickness.
  • the UBM layer 17 is a thin film of about 50 nm and made of Ti.
  • the UBM layer 17 is as thin as about 50 nm, and it is difficult to sufficiently reduce the thermal stress applied to the emitter layer 5 with the UBM layer 17 alone.
  • the emitter electrode 6 is made of a thick film of high melting point metal, an alloy of high melting point metal, or a compound of high melting point metal, and the difference in thermal expansion coefficient from the pillar bump 20 or the mounting substrate The thermal stress on the transistor portion due to Therefore, the emitter electrode 6 functions as a stress relieving layer between the emitter layer 5 and the metal post 18, and reduces the stress applied to the emitter layer 5 and the like by 2% or more.
  • FIG. 5 shows the result of evaluating the reduction rate (%) of the thermal stress when the emitter electrode 6 is a thick film of high melting point metal.
  • the transistor structure in the simulation of FIG. 5 is the same as that of this embodiment.
  • the same typical values as in the simulation of FIG. 4 are used for the bump size and the emitter size.
  • the temperature conditions for calculating the thermal stress are the same as in FIG.
  • the thickness of the emitter electrode 6 is 0, the thickness of the emitter electrode 6 is increased as the thickness of the emitter electrode 6 is increased, based on the stress applied to the emitter layer 5.
  • the amount of stress reduction (%) increases. Therefore, the same effects as those of the semiconductor device 100 of the first embodiment can be obtained.
  • the emitter electrode 6 when the emitter electrode 6 is W, if the thickness is 100 nm or more, a stress reduction amount sufficiently larger than 2% can be obtained. Moreover, also in the case of other high melting point metals, if it is 300 nm or more, a stress reduction rate sufficiently larger than 2% can be obtained. The same applies to the case where the emitter electrode 6 is an alloy or compound of refractory metals.
  • emitter electrode 6 and UBM layer 17 correspond to a high melting point metal layer disposed between metal post 18 and emitter layer 5. And this high melting point metal layer functions as a thermal stress relieving layer.
  • the thickness of the refractory metal layer functioning as a thermal stress relieving layer may be calculated by the sum of the film thickness of the emitter electrode 6 and the film thickness of the UBM layer 17.
  • the respective film thicknesses are set so that the sum with the film thickness is 100 nm or more, and other high melting point metals In the case of using these alloys or compounds, the respective materials and thicknesses may be set so that the sum of the thicknesses is 300 nm or more.
  • the sum of the thicknesses of the emitter electrode 6 and the UBM layer 17 is determined, for example, by the average value of the thicknesses of a plurality of points on the flat portion on the emitter layer 5.
  • the specific structure is arbitrary as long as the stress relaxation layer can be disposed between the metal post 18 and the emitter layer 5.
  • wirings such as the first wirings 11a to 11c and the second emitter wiring 14 can also be used as a stress relaxation layer.
  • the third embodiment in which a part of the wiring and the UBM layer are used as a stress relaxation layer will be described below.
  • the basic configuration of the semiconductor device is the same as the configuration of the semiconductor device 100 of the first embodiment described with reference to FIGS. 1 to 3.
  • the first wires 11a to 11c or the second emitter wire 14 are formed of a thick film of a refractory metal, an alloy of a refractory metal, or a compound of a refractory metal.
  • the UBM layer 17 is formed of a thin film of about 50 nm.
  • each wire is a refractory metal layer containing any of W, Ti, Mo, Ta, Nb, and Cr (an alloy of these refractory metals) And a layer of a compound of these high melting point metals) and a layer of a conductor having a conductivity higher than that of the high melting point metal (referred to as a good conductor layer for distinction).
  • the stress relieving layer is formed of a laminate of a first layer formed of a refractory metal, an alloy of a refractory metal, or a compound of a refractory metal and a layer higher in conductivity than the first layer.
  • the first layer is formed on the emitter layer 5, and the second layer is formed to extend in a wider area than the first layer.
  • FIG. 6A shows an example in which the wiring has a two-layer structure, and shows an example in which a laminate of a good conductor layer 111 made of an Au film of about 1 ⁇ m and a high melting point metal layer 112 is used.
  • FIG. 6B shows an example in which the wiring has a three-layer structure, for example, a good conductor layer 111 made of an Au film of about 1 ⁇ m, a high melting point metal layer 112 of about 350 nm thickness, and a film thickness
  • pinched with the high melting metal layer 113 of about 50 nm is shown.
  • wiring is used as the high melting point metal layer.
  • the total thickness of the high melting point metal layer laminated between the emitter layer 5 and the pillar bump 20 may be 100 nm or more or 300 nm or more depending on the material of the layer.
  • the total thickness of the high melting point metal layer may be obtained, for example, from the average value of the sum of the thicknesses of a plurality of points of the high melting point metal layer on the emitter layer 5.
  • the entire wiring does not have to be a high melting point metal layer. That is, in order to reduce the thermal stress, it is high in the vicinity of the emitter layer 5, particularly on the line connecting the pillar bump 20 and the emitter layer 5 causing the thermal stress, ie, right above the emitter layer 5 in plan view.
  • a melting point metal may be disposed. Therefore, for example, when the second emitter wiring 14 is a high melting point metal layer, as shown in FIGS. 7 and 8, the main part of the second emitter wiring 14 is formed of a good conductor layer such as an Au layer,
  • the high melting point metal layer 112 having a thickness sufficient to make the stress reduction rate 2% or more may be disposed only in the flat region covering the layer 5.
  • the stress relieving layer may be disposed on the emitter layer 5 at a position between the first emitter interconnection 11 a and the second emitter interconnection 14.
  • the first emitter wire 11a may be a good conductor layer such as an Au layer, and a thick refractory metal layer may be disposed on the Au layer only in the flat region covering the emitter layer 5.
  • the total film thickness of the high melting point metal layer including the thickness of the UBM layer 17 depends on the material. It may be 100 nm or more or 300 nm or more.
  • FIG. 9 shows the results of evaluating the reduction rate of the thermal stress when the first wirings 11a to 11c are made of 1 ⁇ m thick Au as the upper layer and Ti or W of the thick layer as the lower layer.
  • the transistor structure in the simulation of FIG. 9 is the same as that of this embodiment.
  • the same typical values as in the simulation of FIG. 4 are used for the bump size and the emitter size.
  • the temperature conditions for calculating the thermal stress are the same as in FIG.
  • the thermal stress reduction rate is 4% or more, and a sufficient thermal stress reduction effect can be obtained. Further, it was also confirmed that a stress reduction rate of 2% or more can be obtained with a thickness of 300 nm (0.3 ⁇ m) even for Ti having a relatively large coefficient of thermal expansion among refractory metals.
  • the second emitter wire 14 is formed of a refractory metal
  • the thick refractory metal layer 112 By arranging the thick refractory metal layer 112 as shown, it becomes easy to reduce the thermal stress applied to the emitter layer 5 by 2% or more.
  • high melting point metals such as Ti have lower thermal conductivity than Au or the like. Therefore, if the entire area of the second emitter wiring 14 is formed of a thick high melting point metal or the like, the heat dissipation from the HBT becomes lower than when the second emitter wiring 14 is formed of Au or the like. As shown in FIGS. 6-8, heat dissipation can be improved by adopting a structure in which the high melting point metal layer 112 is formed only on the upper portion of the emitter layer 5 in the lower layer portion (or upper layer portion) of the good conductor layer 111. And the thermal stress reduction effect can be secured.
  • the good conductor layer may be made of a material having a linear thermal expansion coefficient of Cu of 16.4 ⁇ 10 ⁇ 6 / K, and at least a part of the good conductor layer may be a part of a stress relaxation layer for reducing thermal stress. It is possible.
  • Embodiment 4 Although the embodiment of the present invention has been described above, the structure of the HBT according to the present invention is not limited to the structure shown in FIGS. 1 to 3, and any configuration can be adopted as long as it can function as a transistor. .
  • the emitter electrode 6 is formed on the emitter layer 5 and the first emitter wiring 11 a is disposed on the emitter electrode 6.
  • the emitter electrode 6 is removed. It is also possible to adopt a configuration in which the first emitter wiring 11 a is in direct contact (electrically contact) with the emitter layer 5. That is, the first emitter wiring 11a may double as the emitter electrode.
  • the emitter wiring and the emitter electrode may be integrally formed, and the emitter wiring may be configured to also serve as the emitter electrode.
  • the emitter layer 5 is composed of an intrinsic emitter layer 5a of an n-type InGaP layer (for example, 30 to 40 nm) and an emitter mesa layer 5b formed thereon from the base layer 4 side.
  • the emitter mesa layer 5b is formed of a high concentration n-type GaAs layer (for example, 100 nm) and a high concentration n-type InGaAs layer (for example, 100 nm).
  • the InGaP layer forms a so-called ledge layer 25 which is formed on the intrinsic emitter layer 5a and the base layer 4 which is an extension thereof.
  • the base electrode 7 is in contact with the base layer 4 by opening a part of the ledge layer 25.
  • the intrinsic emitter layer 5a and the ledge layer 25 are formed of the same InGaP, but only the portion of InGaP with the semiconductor of the emitter mesa layer 5b at the top functions as the emitter of the transistor.
  • the semiconductor layer is not disposed on the upper portion of the ledge layer 25, the ledge layer 25 does not function as an emitter and functions as a protective layer for suppressing surface recombination in the base layer 4.
  • the intrinsic emitter layer 5a and the emitter mesa layer 5b contributing to the operation of the HBT are referred to as an emitter layer, and the ledge layer 25 is not included in the emitter layer.
  • the UBM layer 17 should be a refractory metal (Ti, Mo, Ta, Nb, Cr) of 300 nm or more, or an alloy thereof, or a compound thereof, as in the first embodiment. Can achieve a stress reduction rate of 2% or more. Furthermore, by forming the UBM layer 17 from W, or an alloy or compound thereof, a stress reduction rate of 2% or more can be achieved with a thickness of 100 nm.
  • a refractory metal Ti, Mo, Ta, Nb, Cr
  • the metal under the Au layer in the first emitter wiring 11a (also serving as the emitter electrode) is a high melting point metal (Ti, Mo, Ta, Nb, Cr) of 300 nm or more, or its metal
  • a stress reduction rate of 2% or more can be achieved.
  • the lower layer metal is formed of W, or an alloy or compound thereof
  • a stress reduction rate of 2% or more can be achieved with a thickness of 100 nm.
  • the thermal stress applied to the HBT is alleviated. Therefore, when the reliability life is evaluated by energizing in a high temperature environment, the current amplification factor of the HBT can be prevented from decreasing in a short time, and the reliability of the semiconductor device 100 can be improved.
  • the emitter layer 5 is disposed immediately below the pillar bump 20 to ensure high heat radiation efficiency, to suppress the temperature rise of the HBT, to draw out the performance of the HBT, and to improve the high frequency characteristics.
  • the freedom of layout is high, the size of the whole semiconductor device can be arranged small, and the semiconductor device can be miniaturized and the cost can be reduced.
  • the emitter electrode is shared by the first emitter wiring 11a, the manufacturing is simplified and the manufacturing cost can be reduced.
  • the base layer 4 is covered with the ledge layer 25 formed of InGaP, surface recombination and the like of the base layer 4 can be suppressed, and the reliability of the HBT transistor is improved.
  • the base electrode 7 and the base wiring 11b, and the collector electrode 8 and the collector wiring 11c may be integrated, and the base wiring 11b may be in direct contact with the base layer 4 and the collector wiring 11c may be in direct contact with the subcollector layer 2.
  • the semiconductor device provided with one bipolar transistor has been described as an example.
  • the semiconductor device may have a plurality of bipolar transistors formed on a semi-insulating GaAs substrate.
  • the pillar bump was mentioned as the example and demonstrated as a bump, in addition to a pillar bump, a solder bump and a stud bump may be sufficient, for example.
  • the sizes of materials, film thicknesses and the like shown in the respective embodiments are merely illustrative and not limitative.
  • the combination of materials of the emitter layer and the base layer is It is not limited to InGaP layer / GaAs layer.
  • AlGaAs layer / GaAs layer For example, AlGaAs layer / GaAs layer, InP layer / InGaAs layer, InGaP layer / GaAsSb layer, InGaP layer / InGaAsN layer, Si layer / SiGe layer, AlGaN layer / GaN layer or the like can be applied.
  • planar shape of the emitter layer 5 is rectangular has been described as an example, but the planar shape of the emitter layer is circular, elliptical, hexagonal, octagonal or the like. It may be.
  • FIG. 11 is a plan view schematically showing the positional relationship between the emitter layer 5 of FIG. 1 and the outer edges of the UBM layer 17 and the pillar bumps 20.
  • the UBM layer 17 and the pillar bump 20 are disposed and formed so as to cover the entire surface of the emitter layer 5 in plan view.
  • the present invention is not limited to this. If the thermal resistance and the electrical resistance between the HBT and the pillar bump 20 can be reduced and the thermal stress applied to the emitter layer 5 can be relieved, the pillar bump 20 may be formed off directly above the emitter layer 5 .
  • a part of the emitter layer 5 may be formed to extend out of the region where the UBM layer 17 and the pillar bump 20 are formed.
  • the area of the region of the emitter layer 5 overlapping with the UBM layer 17 and the pillar bump 20 be larger than the interview of the non-overlapping region.
  • the area of the region of the emitter layer 5 overlapping the UBM layer 17 and the pillar bumps 20 be 51% or more, preferably 60% or more, of the entire emitter layer 5.
  • the heat generated in the HBT can be efficiently transmitted and dissipated to the pillar bump 20, the electrical resistance between the emitter layer 5 and the pillar bump 20 can be suppressed, and This is because the stress between the pillar bumps 20 is relieved to improve the reliability of the device.
  • the edge of the UBM layer 17 and the edge of the pillar bump 20 showed the example which has overlapped in planar view. It is not necessary that the edge of the UBM layer 17 and the edge of the pillar bump 20 overlap exactly. That is, the outer edge of the UBM layer 17 may be larger or smaller than the outer edge of the pillar bump 20 in plan view, as shown in FIG. 13, and both are included in the technical scope of the present invention. Also, the planar shapes may be different from each other. As shown in FIG.
  • the area of the region of the emitter layer 5 overlapping with both the UBM layer 17 and the pillar bump 20 is 51% of the entire emitter layer 5
  • the above, preferably, 60% or more is desirable.
  • the HBT having a structure in which the semiconductor layers are stacked in the order of the collector layer 3, the base layer 4 and the emitter layer 5 on the GaAs substrate 1 has been mainly described.
  • the present invention is not limited to this.
  • the present invention can be applied to an HBT having a structure in which semiconductor layers are stacked in the order of emitter layer 5A, base layer 4A and collector layer 3A on GaAs substrate 1 is there.
  • the collector electrode 8A and the collector wire 14A are sequentially formed on the collector layer 3A, the UBM layer 17 is formed on the collector wire 14A, and the pillar bump 20 is formed on the UBM layer 17.
  • the pillar bump 20 is formed right above the collector layer 3A, whereby the electrical resistance and the thermal resistance between the collector layer 3A and the pillar bump 20 can be suppressed to a low level.
  • the UBM layer 17 functioning as at least a part can relieve the thermal stress applied to the respective semiconductor layers constituting the transistor, the collector layer 3A, the base layer 4A, and the emitter layer 5A.
  • the UBM layer 17 is formed into a thin film of about 50 nm, and the collector electrode 8A is formed of a refractory metal, an alloy of a refractory metal, or a compound of a refractory metal May be 300 nm or more.
  • the collector electrode 8A functions as a part of the HBT, and at least a part of the collector electrode 8A and the UBM layer 17 also function as a stress relaxation layer.
  • the wirings located on collector layer 3A including collector wiring 14A are formed of a refractory metal, an alloy of a refractory metal, or a compound of a refractory metal, and the thickness thereof The height may be 300 nm or more.
  • the wirings, at least a part, and the UBM layer 17 also function as a stress relaxation layer.
  • each wiring is made of a high melting point metal layer (layer of alloy of high melting point metal, layer of compound of high melting point metal, as illustrated in FIGS. 6 (a) and 6 (b). And a good conductor layer.
  • the portion located on the HBT, more precisely on the collector layer 3A may be formed of high melting point metal or the like.
  • the portion on the HBT, more precisely on the collector layer 3A may be formed of a thick refractory metal layer.
  • the stress relaxation layer may be disposed only in the portion between the collector layer 3A and the collector wiring 14A.
  • the collector wire is formed of a first collector wire connecting the collector electrode and an external circuit, and a second collector wire connected to the first collector wire, and the stress relaxation layer is formed on the collector layer in plan view. It may be formed at a position between the first collector wiring and the second collector wiring at the position of.
  • the collector electrode 8A and the collector wiring 14A may be integrated and formed from a high melting point metal or the like, and the collector wiring 14A may also serve as the collector electrode 8A.
  • the planar position of the collector layer 3A may be located only inside the outer edge of the UBM layer 17 and the pillar bump 20, or may be disposed so that a part thereof protrudes from the outer edge.
  • the area of the region of the collector layer 3A overlapping the UBM layer 17 and the pillar bump 20 is the collector layer It is desirable that it is 51% or more of the whole 3A, preferably 60% or more.
  • the third embodiment and the fourth embodiment may be combined to integrate the emitter electrode and the emitter wiring, to form a multilayer structure, and to thicken the high melting point metal layer only in the portion above the emitter region.

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Computer Hardware Design (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Ceramic Engineering (AREA)
  • Manufacturing & Machinery (AREA)
  • Bipolar Transistors (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)

Abstract

半導体装置（１００）は、ＨＢＴと、ＨＢＴのエミッタ電極（６）に接続され、ＨＢＴを覆うエミッタ配線（１４）と、平面視でＨＢＴ上に開口（１３）を備えるパッシベーション膜（１５）と、開口（１３）を介してエミッタ配線（１４）に接続され、高融点金属から厚さ３００ｎｍ以上に形成されたＵＢＭ層（１７）と、ＵＢＭ層（１７）上に配置され、メタルポスト（１８）とハンダ層（１９）とを備えるピラーバンプ（２０）と、から構成される。ＵＢＭ層（１７）が応力緩和層として機能し、ＨＢＴを構成する各層のＧａＡｓ系の材料とピラーバンプ（２０）との熱膨張率の差よるＨＢＴへの応力が緩和される。

Description

半導体装置
　本発明は、半導体装置に関し、特に、ヘテロ接合バイポーラトランジスタの直上にバンプが形成された構造を有する半導体装置に関する。
　携帯端末機等のパワーアンプモジュールを構成するトランジスタとして、ヘテロ接合バイポーラトランジスタ（ＨＢＴ：Ｈｅｔｅｒｏ　ｊｕｎｃｔｉｏｎ　Ｂｉｐｏｌａｒ　Ｔｒａｎｓｉｓｔｏｒ）が使用されている。
　ＨＢＴとして、エミッタ層の直上にバンプを配置することによって、熱抵抗を小さくする構造を採用するものが提案されている。しかし、この構造では、ＨＢＴに通電した時に、エミッタ層などのＨＢＴを構成する半導体層の熱膨張率とバンプの熱膨張率との差に起因する熱応力が生じる。この熱応力のため、ＨＢＴの電流増幅率が、短時間で低下してしまうという問題が発生する。
　この問題を解決するため、特許文献１には、平面視でエミッタ層からずれた位置にバンプを配置した構造のＨＢＴが提案されている。このＨＢＴは、エミッタに電気的に接続されたエミッタ配線と、エミッタ配線を露出する開口を有するパッシベーション膜と、この開口を埋めるようにパッシベーション膜上に形成され、エミッタ配線を介してエミッタ層に接続されたたバンプを有する。この構造を採用することにより、特許文献１に開示されたＨＢＴによれば、熱抵抗を抑制しつつ熱応力を緩和することができる。
国際公開第２０１５／１０４９６７号
　特許文献１に開示されたＨＢＴでは、平面視でエミッタ層からずれた位置にバンプが形成される。このため、素子サイズ（占有面積）が大きく、製造コストが高くなる。
　また、放熱装置としても機能するバンプとトランジスタが離れて形成されるため、熱抵抗が大きく、放熱性能が低く、発熱により、ＨＢＴの性能が十分に発揮できなくなるおそれがある。
　本発明は、上記実状に鑑みてなされたものであり、放熱性に優れ、且つ、素子サイズの小さい、ヘテロ接合バイポーラトランジスタを備える半導体装置を提供することを目的とする。
　上記目的を達成するために、本発明の第１の観点に係る半導体装置は、
　エミッタ層とコレクタ層とを備えるＨＢＴと、
　ＨＢＴの上に形成されたバンプと、
　ＨＢＴのエミッタ層又はコレクタ層とバンプとの間に配置され、Ｗを含む高融点金属、Ｗを含む高融点金属の合金又はＷを含む高融点金属の化合物から形成され、１００ｎｍ以上の厚さを有する応力緩和層と、
　を備える。
　本発明の第２の観点に係る半導体装置は、
　エミッタ層とコレクタ層とを備えるＨＢＴと、
　ＨＢＴの上に形成されたバンプと、
　ＨＢＴのエミッタ層又はコレクタ層とバンプとの間に配置され、Ｔｉ、Ｍｏ、Ｔａ、Ｎｂ、Ｃｒの何れかを含む高融点金属、これらの高融点金属の合金、又はこれらの高融点金属の化合物から形成され、３００ｎｍ以上の厚さを有する応力緩和層と、
　を備える。
　例えば、ＨＢＴは、ベース層と、エミッタ層に接続されたエミッタ電極を更に備え、半導体装置は、エミッタ電極に電気的に接続され、ＨＢＴを覆う位置に形成されたエミッタ配線と、エミッタ配線上に形成され、エミッタ層の直上の領域を露出する開口を備える絶縁層と、を更に備えてもよい。この場合に、応力緩和層は、例えば、絶縁層上に形成され、開口を介してエミッタ配線に接続された層を含み、バンプは、応力緩和層の上に形成され、熱膨脹率が応力緩和層よりも大きい金属層と、金属層上に形成されたハンダ層と、を備えてもよい。
　例えば、ＨＢＴは、ベース層と、エミッタ層に接続されたエミッタ電極とを備えてもよい。この場合に、応力緩和層は、例えば、エミッタ電極の少なくとも一部を含んでもよい。
　例えば、ＨＢＴは、ベース層と、エミッタ層に接続されたエミッタ電極と、エミッタ電極の上に形成され、エミッタ電極と外部の回路とを接続するエミッタ配線とを備えてもよい。この場合に、応力緩和層は、エミッタ配線の少なくとも一部を含んでもよい。
　エミッタ配線は、例えば、エミッタ電極と外部の回路とを接続する第１エミッタ配線と、第１エミッタ配線に接続された第２エミッタ配線と、を更に備えてもよい。この場合に、応力緩和層は、平面視でエミッタ層の上の位置で、第１エミッタ配線と第２エミッタ配線との間の位置に形成されてもよい。
　例えば、エミッタ配線とエミッタ電極とは一体に形成され、エミッタ配線がエミッタ電極を兼ねてもよい。
　例えば、バンプと応力緩和層とエミッタ層とは、平面視で重なる位置に形成されてもよい。この場合、エミッタ層のバンプ及び応力緩和層と重なる部分の面積は、エミッタ層の面積の５１％以上であることが望ましい。
　例えば、ＨＢＴは、ベース層と、コレクタ層に接続されたコレクタ電極を備え、半導体装置は、コレクタ電極に電気的に接続され、ＨＢＴを覆う位置に形成されたコレクタ配線と、コレクタ配線上に形成され、コレクタ層の直上の領域を露出する開口を備える絶縁層と、を更に備えてもよい。この場合に、応力緩和層は、例えば、絶縁層上に形成され、開口を介してコレクタ配線に接続された層を含んでもよく、また、バンプは、例えば、応力緩和層の上に形成され、熱膨脹率が応力緩和層よりも大きい金属層と、金属層上に形成されたハンダ層と、を備えてもよい。
　例えば、ＨＢＴは、ベース層、コレクタ層に接続されたコレクタ電極を更に備えてもよい。この場合、応力緩和層は、例えば、コレクタ電極の少なくとも一部を含んでもよい。
　例えば、ＨＢＴは、ベース層と、コレクタ層に接続されたコレクタ電極と、コレクタ電極の上に形成され、コレクタ電極と外部の回路とを接続するコレクタ配線を備えてもよい。この場合に、応力緩和層は、例えば、コレクタ配線の少なくとも一部を含んでもよい。
　例えば、コレクタ配線は、コレクタ電極と外部の回路とを接続する第１コレクタ配線と、第１コレクタ配線に接続された第２コレクタ配線と、を備える。この場合、応力緩和層は、平面視でコレクタ層の上の位置で、第１コレクタ配線と第２コレクタ配線の間の位置に形成されてもよい。
　例えば、コレクタ配線とコレクタ電極を一体に形成し、コレクタ配線がコレクタ電極を兼ねるように構成してもよい。
　例えば、バンプと応力緩和層とコレクタ層とは、平面視で重なる位置に形成されてもよい。この場合、例えば、コレクタ層のバンプ及び応力緩和層と重なる部分の面積は、コレクタ層の全面積の５１％以上であることが望ましい。
　例えば、バンプの下部に接して形成されたアンダーバンプメタル層を配置してもよい。この場合に、応力緩和層を、アンダーバンプメタル層から構成してもよい。
　応力緩和層は、例えば、複数の層が積層されて構成されてもよい。この場合、高融点金属、高融点金属の合金、又は高融点金属の化合物から形成される層の厚さの合計が１００ｎｍ又は３００ｎｍ以上であることが望ましい。
　応力緩和層は、例えば、高融点金属、高融点金属の合金、又は高融点金属の化合物から形成される第１の層と、第１の層よりも導電率の高い第２の層との積層体から構成されてもよい。これらの場合に、第１の層はＨＢＴの上に形成され、第２の層は、第１の層よりも広い領域に延在して形成されてもよい。
　上記構成によれば、バンプがＨＢＴの上に形成されている。このため、高い放熱性が得られる。また、素子面積を抑えることができる。
　また、バンプからＨＢＴに加わる熱応力が応力緩和層の作用により緩和される。この結果、高温環境での通電により、ＨＢＴの電流増幅率が、短時間で低下してしまう事態を防止することができ、ＨＢＴを備えた半導体装置の信頼性を向上させることができる。
本発明の実施の形態１に係る半導体装置の平面図である。 図１に示す半導体装置のII－II線断面図である。 図１に示す半導体装置のIII－III線断面図である。 図１～図３に示す構成を有する半導体装置の、ＵＢＭ層の材質と厚さとエミッタ層に加わる熱応力の低減率との関係を示す図である。 本発明の実施の形態２に係る半導体装置の、エミッタ電極の材質と厚さとエミッタ層に加わる熱応力の低減率との関係を示す図である。 （ａ）と（ｂ）は、それぞれ、本発明の実施の形態３に係る半導体装置の配線の構造を例示する図である。 本発明の実施の形態３に係る半導体装置の断面図である。 実施の形態３に係る半導体装置の配線の位置と構造を説明するための図である。 本発明の実施の形態３に係る半導体装置のエミッタ配線の材質と厚さとエミッタ層に加わる熱応力の低減率との関係を示す図である。 本発明の実施の形態４に係る半導体装置の断面図である。 本発明の実施の形態に係る半導体装置のＵＢＭ層、バンプ、エミッタ層の平面的位置関係を示す図である。 本発明の実施の形態に係る半導体装置のＵＢＭ層、バンプ、エミッタ層の平面的位置関係の変形例を示す図である。 本発明の実施の形態に係る半導体装置のＵＢＭ層とバンプの位置と形状が異なる例を示す図である。 本発明の変形例に係る半導体装置の素子構造を示す概略的な断面図である。
　以下、本発明の実施の形態に係るヘテロ接合バイポーラトランジスタ（ＨＢＴ：Hetero junction Bipolar Transistor）を備える半導体素子を、図面を参照して説明する。
（実施の形態１）
　図１に平面視で、図２に図１のII－II線断面図で、図３に図１のIII－III線断面図で示すように、本実施の形態に係る半導体装置１００は、ＧａＡｓ基板１と、ＧａＡｓ基板１上に形成されたサブコレクタ層２と、サブコレクタ層２上に形成されたコレクタ層３と、コレクタ層３上に形成されたべース層４と、ベース層４上に形成されたエミッタ層５と、エミッタ層５の上に形成されたエミッタ電極６と、ベース層４上に形成されたベース電極７と、サブコレクタ層２上に形成されたコレクタ電極８と、第１の絶縁層９と、第１エミッタ配線１１ａと、ベース配線１１ｂと、コレクタ配線１１ｃと、第２絶縁層１２と、第２エミッタ配線１４と、パッシベーション膜１５と、アンダーバンプメタル層（以下、ＵＢＭ層）１７と、ピラーバンプ２０とを備える。
　本実施の形態に係るＨＢＴは、サブコレクタ層２と、コレクタ層３と、ベース層４と、エミッタ層５と、エミッタ電極６と、ベース電極７と、から構成される。
　ＧａＡｓ基板１は、半絶縁性のＧａＡａ結晶から形成されている。
　サブコレクタ層２は、ｎ型のドーパントが高濃度にドープされた高濃度ｎ型ＧａＡｓ結晶から構成され、０．５μｍ程度の厚さを有し、ＧａＡｓ基板１上に形成されている。サブコレクタ層２のうち、ＨＢＴと図示せぬ他の回路素子間のアイソレーションのために必要な領域は、イオン注入等により絶縁化されている。
　コレクタ層３は、ＨＢＴのコレクタとして機能し、サブコレクタ層２上に形成されている。コレクタ層３は、ｎ型ドーパントが高濃度にドープされた高濃度ｎ型ＧａＡｓ結晶から構成され、例えば、１．０μｍ程度の厚さを有する。
　ベース層４は、ＨＢＴのベースとして機能し、コレクタ層３上に形成されている。ベース層４は、ｐ型ドーパントがドープされたｐ型ＧａＡｓ結晶から構成され、例えば、１００ｎｍ程度の厚さを有する。
　エミッタ層５は、ＨＢＴのエミッタとして機能し、ベース層４上に形成されている。エミッタ層５は、３層構造、例えば、ベース層４側から、ｎ型ＩｎＧａＰ結晶から構成され、３０～４０ｎｍの厚さを有する第１の層、高濃度ｎ型ＧａＡｓ結晶から構成され、１００ｎｍの厚さを有する第２の層、高濃度ｎ型ＩｎＧａＡｓ結晶から構成され、１００ｎｍの厚さを有する第３の層が積層されて形成されている。なお、第３の層は、エミッタ電極６との間でオーミックコンタクトを取るための層である。
　エミッタ電極６は、エミッタ層５と外部回路を接続するための電極であり、エミッタ層５上に形成され、例えば、厚さ約５０ｎｍのＴｉ膜から構成されている。
　ベース電極７は、ベース層４と外部回路を接続するための電極である。ベース電極７は、ベース層４上に形成され、例えば、ベース層４側から、厚さ約５０ｎｍのＴｉ膜と厚さ約５０ｎｍのＰｔ膜と厚さ約２００ｎｍのＡｕ膜との積層体から構成されている。図１に示すように、ベース電極７は、平面視でＬ字状に形成されている。
　コレクタ電極８は、コレクタ層３と外部回路を接続するための電極である。コレクタ電極８は、サブコレクタ層２上に形成され、サブコレクタ層２を介してコレクタ層３に電気的に接続されている。コレクタ電極８は、例えば、サブコレクタ層２側から、厚さ約６０ｎｍのＡｕＧｅ膜と厚さ約１０ｎｍのＮｉ膜と厚さ約２００ｎｍのＡｕ膜との積層体から構成されている。
　第１の絶縁層９は、ＳｉＮ等の絶縁材料から形成され、サブコレクタ層２、コレクタ層３、ベース層４、エミッタ層５、エミッタ電極６、ベース電極７、及び、コレクタ電極８を覆い、層間を絶縁する。第１の絶縁層９には、エミッタ電極６の上面を露出する第１の開口１０が形成されている。
　第１エミッタ配線１１ａは、第１の絶縁層９上に形成され、第１の開口１０を介して、エミッタ電極６に接続されており、エミッタ電極６と外部回路とを電気的に接続する。第１エミッタ配線１１ａは、例えば、厚さ約５０ｎｍのＴｉ膜と厚さ約１μｍのＡｕ膜の積層体から構成されている。なお、エミッタ電極６側がＴｉ膜である。
　ベース配線１１ｂは、第１の絶縁層９上に形成され、第１の絶縁層９に形成されたコンタクトホールを介して、ベース電極７に接続されている。ベース配線１１ｂは、ベース電極７と外部回路とを電気的に接続する。ベース配線１１ｂは、例えば、厚さ約５０ｎｍのＴｉ膜と厚さ約１μｍのＡｕ膜との積層体から構成されている。なお、ベース電極７側がＴｉ膜である。
　コレクタ配線１１ｃは、第１の絶縁層９上に形成され、第１の絶縁層９に形成されたコンタクトホールを介して、コレクタ電極８に接続されている。コレクタ配線１１ｃは、コレクタ電極８と外部回路とを電気的に接続する。コレクタ配線１１ｃは、例えば、厚さ約５０ｎｍのＴｉ膜と厚さ約１μｍのＡｕ膜との積層体から構成されている。コレクタ電極８側がＴｉ膜である。
　以下、第１の絶縁層９上に形成されている第１エミッタ配線１１ａ、ベース配線１１ｂ、コレクタ配線１１ｃを、総称する場合、第１配線１１ａ～１１ｃと呼ぶ。
　第２絶縁層１２は、第１配線１１ａ～１１ｃを覆って、例えば、厚さ約１００ｎｍのＳｉＮ膜から形成されている。第２絶縁層１２のエミッタ層５の真上の領域には、第１エミッタ配線１１ａを露出する第２の開口１３が形成されている。
　第２エミッタ配線１４は、第２絶縁層１２上に形成され、第２の開口１３を介して第１エミッタ配線１１ａに電気的に接続され、エミッタ電極６と外部回路とを電気的に接続する。第２エミッタ配線１４は、例えば、厚さ約５０ｎｍのＴｉ膜（基板側）と厚さ約４μｍのＡｕ膜との積層体から構成される。第２エミッタ配線１４は、コレクタ層３、ベース層４およびエミッタ層５を含むＨＢＴの全体を覆うように形成されている。
　パッシベーション膜１５は、例えば、膜厚約５００ｎｍのＳｉＮ膜から形成されており、第２エミッタ配線１４を覆い、ＨＢＴを外部環境から保護すると共に外部から電気的に絶縁する。パッシベーション膜１５のエミッタ層５の直上の位置には、第２エミッタ配線１４を露出する第３の開口１６が形成されている。
　アンダーバンプメタル（Ｕｎｄｅｒ　Ｂｕｍｐ　Ｍｅｔａｌ、以下、ＵＢＭ）層１７とその上に形成されたピラーバンプ２０は、パッシベーション膜１５上に形成され、第３の開口１６を埋め込むように形成されている。
　ＵＢＭ層１７は、ピラーバンプ２０の下層（第２エミッタ配線１４側）に位置し、Ｗ、Ｔｉ、Ｍｏ、Ｔａ、Ｎｂ、Ｃｒの何れかを含む高融点金属、これらの高融点金属の合金、これらの高融点金属の化合物から形成されている。ＵＢＭ層１７は、約１００ｎｍ～３μｍの厚さに形成されている。ＵＢＭ層１７は、ＨＢＴに加わる熱応力を緩和する応力緩和層として機能する。その詳細は後述する。
　ピラーバンプ２０は、メタルポスト１８とハンダ層１９との積層構造を有する。
　メタルポスト１８は、ＵＢＭ層１７上に形成され、例えば、Ｃｕから、約５０μｍの厚さに形成されている。メタルポスト１８は、ハンダ層１９を介して、実装回路基板上の回路と第２エミッタ配線１４とを電気的に接続する。また、メタルポスト１８は、半導体装置１００で発生した熱を実装回路基板に伝達して放熱する機能も有する。
　ハンダ層１９は、例えば、厚さ約３０μｍのＳｎもしくはＳｎを主成分とする層から形成され、実装回路基板の電極にハンダ付けされる。
　なお、メタルポスト１８とハンダ層１９の間に、たとえば、Ｎｉなどの相互拡散防止用のバリアメタル層が形成されていてもよい。
　次に、ＵＢＭ層１７、ピラーバンプ２０、パッシベーション膜１５の第３の開口１６、ＨＢＴの平面的な位置関係について説明する。
　図１に示すように、エミッタ層５は平面視でほぼ矩形に形成されている。エミッタ層５の長手方向をＸ方向とし、長手方向と直交する方向をＹ方向とすると、エミッタ層５のＹ方向の長さ（幅）は、例えば、２～４μｍ、Ｘ方向（長手方向）の長さは、例えば、２０～４０μｍに設定されている。一方、ピラーバンプ２０のＸ方向の長さは例えば７５μｍに設定され、Ｙ方向の長さは７５μｍ～５００μｍ程度に設定されている。ＵＢＭ層１７は、その外縁がピラーバンプ２０の外縁と等しく形成されている。
　パッシベーション膜１５の第３の開口１６のＸ方向の長さは５５μｍに設定されている。また、パッシベーション膜１５の第３の開口１６は、エミッタ層５を取り囲むように配置されている。
　さらに、ＵＢＭ層１７とピラーバンプ２０は、平面視で、エミッタ層５の真上、即ち、エミッタ層５との距離が最短となる位置に配置されている。ＵＢＭ層１７とピラ－バンプ２０とは、第３の開口１６を介して、エミッタ層５の真上で第２エミッタ配線１４に直接接続されている。
　ＨＢＴは、ＵＢＭ層１７とピラーバンプ２０と重なる領域に配置されている。換言すると、ＵＢＭ層１７とピラーバンプ２０とは、ＨＢＴ全体を覆っている。
　上記構成の半導体装置１００は、通常のＨＢＴと同様に、ベース配線１１ｂとベース電極７とを介してベース層４に供給されるベース電流に応じて、第１エミッタ配線１１ａとコレクタ配線１１ｃとを介して、エミッタ層５とコレクタ層３との間に流れる電流を増幅し、パワーアンプとして機能する。
　従来技術の項で説明したように、ＨＢＴを構成するＧａＡｓを主体とする部材の熱膨張率とピラーバンプ２０の熱膨張率との差が大きい。この結果、実動作を模擬した信頼度評価すなわち、高温環境で半導体装置に通電して信頼性寿命評価（ＨＴＯＬ評価：High Temperature Operating Life test)を実施する際に、ＨＢＴのエミッタ層５等の熱膨張率とピラーバンプ２０の熱膨張率との差に起因する熱応力がエミッタ層５等に加わってしまう。
　具体的には、ＧａＡｓの熱膨張率は６ｐｐｍ／℃と小さく、ＩｎＧａＰもほぼ同程度の熱膨張率を有する。これに対し、ピラーバンプ２０のメタルポスト１８を構成するＣｕの熱膨張率は１６．５ｐｐｍ／℃、ハンダ層１９を構成するＳｎの熱膨張率は２２ｐｐｍ／℃と大きい。
　このため、仮にメタルポスト１８と第２エミッタ配線１４とを直接接続する構造を採用した場合、半導体装置１００を高温環境に配置すると、熱膨脹量の差により熱ヒズミが生じ、エミッタ層５を中心としてＨＴＢに大きな熱応力が加わってしまう。このため、特許文献１に開示されているように、エミッタ層の位置とピラーバンプの位置とをずらし、距離を確保する構成が有効となる。
　これに対し、本実施の形態の半導体装置１００では、エミッタ層５の直上にピラーバンプ２０が形成される一方で、ピラーバンプ２０の下層に、高融点金属、これらの合金、又はこれらの化合物から構成され、１００ｎｍないし３００ｎｍ以上の比較的厚いＵＢＭ層１７が配置されている。このＵＢＭ層１７が、熱膨脹率の差に起因する熱ヒズミを緩和し、ＨＢＴが形成されている領域まで伝わらないようにしている。換言すると、ＵＢＭ層１７は、ＨＢＴとピラーバンプ２０の間に位置し、熱膨張率の差に起因して、ＨＢＴ、特にエミッタ層５に加わる熱応力を緩和する応力緩和層として機能する。
　本願発明者は、ＵＢＭ層１７が薄い構造の場合、エミッタ層５の真上領域にバンプを形成したＨＢＴのＨＴＯＬ評価では、短時間でＨＢＴが劣化して実使用に耐えられないと評価される結果となることを見いだした。これは、上述のように、バンプを構成するハンダ、Ｃｕ等の熱膨脹に起因する熱応力がＨＢＴを構成する各半導体層にダメージを与え、信頼度を低下させるからである。
　本願発明者は、この構成と比較して、熱応力を２％程度低減した場合のＨＴＯＬ評価では、３５倍程度の寿命の改善が見られ、ＨＢＴの寿命が実用に耐えられる範囲となることを見いだした。換言すれば、熱応力の低減率を２％以上とすることで、実用に耐えうるＨＢＴが得られることを見いだした。
　なお、熱応力の低減率を２％より大きくすれば、ＨＢＴの寿命はさらに延びることが確認されたが、その延び方は徐々に緩やかになる。例えば、２８％の応力の低減で、４１倍の寿命改善が得られた。
　上記の熱応力の好ましい低減率「２％以上」は、ＵＢＭ層１７を、上述したように、Ｗ、Ｔｉ、Ｍｏ、Ｔａ、Ｎｂ、Ｃｒの何れかを含む高融点金属、これらの高融点金属の合金、これらの高融点金属の化合物、で構成する場合は、その厚さを３００ｎｍ以上とすることにより達成できる。より好ましくは、その厚さをより厚くするか、これらの高融点金属のうちでも比較的低熱膨脹率の小さい材料、例えば、Ｔｉ以外のＷ、Ｃｒ、Ｍｏ、Ｔａ、Ｎｂそれらの合金、それらの化合物を使用すれば良い。特に、熱膨脹率の小さいＷ、その合金、その化合物をＵＢＭ層１７に用いた場合には、その厚さを１００ｎｍ以上とすることで熱応力を２％以上低減することができる。換言すると、２％以上の応力低減率を得るためには、ＵＢＭ層１７を、ｉ）Ｗ単層、もしくはＷの合金又はＷの化合物から形成された層として、１００ｎｍ以上の厚さに形成するか、或いは、ii）Ｗを含むと含まないとかかわらず、高融点金属単層、高融点金属の合金又は高融点金属の化合物から形成した層として、且つ、３００ｎｍ以上の厚さに形成すればよい。
　ここで上記ｉ）Ｗの単層とはＷを主成分として形成された層であればよい。例えば、ＷにＣｕ、Ａｌなどの別成分が少量、例えば、４０％以下混ざっていても良い。上記ii）高融点金属単層も、Ｔｉ、Ｍｏ、Ｔａ、Ｎｂ、Ｃｒのいずれかが主要成分であればよい。
　ＵＢＭ層１７の厚さは、エミッタ層５の上部でなるべく平坦な部分の厚さの平均値で定義することが好ましい。品質を確保するための膜厚確認としてはエミッタ層５の上部で、断面ＴＥＭ等により複数点の厚さ確認を行えばよい。たとえば１００ｎｍ以上の厚さの確認には、断面ＴＥＭ等による平均を取ればよい。厚さが１μｍ以上の場合は断面ＳＥＭなどによる確認でも良い。
　この点を、データを示して、より具体的に説明する。
　ＵＢＭ層１７の材質及び厚さと、ＵＢＭ層１７がエミッタ層５に加わる熱応力を低減する割合（％）との関係を評価したグラフの一例を図４に示す。
　図４のシミュレーションでのトランジスタ構造につては、本実施例と同じ構造である。バンプのサイズは、典型的な７５μｍ幅で長さ２４０μｍとした。エミッタ層のサイズについても典型的な幅４μｍ、長さ３０μｍとしている。バンプ実装時の温度２３０℃から、トランジスタ動作時の温度Ｔｊ＝１５０℃までに下降したときに発生する熱応力を計算している。ＵＢＭ層１７の厚さは、エミッタ層の上の平坦部分の複数点の厚さの測定値の平均値で示している。
　図４の横軸は、ＵＢＭ層１７の厚さを示し、単位はμｍである。図４の縦軸は、ＵＢＭ層１７の厚さが０のときにエミッタ層５に加わる熱応力を低減できる割合（％）を、各厚さにおいて示す。なお、前提として、ピラーバンプ２０のメタルポスト１８は、厚さ５０μｍのＣｕ、ハンダ層１９は厚さ３０μｍのＳｎから形成されていると想定した。
　図４に示すように、ＵＢＭ層１７の材料が、熱膨張率が４．５ｐｐｍ／℃のＷの場合、厚さが１００ｎｍ（０．１μｍ）以上あれば、エミッタ層５にかかる熱応力を２％以上低減することができる。また、熱膨脹率が５．１ｐｐｍ／℃のＭｏで１３０ｎｍ、熱膨脹率が４．９ｐｐｍ／℃のＣｒで１４０ｎｍ、熱膨脹率が６．３ｐｐｍ／℃のＴａで２００ｎｍ、熱膨脹率が８．６ｐｐｍ／℃のＴｉで３００ｎｍとすることで、熱応力の低減率が２％以上となる。
　いずれの材質の場合でも、３００ｎｍ以上の厚さが確保されれば、応力低減率が２％以上となることが確認された。また、Ｎｂについても熱膨張率が上記ＷとＴｉの熱膨張率の中間的な値であるので同様の応力低減効果がある。
　また、ＵＢＭ層１７は、厚ければ厚いほど熱応力は低減する。図４には厚さ１．２μｍ以上は記載していないが、５μｍ程度までＵＢＭ層１７を厚くすれば、応力のさらなる低減効果が得られている。ただし、その効果はある程度飽和するため、５μｍ程度が、熱応力低減効果が得られる厚さの上限である。なお、ＵＢＭ層１７の厚さ自体には制限はない。
　また、ＵＢＭ層１７をＷ、Ｔｉ、Ｍｏ、Ｔａ、Ｎｂ、Ｃｒの何れかを含む高融点金属の合金或いはこれらの高融点金属の化合物で形成し、その厚さを３００ｎｍ以上としても、同様の効果が得られる。Ｗ、Ｔｉ、Ｍｏ、Ｔａ、Ｎｂ、Ｃｒの何れかを含む高融点金属の合金としては、例えば、ＷとＴｉの合金であるＴｉＷがある。Ｗ、Ｔｉ、Ｍｏ、Ｔａ、Ｎｂ、Ｃｒの何れかを含む高融点金属の化合物としては、高融点金属の窒化物、珪素化合物（シリサイド）等がある。例えばＷＮ、ＴａＮ、ＷＳｉ、ＴｉＮ、ＭｏＳｉ、ＴａＳｉ、ＴｉＳｉ、ＴｉＷＮなどである。ここでも、熱膨張率の小さいＷの合金、例えば、ＴｉＷ、Ｗの化合物、例えば、ＷＳｉ（タングステンシリサイド）については、１００ｎｍ以上の厚さを有していれば２％以上の応力低減率を得ることができる。その他の合金、化合物、例えば、ＴａＮ、ＴｉＮ、ＭｏＳｉの場合でも、３００ｎｍ以上の厚さを有すれば、２％以上の応力低減率を得ることができる。
　また、ＵＢＭ層１７をこれらの材料の積層膜としても良い。例えば、パッシベーション膜１５（ＳｉＮ）などに接着性のよいＴｉの層を下層に、上層に応力低減効果の高いＷの層を備える２層構造のＵＢＭ層１７としても良い。また、例えばＷとＴｉの合金ＴｉＷの厚さ１００ｎｍ以上の層をＵＢＭ層１７としても良い。ＵＢＭ層１７を３層以上の多層構造としてもよい。
　多層膜構造のＵＢＭ層１７の場合、積層された層の少なくとも一層がｉ）Ｗ単層、もしくはＷの合金又はＷの化合物から形成された層として、１００ｎｍ以上の厚さに形成すればよく、また、そうでない場合は、ii）Ｗを含むと含まないとかかわらず、高融点金属単層、高融点金属の合金又は高融点金属の化合物から形成した層として、且つ、それらの多層構造の膜の厚さの合計を、３００ｎｍ以上とすればよい。この際、メタルポスト１８に近い方が熱膨張率が大きく、エミッタ層５に近い方が熱膨張率が小さくなるように、層を配置することが望ましい。ここで上記ｉ）Ｗ単層、ii）高融点金属単層とは上述した様に、Ｗないし他の高融点金属を主成分として形成された層のことであればよく、不純物、或いは、他の少量の物質を含んでいても良い。
　上述したように、本実施の形態の半導体装置１００では、エミッタ層５等に加わる熱応力が２％以上緩和される。従って、ＨＴＯＬ評価の実施時に、ＨＢＴの電流増幅率が、短時間で低下してしまう事態を防止し、半導体装置１００の信頼性を向上させることができる。
　また、本実施の形態では、放熱手段として機能するピラーバンプ２０の真下にエミッタ層５を配置することができる。この結果、放熱性の指標である熱抵抗が従来技術に比べ１／１．５程度に低減できる。従って、パワートランジスタ用途での発熱の大きなＨＢＴの温度上昇を抑止でき、ＨＢＴの性能を引き出し、高周波特性を向上できる。
　また、本実施の形態では、エミッタ層５に対するピラーバンプ２０の配置位置の制約がなく、レイアウトの自由度が高い。このため半導体装置１００全体のサイズを小さく配置することができ、半導体装置の小型化、原価の低減が可能となる。
（実施の形態２）
　実施の形態１においては、メタルポスト１８と第２エミッタ配線１４との間に高融点金属等から構成されるＵＢＭ層１７を配置することにより、エミッタ層５への熱応力を緩和した。この構成では、ＵＢＭ層１７が応力緩和層として機能する。この発明はこの構成に限定されない。
　メタルポスト１８とＨＢＴ（特に、エミッタ層５）との間に、エミッタ層５への熱応力を緩和する応力緩和層として機能する高融点金属等の層を配置できるならば、その構造は任意である。
　以下、エミッタ電極６がＨＢＴの一部として機能する、と共に、エミッタ電極６の少なくとも一部とＵＢＭ層１７とが応力緩和層として機能する半導体装置を、実施の形態２として説明する。
　本実施の形態に係る半導体装置の基本構成は、図１～図３を参照して説明した実施の形態１の半導体装置１００と同一である。
　本実施の形態においては、エミッタ電極６は、Ｗ、Ｔｉ、Ｍｏ、Ｔａ、Ｎｂ、Ｃｒの何れかを含む高融点金属、これらの高融点金属の合金、もしくは、これらの高融点金属の化合物から構成される。具体的には、エミッタ電極６は、例えば、Ｔｉ、Ｗ、ＴｉＷ、ＷＳｉ、Ｃｒ、Ｍｏ、Ｔａ、Ｎｂ、ＴａＮ、ＴｉＮ 、ＷＮ、ＴａＳｉ、ＴｉＳｉ、ＭｏＳｉ、ＴｉＷＮ等から形成され、その厚さは、３００ｎｍ以上の厚さに形成されている。一方、ＵＢＭ層１７は５０ｎｍ程度の薄膜で、Ｔｉから構成されている。
　本実施の形態においては、ＵＢＭ層１７は、５０ｎｍ程度と薄く、ＵＢＭ層１７単独では、エミッタ層５に加わる熱応力を十分に低減することは困難である。
　一方、本実施の形態では、エミッタ電極６が、厚膜の高融点金属、高融点金属の合金、もしくは高融点金属の化合物から構成されており、ピラーバンプ２０や実装基板からの熱膨張率の違いによるトランジスタ部への熱応力を緩和することができる。このため、エミッタ電極６が、エミッタ層５とメタルポスト１８との間の応力緩和層として機能し、エミッタ層５等に加わる応力を２％以上低減する。
　図５は、エミッタ電極６を厚膜の高融点金属とした場合の熱応力の低減率（％）を評価した結果を示す。図５のシミュレーションでのトランジスタ構造は、本実施例と同じ構造である。バンプのサイズ、エミッタのサイズについても図４のシミュレーションと同じ典型的な値を使用している。また熱応力を計算した温度条件も図４と同じである。図５に示すように、本実施の形態においても、エミッタ電極６の厚さを０とした場合にエミッタ層５に加わる応力を基準とした場合に、エミッタ電極６の厚さを厚くするに従って、応力低減量（％）が増加する。従って、実施の形態１の半導体装置１００と同様の効果を得ることができる。
　本実施の形態においても、エミッタ電極６がＷの場合には、その厚さが１００ｎｍ以上であれば、２％よりも十分大きな応力低減量を得ることができる。また、その他の高融点金属の場合も、３００ｎｍ以上であれば、２％よりも十分大きな応力低減率を得ることができる。エミッタ電極６が、高融点金属の合金、化合物の場合も同様である。
　なお、本実施の形態においては、エミッタ電極６とＵＢＭ層１７とが、メタルポスト１８とエミッタ層５との間に配置された高融点金属層に相当する。そして、この高融点金属層が熱応力緩和層として機能する。この場合、熱応力緩和層として機能する高融点金属層の厚さは、エミッタ電極６の膜厚とＵＢＭ層１７の膜厚の合計で計算してもよい。即ち、エミッタ電極６とＵＢＭ層１７とが共にＷ、その合金、その化合物の場合には、膜厚との和が１００ｎｍ以上となるように、それぞれの膜厚を設定し、その他の高融点金属、それらの合金、又は化合物とする場合には、厚さの和が３００ｎｍ以上となるように、それぞれの材質と厚さを設定すればよい。エミッタ電極６とＵＢＭ層１７との厚さの和は、例えば、エミッタ層５上の平坦部分の複数点の厚さの平均値で求められる。
（実施の形態３）
　上述したように、メタルポスト１８とエミッタ層５の間に応力緩和層を配置できるならば、その具体的構造は任意である。例えば、第１配線１１ａ～１１ｃ、第２エミッタ配線１４等の配線を応力緩和層として使用することも可能である。以下、配線の一部とＵＢＭ層とを応力緩和層として使用する実施の形態３を説明する。
　この実施の形態でも、半導体装置の基本構成は図１～図３を参照して説明した実施の形態１の半導体装置１００の構成と同一である。ただし、第１配線１１ａ～１１ｃ、又は、第２エミッタ配線１４が、高融点金属、高融点金属の合金、又は、高融点金属の化合物の厚膜から構成される。また、ＵＢＭ層１７は、５０ｎｍ程度の薄膜から構成される。
　ここで、各配線をＷ、Ｔｉ、Ｍｏ、Ｔａ、Ｎｂ、Ｃｒの何れかを含む高高融点金属、こられの高融点金属の合金、又は、これらの高融点金属の化合物だけで形成した場合、配線抵抗が大きくなってしまう。このため、各配線を、図６（ａ）、（ｂ）に例示するように、Ｗ、Ｔｉ、Ｍｏ、Ｔａ、Ｎｂ、Ｃｒの何れかを含む高融点金属層（これらの高融点金属の合金の層、これらの高融点金属の化合物の層を含む）と、高融点金属よりも導電率の高い導体の層（区別のため、良導体層と呼ぶ）との積層体から形成することが望ましい。この場合、応力緩和層は、高融点金属、高融点金属の合金、又は高融点金属の化合物から形成される第１の層と、第１の層よりも導電率の高い層との積層体から構成される。平面視で、第１の層は、エミッタ層５の上に形成され、第２の層は、第１の層よりも広い領域に延在して形成される。
　図６（ａ）は、配線を２層構造とする例を示し、例えば、１μｍ程度のＡｕ膜から構成された良導体層１１１と高融点金属層１１２の積層体とする例を示す。また、図６（ｂ）は、配線を３層構造とする例を示し、例えば、１μｍ程度のＡｕ膜から構成された良導体層１１１を、膜厚３５０ｎｍ程度の高融点金属層１１２と、膜厚５０ｎｍ程度の高融点金属層１１３とで挟み込む３層構造の配線を示す。
　どの配線を高融点金属層とするかは任意である。例えば、ｉ）第１配線１１ａ～１１ｃのみを高融点金属層とする、ｉｉ）第１配線１１ａ～１１ｃの一部、例えば、第１エミッタ配線１１ａのみを高融点金属層とする、ｉｉｉ）第２エミッタ配線１４のみを高融点金属層とする、ｉｖ）第１配線１１ａ～１１ｃの全部又は一部と第２エミッタ配線１４とを高融点金属層とする、等を適宜選択可能である。いずれの場合も、エミッタ層５とピラーバンプ２０との間に積層される高融点金属層の厚さの合計を層の材質に応じて、１００ｎｍ以上又は３００ｎｍ以上とすればよい。高融点金属層の厚さの合計は、例えば、エミッタ層５上の高融点金属層の複数点の厚さの合計値の平均値から求めれば良い。
　これらの場合に、配線全体を高融点金属層とする必要はない。即ち、熱応力を緩和するためには、エミッタ層５の近傍、特に、熱応力の要因となるピラーバンプ２０とエミッタ層５とを結ぶライン上、即ち、平面視でエミッタ層５の真上に高融点金属を配置すればよい。従って、例えば、第２エミッタ配線１４を高融点金属層とする場合には、図７及び図８に示すように、第２エミッタ配線１４の主要部をＡｕ層等の良導体層で構成し、エミッタ層５を覆う平面領域のみに、応力低減率を２％以上とするに足る厚さの高融点金属層１１２を配置してもよい。換言すれば、応力緩和層は、エミッタ層５の上の位置で第１エミッタ配線１１ａと第２エミッタ配線１４の間の位置に配置されてもよい。
　同様に、第１エミッタ配線１１ａをＡｕ層等の良導体層とし、エミッタ層５を覆う平面領域のみに、厚い高融点金属層をＡｕ層の上に配置してもよい。
　なお、高融点金属の薄膜から構成されるＵＢＭ層１７が応力低減機能の一部を負担するため、ＵＢＭ層１７の厚さを含めて、高融点金属層の膜厚の合計を、材質に応じて１００ｎｍ以上又は３００ｎｍ以上としてもよい。
　図９は、第１配線１１ａ～１１ｃを、上層に１μｍ厚のＡｕ、下層を厚膜のＴｉもしくはＷとした場合の、熱応力の低減率を評価した結果を示す。図９のシミュレーションでのトランジスタ構造につては、本実施例と同じ構造である。バンプのサイズ、エミッタのサイズについても図４のシミュレーションと同じ典型的な値を使用している。また熱応力を計算した温度条件も図４と同じである。
　図示するように、Ｗについては１００ｎｍ（０．１μｍ）以上の厚さがあれば熱応力低減率が４％以上となり十分な熱応力低減効果が得られる。また、高融点金属の中では熱膨張率が比較的大きいＴｉについても、３００ｎｍ（０．３μｍ）の厚さがあれば２％以上の応力低減率が得られることが確認された。
　なお、第２エミッタ配線１４を高融点金属で形成する場合は、図７に示すように、エミッタ層５を覆う領域に特に厚い高融点金属層１１２を配置することが望ましい。図のように厚膜の高融点金属層１１２を配置することで、エミッタ層５に加わる熱応力を２％以上低減することが容易となる。
　また、またＴｉなどの高融点金属はＡｕ等と比較して熱伝導度が低い。このため、第２エミッタ配線１４の全域を厚い高融点金属等で形成すると、第２エミッタ配線１４をＡｕ等で形成した場合に比べＨＢＴからの放熱性が低くなる。図６～図８に示すように、良導体層１１１の下層部（もしくは上層部）で、エミッタ層５の上部のみに高融点金属層１１２を形成する構造を採用することにより、放熱性を改善でき、かつ熱応力の低減効果を確保できる。
　なお、良導体層を、Ｃｕの線熱膨張係数１６．４×１０－６／Ｋを有する材料とし、良導体層の少なくとも一部を熱応力を低減するための応力緩和層の一部とすることも可能である。
（実施の形態４）
　以上本発明の実施の形態を説明したが、この発明に係るＨＢＴの構造は、図１～図３に示す構造に限定されず、トランジスタとして機能しうるならば、任意の構成が採用可能である。
　例えば、上記実施の形態では、エミッタ層５の上にエミッタ電極６が形成され、エミッタ電極６の上に第１エミッタ配線１１ａが配置される構成を例示したが、例えば、エミッタ電極６を除去し、エミッタ層５に第１エミッタ配線１１ａが直接コンタクト（電気的に接触）する構成を採用することも可能である。即ち、第１エミッタ配線１１ａがエミッタ電極を兼用してもよい。換言すれば、エミッタ配線とエミッタ電極とを一体に形成し、エミッタ配線がエミッタ電極を兼ねるように構成してもよい。
　この場合、図１０に示すように、エミッタ層５を、べース層４側からｎ型ＩｎＧａＰ層（例えば３０～４０ｎｍ）の真性エミッタ層５ａとその上部に形成されたエミッタメサ層５ｂから構成することが望ましい。エミッタメサ層５ｂは高濃度ｎ型ＧａＡｓ層（例えば１００ｎｍ）と、高濃度ｎ型ＩｎＧａＡｓ層（例えば１００ｎｍ）で形成されている。ＩｎＧａＰ層は真性エミッタ層５ａとその延長であるベース層４上に形成されている領域、いわゆるレッジ層２５を成している。ベース電極７はレッジ層２５の一部を開口してベース層４に接している。
　真性エミッタ層５ａとレッジ層２５は、同一のＩｎＧａＰから形成されるが、上部にエミッタメサ層５ｂの半導体があるＩｎＧａＰの部分のみが、トランジスタのエミッタとして機能する。一方、レッジ層２５はその上部に半導体層が配置されていないため、エミッタとしては機能せず、ベース層４での表面再結合を抑止する保護層として機能する。本願ではＨＢＴの動作に寄与する真性エミッタ層５ａとエミッタメサ層５ｂをエミッタ層と呼び、レッジ層２５についてはエミッタ層に含めないこととする。
　ＨＢＴがこのような構成の場合でも、実施の形態１と同様に、ＵＢＭ層１７を３００ｎｍ以上の高融点金属（Ｔｉ、Ｍｏ、Ｔａ、Ｎｂ、Ｃｒ）、またはその合金、それらの化合物とすることにより２％以上の応力低減率を達成できる。さらに、ＵＢＭ層１７をＷ、またはその合金、化合物から形成することにより、１００ｎｍの厚さで、２％以上の応力低減率を達成できる。また、実施の形態３と同様に、第１エミッタ配線１１ａ（エミッタ電極を兼用）のうちＡｕ層の下層の金属を３００ｎｍ以上の高融点金属（Ｔｉ、Ｍｏ、Ｔａ、Ｎｂ、Ｃｒ）、またはその合金、それらの化合物とすることにより２％以上の応力低減率を達成できる。特に、下層の金属をＷ、またはその合金、化合物から形成する場合には、１００ｎｍの厚さで、２％以上の応力低減率を達成できる。これにより、実施の形態１～３と同様に、ＨＢＴに加わる熱応力が緩和される。従って、高温環境下で通電して信頼性寿命を評価する際に、ＨＢＴの電流増幅率が、短時間で低下してしまう事態を防止し、半導体装置１００の信頼性を向上させることができる。
　また、ピラーバンプ２０の真下にエミッタ層５を配置して、高い放熱効率を確保し、ＨＢＴの温度上昇を抑止でき、ＨＢＴの性能を引き出し、高周波特性を向上できる。
　また、エミッタ層５に対するピラーバンプ２０の配置位置の制約がなく、レイアウトの自由度が高く、半導体装置全体のサイズを小さく配置することができ、半導体装置の小型化、原価の低減が可能となる。
　またエミッタ電極を、第１エミッタ配線１１ａで兼用しているので製造が簡易になり製造コストを下げることができる。
　また、ＩｎＧａＰから形成されたレッジ層２５でベース層４を覆うのでベース層４の表面再結合などを抑止でき、ＨＢＴトランジスタの信頼度が向上する。
　なお、ベース電極７とベース配線１１ｂ、コレクタ電極８とコレクタ配線１１ｃをそれぞれ一体化し、ベース配線１１ｂをベース層４に直接コンタクトさせ、コレクタ配線１１ｃをサブコレクタ層２に直接コンタクトさせてもよい。
　上述した各実施の形態１～４では、一つのバイポーラトランジスタを備えた半導体装置を例に挙げて説明したが、半絶縁性ＧａＡｓ基板に、複数のバイポーラトランジスタを形成した半導体装置でもよい。また、バンプとして、ピラーバンプを例に挙げて説明したが、ピラーバンプの他に、たとえば、ハンダバンプやスタッドバンプでもよい。
　さらに、各実施の形態で示した材料、膜厚等のサイズは例示であり、限定されるものではない。例えば、エミッタ層５がＩｎＧａＰ層から形成され、ベース層４がＧａＡｓ層から形成された場合を例に挙げて説明したが、エミッタ層およびベース層の材料の組み合わせ（エミッタ層／ベース層）は、ＩｎＧａＰ層／ＧａＡｓ層に限られない。例えば、ＡｌＧａＡｓ層／ＧａＡｓ層、ＩｎＰ層／ＩｎＧａＡｓ層、ＩｎＧａＰ層／ＧａＡｓＳｂ層、ＩｎＧａＰ層／ＩｎＧａＡｓＮ層、Ｓｉ層／ＳｉＧｅ層、ＡｌＧａＮ層／ＧａＮ層等を適用することができる。
　また、上述した各実施の形態では、エミッタ層５の平面形状が矩形の場合を例に挙げて説明したが、エミッタ層の平面形状が、円形、楕円形、六角形、または、八角形等であってもよい。
　図１１は、図１のエミッタ層５と、ＵＢＭ層１７及びピラーバンプ２０との外縁との位置関係を模式的に示す平面図である。図１及び図１１に示すように、上記実施の形態では、平面視的には、ＵＢＭ層１７及びピラーバンプ２０は、エミッタ層５の全面を覆うように配置形成されている。ただし、この発明はこれに限定されない。ＨＢＴとピラーバンプ２０との間の熱抵抗及び電気抵抗を小さくし、且つ、エミッタ層５に加わる熱応力を緩和できるならば、ピラーバンプ２０は、エミッタ層５の直上からずれて形成されていてもよい。
　例えば、図１２に平面図で模式的に示すように、エミッタ層５の一部が、ＵＢＭ層１７及びピラーバンプ２０が形成されている領域の外にはみ出して形成されてもよい。この場合、エミッタ層５の、ＵＢＭ層１７及びピラーバンプ２０と重なっている領域の面積が、重なっていない領域の面接よりも大きいことが望ましい。具体的には、エミッタ層５の、ＵＢＭ層１７及びピラーバンプ２０と重なっている領域の面積がエミッタ層５全体の５１％以上、好ましくは、６０％以上であることが望ましい。この程度オーバーラップしていれば、ＨＢＴで発生した熱をピラーバンプ２０に効率的に伝達・放熱することができ、エミッタ層５とピラーバンプ２０との間の電気抵抗を抑え、且つ、エミッタ層５とピラーバンプ２０の間の応力を緩和して、素子の信頼度が向上するからである。
　また、上記実施の形態では、ＵＢＭ層１７の縁とピラーバンプ２０の縁が平面視で重なっている例を示した。ＵＢＭ層１７の縁とピラーバンプ２０の縁はぴったり重なっている必要はない。即ち、ＵＢＭ層１７の外縁は、平面視で、図１３に示すように、ピラーバンプ２０の外縁よりも大きくても小さくても良く、いずれも本発明の技術的範囲に含まれる。また、平面形状も互いに異なってもよい。図１３に示すようにＵＢＭ層１７の縁とピラーバンプ２０の縁がずれている場合、エミッタ層５の、ＵＢＭ層１７とピラーバンプ２０の両方に重なっている領域の面積がエミッタ層５全体の５１％以上、好ましくは、６０％以上であることが望ましい。
　上記実施の形態においては、ＧａＡｓ基板１上にコレクタ層３、ベース層４、エミッタ層５の順に半導体層が積層され構造のＨＢＴを主に説明した。本発明はこれに限定されない。例えば、図１４に模式的断面図で示すように、ＧａＡｓ基板１上に、エミッタ層５Ａ、ベース層４Ａ、コレクタ層３Ａの順に半導体層が積層された構造のＨＢＴにもこの発明を適用可能である。
　この場合、例えば、コレクタ層３Ａの上に、コレクタ電極８Ａとコレクタ配線１４Ａが順に形成され、コレクタ配線１４Ａの上にＵＢＭ層１７が形成され、ＵＢＭ層１７の上にピラーバンプ２０が形成される。この構成によれば、コレクタ層３Ａの真上にピラーバンプ２０が形成されることで、コレクタ層３Ａとピラーバンプ２０との間の電気抵抗及び熱抵抗を小さく抑えることができ、さらに、応力緩和層の少なくとも一部として機能するＵＢＭ層１７により、トランジスタを構成する各半導体層、コレクタ層３Ａ、ベース層４Ａ、エミッタ層５Ａに加わる熱応力を緩和することができる。
　さらに、実施の形態２と同様の観点から、ＵＢＭ層１７を５０ｎｍ程度の薄膜とし、コレクタ電極８Ａを、高融点金属、高融点金属の合金、もしくは高融点金属の化合物から形成し、その厚さを３００ｎｍ以上としてもよい。この場合、コレクタ電極８Ａは、ＨＢＴの一部として機能し、また、コレクタ電極８Ａの少なくとも一部とＵＢＭ層１７とが、応力緩和層としても機能する。
　また、実施の形態３と同様の観点から、コレクタ配線１４Ａを含むコレクタ層３Ａ上に位置する配線類を高融点金属、高融点金属の合金、又は、高融点金属の化合物で形成し、その厚さを３００ｎｍ以上としてもよい。この場合、配線類と少なくとも一部とＵＢＭ層１７とが、応力緩和層としても機能する。
　また、配線抵抗の増大を避けるため、各配線を、図６（ａ）、（ｂ）に例示したように、高融点金属層（高融点金属の合金の層、高融点金属の化合物の層を含む）と良導体層との積層体から形成してもよい。
　さらに、配線のうち、ＨＢＴ上、より正確には、コレクタ層３Ａ上に位置する部分のみを高融点金属等で形成するようにしてもよい。同様に、配線のうち、ＨＢＴ上、より正確には、コレクタ層３Ａ上の部分を厚い高融点金属層で形成するようにしてもよい。例えば、コレクタ層３Ａとコレクタ配線１４Ａとの間の部分のみに応力緩和層を配置してもよい。或いは、コレクタ配線をコレクタ電極と外部の回路とを接続する第１コレクタ配線と、第１コレクタ配線に接続された第２コレクタ配線とから形成し、応力緩和層を、平面視でコレクタ層の上の位置で第１コレクタ配線と第２コレクタ配線の間の位置に形成する等してもよい。
　また、実施の形態４と同様の観点から、コレクタ電極８Ａとコレクタ配線１４Ａを一体化して高融点金属等から形成し、コレクタ配線１４Ａがコレクタ電極８Ａを兼ねるようにしてもよい。
　また、コレクタ層３Ａの平面位置は、ＵＢＭ層１７とピラーバンプ２０の外縁の内のみに位置しても、一部が外縁からはみ出して配置されてもよい。コレクタ層３Ａの一部が、ＵＢＭ層１７及びピラーバンプ２０の外縁から外にはみ出して形成される場合には、コレクタ層３Ａの、ＵＢＭ層１７及びピラーバンプ２０と重なっている領域の面積が、コレクタ層３Ａ全体の５１％以上、好ましくは、６０％以上であることが望ましい。
　以上、本発明の実施の形態および変形例（なお書きに記載したものを含む。以下、同様。）について説明したが、本発明はこれらに限定されるものではない。本発明は、実施の形態および変形例が適宜組み合わされたもの、それに適宜変更が加えられたものを含む。例えば、実施の形態３と４を組み合わせて、エミッタ電極とエミッタ配線を一体化し、さらに、多層構造とし、さらに、エミッタ領域上の部分のみ、高融点金属層を厚くする等してもよい。
　本出願は、２０１７年８月１日に出願された日本国特許出願特願２０１７－１４９４４８号に基づく。本明細書中に日本国特許出願特願２０１７－１４９４４８号の明細書、特許請求の範囲および図面全体を参照として取り込むものとする。
１　ＧａＡｓ基板
２　サブコレクタ層
３、３Ａ　コレクタ層
４、４Ａ　ベース層
５、５Ａ　エミッタ層
５ａ　真性エミッタ層
５ｂ　エミッタメサ層
６　エミッタ電極
７　ベース電極
８、８Ａ　コレクタ電極
９　第１の絶縁層
１０　第１の開口
１１ａ　第１エミッタ配線
１１ｂ　ベース配線
１１ｃ　コレクタ配線
１２　第２絶縁層
１３　第２の開口
１４　第２エミッタ配線
１４Ａ　コレクタ配線
１５　パッシベーション膜
１６　第３の開口
１７　ＵＢＭ（Ｕｎｄｅｒ　Ｂｕｍｐ　Ｍｅｔａｌ）層
１８　メタルポスト
１９　ハンダ層
２０　ピラーバンプ
２５　レッジ層
１００　半導体装置
１１１　良導体層
１１２、１１３　高融点金属層

Claims (17)

  1. 　エミッタ層とコレクタ層とを備えるヘテロ接合バイポーラトランジスタと、
    　前記ヘテロ接合バイポーラトランジスタの上に形成されたバンプと、
    　前記ヘテロ接合バイポーラトランジスタの前記エミッタ層又は前記コレクタ層と前記バンプとの間に配置され、Ｗを含む高融点金属、Ｗを含む高融点金属の合金、又は、Ｗを含む高融点金属の化合物から形成され、１００ｎｍ以上の厚さを有する応力緩和層と、
    　を備える半導体装置。
  2. 　エミッタ層とコレクタ層とを備えるヘテロ接合バイポーラトランジスタと、
    　前記ヘテロ接合バイポーラトランジスタの上に形成されたバンプと、
    　前記ヘテロ接合バイポーラトランジスタの前記エミッタ層又は前記コレクタ層と前記バンプとの間に配置され、Ｔｉ、Ｍｏ、Ｔａ、Ｎｂ、Ｃｒの何れかを含む高融点金属、これらの高融点金属の合金、又は、これらの高融点金属の化合物から形成され、３００ｎｍ以上の厚さを有する応力緩和層と、
    　を備える半導体装置。
  3. 　前記ヘテロ接合バイポーラトランジスタは、ベース層と、前記エミッタ層に接続されたエミッタ電極とを更に備え、
    　前記半導体装置は、
    　前記エミッタ電極に電気的に接続され、前記ヘテロ接合バイポーラトランジスタを覆う位置に形成されたエミッタ配線と、
    　前記エミッタ配線上に形成され、前記エミッタ層の直上の領域を露出する開口を備える絶縁層と、
    　を更に備え、
    　前記応力緩和層は、前記絶縁層上に形成され、前記開口を介して前記エミッタ配線に接続された層を含み、
    　前記バンプは、前記応力緩和層の上に形成され、熱膨脹率が前記応力緩和層よりも大きい金属層と、前記金属層上に形成されたハンダ層と、を備える、
    　ことを特徴とする請求項１又は２に記載の半導体装置。
  4. 　前記ヘテロ接合バイポーラトランジスタは、ベース層と、前記エミッタ層に接続されたエミッタ電極とを更に備え、
    　前記応力緩和層は、前記エミッタ電極の少なくとも一部を含む、
    　ことを特徴とする請求項１又は２に記載の半導体装置。
  5. 　前記ヘテロ接合バイポーラトランジスタは、ベース層と、前記エミッタ層に接続されたエミッタ電極と、前記エミッタ電極の上に形成され、前記エミッタ電極と外部の回路とを接続するエミッタ配線とを備え、
    　前記応力緩和層は、前記エミッタ配線の少なくとも一部を含む、
    　ことを特徴とする請求項１又は２に記載の半導体装置。
  6. 　前記エミッタ配線は、前記エミッタ電極と外部の回路とを接続する第１エミッタ配線と、前記第１エミッタ配線に接続された第２エミッタ配線と、を更に備え、
    　前記応力緩和層は、平面視で前記エミッタ層の上の位置で、前記第１エミッタ配線と前記第２エミッタ配線との間の位置に形成されている、
    　ことを特徴とする請求項５に記載の半導体装置。
  7. 　前記エミッタ配線と前記エミッタ電極とは、一体に形成されており、前記エミッタ配線が前記エミッタ電極を兼ねる、
    　ことを特徴とする請求項５又は６に記載の半導体装置。
  8. 　前記バンプと前記応力緩和層と前記エミッタ層とは、平面視で重なる位置に形成され、
    　前記エミッタ層の前記バンプ及び前記応力緩和層と重なる部分の面積は、前記エミッタ層の面積の５１％以上である、
    　ことを特徴とする請求項３から７のいずれか１項に記載の半導体装置。
  9. 　前記ヘテロ接合バイポーラトランジスタは、ベース層と、前記コレクタ層に接続されたコレクタ電極とを更に備え、
    　前記半導体装置は、
    　前記コレクタ電極に電気的に接続され、前記ヘテロ接合バイポーラトランジスタを覆う位置に形成されたコレクタ配線と、
    　前記コレクタ配線上に形成され、前記コレクタ層の直上の領域を露出する開口を備える絶縁層と、
    　を更に備え、
    　前記応力緩和層は、前記絶縁層上に形成され、前記開口を介して前記コレクタ配線に接続された層を含み、
    　前記バンプは、前記応力緩和層の上に形成され、熱膨脹率が前記応力緩和層よりも大きい金属層と、前記金属層上に形成されたハンダ層と、を備える、
    　ことを特徴とする請求項１又は２に記載の半導体装置。
  10. 　前記ヘテロ接合バイポーラトランジスタは、ベース層と、前記コレクタ層に接続されたコレクタ電極とを更に備え、
    　前記応力緩和層は、前記コレクタ電極の少なくとも一部を含む、
    　ことを特徴とする請求項１又は２に記載の半導体装置。
  11. 　前記ヘテロ接合バイポーラトランジスタは、ベース層と、前記コレクタ層に接続されたコレクタ電極と、前記コレクタ電極の上に形成され、前記コレクタ電極と外部の回路とを接続するコレクタ配線とを更に備え、
    　前記応力緩和層は、前記コレクタ配線の少なくとも一部を含む、
    　ことを特徴とする請求項１又は２に記載の半導体装置。
  12. 　前記コレクタ配線は、前記コレクタ電極と外部の回路とを接続する第１コレクタ配線と、前記第１コレクタ配線に接続された第２コレクタ配線と、を更に備え、
    　前記応力緩和層は、平面視で前記コレクタ層の上の位置で、前記第１コレクタ配線と前記第２コレクタ配線との間の位置に形成されている、
    　ことを特徴とする請求項１１に記載の半導体装置。
  13. 　前記コレクタ配線と前記コレクタ電極とは、一体に形成されており、前記コレクタ配線が前記コレクタ電極を兼ねる、
    　ことを特徴とする請求項１１又は１２に記載の半導体装置。
  14. 　前記バンプと前記応力緩和層と前記コレクタ層とは、平面視で重なる位置に形成され、
    　前記コレクタ層の前記バンプ及び前記応力緩和層と重なる部分の面積は、前記コレクタ層の面積の５１％以上である、
    　ことを特徴とする請求項９から１３のいずれか１項に記載の半導体装置。
  15. 　前記応力緩和層は、複数の層が積層されて構成され、高融点金属、高融点金属の合金、又は高融点金属の化合物から形成される層の厚さの合計が１００ｎｍ以上である、
    　ことを特徴とする請求項１に記載の半導体装置。
  16. 　前記応力緩和層は、複数の層が積層されて構成され、高融点金属、高融点金属の合金、又は高融点金属の化合物から形成される層の厚さの合計が３００ｎｍ以上である、
    　ことを特徴とする請求項２に記載の半導体装置。
  17. 　前記応力緩和層は、高融点金属、高融点金属の合金、又は高融点金属の化合物から形成される第１の層と、前記第１の層よりも導電率の高い第２の層との積層体から構成される、
    　ことを特徴とする請求項１から１６のいずれか１項に記載の半導体装置。
PCT/JP2018/028481 2017-08-01 2018-07-30 半導体装置 WO2019026851A1 (ja)

Priority Applications (3)

Application Number Priority Date Filing Date Title
CN201880048522.5A CN110998807B (zh) 2017-08-01 2018-07-30 半导体装置
US16/774,917 US10903343B2 (en) 2017-08-01 2020-01-28 Semiconductor device
US17/141,438 US11411102B2 (en) 2017-08-01 2021-01-05 Semiconductor device

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
JP2017-149448 2017-08-01
JP2017149448 2017-08-01

Related Child Applications (1)

Application Number Title Priority Date Filing Date
US16/774,917 Continuation US10903343B2 (en) 2017-08-01 2020-01-28 Semiconductor device

Publications (1)

Publication Number Publication Date
WO2019026851A1 true WO2019026851A1 (ja) 2019-02-07

Family

ID=65232536

Family Applications (1)

Application Number Title Priority Date Filing Date
PCT/JP2018/028481 WO2019026851A1 (ja) 2017-08-01 2018-07-30 半導体装置

Country Status (3)

Country Link
US (2) US10903343B2 (ja)
CN (1) CN110998807B (ja)
WO (1) WO2019026851A1 (ja)

Families Citing this family (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2019149485A (ja) * 2018-02-27 2019-09-05 株式会社村田製作所 半導体装置
JP2020120080A (ja) * 2019-01-28 2020-08-06 株式会社村田製作所 半導体素子

Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS57172753A (en) * 1981-03-23 1982-10-23 Gen Electric Semiconductor element with low resistance contact projected
JPH09289215A (ja) * 1996-02-19 1997-11-04 Sharp Corp 化合物半導体装置及びその製造方法
JP2001077150A (ja) * 1999-06-30 2001-03-23 Seiko Epson Corp 半導体装置およびその製造方法
JP2001319936A (ja) * 2000-05-12 2001-11-16 Matsushita Electric Ind Co Ltd バイポーラトランジスタ及びその製造方法
JP2008159949A (ja) * 2006-12-25 2008-07-10 Rohm Co Ltd 半導体装置
US9184267B1 (en) * 2014-07-31 2015-11-10 Chung Hua University Power semiconductor device and method for manufacturing the same

Family Cites Families (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0653227A (ja) * 1992-02-26 1994-02-25 Hitachi Ltd 半導体装置及び電気回路
JP3244795B2 (ja) * 1992-08-18 2002-01-07 富士通株式会社 半導体装置の製造方法
JP2000012559A (ja) * 1998-06-24 2000-01-14 Nec Corp 半導体装置
JP2000349088A (ja) * 1999-06-09 2000-12-15 Toshiba Corp 半導体装置及びその製造方法
JP2001068557A (ja) * 1999-06-21 2001-03-16 Matsushita Electric Ind Co Ltd Ｐｉｎダイオードを含む複合半導体装置、この装置の製造方法及びこの装置を用いた高周波装置
JP5067267B2 (ja) * 2008-06-05 2012-11-07 三菱電機株式会社 樹脂封止型半導体装置とその製造方法
US8580672B2 (en) * 2011-10-25 2013-11-12 Globalfoundries Inc. Methods of forming bump structures that include a protection layer
US20140021603A1 (en) * 2012-07-23 2014-01-23 Rf Micro Devices, Inc. Using an interconnect bump to traverse through a passivation layer of a semiconductor die
JP2015104967A (ja) 2013-11-29 2015-06-08 ヤマハ発動機株式会社 鞍乗型車両
JP5967317B2 (ja) * 2014-01-10 2016-08-10 株式会社村田製作所 半導体装置
US10439580B2 (en) * 2017-03-24 2019-10-08 Zhuhai Crystal Resonance Technologies Co., Ltd. Method for fabricating RF resonators and filters
JP2020120080A (ja) * 2019-01-28 2020-08-06 株式会社村田製作所 半導体素子

Patent Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS57172753A (en) * 1981-03-23 1982-10-23 Gen Electric Semiconductor element with low resistance contact projected
JPH09289215A (ja) * 1996-02-19 1997-11-04 Sharp Corp 化合物半導体装置及びその製造方法
JP2001077150A (ja) * 1999-06-30 2001-03-23 Seiko Epson Corp 半導体装置およびその製造方法
JP2001319936A (ja) * 2000-05-12 2001-11-16 Matsushita Electric Ind Co Ltd バイポーラトランジスタ及びその製造方法
JP2008159949A (ja) * 2006-12-25 2008-07-10 Rohm Co Ltd 半導体装置
US9184267B1 (en) * 2014-07-31 2015-11-10 Chung Hua University Power semiconductor device and method for manufacturing the same

Also Published As

Publication number Publication date
CN110998807B (zh) 2023-12-01
US11411102B2 (en) 2022-08-09
US20200168726A1 (en) 2020-05-28
US10903343B2 (en) 2021-01-26
CN110998807A (zh) 2020-04-10
US20210126116A1 (en) 2021-04-29

Similar Documents

Publication Publication Date Title
US11532736B2 (en) Semiconductor device
JP4955384B2 (ja) 半導体装置
KR102327745B1 (ko) 반도체 장치 및 그의 제조 방법
US10566303B2 (en) Semiconductor element
US10777667B2 (en) Semiconductor device
US10892350B2 (en) Semiconductor device
US11411102B2 (en) Semiconductor device
US11158592B2 (en) Semiconductor device
JP2019029588A (ja) 半導体装置
JP2020119974A (ja) 半導体装置
US11652016B2 (en) Semiconductor device
US11264515B2 (en) Resistor element
US10971591B2 (en) Power semiconductor device
US20230369278A1 (en) Semiconductor device
CN115732555A (zh) 氮化物半导体器件、互连结构及其制造方法
JP2008041784A (ja) 保護素子及びこの保護素子を備えた半導体装置並びに半導体装置の製造方法

Legal Events

Date Code Title Description
121 Ep: the epo has been informed by wipo that ep was designated in this application

Ref document number: 18841804

Country of ref document: EP

Kind code of ref document: A1

NENP Non-entry into the national phase

Ref country code: DE

122 Ep: pct application non-entry in european phase

Ref document number: 18841804

Country of ref document: EP

Kind code of ref document: A1

NENP Non-entry into the national phase

Ref country code: JP