JP2000012559A - 半導体装置 - Google Patents
半導体装置Info
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- JP2000012559A JP2000012559A JP10177595A JP17759598A JP2000012559A JP 2000012559 A JP2000012559 A JP 2000012559A JP 10177595 A JP10177595 A JP 10177595A JP 17759598 A JP17759598 A JP 17759598A JP 2000012559 A JP2000012559 A JP 2000012559A
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Abstract
(57)【要約】
【課題】 トランジスタ部分にバラスト抵抗を配置した
半導体装置において、製造工程の増加をまねかずにバラ
スト抵抗の厚さを減少させた半導体装置を提供する。 【解決手段】 バラスト抵抗が電極とのコンタクト抵抗
により形成されている構成とする。 電極と接する抵抗
半導体層として、低Ｉｎ組成ｎ+型ＩｎＧａＡｓエミッ
タキャップ層を用いる。抵抗値はＩｎ組成、不純物濃度
で変えられる。
半導体装置において、製造工程の増加をまねかずにバラ
スト抵抗の厚さを減少させた半導体装置を提供する。 【解決手段】 バラスト抵抗が電極とのコンタクト抵抗
により形成されている構成とする。 電極と接する抵抗
半導体層として、低Ｉｎ組成ｎ+型ＩｎＧａＡｓエミッ
タキャップ層を用いる。抵抗値はＩｎ組成、不純物濃度
で変えられる。
Description
【０００１】
【発明の属する技術分野】本発明は、半導体装置に関
し、特に、バラスト抵抗を有する高出力ヘテロ接合バイ
ポーラトランジスタに関する。
し、特に、バラスト抵抗を有する高出力ヘテロ接合バイ
ポーラトランジスタに関する。
【０００２】
【従来の技術】高周波電力増幅器として用いられる高出
力ヘテロ接合バイポーラトランジスタは、通常、小出力
のトランジスタセル（フィンガ）を多数並列配置して構
成される。しかし、この配列では、動作状態において、
各フィンガでは隣接フィンガからの発熱が重畳されるた
め、中央に近いフィンガほど温度が上がる。そのため、
バイポーラトランジスタの特性により、中央部のフィン
ガのみが電流が増加して発熱量も増加し、それがまた温
度を上げるという正帰還が発生する。
力ヘテロ接合バイポーラトランジスタは、通常、小出力
のトランジスタセル（フィンガ）を多数並列配置して構
成される。しかし、この配列では、動作状態において、
各フィンガでは隣接フィンガからの発熱が重畳されるた
め、中央に近いフィンガほど温度が上がる。そのため、
バイポーラトランジスタの特性により、中央部のフィン
ガのみが電流が増加して発熱量も増加し、それがまた温
度を上げるという正帰還が発生する。
【０００３】したがって、大部分のフィンガが正常であ
っても、中央部のフィンガから破壊が生じ、トランジス
タ全体が均一に動作できなくなってしまう。その結果、
トランジスタの最大出力が制限されてしまう。
っても、中央部のフィンガから破壊が生じ、トランジス
タ全体が均一に動作できなくなってしまう。その結果、
トランジスタの最大出力が制限されてしまう。
【０００４】この熱集中を避けるために、各フィンガの
エミッタに個別に直列抵抗を接続することが行われる。
この直列抵抗はバラスト抵抗と呼ばれる。このバラスト
抵抗により、特定のフィンガの電流が増えた場合にベー
ス・エミッタ間電圧が減少するように負帰還がかかり、
中央部のフィンガへの熱集中が緩和される。このよう
に、バラスト抵抗は、多フィンガ構成の高出力ヘテロ接
合バイポーラトランジスタには欠かせない要素である。
エミッタに個別に直列抵抗を接続することが行われる。
この直列抵抗はバラスト抵抗と呼ばれる。このバラスト
抵抗により、特定のフィンガの電流が増えた場合にベー
ス・エミッタ間電圧が減少するように負帰還がかかり、
中央部のフィンガへの熱集中が緩和される。このよう
に、バラスト抵抗は、多フィンガ構成の高出力ヘテロ接
合バイポーラトランジスタには欠かせない要素である。
【０００５】ところで、従来のヘテロ接合バイポーラト
ランジスタでは、バラスト抵抗はトランジスタ部分とは
離れた場所に設置されていたため、チップ面積の増大を
まねいており、また、レイアウトの自由度が著しく低下
するという問題があった。
ランジスタでは、バラスト抵抗はトランジスタ部分とは
離れた場所に設置されていたため、チップ面積の増大を
まねいており、また、レイアウトの自由度が著しく低下
するという問題があった。
【０００６】この問題の解決のために、バラスト抵抗を
トランジスタ部分に組み込んで形成する方法が知られて
いる。例えば、特開平９−１６２１９４号公報、特開平
７−７０１３号公報、特開平６−３４９８４７号公報等
に示されるように、ｎ型ＡｌＧａＡｓ層や、不純物濃度
を非常に低くしたｎ型ＧａＡｓ層などのエピタキシャル
成長層をバラスト抵抗として働かせることが提案されて
いる。
トランジスタ部分に組み込んで形成する方法が知られて
いる。例えば、特開平９−１６２１９４号公報、特開平
７−７０１３号公報、特開平６−３４９８４７号公報等
に示されるように、ｎ型ＡｌＧａＡｓ層や、不純物濃度
を非常に低くしたｎ型ＧａＡｓ層などのエピタキシャル
成長層をバラスト抵抗として働かせることが提案されて
いる。
【０００７】図５は、ｎ型ＡｌＧａＡｓ層をバラスト抵
抗層として用いた場合のヘテロ接合バイポーラトランジ
スタの断面図である。このヘテロ接合バイポーラトラン
ジスタは、半絶縁性ＧａＡｓ基板１０の上に、ｎ+型Ｇ
ａＡｓサブコレクタ層１１、ｎ-型ＧａＡｓコレクタ層
１２、 Ｐ+型ＧａＡｓベース層１３が積層され、更に
Ｐ+型ＧａＡｓベース層１３の上にエミッタメサが設け
られている。
抗層として用いた場合のヘテロ接合バイポーラトランジ
スタの断面図である。このヘテロ接合バイポーラトラン
ジスタは、半絶縁性ＧａＡｓ基板１０の上に、ｎ+型Ｇ
ａＡｓサブコレクタ層１１、ｎ-型ＧａＡｓコレクタ層
１２、 Ｐ+型ＧａＡｓベース層１３が積層され、更に
Ｐ+型ＧａＡｓベース層１３の上にエミッタメサが設け
られている。
【０００８】このエミッタメサは、下から、ｎ型ＡｌＧ
ａＡｓエミッタ層１４、ｎ型ＡｌＧａＡｓバラスト抵抗
層４１、高Ｉｎ組成ｎ+ 型ＩｎＧａＡｓエミッタキャッ
プ層１５、エミッタ電極３１の順に積層され、メサの側
面はＳｉＯ2 側壁２１で覆われている。また、Ｐ+型Ｇ
ａＡｓベース層１３にはベース電極３２が接続され、ｎ
+型ＧａＡｓサブコレクタ層１１にはコレクタ電極３３
が接続されている。さらに、このトランジスタは、絶縁
領域２２で周囲から電気的に分離されている。
ａＡｓエミッタ層１４、ｎ型ＡｌＧａＡｓバラスト抵抗
層４１、高Ｉｎ組成ｎ+ 型ＩｎＧａＡｓエミッタキャッ
プ層１５、エミッタ電極３１の順に積層され、メサの側
面はＳｉＯ2 側壁２１で覆われている。また、Ｐ+型Ｇ
ａＡｓベース層１３にはベース電極３２が接続され、ｎ
+型ＧａＡｓサブコレクタ層１１にはコレクタ電極３３
が接続されている。さらに、このトランジスタは、絶縁
領域２２で周囲から電気的に分離されている。
【０００９】このように、 ｎ+型ＡｌＧａＡｓバラスト
抵抗層４１が、ｎ型ＡｌＧａＡｓエミッタ層１４と ｎ+
型ＩｎＧａＡｓエミッタキャップ層１５の間に挿入され
ている。 ｎ+型ＩｎＧａＡｓエミッタキャップ層１５と
しては、Ｉｎ組成比をエミッタ層１４側から表面側に向
かって徐々に大きくした傾斜組成ｎ+型ＩｎXＧａ１-XＡ
ｓが用いられ、その厚さは通常１００ｎｍ程度必要であ
る。 傾斜組成ｎ+型ＩｎXＧａ１-XＡｓ層の表面でのＩ
ｎ組成比は０．５以上の大きな値をとり、 それにより
コンタクト抵抗の低いノンアロイオーミック電極を実現
している。
抵抗層４１が、ｎ型ＡｌＧａＡｓエミッタ層１４と ｎ+
型ＩｎＧａＡｓエミッタキャップ層１５の間に挿入され
ている。 ｎ+型ＩｎＧａＡｓエミッタキャップ層１５と
しては、Ｉｎ組成比をエミッタ層１４側から表面側に向
かって徐々に大きくした傾斜組成ｎ+型ＩｎXＧａ１-XＡ
ｓが用いられ、その厚さは通常１００ｎｍ程度必要であ
る。 傾斜組成ｎ+型ＩｎXＧａ１-XＡｓ層の表面でのＩ
ｎ組成比は０．５以上の大きな値をとり、 それにより
コンタクト抵抗の低いノンアロイオーミック電極を実現
している。
【００１０】また、トランジスタ部分に組み込んだバラ
スト抵抗として、金属薄膜を用いる方法も、例えば特開
平９−８０５２号公報や特開平８−１１５９２２号公報
などで示されている。例えば、メタチタン酸バリウムを
主成分とした焼結体、タングステンシリサイド、窒素を
含むタングステンシリサイド、ニッケル／クロムなどが
バラスト抵抗として用いられている。
スト抵抗として、金属薄膜を用いる方法も、例えば特開
平９−８０５２号公報や特開平８−１１５９２２号公報
などで示されている。例えば、メタチタン酸バリウムを
主成分とした焼結体、タングステンシリサイド、窒素を
含むタングステンシリサイド、ニッケル／クロムなどが
バラスト抵抗として用いられている。
【００１１】図６は金属薄膜をバラスト抵抗層として用
いた場合のヘテロ接合バイポーラトランジスタの断面図
である。このヘテロ接合バイポーラトランジスタは、半
絶縁性ＧａＡｓ基板１０の上に、ｎ+型ＧａＡｓサブコ
レクタ層１１、ｎ-型ＧａＡｓコレクタ層１２、Ｐ+型Ｇ
ａＡｓベース層１３が積層され、 さらにＰ+型ＧａＡｓ
ベース層１３の上にエミッタメサが設けられている。
いた場合のヘテロ接合バイポーラトランジスタの断面図
である。このヘテロ接合バイポーラトランジスタは、半
絶縁性ＧａＡｓ基板１０の上に、ｎ+型ＧａＡｓサブコ
レクタ層１１、ｎ-型ＧａＡｓコレクタ層１２、Ｐ+型Ｇ
ａＡｓベース層１３が積層され、 さらにＰ+型ＧａＡｓ
ベース層１３の上にエミッタメサが設けられている。
【００１２】このエミッタメサは、下から、ｎ型ＡｌＧ
ａＡｓエミッタ層１４、高Ｉｎ組成ｎ+型ＩｎＧａＡｓ
エミッタキャップ層１６、 エミッタ電極３１、金属バ
ラスト抵抗体４２の順に積層され、メサの側面はＳｉＯ
2側壁２１で覆われている。 また、Ｐ+型ＧａＡｓベー
ス層１３にはベース電極３２が接続され、ｎ+型ＧａＡ
ｓサブコレクタ層１１にはコレクタ電極３３が接続され
ている。
ａＡｓエミッタ層１４、高Ｉｎ組成ｎ+型ＩｎＧａＡｓ
エミッタキャップ層１６、 エミッタ電極３１、金属バ
ラスト抵抗体４２の順に積層され、メサの側面はＳｉＯ
2側壁２１で覆われている。 また、Ｐ+型ＧａＡｓベー
ス層１３にはベース電極３２が接続され、ｎ+型ＧａＡ
ｓサブコレクタ層１１にはコレクタ電極３３が接続され
ている。
【００１３】このように、金属バラスト抵抗体４２は、
エミッタ層１４とエミッタ電極３１間の配置することが
できないため、エミッタ電極３１の直上に直接形成され
ている。
エミッタ層１４とエミッタ電極３１間の配置することが
できないため、エミッタ電極３１の直上に直接形成され
ている。
【００１４】
【発明が解決しようとする課題】しかしながら、ＧａＡ
ｓ層やＡｌＧａＡｓ層をバラスト層として用いる場合、
十分な抵抗値のバラスト抵抗を形成するためには、それ
らの厚さを１００ｎｍから４００ｎｍと厚くする必要が
ある。このように、バラスト抵抗層が厚くなると様々な
問題が生じる。例えば、エッチングでエミッタメサを形
成するときに、エミッタの断面形状の制御性が悪化する
という問題が生じる。また、ベース電極を形成する際に
ベース最上面を露出させることが必要であるが、バラス
ト抵抗層を厚くすると、エッチング量が増し、従ってば
らつきが増加するためベース最上面をうまく出せずにベ
ース抵抗がばらつくという問題があった。また、メサの
高さの増大により、上層の配線工程時の平坦化が困難に
なるという問題も発生した。
ｓ層やＡｌＧａＡｓ層をバラスト層として用いる場合、
十分な抵抗値のバラスト抵抗を形成するためには、それ
らの厚さを１００ｎｍから４００ｎｍと厚くする必要が
ある。このように、バラスト抵抗層が厚くなると様々な
問題が生じる。例えば、エッチングでエミッタメサを形
成するときに、エミッタの断面形状の制御性が悪化する
という問題が生じる。また、ベース電極を形成する際に
ベース最上面を露出させることが必要であるが、バラス
ト抵抗層を厚くすると、エッチング量が増し、従ってば
らつきが増加するためベース最上面をうまく出せずにベ
ース抵抗がばらつくという問題があった。また、メサの
高さの増大により、上層の配線工程時の平坦化が困難に
なるという問題も発生した。
【００１５】また、金属薄膜をバラスト抵抗に用いた場
合、バラスト抵抗層の厚さの増加はそれほどでもない
が、金属薄膜を堆積する工程とエッチング加工する工程
が必要になり、製造工程の増大という問題が生じた。
合、バラスト抵抗層の厚さの増加はそれほどでもない
が、金属薄膜を堆積する工程とエッチング加工する工程
が必要になり、製造工程の増大という問題が生じた。
【００１６】本発明は上記問題点にかんがみてなされた
ものであり、トランジスタ部分にバラスト抵抗を配置し
た半導体装置において、製造工程の増加を招かずにバラ
スト抵抗の厚さを減少させた半導体装置の提供を目的と
する。
ものであり、トランジスタ部分にバラスト抵抗を配置し
た半導体装置において、製造工程の増加を招かずにバラ
スト抵抗の厚さを減少させた半導体装置の提供を目的と
する。
【００１７】
【課題を解決するための手段】上記目的を達成するた
め、請求項１記載の半導体装置は、トランジスタの半導
体領域と電極との間に抵抗半導体を介在させる構造を有
する半導体装置において、前記抵抗半導体の抵抗が、前
記電極とのコンタクト抵抗により形成される構成として
ある。
め、請求項１記載の半導体装置は、トランジスタの半導
体領域と電極との間に抵抗半導体を介在させる構造を有
する半導体装置において、前記抵抗半導体の抵抗が、前
記電極とのコンタクト抵抗により形成される構成として
ある。
【００１８】このような構成の発明によれば、抵抗半導
体の抵抗がバルク抵抗ではなく電極とのコンタクト抵抗
で形成されているので、抵抗半導体の厚さはそれほど必
要ではない。そのため、ヘテロ接合バイポーラトランジ
スタのバラスト抵抗に適用した場合、バラスト抵抗の厚
さを減少させることができる。また、従来のエミッタキ
ャップ層をこの抵抗体半導体とすることにより、従来の
バラスト抵抗がない場合と同様の工程で製造することが
できるため、製造工程が増加することはない。
体の抵抗がバルク抵抗ではなく電極とのコンタクト抵抗
で形成されているので、抵抗半導体の厚さはそれほど必
要ではない。そのため、ヘテロ接合バイポーラトランジ
スタのバラスト抵抗に適用した場合、バラスト抵抗の厚
さを減少させることができる。また、従来のエミッタキ
ャップ層をこの抵抗体半導体とすることにより、従来の
バラスト抵抗がない場合と同様の工程で製造することが
できるため、製造工程が増加することはない。
【００１９】請求項２記載の半導体装置は、請求項１記
載の半導体装置において、前記半導体装置を、ヘテロ接
合バイポーラトランジスタとした構成としてある。この
ような構成の発明によれば、バラスト抵抗の厚さを減少
させるために、ヘテロ接合バイポーラトランジスタのバ
ラスト抵抗に適用することができる。
載の半導体装置において、前記半導体装置を、ヘテロ接
合バイポーラトランジスタとした構成としてある。この
ような構成の発明によれば、バラスト抵抗の厚さを減少
させるために、ヘテロ接合バイポーラトランジスタのバ
ラスト抵抗に適用することができる。
【００２０】請求項３記載の半導体装置は、請求項１又
は２記載の半導体装置において、前記電極がエミッタ電
極であり、前記抵抗半導体をバラスト抵抗とした構成と
してある。このような構成の発明によれば、ヘテロ接合
バイポーラトランジスタのエミッタ電極の下に抵抗半導
体を配置して、コンタクト抵抗によりバラスト抵抗を形
成することができる。
は２記載の半導体装置において、前記電極がエミッタ電
極であり、前記抵抗半導体をバラスト抵抗とした構成と
してある。このような構成の発明によれば、ヘテロ接合
バイポーラトランジスタのエミッタ電極の下に抵抗半導
体を配置して、コンタクト抵抗によりバラスト抵抗を形
成することができる。
【００２１】請求項４記載の半導体装置は、請求項１〜
３のいずれかに記載の半導体装置において、前記抵抗半
導体が、不純物を高濃度に含有する構成としてある。こ
のような構成の発明によれば、不純物濃度により抵抗値
を変えることができ、所望の抵抗のバラスト抵抗を得る
ことができる。
３のいずれかに記載の半導体装置において、前記抵抗半
導体が、不純物を高濃度に含有する構成としてある。こ
のような構成の発明によれば、不純物濃度により抵抗値
を変えることができ、所望の抵抗のバラスト抵抗を得る
ことができる。
【００２２】請求項５記載の半導体装置は、請求項１〜
４のいずれかに記載の半導体装置において、前記抵抗半
導体が、ＩｎXＧａ１-XＡｓ（０＜Ｘ＜０．４）で構成
される構成としてある。このような構成の発明によれ
ば、低いＩｎ組成により、電極との間にコンタクト抵抗
を生じさせることができると共に、Ｉｎ組成により、抵
抗値を変えることができ、所望の抵抗のバラスト抵抗を
得ることができる。
４のいずれかに記載の半導体装置において、前記抵抗半
導体が、ＩｎXＧａ１-XＡｓ（０＜Ｘ＜０．４）で構成
される構成としてある。このような構成の発明によれ
ば、低いＩｎ組成により、電極との間にコンタクト抵抗
を生じさせることができると共に、Ｉｎ組成により、抵
抗値を変えることができ、所望の抵抗のバラスト抵抗を
得ることができる。
【００２３】請求項６記載の半導体装置は、請求項２〜
５のいずれかに記載の半導体装置において、前記抵抗半
導体を、エミッタキャップ層とした構成としてある。こ
のような構成の発明によれば、エミッタキャップ層をバ
ラスト抵抗とすることにより、製造工程の増加を招かず
に高さの低いエミッタメサを構成することができる。
５のいずれかに記載の半導体装置において、前記抵抗半
導体を、エミッタキャップ層とした構成としてある。こ
のような構成の発明によれば、エミッタキャップ層をバ
ラスト抵抗とすることにより、製造工程の増加を招かず
に高さの低いエミッタメサを構成することができる。
【００２４】
【発明の実施の形態】以下、本発明の一実施形態につい
て図面を参照しつつ説明する。図１は、本発明の半導体
装置の一実施形態を示す断面図である。この半導体装置
は、エミッタ層上にバラスト抵抗を有するヘテロ接合バ
イポーラトランジスタの一つのセルを示してある。
て図面を参照しつつ説明する。図１は、本発明の半導体
装置の一実施形態を示す断面図である。この半導体装置
は、エミッタ層上にバラスト抵抗を有するヘテロ接合バ
イポーラトランジスタの一つのセルを示してある。
【００２５】この半導体装置１は、半絶縁性ＧａＡｓ基
板１０の上に、ｎ+型ＧａＡｓサブコレクタ層１１、ｎ-
型ＧａＡｓコレクタ層１２、Ｐ+型ＧａＡｓベース層１
３が積層され、さらにＰ+型ＧａＡｓベース層１３の上
にエミッタメサが設けられている。このエミッタメサ
は、基板側から、ｎ型ＡｌＧａＡｓエミッタ層１４、低
Ｉｎ組成ｎ+型ＩｎＧａＡｓエミッタキャップ層４０、
エミッタ電極３１の順に積層され、メサの側面はＳｉＯ
2側壁２１で覆われている。また、Ｐ+型ＧａＡｓベース
層１３にはベース電極３２が接続され、ｎ+型ＧａＡｓ
サブコレクタ層１１にはコレクタ電極３３が接続されて
いる。このヘテロ接合バイポーラトランジスタ１は絶縁
領域２２で囲まれて他のトランジスタと電気的に分離さ
れている。
板１０の上に、ｎ+型ＧａＡｓサブコレクタ層１１、ｎ-
型ＧａＡｓコレクタ層１２、Ｐ+型ＧａＡｓベース層１
３が積層され、さらにＰ+型ＧａＡｓベース層１３の上
にエミッタメサが設けられている。このエミッタメサ
は、基板側から、ｎ型ＡｌＧａＡｓエミッタ層１４、低
Ｉｎ組成ｎ+型ＩｎＧａＡｓエミッタキャップ層４０、
エミッタ電極３１の順に積層され、メサの側面はＳｉＯ
2側壁２１で覆われている。また、Ｐ+型ＧａＡｓベース
層１３にはベース電極３２が接続され、ｎ+型ＧａＡｓ
サブコレクタ層１１にはコレクタ電極３３が接続されて
いる。このヘテロ接合バイポーラトランジスタ１は絶縁
領域２２で囲まれて他のトランジスタと電気的に分離さ
れている。
【００２６】高周波電力増幅器として用いられる高出力
ヘテロ接合バイポーラトランジスタでは、このような小
出力のトランジスタセル（フィンガ）を多数並列配置し
て構成される。
ヘテロ接合バイポーラトランジスタでは、このような小
出力のトランジスタセル（フィンガ）を多数並列配置し
て構成される。
【００２７】低Ｉｎ組成ｎ+型ＩｎＧａＡｓエミッタキ
ャップ層４０が、本発明の特徴であり、バラスト抵抗と
して機能し、エミッタ電極３１とのコンタクト抵抗がバ
ラスト抵抗の大部分を構成している。低Ｉｎ組成ｎ+型
ＩｎＧａＡｓエミッタキャップ層４０の組成は、ＩｎX
Ｇａ１-XＡｓ（０＜Ｘ＜０．４、好ましくは０＜Ｘ＜
０．３）であり、Ｉｎ組成比が従来より低く、エミッタ
電極３１とエミッタキャップ層４０との界面のコンタク
ト抵抗を利用してバラスト抵抗を形成している。
ャップ層４０が、本発明の特徴であり、バラスト抵抗と
して機能し、エミッタ電極３１とのコンタクト抵抗がバ
ラスト抵抗の大部分を構成している。低Ｉｎ組成ｎ+型
ＩｎＧａＡｓエミッタキャップ層４０の組成は、ＩｎX
Ｇａ１-XＡｓ（０＜Ｘ＜０．４、好ましくは０＜Ｘ＜
０．３）であり、Ｉｎ組成比が従来より低く、エミッタ
電極３１とエミッタキャップ層４０との界面のコンタク
ト抵抗を利用してバラスト抵抗を形成している。
【００２８】また、不純物濃度が高いことも従来と異な
る点である。従来は、バルクで抵抗を形成していたの
で、抵抗を高くするために不純物濃度は低くしており、
かつ、コンタクト抵抗の低いノンアロイオーミック電極
を実現するため、Ｉｎ組成比は０．５以上の大きな値を
採用している。エミッタキャップ層４０の厚さは、例え
ば５０ｎｍ程度である。
る点である。従来は、バルクで抵抗を形成していたの
で、抵抗を高くするために不純物濃度は低くしており、
かつ、コンタクト抵抗の低いノンアロイオーミック電極
を実現するため、Ｉｎ組成比は０．５以上の大きな値を
採用している。エミッタキャップ層４０の厚さは、例え
ば５０ｎｍ程度である。
【００２９】低Ｉｎ組成ｎ+型ＩｎＧａＡｓエミッタキ
ャップ層４０の抵抗値は、Ｉｎ組成比と不純物濃度によ
り容易に制御することができる。
ャップ層４０の抵抗値は、Ｉｎ組成比と不純物濃度によ
り容易に制御することができる。
【００３０】図２は、ｎ+型ＩｎＧａＡｓエミッタキャ
ップ層４０のＩｎ組成比及び不純物濃度と、コンタクト
抵抗及びバラスト抵抗の関係を示したグラフである。こ
の場合、バラスト抵抗は、エミッタ電極の面積を２０μ
ｍ2とした場合について示してある。図２から、ｎ+型Ｉ
ｎＧａＡｓエミッタキャップ層のＩｎ組成比が高くなる
と抵抗値が下がり、不純物濃度が低くなると抵抗値が増
大することが認められる。例えば、図２の破線で示すよ
うに、Ｉｎ組成比が０．１４、不純物濃度が１．６×１
０19ｃｍ-3とした場合、コンタクト抵抗４×１０-6Ωｃ
ｍ2が得られる。このコンタクト抵抗は、バラスト抵抗
２０オームに相当する。バラスト抵抗は、エミッタ抵抗
と同程度が良いとされており、通常エミッタ抵抗は２０
オーム程度であるので、十分な抵抗値が得られることが
認められる。
ップ層４０のＩｎ組成比及び不純物濃度と、コンタクト
抵抗及びバラスト抵抗の関係を示したグラフである。こ
の場合、バラスト抵抗は、エミッタ電極の面積を２０μ
ｍ2とした場合について示してある。図２から、ｎ+型Ｉ
ｎＧａＡｓエミッタキャップ層のＩｎ組成比が高くなる
と抵抗値が下がり、不純物濃度が低くなると抵抗値が増
大することが認められる。例えば、図２の破線で示すよ
うに、Ｉｎ組成比が０．１４、不純物濃度が１．６×１
０19ｃｍ-3とした場合、コンタクト抵抗４×１０-6Ωｃ
ｍ2が得られる。このコンタクト抵抗は、バラスト抵抗
２０オームに相当する。バラスト抵抗は、エミッタ抵抗
と同程度が良いとされており、通常エミッタ抵抗は２０
オーム程度であるので、十分な抵抗値が得られることが
認められる。
【００３１】エミッタキャップ層として、従来の高Ｉｎ
組成ｎ+型ＩｎＧａＡｓ層を用いた場合には、バラスト
抵抗は１オーム以下となり、ほとんど抵抗体としては機
能しない。図２に示されるように、Ｉｎ組成比を低い範
囲で制御し、更に不純物濃度も制御することにより、広
い範囲において所望の抵抗値を有するバラスト抵抗を形
成できることが認められる。
組成ｎ+型ＩｎＧａＡｓ層を用いた場合には、バラスト
抵抗は１オーム以下となり、ほとんど抵抗体としては機
能しない。図２に示されるように、Ｉｎ組成比を低い範
囲で制御し、更に不純物濃度も制御することにより、広
い範囲において所望の抵抗値を有するバラスト抵抗を形
成できることが認められる。
【００３２】本発明にかかるエミッタキャップ層４０と
しては、Ｉｎ組成比を傾斜させた低Ｉｎ組成ｎ+型Ｉｎ
ＧａＡｓ層を用いても良い。例えば、基板側から表面側
に向かってＩｎ組成を徐々に大きくした低Ｉｎ組成ｎ+
型ＩｎＧａＡｓ層を用いることによって、均一組成の低
Ｉｎ組成ｎ+型ＩｎＧａＡｓよりも小さなバラスト抵抗
を得ることができる。ただし、この場合も、エミッタ電
極３１との界面での組成は、ＩｎXＧａ１-XＡｓ（０＜
Ｘ＜０．４）とする必要がある。
しては、Ｉｎ組成比を傾斜させた低Ｉｎ組成ｎ+型Ｉｎ
ＧａＡｓ層を用いても良い。例えば、基板側から表面側
に向かってＩｎ組成を徐々に大きくした低Ｉｎ組成ｎ+
型ＩｎＧａＡｓ層を用いることによって、均一組成の低
Ｉｎ組成ｎ+型ＩｎＧａＡｓよりも小さなバラスト抵抗
を得ることができる。ただし、この場合も、エミッタ電
極３１との界面での組成は、ＩｎXＧａ１-XＡｓ（０＜
Ｘ＜０．４）とする必要がある。
【００３３】また、ｎ+型ＩｎＧａＡｓの他に、ｎ+型Ｉ
ｎＡｌＡｓ層、ｎ+型ＩｎＧａＮ層を用い、Ｉｎ組成比
と不純物濃度を制御することにより所望の抵抗値のバラ
スト抵抗を形成することができる。なお、不純物として
は、Ｓｉ、Ｓｅ、あるいはＴｅを用いることができる。
ｎＡｌＡｓ層、ｎ+型ＩｎＧａＮ層を用い、Ｉｎ組成比
と不純物濃度を制御することにより所望の抵抗値のバラ
スト抵抗を形成することができる。なお、不純物として
は、Ｓｉ、Ｓｅ、あるいはＴｅを用いることができる。
【００３４】さらに、ｎ+型ＧａＡｓ層、ｎ+型Ｇｅ層、
ｎ+型ＩｎＮ層等を用い、不純物濃度を制御することに
より、低Ｉｎ組成ｎ+型ＩｎＧａＡｓよりも高い抵抗値
のバラスト抵抗を形成することができる。例えば、ｎ+
型ＧａＡｓ層の場合、不純物濃度１．６×１０19ｃ
ｍ-3、エミッタ電極面積２０μｍ2の場合、約５０Ωの
バラスト抵抗を形成することができる。
ｎ+型ＩｎＮ層等を用い、不純物濃度を制御することに
より、低Ｉｎ組成ｎ+型ＩｎＧａＡｓよりも高い抵抗値
のバラスト抵抗を形成することができる。例えば、ｎ+
型ＧａＡｓ層の場合、不純物濃度１．６×１０19ｃ
ｍ-3、エミッタ電極面積２０μｍ2の場合、約５０Ωの
バラスト抵抗を形成することができる。
【００３５】エミッタ電極３１としてはどのような金属
でも良いが、熱的安定性に優れたＷＳｉ、ＴｉＮ、Ｔｉ
Ｗ等の高融点金属が望ましい。また、ベース電極３２と
しては、ＡｕＭｎやＡｕＺｎなどのＡｕ系合金や、Ｐｔ
／Ｔｉ／Ａｕ多層膜などを用いることができる。
でも良いが、熱的安定性に優れたＷＳｉ、ＴｉＮ、Ｔｉ
Ｗ等の高融点金属が望ましい。また、ベース電極３２と
しては、ＡｕＭｎやＡｕＺｎなどのＡｕ系合金や、Ｐｔ
／Ｔｉ／Ａｕ多層膜などを用いることができる。
【００３６】このような低Ｉｎ組成ｎ+型ＩｎＧａＡｓ
層をエミッタキャップ層４０として用いたヘテロ接合バ
イポーラトランジスタは、バルクでバラスト抵抗を形成
するのではなく、エミッタ電極とのコンタクト抵抗でバ
ラスト抵抗を構成しているので、エミッタキャップ層４
０の厚みは例えば５０ｎｍ程度の厚さで良い。そのた
め、エミッタメサの厚さは低くなり、その結果、メサの
高さがある場合に生じる問題が解消する。
層をエミッタキャップ層４０として用いたヘテロ接合バ
イポーラトランジスタは、バルクでバラスト抵抗を形成
するのではなく、エミッタ電極とのコンタクト抵抗でバ
ラスト抵抗を構成しているので、エミッタキャップ層４
０の厚みは例えば５０ｎｍ程度の厚さで良い。そのた
め、エミッタメサの厚さは低くなり、その結果、メサの
高さがある場合に生じる問題が解消する。
【００３７】例えば、エッチングでメサを形成するとき
に、エミッタの断面形状の制御性が悪化するという問
題、ベース電極を形成する際のベース最上面を露出させ
る場合に、バラスト抵抗層を厚くすると、エッチング量
が増し、したがってばらつきが増加するためベース最上
面をうまく出せずにベース抵抗がばらつくという問題、
メサの高さの増大により、上層の配線工程時の平坦化が
困難になるという問題も生じない。
に、エミッタの断面形状の制御性が悪化するという問
題、ベース電極を形成する際のベース最上面を露出させ
る場合に、バラスト抵抗層を厚くすると、エッチング量
が増し、したがってばらつきが増加するためベース最上
面をうまく出せずにベース抵抗がばらつくという問題、
メサの高さの増大により、上層の配線工程時の平坦化が
困難になるという問題も生じない。
【００３８】また、本発明にかかるエミッタキャップ層
は、従来の工程で製造でき、新しい工程を必要としない
ので、金属薄膜をバラスト抵抗に用いた場合に生じる問
題、すなわち、金属薄膜を堆積する工程とエッチング加
工する工程が必要になり、製造工程の増大という問題も
解決することができる。
は、従来の工程で製造でき、新しい工程を必要としない
ので、金属薄膜をバラスト抵抗に用いた場合に生じる問
題、すなわち、金属薄膜を堆積する工程とエッチング加
工する工程が必要になり、製造工程の増大という問題も
解決することができる。
【００３９】このように、コンタクト抵抗によるバラス
ト抵抗を有する本発明のヘテロ接合バイポーラトランジ
スタは、中央部のフィンガへの熱集中及び電流集中が緩
和され、信頼性が高い高出力デバイスの実現が可能とな
る。
ト抵抗を有する本発明のヘテロ接合バイポーラトランジ
スタは、中央部のフィンガへの熱集中及び電流集中が緩
和され、信頼性が高い高出力デバイスの実現が可能とな
る。
【００４０】次に、図１に示したヘテロ接合バイポーラ
トランジスタの製造方法について図３及び図４の工程Ａ
〜工程Ｆを参照しながら説明する。
トランジスタの製造方法について図３及び図４の工程Ａ
〜工程Ｆを参照しながら説明する。
【００４１】まず、図３の工程Ａに示すように、半絶縁
性ＧａＡｓ基板１０上に分子線エピタキシー法や有機金
属気相エピタキシー法等のエピタキシャル成長方法によ
り、ｎ+型ＧａＡｓサブコレクタ層１１、ｎ-型ＧａＡｓ
コレクタ層１２ａ、ｐ+型ＧａＡｓベース層１３ａ、ｎ
型ＡｌＧａＡｓエミッタ層１４ａ、低Ｉｎ組成ｎ+型Ｉ
ｎＧａＡｓエミッタキャップ層４０ａを順次成長させ
る。エミッタキャップ層４０ａは、例えば、Ｉｎ組成比
０．１４、厚さ５０ｎｍ、ｎ型不純物を１．６×１０19
ｃｍ-3ドーピングする。ｎ型不純物として、Ｓｉを用い
ても良いが、ＳｅやＴｅを用いることにより、容易に
１．６×１０19ｃｍ-3以上のドーピングを行うことがで
きる。その後、これらの各層の不要部分をプロトンイオ
ン注入により高抵抗化し、トランジスタを囲んで分離す
る絶縁領域２２を形成する。次に、基板上の全面に、エ
ミッタ電極となるＷＳｉ層３１ａをスパッタリング法に
より成膜する。ＷＳｉの厚さは１５０ｎｍ程度である。
性ＧａＡｓ基板１０上に分子線エピタキシー法や有機金
属気相エピタキシー法等のエピタキシャル成長方法によ
り、ｎ+型ＧａＡｓサブコレクタ層１１、ｎ-型ＧａＡｓ
コレクタ層１２ａ、ｐ+型ＧａＡｓベース層１３ａ、ｎ
型ＡｌＧａＡｓエミッタ層１４ａ、低Ｉｎ組成ｎ+型Ｉ
ｎＧａＡｓエミッタキャップ層４０ａを順次成長させ
る。エミッタキャップ層４０ａは、例えば、Ｉｎ組成比
０．１４、厚さ５０ｎｍ、ｎ型不純物を１．６×１０19
ｃｍ-3ドーピングする。ｎ型不純物として、Ｓｉを用い
ても良いが、ＳｅやＴｅを用いることにより、容易に
１．６×１０19ｃｍ-3以上のドーピングを行うことがで
きる。その後、これらの各層の不要部分をプロトンイオ
ン注入により高抵抗化し、トランジスタを囲んで分離す
る絶縁領域２２を形成する。次に、基板上の全面に、エ
ミッタ電極となるＷＳｉ層３１ａをスパッタリング法に
より成膜する。ＷＳｉの厚さは１５０ｎｍ程度である。
【００４２】次に、図３の工程Ｂに示すように、成膜後
パターニングしたフォトレジスト（図示せず）をマスク
としてＳＦ6ガスを用いた反応性イオンエッチングによ
りＷＳｉ膜をエッチングしてエミッタ電極３１を形成す
る。エミッタ電極３１の大きさは、２μｍ×１０μｍ＝
２０μｍ2とする。
パターニングしたフォトレジスト（図示せず）をマスク
としてＳＦ6ガスを用いた反応性イオンエッチングによ
りＷＳｉ膜をエッチングしてエミッタ電極３１を形成す
る。エミッタ電極３１の大きさは、２μｍ×１０μｍ＝
２０μｍ2とする。
【００４３】次に、図３の工程Ｃに示すように、引き続
き同一のマスクを用いて、低Ｉｎ組成ｎ+型ＩｎＧａＡ
ｓエミッタキャップ層４０ａ及びｎ型ＡｌＧａＡｓエミ
ッタ層１４ａをＣＦ4とＳＦ6との混合プラズマによる反
応性イオンエッチングにより、ｐ+型ＧａＡｓベース層
１３ａの表面までエッチングし、エミッタメサを形成す
ると共に、ベース層を露出させる。
き同一のマスクを用いて、低Ｉｎ組成ｎ+型ＩｎＧａＡ
ｓエミッタキャップ層４０ａ及びｎ型ＡｌＧａＡｓエミ
ッタ層１４ａをＣＦ4とＳＦ6との混合プラズマによる反
応性イオンエッチングにより、ｐ+型ＧａＡｓベース層
１３ａの表面までエッチングし、エミッタメサを形成す
ると共に、ベース層を露出させる。
【００４４】次に、図４の工程Ｄに示すように、ウエハ
全面に化学的気相堆積法によりＳｉＯ2膜を成膜後、Ｃ
Ｆ4ガスを用いた反応性イオンエッチングによる異方性
エッチングを行い、エミッタメサの側面に絶縁性サイド
ウオール２１を形成する。
全面に化学的気相堆積法によりＳｉＯ2膜を成膜後、Ｃ
Ｆ4ガスを用いた反応性イオンエッチングによる異方性
エッチングを行い、エミッタメサの側面に絶縁性サイド
ウオール２１を形成する。
【００４５】続いて、図４の工程Ｅに示すように、ウエ
ハ全面にＡｕＭｎを真空蒸着法により成膜し、成膜後パ
ターニングしたフォトレジスト（図示せず）をマスクと
して、イオンミリング法によりベース電極のパターニン
グを行う。その後、有機溶剤による洗浄を行ってフォト
レジスト膜を除去した後、熱処理を行い、ＡｕＭｎから
なるベース電極３２を形成する。
ハ全面にＡｕＭｎを真空蒸着法により成膜し、成膜後パ
ターニングしたフォトレジスト（図示せず）をマスクと
して、イオンミリング法によりベース電極のパターニン
グを行う。その後、有機溶剤による洗浄を行ってフォト
レジスト膜を除去した後、熱処理を行い、ＡｕＭｎから
なるベース電極３２を形成する。
【００４６】最後に、図４の工程Ｆに示すように、成膜
後パターニングしたフォトレジスト（図示せず）をマス
クとして、リン酸、過酸化水素及び水の混合液により、
ｐ+型ＧａＡｓベース層１３ａ及びｎ-型ＧａＡｓコレク
タ層１２ａを順次エッチングして除去し、ｎ+型ＧａＡ
ｓサブコレクタ層１１の表面を露出させる。次に、ウエ
ハ全面に真空蒸着法によりコレクタ電極となるＡｕＧｅ
Ｎｉ膜を堆積した後、フォトレジスト膜を除去すること
によってリフト法でＡｕＧｅＮｉ膜をコレクタ電極にパ
ターニングする。その後、熱処理を行ってコレクタ電極
３３を形成する。これによって、図１に示した構造のヘ
テロ接合バイポーラトランジスタを製造することができ
る。
後パターニングしたフォトレジスト（図示せず）をマス
クとして、リン酸、過酸化水素及び水の混合液により、
ｐ+型ＧａＡｓベース層１３ａ及びｎ-型ＧａＡｓコレク
タ層１２ａを順次エッチングして除去し、ｎ+型ＧａＡ
ｓサブコレクタ層１１の表面を露出させる。次に、ウエ
ハ全面に真空蒸着法によりコレクタ電極となるＡｕＧｅ
Ｎｉ膜を堆積した後、フォトレジスト膜を除去すること
によってリフト法でＡｕＧｅＮｉ膜をコレクタ電極にパ
ターニングする。その後、熱処理を行ってコレクタ電極
３３を形成する。これによって、図１に示した構造のヘ
テロ接合バイポーラトランジスタを製造することができ
る。
【００４７】上記の製造方法でエミッタキャップ層とし
て、ｎ+型ＧａＡｓ層、傾斜組成ｎ+型ＩｎＧａＡｓ層、
ｎ+型Ｇｅ層、ｎ+型ＩｎＡｌＡｓ層、ｎ+型ＩｎＮ層、
ｎ+型ＩｎＧａＮ層などを用いた場合においても、同様
な製造工程においてエミッタキャップ層のエッチング方
法を変えるだけでヘテロ接合バイポーラトランジスタを
製造することができる。
て、ｎ+型ＧａＡｓ層、傾斜組成ｎ+型ＩｎＧａＡｓ層、
ｎ+型Ｇｅ層、ｎ+型ＩｎＡｌＡｓ層、ｎ+型ＩｎＮ層、
ｎ+型ＩｎＧａＮ層などを用いた場合においても、同様
な製造工程においてエミッタキャップ層のエッチング方
法を変えるだけでヘテロ接合バイポーラトランジスタを
製造することができる。
【００４８】このようなヘテロ接合バイポーラトランジ
スタの製造方法によれば、エミッタキャップ層の厚さが
５０ｎｍ程度と薄いので、エミッタメサの厚さも低く、
そのため、エミッタメサ形成時のエッチングによりエミ
ッタメサの断面形状が悪化するおそれは少ない。また、
このエッチングで露出させるベース層も確実に露出させ
ることができ、そのため、ベース抵抗がばらつくおそれ
は少ない。さらに、その後のエミッタ電極を埋める層間
絶縁膜の平坦化が容易になり、製造が容易になる。
スタの製造方法によれば、エミッタキャップ層の厚さが
５０ｎｍ程度と薄いので、エミッタメサの厚さも低く、
そのため、エミッタメサ形成時のエッチングによりエミ
ッタメサの断面形状が悪化するおそれは少ない。また、
このエッチングで露出させるベース層も確実に露出させ
ることができ、そのため、ベース抵抗がばらつくおそれ
は少ない。さらに、その後のエミッタ電極を埋める層間
絶縁膜の平坦化が容易になり、製造が容易になる。
【００４９】これらに加えて、本発明で用いられる低Ｉ
ｎ組成ｎ+型ＩｎＧａＡｓエミッタキャップ層は、Ｉｎ
組成比が低いため、ドライエッチングが容易であるとい
う利点もある。例えば、従来用いられていた高Ｉｎ組成
ｎ+型ＩｎＧａＡｓエミッタキャップ層の場合、腐食性
が強く、危険な塩素ガスなどを用いてエッチングする必
要があったが、本発明にかかる低Ｉｎ組成ｎ+型ＩｎＧ
ａＡｓ層は、Ｉｎ組成比が低いため、ＧａＡｓの場合と
同じエッチングガス、例えばフッ素ガスと塩素系ガス
（三塩化ホウ素など）の混合ガスなど危険性の少ないガ
ス系を用いてエッチングが可能である。また、Ｉｎ組成
比が低いため、従来よりも表面モフォロジーが良好であ
るという利点も有する。
ｎ組成ｎ+型ＩｎＧａＡｓエミッタキャップ層は、Ｉｎ
組成比が低いため、ドライエッチングが容易であるとい
う利点もある。例えば、従来用いられていた高Ｉｎ組成
ｎ+型ＩｎＧａＡｓエミッタキャップ層の場合、腐食性
が強く、危険な塩素ガスなどを用いてエッチングする必
要があったが、本発明にかかる低Ｉｎ組成ｎ+型ＩｎＧ
ａＡｓ層は、Ｉｎ組成比が低いため、ＧａＡｓの場合と
同じエッチングガス、例えばフッ素ガスと塩素系ガス
（三塩化ホウ素など）の混合ガスなど危険性の少ないガ
ス系を用いてエッチングが可能である。また、Ｉｎ組成
比が低いため、従来よりも表面モフォロジーが良好であ
るという利点も有する。
【００５０】上記実施形態では、ヘテロ接合バイポーラ
トランジスタを例にとって説明しているが、本発明の半
導体装置は、電極と半導体層と間にコンタクト抵抗を形
成する場合すべてに適用されるものである。
トランジスタを例にとって説明しているが、本発明の半
導体装置は、電極と半導体層と間にコンタクト抵抗を形
成する場合すべてに適用されるものである。
【００５１】
【発明の効果】以上説明したように、本発明の半導体装
置によれば、バラスト抵抗として電極とのコンタクト抵
抗を用いたことにより、トランジスタ部分にバラスト抵
抗を配置した半導体装置におけるバラスト抵抗の厚さを
製造工程の増加を招かずに減少させることが可能となっ
た。
置によれば、バラスト抵抗として電極とのコンタクト抵
抗を用いたことにより、トランジスタ部分にバラスト抵
抗を配置した半導体装置におけるバラスト抵抗の厚さを
製造工程の増加を招かずに減少させることが可能となっ
た。
【図１】本発明の半導体装置の一実施形態のヘテロ接合
バイポーラトランジスタを示す半導体チップの断面図で
ある。
バイポーラトランジスタを示す半導体チップの断面図で
ある。
【図２】ｎ+型ＩｎＧａＡｓエミッタキャップ層のＩｎ
組成比及び不純物濃度と、コンタクト抵抗及びバラスト
抵抗の関係を示したグラフである。
組成比及び不純物濃度と、コンタクト抵抗及びバラスト
抵抗の関係を示したグラフである。
【図３】図１に示す半導体装置の製造工程を示すもの
で、工程Ａから工程Ｃを示す。
で、工程Ａから工程Ｃを示す。
【図４】図３に続く半導体装置の製造工程を示すもの
で、工程Ｄから工程Ｆを示す。
で、工程Ｄから工程Ｆを示す。
【図５】従来のバラスト抵抗をエミッタ層の上に配置し
たヘテロ接合バイポーラトランジスタの構造を示す断面
図である。
たヘテロ接合バイポーラトランジスタの構造を示す断面
図である。
【図６】従来の金属抵抗で構成されるバラスト抵抗をエ
ミッタ電極上に配置したヘテロ接合バイポーラトランジ
スタの構造を示す断面図である。
ミッタ電極上に配置したヘテロ接合バイポーラトランジ
スタの構造を示す断面図である。
１ ヘテロ接合バイポーラトランジスタ １０ 半絶縁性ＧａＡｓ基板 １１ ｎ+型ＧａＡｓサブコレクタ層 １２ ｎ-型ＧａＡｓコレクタ層 １３ ｐ+型ＧａＡｓベース層 １４ ｎ型ＡｌＧａＡｓエミッタ層 ３１ エミッタ電極 ３２ ベース電極 ３３ コレクタ電極 ４０ 低Ｉｎ組成ｎ+型ＩｎＧａＡｓエミッタキャップ
層
層
Claims (6)
- 【請求項１】 トランジスタの半導体領域と電極との間
に抵抗半導体を介在させる構造を有する半導体装置にお
いて、 前記抵抗半導体の抵抗が、前記電極とのコンタクト抵抗
により形成されていることを特徴とする半導体装置。 - 【請求項２】 請求項１記載の半導体装置において、 前記半導体装置が、ヘテロ接合バイポーラトランジスタ
であることを特徴とする半導体装置。 - 【請求項３】 請求項１又は２記載の半導体装置におい
て、 前記電極がエミッタ電極であり、前記抵抗半導体がバラ
スト抵抗であることを特徴とする半導体装置。 - 【請求項４】 請求項１〜３のいずれかに記載の半導体
装置において、 前記抵抗半導体が、不純物を高濃度に含有することを特
徴とする半導体装置。 - 【請求項５】 請求項１〜４のいずれかに記載の半導体
装置において、 前記抵抗半導体が、 ＩｎXＧａ1−XＡｓ（０＜Ｘ＜０．
４）で構成されることを特徴とする半導体装置。 - 【請求項６】 請求項２〜５のいずれかに記載の半導体
装置において、 前記抵抗半導体が、エミッタキャップ層であることを特
徴とする半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10177595A JP2000012559A (ja) | 1998-06-24 | 1998-06-24 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10177595A JP2000012559A (ja) | 1998-06-24 | 1998-06-24 | 半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2000012559A true JP2000012559A (ja) | 2000-01-14 |
Family
ID=16033751
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP10177595A Pending JP2000012559A (ja) | 1998-06-24 | 1998-06-24 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2000012559A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2000269231A (ja) * | 1999-03-18 | 2000-09-29 | Fujitsu Ltd | ヘテロ接合バイポーラトランジスタ |
| CN107895696A (zh) * | 2017-11-03 | 2018-04-10 | 厦门市三安集成电路有限公司 | 一种高精度的hbt制备工艺 |
| CN110998807A (zh) * | 2017-08-01 | 2020-04-10 | 株式会社村田制作所 | 半导体装置 |
-
1998
- 1998-06-24 JP JP10177595A patent/JP2000012559A/ja active Pending
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2000269231A (ja) * | 1999-03-18 | 2000-09-29 | Fujitsu Ltd | ヘテロ接合バイポーラトランジスタ |
| JP4695736B2 (ja) * | 1999-03-18 | 2011-06-08 | 富士通セミコンダクター株式会社 | ヘテロ接合バイポーラトランジスタ |
| CN110998807A (zh) * | 2017-08-01 | 2020-04-10 | 株式会社村田制作所 | 半导体装置 |
| CN110998807B (zh) * | 2017-08-01 | 2023-12-01 | 株式会社村田制作所 | 半导体装置 |
| CN107895696A (zh) * | 2017-11-03 | 2018-04-10 | 厦门市三安集成电路有限公司 | 一种高精度的hbt制备工艺 |
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