JP2001068557A - Ｐｉｎダイオードを含む複合半導体装置、この装置の製造方法及びこの装置を用いた高周波装置 - Google Patents
Ｐｉｎダイオードを含む複合半導体装置、この装置の製造方法及びこの装置を用いた高周波装置Info
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Abstract
(57)【要約】
【課題】 ＰＩＮダイオードと異なる種類の他の能動素
子を半導体基板上に集積化したＰＩＮダイオードを含む
複合半導体装置を提供する。 【解決手段】 半絶縁性ＧａＡｓ基板１１上にｎ型半導
体領域１２とｐ型半導体領域１３を設け、ｎ型半導体領
域１２上にｎ型オーミック電極１４を設け、ｐ型半導体
領域１３上にｐ型オーミック電極１５を設けている。ｎ
型半導体領域１２とｐ型半導体領域１３を相互に１μｍ
離間させて配置しており、これによりＰＩＮダイオード
１６のｐ層−ｉ層−ｎ層という構造が形成される。ま
た、半絶縁性ＧａＡｓ基板１１上にＦＥＴ１０を設けて
いる。
子を半導体基板上に集積化したＰＩＮダイオードを含む
複合半導体装置を提供する。 【解決手段】 半絶縁性ＧａＡｓ基板１１上にｎ型半導
体領域１２とｐ型半導体領域１３を設け、ｎ型半導体領
域１２上にｎ型オーミック電極１４を設け、ｐ型半導体
領域１３上にｐ型オーミック電極１５を設けている。ｎ
型半導体領域１２とｐ型半導体領域１３を相互に１μｍ
離間させて配置しており、これによりＰＩＮダイオード
１６のｐ層−ｉ層−ｎ層という構造が形成される。ま
た、半絶縁性ＧａＡｓ基板１１上にＦＥＴ１０を設けて
いる。
Description
【０００１】
【発明の属する技術分野】本発明は、ＰＩＮダイオード
を含む複合半導体装置、この装置の製造方法及びこの装
置を用いた高周波装置に関する。
を含む複合半導体装置、この装置の製造方法及びこの装
置を用いた高周波装置に関する。
【０００２】
【従来の技術】近年、情報通信機器においてはマルチメ
ディア化が急速に進み、移動体通信においても静止画像
から準動画、更に動画の通信へと情報通信量が増大し、
大容量高速通信への需要が高まっている。このため現在
は、携帯電話やＰＨＳによって用いられている０.３〜
３ＧＨｚ帯においては、もはや周波数資源が枯渇してい
る。
ディア化が急速に進み、移動体通信においても静止画像
から準動画、更に動画の通信へと情報通信量が増大し、
大容量高速通信への需要が高まっている。このため現在
は、携帯電話やＰＨＳによって用いられている０.３〜
３ＧＨｚ帯においては、もはや周波数資源が枯渇してい
る。
【０００３】そこで、３０〜３００ＧＨｚ帯という非常
に広いミリ波帯の利用が考えられている。このミリ波帯
を利用する通信システムでは、１本のアンテナに対して
送受信を時分割で振り分ける（ＴＤＤ；Time Division
Duplex）という多重アクセス方式が注目されている。
この多重アクセス方式においては、１つの共通端子から
の信号を２つの端子へ振り分けたり、２つの端子からの
信号を１つの共通端子に交互に加えるためのＳＰＤＴ
（Single Pole Dual Throw）スイッチが必要にな
る。
に広いミリ波帯の利用が考えられている。このミリ波帯
を利用する通信システムでは、１本のアンテナに対して
送受信を時分割で振り分ける（ＴＤＤ；Time Division
Duplex）という多重アクセス方式が注目されている。
この多重アクセス方式においては、１つの共通端子から
の信号を２つの端子へ振り分けたり、２つの端子からの
信号を１つの共通端子に交互に加えるためのＳＰＤＴ
（Single Pole Dual Throw）スイッチが必要にな
る。
【０００４】例えばマイクロ波帯では、ＳＰＤＴスイッ
チとして主に低消費電力のＦＥＴ（Field Effect Tra
nsistor）スイッチが用いられ、スイッチの入出力抵抗
（伝送ロス）を下げるため、ＦＥＴのＷｇ（ドレインと
ソース間のゲート電極の長さ）を大きくしている。
チとして主に低消費電力のＦＥＴ（Field Effect Tra
nsistor）スイッチが用いられ、スイッチの入出力抵抗
（伝送ロス）を下げるため、ＦＥＴのＷｇ（ドレインと
ソース間のゲート電極の長さ）を大きくしている。
【０００５】しかしながら、ＦＥＴのＷｇが大きいとＦ
ＥＴの入出力間容量が大きくなるので、ミリ波帯におい
てはＦＥＴの入出力間のアイソレーションを十分に確保
することができない。このため、ミリ波帯では、ＦＥＴ
に代わってＰＩＮダイオードが主に用いられる。
ＥＴの入出力間容量が大きくなるので、ミリ波帯におい
てはＦＥＴの入出力間のアイソレーションを十分に確保
することができない。このため、ミリ波帯では、ＦＥＴ
に代わってＰＩＮダイオードが主に用いられる。
【０００６】このＰＩＮダイオードは、電流入力に応答
して出力を制御するため、消費電力の面でＦＥＴスイッ
チに劣るが、オン時の抵抗をほぼ０と仮定することがで
き、また入出力間容量を非常に小さくすることができる
ため、低ロス、高アイソレーションを実現することがで
きる。
して出力を制御するため、消費電力の面でＦＥＴスイッ
チに劣るが、オン時の抵抗をほぼ０と仮定することがで
き、また入出力間容量を非常に小さくすることができる
ため、低ロス、高アイソレーションを実現することがで
きる。
【０００７】一方、マイクロ波帯では、各コンポーネン
ト（パワーアンプ、低雑音アンプ、ミキサー、発振器、
アンテナ、スイッチ等）を基板上で組み合わせて実装し
ているが、ミリ波帯では、各コンポーネントを基板に実
装した上で、各コンポーネントの整合の劣化を基板上で
調整することが難しく、また各コンポーネント間の伝送
ロスなどが問題となるため、１つの半導体基板上で各コ
ンポーネントを集積化することが望まれている。
ト（パワーアンプ、低雑音アンプ、ミキサー、発振器、
アンテナ、スイッチ等）を基板上で組み合わせて実装し
ているが、ミリ波帯では、各コンポーネントを基板に実
装した上で、各コンポーネントの整合の劣化を基板上で
調整することが難しく、また各コンポーネント間の伝送
ロスなどが問題となるため、１つの半導体基板上で各コ
ンポーネントを集積化することが望まれている。
【０００８】
【発明が解決しようとする課題】しかしながら、ＰＩＮ
ダイオードは、エピタキシャル成長法によってｎ層、ｉ
層及びｐ層を順に積層した構造を有しており、このＰＩ
Ｎダイオードの積層構造が半導体基板上のＦＥＴやＨＢ
Ｔ（Hetero Bipolar Trasistor）の積層構造とは大き
く異なるため、ＰＩＮダイオードをＦＥＴやＨＢＴと共
に１つの半導体基板上に形成し、各コンポーネントを集
積化することはなかった。
ダイオードは、エピタキシャル成長法によってｎ層、ｉ
層及びｐ層を順に積層した構造を有しており、このＰＩ
Ｎダイオードの積層構造が半導体基板上のＦＥＴやＨＢ
Ｔ（Hetero Bipolar Trasistor）の積層構造とは大き
く異なるため、ＰＩＮダイオードをＦＥＴやＨＢＴと共
に１つの半導体基板上に形成し、各コンポーネントを集
積化することはなかった。
【０００９】そこで、本発明は、上記従来の課題を解決
するためになされたもので、ＰＩＮダイオードと異なる
種類の他の能動素子を半導体基板上に集積化したＰＩＮ
ダイオードを含む複合半導体装置、この装置の製造方法
及びこの装置を用いた高周波装置を提供することを目的
とする。
するためになされたもので、ＰＩＮダイオードと異なる
種類の他の能動素子を半導体基板上に集積化したＰＩＮ
ダイオードを含む複合半導体装置、この装置の製造方法
及びこの装置を用いた高周波装置を提供することを目的
とする。
【００１０】
【課題を解決するための手段】上記課題を解決するため
に、本発明のＰＩＮダイオードを含む複合半導体装置
は、高抵抗半導体基板と、該高抵抗半導体基板上に形成
され、ｎ型半導体領域及びｐ型半導体領域を含むＰＩＮ
ダイオードと、該高抵抗半導体基板上に形成され、該Ｐ
ＩＮダイオードとは異なる種類の能動素子とを備え、該
ｎ型半導体領域及び前記ｐ型半導体領域の少なくとも一
方は、イオン注入されたものである。
に、本発明のＰＩＮダイオードを含む複合半導体装置
は、高抵抗半導体基板と、該高抵抗半導体基板上に形成
され、ｎ型半導体領域及びｐ型半導体領域を含むＰＩＮ
ダイオードと、該高抵抗半導体基板上に形成され、該Ｐ
ＩＮダイオードとは異なる種類の能動素子とを備え、該
ｎ型半導体領域及び前記ｐ型半導体領域の少なくとも一
方は、イオン注入されたものである。
【００１１】本発明によれば、ＰＩＮダイオードのｎ型
半導体領域及びｐ型半導体領域の少なくとも一方がイオ
ン注入されたものである。このため、他の種類の能動素
子の半導体層をメサ状に分離させ露出させた高抵抗半導
体基板上に、ＰＩＮダイオードをイオン注入によって形
成することができ、ＰＩＮダイオード及び他の種類の能
動素子を同一の高抵抗半導体基板上に集積化することが
できる。
半導体領域及びｐ型半導体領域の少なくとも一方がイオ
ン注入されたものである。このため、他の種類の能動素
子の半導体層をメサ状に分離させ露出させた高抵抗半導
体基板上に、ＰＩＮダイオードをイオン注入によって形
成することができ、ＰＩＮダイオード及び他の種類の能
動素子を同一の高抵抗半導体基板上に集積化することが
できる。
【００１２】一実施形態では、前記高抵抗半導体基板
は、ＧａＡｓ基板である。
は、ＧａＡｓ基板である。
【００１３】このＧａＡｓ基板は、マイクロ波、及びミ
リ波帯用の能動素子（ＦＥＴやＨＢＴ）に適している。
リ波帯用の能動素子（ＦＥＴやＨＢＴ）に適している。
【００１４】一実施形態では、前記ＰＩＮダイオードの
ｎ型半導体領域及びｐ型半導体領域の一方は、結晶成長
されたものである。
ｎ型半導体領域及びｐ型半導体領域の一方は、結晶成長
されたものである。
【００１５】イオン注入された半導体領域を活性化（熱
処理）する際、半導体領域内の大きな拡散係数を有する
ドーパントは他の伝導型の半導体領域にも拡散し活性化
されて、この他の伝導型の半導体領域のキャリアを補償
してしまう傾向にある。大きな拡散係数を有するドーパ
ントを含む半導体領域が結晶成長されたものであると、
この結晶成長された半導体領域のドーパントが結晶を構
成する原子と結合しているため、イオン注入された他の
半導体領域を活性化しても、結晶成長された半導体領域
のドーパントがエネルギー的に安定な状態にあって拡散
しない。つまり、大きな拡散係数を有するドーパントが
他の伝導型の半導体領域に拡散することがない。これに
より、ｎ型半導体領域とｐ型半導体領域間の距離を一定
に保つことができ、信頼性が向上する。
処理）する際、半導体領域内の大きな拡散係数を有する
ドーパントは他の伝導型の半導体領域にも拡散し活性化
されて、この他の伝導型の半導体領域のキャリアを補償
してしまう傾向にある。大きな拡散係数を有するドーパ
ントを含む半導体領域が結晶成長されたものであると、
この結晶成長された半導体領域のドーパントが結晶を構
成する原子と結合しているため、イオン注入された他の
半導体領域を活性化しても、結晶成長された半導体領域
のドーパントがエネルギー的に安定な状態にあって拡散
しない。つまり、大きな拡散係数を有するドーパントが
他の伝導型の半導体領域に拡散することがない。これに
より、ｎ型半導体領域とｐ型半導体領域間の距離を一定
に保つことができ、信頼性が向上する。
【００１６】例えば、ｐ型ドーパントは、ｎ型ドーパン
トと比較すると、大きな拡散係数を有する。そこで、ｐ
型ドーパントを含む半導体領域を結晶成長により形成す
れば、ｎ型ドーパントをイオン注入した半導体領域を活
性化する際、結晶成長された半導体領域のｐ型ドーパン
トがｎ型ドーパントを含む半導体領域に拡散しない。
トと比較すると、大きな拡散係数を有する。そこで、ｐ
型ドーパントを含む半導体領域を結晶成長により形成す
れば、ｎ型ドーパントをイオン注入した半導体領域を活
性化する際、結晶成長された半導体領域のｐ型ドーパン
トがｎ型ドーパントを含む半導体領域に拡散しない。
【００１７】一実施形態では、前記結晶成長法で形成さ
れるｎ型半導体領域及びｐ型半導体領域の一方に重なる
絶縁領域を備え、該絶縁領域は、結晶成長されたもので
ある。
れるｎ型半導体領域及びｐ型半導体領域の一方に重なる
絶縁領域を備え、該絶縁領域は、結晶成長されたもので
ある。
【００１８】この結晶成長された絶縁領域も、結晶成長
された半導体領域のドーパントの拡散を防止する。
された半導体領域のドーパントの拡散を防止する。
【００１９】一実施形態では、前記高抵抗半導体基板に
形成され、高周波信号を供給する伝送線路を備える。
形成され、高周波信号を供給する伝送線路を備える。
【００２０】この伝送線路とＰＩＮダイオードを組み合
わせることにより、ＰＩＮダイオードスイッチを構成す
ることができ、更には他の種類の能動素子との組み合わ
せにより、各種のコンポーネントを集積化することがで
きる。
わせることにより、ＰＩＮダイオードスイッチを構成す
ることができ、更には他の種類の能動素子との組み合わ
せにより、各種のコンポーネントを集積化することがで
きる。
【００２１】本発明のＰＩＮダイオードを含む複合半導
体装置を用いた高周波装置は、上記ＰＩＮダイオードと
して、第１、第２及び第３ＰＩＮダイオードを備え、該
第１ＰＩＮダイオードを伝送線路に挿入し、該第２及び
第３ＰＩＮダイオードのアノードを該第１ＰＩＮダイオ
ードのカソード側で該伝送線路に接続し、該第２及び第
３ＰＩＮダイオードのカソードを接地している。
体装置を用いた高周波装置は、上記ＰＩＮダイオードと
して、第１、第２及び第３ＰＩＮダイオードを備え、該
第１ＰＩＮダイオードを伝送線路に挿入し、該第２及び
第３ＰＩＮダイオードのアノードを該第１ＰＩＮダイオ
ードのカソード側で該伝送線路に接続し、該第２及び第
３ＰＩＮダイオードのカソードを接地している。
【００２２】また、本発明のＰＩＮダイオードを含む複
合半導体装置を用いた高周波装置は、上記ＰＩＮダイオ
ードとして、第１、第２及び第３ＰＩＮダイオードを備
え、該第１ＰＩＮダイオードを伝送線路に挿入し、該第
２及び第３ＰＩＮダイオードのカソードを該第１ＰＩＮ
ダイオードのアノード側で該伝送線路に接続し、該第２
及び第３ＰＩＮダイオードのアノードを接地している。
合半導体装置を用いた高周波装置は、上記ＰＩＮダイオ
ードとして、第１、第２及び第３ＰＩＮダイオードを備
え、該第１ＰＩＮダイオードを伝送線路に挿入し、該第
２及び第３ＰＩＮダイオードのカソードを該第１ＰＩＮ
ダイオードのアノード側で該伝送線路に接続し、該第２
及び第３ＰＩＮダイオードのアノードを接地している。
【００２３】本発明によれば、第１ＰＩＮダイオードに
順方向の電流を流せば、第１ＰＩＮダイオードがオンと
なって、高周波信号を伝送線路を通じて伝送することが
でき、第１ＰＩＮダイオードに逆方向の電流を流せば、
第１ＰＩＮダイオードがオフとなり、第２ＰＩＮダイオ
ードがオンになるので、伝送線路のアイソレーションが
非常に高くなり、高周波信号が遮断される。従って、低
ロス、高アイソレーションのＰＩＮダイオードスイッチ
が実現される。勿論、このＰＩＮダイオードスイッチを
各種のコンポーネントと集積化することができる。
順方向の電流を流せば、第１ＰＩＮダイオードがオンと
なって、高周波信号を伝送線路を通じて伝送することが
でき、第１ＰＩＮダイオードに逆方向の電流を流せば、
第１ＰＩＮダイオードがオフとなり、第２ＰＩＮダイオ
ードがオンになるので、伝送線路のアイソレーションが
非常に高くなり、高周波信号が遮断される。従って、低
ロス、高アイソレーションのＰＩＮダイオードスイッチ
が実現される。勿論、このＰＩＮダイオードスイッチを
各種のコンポーネントと集積化することができる。
【００２４】また、本発明のＰＩＮダイオードを含む複
合半導体装置を用いた高周波装置は、上記ＰＩＮダイオ
ードとして、第１、第２及び第３ＰＩＮダイオードを２
組み備え、上記各第１ＰＩＮダイオードのカソードを向
き合わせて該各第１ＰＩＮダイオードを伝送線路に挿入
し、上記各第２及び第３ＰＩＮダイオードのアノードを
該各第１ＰＩＮダイオードのカソード側で該伝送線路に
それぞれ接続し、該各第２及び第３ＰＩＮダイオードの
カソードを接地し、該２組みを鏡面対称に配置してい
る。
合半導体装置を用いた高周波装置は、上記ＰＩＮダイオ
ードとして、第１、第２及び第３ＰＩＮダイオードを２
組み備え、上記各第１ＰＩＮダイオードのカソードを向
き合わせて該各第１ＰＩＮダイオードを伝送線路に挿入
し、上記各第２及び第３ＰＩＮダイオードのアノードを
該各第１ＰＩＮダイオードのカソード側で該伝送線路に
それぞれ接続し、該各第２及び第３ＰＩＮダイオードの
カソードを接地し、該２組みを鏡面対称に配置してい
る。
【００２５】また、本発明のＰＩＮダイオードを含む複
合半導体装置を用いた高周波装置は、上記ＰＩＮダイオ
ードとして、第１、第２及び第３ＰＩＮダイオードを２
組み備え、上記各第１ＰＩＮダイオードのアノードを向
き合わせて該各第１ＰＩＮダイオードを伝送線路に挿入
し、上記各第２及び第３ＰＩＮダイオードのカソードを
該各第１ＰＩＮダイオードのアノード側で該伝送線路に
それぞれ接続し、該各第２及び第３ＰＩＮダイオードの
アノードを接地し、該２組みを鏡面対称に配置してい
る。
合半導体装置を用いた高周波装置は、上記ＰＩＮダイオ
ードとして、第１、第２及び第３ＰＩＮダイオードを２
組み備え、上記各第１ＰＩＮダイオードのアノードを向
き合わせて該各第１ＰＩＮダイオードを伝送線路に挿入
し、上記各第２及び第３ＰＩＮダイオードのカソードを
該各第１ＰＩＮダイオードのアノード側で該伝送線路に
それぞれ接続し、該各第２及び第３ＰＩＮダイオードの
アノードを接地し、該２組みを鏡面対称に配置してい
る。
【００２６】ここでは、２組みのＰＩＮダイオードスイ
ッチを鏡面対称に配置しているため、いわゆるＳＰＤＴ
スイッチが構成される。勿論、このＳＰＤＴスイッチを
各種のコンポーネントと集積化することができる。
ッチを鏡面対称に配置しているため、いわゆるＳＰＤＴ
スイッチが構成される。勿論、このＳＰＤＴスイッチを
各種のコンポーネントと集積化することができる。
【００２７】一実施形態では、前記伝送線路は、コプレ
ーナ線路である。
ーナ線路である。
【００２８】コプレーナ線路を用いれば、ＰＩＮダイオ
ードと接地間の距離を物理的な長さで数十ミクロンにす
ることができるので、実質的に電気長０の理想的な接地
を実現することができる。
ードと接地間の距離を物理的な長さで数十ミクロンにす
ることができるので、実質的に電気長０の理想的な接地
を実現することができる。
【００２９】一実施形態では、高抵抗半導体基板上に、
前記伝送線路に接続された電源回路を備える。
前記伝送線路に接続された電源回路を備える。
【００３０】この場合、電源回路をも同一の高抵抗半導
体基板上に集積化することができる。例えば、電源回路
をも集積化したモノリシックマイクロ波ＩＣ（ＭＭＩ
Ｃ）を実現することができる。
体基板上に集積化することができる。例えば、電源回路
をも集積化したモノリシックマイクロ波ＩＣ（ＭＭＩ
Ｃ）を実現することができる。
【００３１】本発明のＰＩＮダイオードを含む複合半導
体装置を用いた高周波装置は、前記ＰＩＮダイオードを
伝送線路に挿入し、該ＰＩＮダイオードのアノードを、
該ＰＩＮダイオードのアノード側に接続された高周波阻
止部材を介して電源端子に接続し、前記能動素子として
ＦＥＴを有し、該ＰＩＮダイオードのカソードと該ＦＥ
Ｔのドレインとを、該ＰＩＮダイオードのカソード側に
接続された高周波阻止部材を介して接続し、該ＦＥＴの
ゲートを高周波阻止部材を介して制御端子に接続し、該
ＦＥＴのソースを接地している。
体装置を用いた高周波装置は、前記ＰＩＮダイオードを
伝送線路に挿入し、該ＰＩＮダイオードのアノードを、
該ＰＩＮダイオードのアノード側に接続された高周波阻
止部材を介して電源端子に接続し、前記能動素子として
ＦＥＴを有し、該ＰＩＮダイオードのカソードと該ＦＥ
Ｔのドレインとを、該ＰＩＮダイオードのカソード側に
接続された高周波阻止部材を介して接続し、該ＦＥＴの
ゲートを高周波阻止部材を介して制御端子に接続し、該
ＦＥＴのソースを接地している。
【００３２】この場合、制御端子に印加する電圧をＦＥ
Ｔのしきい値電圧より低くすると、ＰＩＮダイオードに
電流が流れず、高周波信号が遮断される。また、制御端
子に印加する電圧をＦＥＴのしきい値電圧より十分高く
すると、ＰＩＮダイオードに電流が流れ、高周波信号を
伝送線路を通じて伝送することできる。
Ｔのしきい値電圧より低くすると、ＰＩＮダイオードに
電流が流れず、高周波信号が遮断される。また、制御端
子に印加する電圧をＦＥＴのしきい値電圧より十分高く
すると、ＰＩＮダイオードに電流が流れ、高周波信号を
伝送線路を通じて伝送することできる。
【００３３】特に、ＦＥＴをディプリーション・モード
のＭＯＳＦＥＴとした場合、ゲートにはごくわずかの逆
方向リーク電流が流れるにすぎず、制御端子を駆動する
回路の電流供給能力がごく小さいもので良い。このた
め、駆動回路を含めた周辺回路を従来に比べて簡略化す
ることが可能である。
のＭＯＳＦＥＴとした場合、ゲートにはごくわずかの逆
方向リーク電流が流れるにすぎず、制御端子を駆動する
回路の電流供給能力がごく小さいもので良い。このた
め、駆動回路を含めた周辺回路を従来に比べて簡略化す
ることが可能である。
【００３４】また、本発明のＰＩＮダイオードを含む複
合半導体装置を用いた高周波装置は、前記ＰＩＮダイオ
ードを伝送線路に挿入し、前記能動素子としてＦＥＴを
有し、該ＰＩＮダイオードのアノードと該ＦＥＴのソー
スとを、該ＰＩＮダイオードのアノード側に接続された
高周波阻止部材を介して接続し、該ＦＥＴのゲートを高
周波阻止部材を介して制御端子に接続し、該ＦＥＴのド
レインを電源端子に接続している。
合半導体装置を用いた高周波装置は、前記ＰＩＮダイオ
ードを伝送線路に挿入し、前記能動素子としてＦＥＴを
有し、該ＰＩＮダイオードのアノードと該ＦＥＴのソー
スとを、該ＰＩＮダイオードのアノード側に接続された
高周波阻止部材を介して接続し、該ＦＥＴのゲートを高
周波阻止部材を介して制御端子に接続し、該ＦＥＴのド
レインを電源端子に接続している。
【００３５】ここでは、ＦＥＴとＰＩＮダイオードがい
わゆる自己バイアス回路を構成する。このため、制御端
子に印加する電圧が０Ｖの場合にＦＥＴおよびＰＩＮダ
イオードがオフになり、制御端子に印加する電圧がＰＩ
Ｎダイオードの立ち上がり電圧よりも高い場合にＦＥＴ
およびＰＩＮダイオードがオンとなる。よって、制御端
子を駆動するために正電圧のみを用いれば良く、駆動回
路を含めた周辺回路をさらに簡略化することが可能であ
る。
わゆる自己バイアス回路を構成する。このため、制御端
子に印加する電圧が０Ｖの場合にＦＥＴおよびＰＩＮダ
イオードがオフになり、制御端子に印加する電圧がＰＩ
Ｎダイオードの立ち上がり電圧よりも高い場合にＦＥＴ
およびＰＩＮダイオードがオンとなる。よって、制御端
子を駆動するために正電圧のみを用いれば良く、駆動回
路を含めた周辺回路をさらに簡略化することが可能であ
る。
【００３６】また、本発明のＰＩＮダイオードを含む複
合半導体装置を用いた高周波装置は、前記ＰＩＮダイオ
ードのアノードを伝送線路に接続すると共に、該ＰＩＮ
ダイオードのアノードを、高周波阻止部材を介して電源
端子に接続し、前記能動素子としてＦＥＴを有し、該Ｆ
ＥＴのドレインを該ＰＩＮダイオードのカソードに接続
し、該ＦＥＴのゲートを高周波阻止部材を介して制御端
子に接続し、該ＦＥＴのソースを接地している。
合半導体装置を用いた高周波装置は、前記ＰＩＮダイオ
ードのアノードを伝送線路に接続すると共に、該ＰＩＮ
ダイオードのアノードを、高周波阻止部材を介して電源
端子に接続し、前記能動素子としてＦＥＴを有し、該Ｆ
ＥＴのドレインを該ＰＩＮダイオードのカソードに接続
し、該ＦＥＴのゲートを高周波阻止部材を介して制御端
子に接続し、該ＦＥＴのソースを接地している。
【００３７】また、本発明のＰＩＮダイオードを含む複
合半導体装置を用いた高周波装置は、前記ＰＩＮダイオ
ードのアノードを伝送線路に接続し、該ＰＩＮダイオー
ドのカソードを接地し、前記能動素子としてＦＥＴを有
し、該ＦＥＴのドレインを電源端子に接続し、該ＦＥＴ
のゲートを高周波阻止部材を介して制御端子に接続し、
該ＦＥＴのソースと該ＰＩＮダイオードのアノードと
を、高周波阻止部材を介して接続している。
合半導体装置を用いた高周波装置は、前記ＰＩＮダイオ
ードのアノードを伝送線路に接続し、該ＰＩＮダイオー
ドのカソードを接地し、前記能動素子としてＦＥＴを有
し、該ＦＥＴのドレインを電源端子に接続し、該ＦＥＴ
のゲートを高周波阻止部材を介して制御端子に接続し、
該ＦＥＴのソースと該ＰＩＮダイオードのアノードと
を、高周波阻止部材を介して接続している。
【００３８】ここでは、制御端子に印加する電圧により
ＰＩＮダイオードがオン／オフする。ＰＩＮダイオード
がオンのときに伝送線路が接地されて高周波信号が遮断
され、ＰＩＮダイオードがオフのときに高周波信号が伝
送線路を通じて伝送される。よって、駆動回路を含めた
周辺回路を従来に比べて簡略化することが可能である。
ＰＩＮダイオードがオン／オフする。ＰＩＮダイオード
がオンのときに伝送線路が接地されて高周波信号が遮断
され、ＰＩＮダイオードがオフのときに高周波信号が伝
送線路を通じて伝送される。よって、駆動回路を含めた
周辺回路を従来に比べて簡略化することが可能である。
【００３９】本発明のＰＩＮダイオードを含む複合半導
体装置の製造方法は、高抵抗半導体基板にそれぞれの不
純物を注入してｐ型半導体領域及びｎ型半導体領域を形
成する工程と、該ｐ型半導体領域及び該ｎ型半導体領域
を活性化する工程と、該ｎ型半導体領域にオーミック金
属を形成する工程と、該ｎ型半導体領域のオーミック金
属を熱処理する工程と、該ｐ型半導体領域にオーミック
金属を形成する工程と、該ｐ型半導体領域及び該ｎ型半
導体領域のオーミック金属に接続される伝送線路を形成
する工程とを含んでいる。
体装置の製造方法は、高抵抗半導体基板にそれぞれの不
純物を注入してｐ型半導体領域及びｎ型半導体領域を形
成する工程と、該ｐ型半導体領域及び該ｎ型半導体領域
を活性化する工程と、該ｎ型半導体領域にオーミック金
属を形成する工程と、該ｎ型半導体領域のオーミック金
属を熱処理する工程と、該ｐ型半導体領域にオーミック
金属を形成する工程と、該ｐ型半導体領域及び該ｎ型半
導体領域のオーミック金属に接続される伝送線路を形成
する工程とを含んでいる。
【００４０】例えば、ＦＥＴの積層構造を有する半導体
層を高抵抗半導体基板に予め形成しておき、ＦＥＴを除
く領域で高抵抗半導体基板を露出させ、この後に上記各
工程を行えば、ＰＩＮダイオードを形成することがで
き、ＰＩＮダイオードとＦＥＴを集積化することができ
る。
層を高抵抗半導体基板に予め形成しておき、ＦＥＴを除
く領域で高抵抗半導体基板を露出させ、この後に上記各
工程を行えば、ＰＩＮダイオードを形成することがで
き、ＰＩＮダイオードとＦＥＴを集積化することができ
る。
【００４１】また、本発明のＰＩＮダイオードを含む複
合半導体装置の製造方法は、高抵抗半導体基板にｐ型半
導体領域をエピタキシャル成長法で形成する工程と、該
高抵抗半導体基板に不純物を注入してｎ型半導体領域を
形成する工程と、該ｎ型半導体領域を活性化する工程
と、該ｎ型半導体領域にオーミック金属を形成する工程
と、該ｎ型半導体領域のオーミック金属を熱処理する工
程と、該ｐ型半導体領域にオーミック金属を形成する工
程と、該ｐ型半導体領域及び該ｎ型半導体領域のオーミ
ック金属に接続される伝送線路を形成する工程とを含ん
でいる。
合半導体装置の製造方法は、高抵抗半導体基板にｐ型半
導体領域をエピタキシャル成長法で形成する工程と、該
高抵抗半導体基板に不純物を注入してｎ型半導体領域を
形成する工程と、該ｎ型半導体領域を活性化する工程
と、該ｎ型半導体領域にオーミック金属を形成する工程
と、該ｎ型半導体領域のオーミック金属を熱処理する工
程と、該ｐ型半導体領域にオーミック金属を形成する工
程と、該ｐ型半導体領域及び該ｎ型半導体領域のオーミ
ック金属に接続される伝送線路を形成する工程とを含ん
でいる。
【００４２】ここでも、例えばＦＥＴの積層構造を有す
る半導体層を高抵抗半導体基板に予め形成しておき、Ｆ
ＥＴを除く領域で高抵抗半導体基板を露出させ、この後
に上記各工程を行えば、ＰＩＮダイオードとＦＥＴを集
積化することができる。また、ｐ型半導体領域をエピタ
キシャル成長法で形成しているので、ｎ型半導体領域を
活性化する際、ｐ型半導体領域の大きな拡散係数を有す
るｐ型ドーパントがｎ型半導体領域に拡散せずに済む。
る半導体層を高抵抗半導体基板に予め形成しておき、Ｆ
ＥＴを除く領域で高抵抗半導体基板を露出させ、この後
に上記各工程を行えば、ＰＩＮダイオードとＦＥＴを集
積化することができる。また、ｐ型半導体領域をエピタ
キシャル成長法で形成しているので、ｎ型半導体領域を
活性化する際、ｐ型半導体領域の大きな拡散係数を有す
るｐ型ドーパントがｎ型半導体領域に拡散せずに済む。
【００４３】
【発明の実施の形態】（実施形態１）図１は、本発明の
実施形態１に係わるＰＩＮダイオードを含む複合半導体
装置を示している。図１において、半絶縁性ＧａＡｓ基
板１１上にｎ型半導体領域１２とｐ型半導体領域１３を
設け、ｎ型半導体領域１２上にｎ型オーミック電極１４
を設け、ｐ型半導体領域１３上にｐ型オーミック電極１
５を設けている。ｎ型半導体領域１２とｐ型半導体領域
１３を相互に１μｍ離間させて配置しており、これによ
りＰＩＮダイオード１６のｐ層−ｉ層−ｎ層という構造
が形成される。また、半絶縁性ＧａＡｓ基板１１上にＦ
ＥＴ（Field Effect Transistor）１０を設けてい
る。
実施形態１に係わるＰＩＮダイオードを含む複合半導体
装置を示している。図１において、半絶縁性ＧａＡｓ基
板１１上にｎ型半導体領域１２とｐ型半導体領域１３を
設け、ｎ型半導体領域１２上にｎ型オーミック電極１４
を設け、ｐ型半導体領域１３上にｐ型オーミック電極１
５を設けている。ｎ型半導体領域１２とｐ型半導体領域
１３を相互に１μｍ離間させて配置しており、これによ
りＰＩＮダイオード１６のｐ層−ｉ層−ｎ層という構造
が形成される。また、半絶縁性ＧａＡｓ基板１１上にＦ
ＥＴ（Field Effect Transistor）１０を設けてい
る。
【００４４】次に、実施形態１の複合半導体装置の製造
方法を図２（ａ）〜図２（ｃ）、図３（ａ）〜図３
（ｃ）、図４（ａ）〜図４（ｃ）、図５（ａ）〜図５
（ｃ）、図６（ａ）〜図６（ｃ）、図７（ａ）〜図７
（ｅ）を参照しながら説明する。
方法を図２（ａ）〜図２（ｃ）、図３（ａ）〜図３
（ｃ）、図４（ａ）〜図４（ｃ）、図５（ａ）〜図５
（ｃ）、図６（ａ）〜図６（ｃ）、図７（ａ）〜図７
（ｅ）を参照しながら説明する。
【００４５】まず、図２（ａ）に示す半絶縁性ＧａＡｓ
基板１１上にＦＥＴの積層構造を有する半導体層１０１
を形成し、更に半導体層１０１上にレジスト層を積層
し、このレジスト層をパターニングしてレジストパター
ン１０２を形成する。このレジストパターン１０２は、
後で形成されるＦＥＴ１０の活性領域をマスクしてお
り、この活性領域の半導体層１０１を残して、この半導
体層１０１の他の部分をエッチングにより除去する。こ
の後、レジストパターン１０２を除去する。
基板１１上にＦＥＴの積層構造を有する半導体層１０１
を形成し、更に半導体層１０１上にレジスト層を積層
し、このレジスト層をパターニングしてレジストパター
ン１０２を形成する。このレジストパターン１０２は、
後で形成されるＦＥＴ１０の活性領域をマスクしてお
り、この活性領域の半導体層１０１を残して、この半導
体層１０１の他の部分をエッチングにより除去する。こ
の後、レジストパターン１０２を除去する。
【００４６】次に、図２（ｂ）に示す様に、半絶縁性Ｇ
ａＡｓ基板１１上にレジストパターン１０３を形成し、
更にｎ型のドーパントとなるＳｉをレジストパターン１
０３の開口部１０３ａを通じて半絶縁性ＧａＡＳ基板１
１に注入し、Ｓｉ注入領域１０４を形成する。この後、
レジストパターン１０３を除去する。
ａＡｓ基板１１上にレジストパターン１０３を形成し、
更にｎ型のドーパントとなるＳｉをレジストパターン１
０３の開口部１０３ａを通じて半絶縁性ＧａＡＳ基板１
１に注入し、Ｓｉ注入領域１０４を形成する。この後、
レジストパターン１０３を除去する。
【００４７】また、図２（ｃ）に示す様に、半絶縁性Ｇ
ａＡｓ基板１１上にレジストパターン１０５を形成し、
更にｐ型のドーパントとなるＺｎをレジストパターン１
０５の開口部１０５ａを通じて半絶縁性ＧａＡＳ基板１
１に注入し、Ｚｎ注入領域１０６を形成する。この後、
レジストパターン１０５を除去する。
ａＡｓ基板１１上にレジストパターン１０５を形成し、
更にｐ型のドーパントとなるＺｎをレジストパターン１
０５の開口部１０５ａを通じて半絶縁性ＧａＡＳ基板１
１に注入し、Ｚｎ注入領域１０６を形成する。この後、
レジストパターン１０５を除去する。
【００４８】Ｓｉ注入領域１０４とＺｎ注入領域１０６
は、１μｍだけ離間されている。
は、１μｍだけ離間されている。
【００４９】次に、図３（ａ）に示す様に、ＳｉＮ層１
０７を３０００Åの厚さで堆積し、８５０℃で熱処理す
る。これによって、図３（ｂ）に示す様に、Ｓｉ注入領
域１０４のドーパント及びＺｎ注入領域１０６のドーパ
ントが活性化し、Ｓｉ注入領域１０４がｎ型半導体領域
１２となり、Ｚｎ注入領域１０６がｐ型半導体領域１３
となる。この後、ＳｉＮ層１０７をリン酸系のエッチャ
ントで除去する。
０７を３０００Åの厚さで堆積し、８５０℃で熱処理す
る。これによって、図３（ｂ）に示す様に、Ｓｉ注入領
域１０４のドーパント及びＺｎ注入領域１０６のドーパ
ントが活性化し、Ｓｉ注入領域１０４がｎ型半導体領域
１２となり、Ｚｎ注入領域１０６がｐ型半導体領域１３
となる。この後、ＳｉＮ層１０７をリン酸系のエッチャ
ントで除去する。
【００５０】これまでの工程によりＰＩＮダイオード１
６のｐ層−ｉ層−ｎ層という構造が形成される。
６のｐ層−ｉ層−ｎ層という構造が形成される。
【００５１】次に、図３（ｃ）に示す様に、ＳｉＯ2層
１１０を２０００Åの厚さで堆積し、更に図４（ａ）に
示す様に、レジストパターン１１２をマスクとして形成
し、フッ酸系のエッチャントによりエッチングして、ｎ
型半導体領域１２及び後で形成されるＦＥＴ１０のオー
ミック電極領域１１１上のＳｉＯ2層１１０を除去す
る。
１１０を２０００Åの厚さで堆積し、更に図４（ａ）に
示す様に、レジストパターン１１２をマスクとして形成
し、フッ酸系のエッチャントによりエッチングして、ｎ
型半導体領域１２及び後で形成されるＦＥＴ１０のオー
ミック電極領域１１１上のＳｉＯ2層１１０を除去す
る。
【００５２】引き続いて、図４（ｂ）に示す様に、ｎ型
オーミック金属１１４（ＡｕＧｅ／Ｎｉ／Ａｕ＝５００
Å／５００Å／５０００Å）を蒸着し、図４（ｃ）に示
す様にリフトオフ法によりｎ型オーミック金属１１４を
パターニングし、ｎ型半導体領域１２上にｎ型オーミッ
ク電極１４を形成すると共に、後で形成されるＦＥＴ１
０のオーミック電極（ソース電極とドレイン電極）１１
３を形成する。その後、４５０℃で１０分間熱処理を行
う。
オーミック金属１１４（ＡｕＧｅ／Ｎｉ／Ａｕ＝５００
Å／５００Å／５０００Å）を蒸着し、図４（ｃ）に示
す様にリフトオフ法によりｎ型オーミック金属１１４を
パターニングし、ｎ型半導体領域１２上にｎ型オーミッ
ク電極１４を形成すると共に、後で形成されるＦＥＴ１
０のオーミック電極（ソース電極とドレイン電極）１１
３を形成する。その後、４５０℃で１０分間熱処理を行
う。
【００５３】更に、図５（ａ）に示す様に、レジストパ
ターン１１５をマスクとして形成し、図５（ｂ）に示す
様に、フッ酸系のエッチャントによりＳｉＯ2層１１０
を除去するリセスエッチングを行う。この後、レジスト
パターン１１５を除去する。
ターン１１５をマスクとして形成し、図５（ｂ）に示す
様に、フッ酸系のエッチャントによりＳｉＯ2層１１０
を除去するリセスエッチングを行う。この後、レジスト
パターン１１５を除去する。
【００５４】次に、図５（ｃ）に示す様に、レジストパ
ターン１１６をマスクとして形成し、フッ酸系のエッチ
ャントによりエッチングして、ｐ型半導体領域１３のＳ
ｉＯ 2層１１０を除去する。この後、レジストパターン
１１６を除去する。
ターン１１６をマスクとして形成し、フッ酸系のエッチ
ャントによりエッチングして、ｐ型半導体領域１３のＳ
ｉＯ 2層１１０を除去する。この後、レジストパターン
１１６を除去する。
【００５５】引き続いて、図６（ａ）に示す様に、レジ
ストパターン１１９をマスクとして形成し、図６（ｂ）
に示す様に、ｐ型オーミック金属でありかつＦＥＴのゲ
ート電極であるＴｉ／Ｐｔ／Ａｕ＝５００Å／５００Å
／５０００Åの層１１７を蒸着し、図６（ｃ）に示す様
にリフトオフ法によりｐ型オーミック金属１１７をパタ
ーニングし、ｐ型半導体領域１３上にｐ型オーミック電
極１５を形成すると共に、ＦＥＴ１０のゲート電極１１
８を形成する。
ストパターン１１９をマスクとして形成し、図６（ｂ）
に示す様に、ｐ型オーミック金属でありかつＦＥＴのゲ
ート電極であるＴｉ／Ｐｔ／Ａｕ＝５００Å／５００Å
／５０００Åの層１１７を蒸着し、図６（ｃ）に示す様
にリフトオフ法によりｐ型オーミック金属１１７をパタ
ーニングし、ｐ型半導体領域１３上にｐ型オーミック電
極１５を形成すると共に、ＦＥＴ１０のゲート電極１１
８を形成する。
【００５６】更に、図７（ａ）に示す様に、ＳｉＮ層１
２１を５０００Åの厚さで堆積し、図７（ｂ）に示す様
に、レジストパターン１２２をマスクとして形成し、Ｃ
Ｆ4を用いて、ｎ型オーミック電極１４、ｐ型オーミッ
ク電極１５、電極１１３、ゲート電極１１８の部分でＳ
ｉＮ層１２１を除去し、図７（ｃ）に示す様に、レジス
トパターン１２２を除去してからＴｉ／Ａｕ（５００Å
／２０００Å）層１２３を全面に蒸着し、図７（ｄ）に
示す様に、レジストパターン１２４を形成して、ｎ型オ
ーミック電極１４、ｐ型オーミック電極１５、電極１１
３、ゲート電極１１８の部分にＡｕ配線１２５を２μｍ
の厚さでメッキし、図７（ｅ）に示す様に、レジストパ
ターン１２４を除去し、ＫＩ系のエッチャントとフッ酸
系のエッチャントでＴｉ／Ａｕ層１２３の不用な部分を
除去し、Ａｕ配線１２５の伝送線路を形成する。
２１を５０００Åの厚さで堆積し、図７（ｂ）に示す様
に、レジストパターン１２２をマスクとして形成し、Ｃ
Ｆ4を用いて、ｎ型オーミック電極１４、ｐ型オーミッ
ク電極１５、電極１１３、ゲート電極１１８の部分でＳ
ｉＮ層１２１を除去し、図７（ｃ）に示す様に、レジス
トパターン１２２を除去してからＴｉ／Ａｕ（５００Å
／２０００Å）層１２３を全面に蒸着し、図７（ｄ）に
示す様に、レジストパターン１２４を形成して、ｎ型オ
ーミック電極１４、ｐ型オーミック電極１５、電極１１
３、ゲート電極１１８の部分にＡｕ配線１２５を２μｍ
の厚さでメッキし、図７（ｅ）に示す様に、レジストパ
ターン１２４を除去し、ＫＩ系のエッチャントとフッ酸
系のエッチャントでＴｉ／Ａｕ層１２３の不用な部分を
除去し、Ａｕ配線１２５の伝送線路を形成する。
【００５７】この様にＦＥＴの積層構造を有する半導体
層をメサ状に分離しておき、不純物を注入してｎ型半導
体領域１２及びｐ型半導体領域１３を形成し、これによ
ってＰＩＮダイオード１６及びＦＥＴ１０を同一の半絶
縁性ＧａＡｓ基板１１上に形成している。従って、この
製造工程を利用することを前提にすれば、ミリ波帯の通
信システムの各コンポーネント（パワーアンプ、低雑音
アンプ、ミキサー、発振器、アンテナ、スイッチ等）を
ＰＩＮダイオード及びＦＥＴを用いて設計し、これらの
コンポーネントを１つの半導体基板上に集積化すること
ができる。
層をメサ状に分離しておき、不純物を注入してｎ型半導
体領域１２及びｐ型半導体領域１３を形成し、これによ
ってＰＩＮダイオード１６及びＦＥＴ１０を同一の半絶
縁性ＧａＡｓ基板１１上に形成している。従って、この
製造工程を利用することを前提にすれば、ミリ波帯の通
信システムの各コンポーネント（パワーアンプ、低雑音
アンプ、ミキサー、発振器、アンテナ、スイッチ等）を
ＰＩＮダイオード及びＦＥＴを用いて設計し、これらの
コンポーネントを１つの半導体基板上に集積化すること
ができる。
【００５８】（実施形態２）図８は、本発明の実施形態
２に係わるＰＩＮダイオードを含む複合半導体装置を示
している。図８において、半絶縁性ＧａＡｓ基板２１上
にｎ型半導体領域２２を設けると共に、緩衝層２３及び
ｐ型半導体層２４を積層して設け、ｎ型半導体領域２２
上にｎ型オーミック電極２５を設け、ｐ型半導体層２４
上にｐ型オーミック電極２６を設けている。ｎ型半導体
領域２２とｐ型半導体層２４を相互に１μｍ離間させて
配置しており、これによりＰＩＮダイオード２７のｐ層
−ｉ層−ｎ層という構造が形成される。また、半絶縁性
ＧａＡｓ基板２１上にＦＥＴ２０を設けている。
２に係わるＰＩＮダイオードを含む複合半導体装置を示
している。図８において、半絶縁性ＧａＡｓ基板２１上
にｎ型半導体領域２２を設けると共に、緩衝層２３及び
ｐ型半導体層２４を積層して設け、ｎ型半導体領域２２
上にｎ型オーミック電極２５を設け、ｐ型半導体層２４
上にｐ型オーミック電極２６を設けている。ｎ型半導体
領域２２とｐ型半導体層２４を相互に１μｍ離間させて
配置しており、これによりＰＩＮダイオード２７のｐ層
−ｉ層−ｎ層という構造が形成される。また、半絶縁性
ＧａＡｓ基板２１上にＦＥＴ２０を設けている。
【００５９】次に、実施形態２の複合半導体装置の製造
方法を図９（ａ）〜図９（ｃ）、図１０（ａ）〜図１０
（ｃ）、図１１（ａ）〜図１１（ｃ）、図１２（ａ）〜
図１２（ｃ）、図１３（ａ）〜図１３（ｄ）、図１４
（ａ）〜図１４（ｅ）を参照しながら説明する。
方法を図９（ａ）〜図９（ｃ）、図１０（ａ）〜図１０
（ｃ）、図１１（ａ）〜図１１（ｃ）、図１２（ａ）〜
図１２（ｃ）、図１３（ａ）〜図１３（ｄ）、図１４
（ａ）〜図１４（ｅ）を参照しながら説明する。
【００６０】まず、図９（ａ）に示す半絶縁性ＧａＡｓ
基板２１上にＦＥＴの積層構造を有する半導体層２０１
を形成し、この半導体層２０１上にレジストパターン２
０２を形成する。このレジストパターン２０２は、後で
形成されるＦＥＴ２０の活性領域をマスクしており、こ
の活性領域の半導体層２０１を残して、この半導体層２
０１の他の部分を除去する。この後、レジストパターン
２０２を除去する。
基板２１上にＦＥＴの積層構造を有する半導体層２０１
を形成し、この半導体層２０１上にレジストパターン２
０２を形成する。このレジストパターン２０２は、後で
形成されるＦＥＴ２０の活性領域をマスクしており、こ
の活性領域の半導体層２０１を残して、この半導体層２
０１の他の部分を除去する。この後、レジストパターン
２０２を除去する。
【００６１】次に、図９（ｂ）に示す様に、半絶縁性Ｇ
ａＡｓ基板２１上にＳｉＮ層２０３を１０００Åの厚さ
で堆積する。更に、図９（ｃ）に示す様に、レジストパ
ターン２０４を形成し、レジストパターン２０４の開口
部２０４ａの領域、つまり後で形成されるｐ型半導体層
２３の領域でＳｉＮ層２０３をエッチングにより除去す
る。この後、レジストパターン２０４を除去する。
ａＡｓ基板２１上にＳｉＮ層２０３を１０００Åの厚さ
で堆積する。更に、図９（ｃ）に示す様に、レジストパ
ターン２０４を形成し、レジストパターン２０４の開口
部２０４ａの領域、つまり後で形成されるｐ型半導体層
２３の領域でＳｉＮ層２０３をエッチングにより除去す
る。この後、レジストパターン２０４を除去する。
【００６２】引き続いて、図１０（ａ）に示す様に、例
えばＭＯＣＶＤ装置を用いて、ＧａＡｓ緩衝層２３を５
０００Åの厚さで、更にＢｅドープのｐ型ＧａＡｓ（ｐ
型半導体層）２４を５０００Åの厚さでエピタキシャル
成長させる。このエピタキシャル成長は、ＳｉＮ層２０
３が除去された領域（レジストパターン２０４の開口部
２０４ａの領域）でのみ選択的になされる。この後、図
１０（ｂ）に示す様に、ＳｉＮ層２０３をリン酸系のエ
ッチャントで除去する。
えばＭＯＣＶＤ装置を用いて、ＧａＡｓ緩衝層２３を５
０００Åの厚さで、更にＢｅドープのｐ型ＧａＡｓ（ｐ
型半導体層）２４を５０００Åの厚さでエピタキシャル
成長させる。このエピタキシャル成長は、ＳｉＮ層２０
３が除去された領域（レジストパターン２０４の開口部
２０４ａの領域）でのみ選択的になされる。この後、図
１０（ｂ）に示す様に、ＳｉＮ層２０３をリン酸系のエ
ッチャントで除去する。
【００６３】次に、図１０（ｃ）に示す様に、レジスト
パターン２０７をマスクとして形成し、更にｎ型のドー
パントとなるＳｉをレジストパターン２０７の開口部２
０７ａを通じて半絶縁性ＧａＡＳ基板２１に注入し、Ｓ
ｉ注入領域２０８を形成する。この後、レジストパター
ン２０７を除去する。
パターン２０７をマスクとして形成し、更にｎ型のドー
パントとなるＳｉをレジストパターン２０７の開口部２
０７ａを通じて半絶縁性ＧａＡＳ基板２１に注入し、Ｓ
ｉ注入領域２０８を形成する。この後、レジストパター
ン２０７を除去する。
【００６４】Ｓｉ注入領域２０８は、ｐ型半導体層２４
から１μｍだけ離間されている。
から１μｍだけ離間されている。
【００６５】次に、図１１（ａ）に示す様に、ＳｉＮ層
２０９を３０００Åの厚さで堆積し、８５０℃で熱処理
する。これによって、図１１（ｂ）に示す様に、Ｓｉ注
入領域２０８のドーパントが活性化し、Ｓｉ注入領域２
０８がｎ型半導体領域２２となる。この際、ｐ型半導体
層２４のｐ型ドーパントであるＢｅは、結晶格子中に取
り込まれているため、ｐ型半導体層２４中に安定に滞在
する。
２０９を３０００Åの厚さで堆積し、８５０℃で熱処理
する。これによって、図１１（ｂ）に示す様に、Ｓｉ注
入領域２０８のドーパントが活性化し、Ｓｉ注入領域２
０８がｎ型半導体領域２２となる。この際、ｐ型半導体
層２４のｐ型ドーパントであるＢｅは、結晶格子中に取
り込まれているため、ｐ型半導体層２４中に安定に滞在
する。
【００６６】これまでの工程によりＰＩＮダイオード２
７のｐ層−ｉ層−ｎ層という構造が形成される。
７のｐ層−ｉ層−ｎ層という構造が形成される。
【００６７】引き続いて、図１１（ｃ）に示す様に、Ｓ
ｉＯ2層２１１を２０００Åの厚さで堆積し、更に図１
２（ａ）に示す様に、レジストパターン２１２をマスク
として形成し、フッ酸系のエッチャントによりエッチン
グして、ｎ型半導体領域２２及び後で形成されるＦＥＴ
２０のオーミック電極領域２１３上のＳｉＯ2層２１１
を除去する。
ｉＯ2層２１１を２０００Åの厚さで堆積し、更に図１
２（ａ）に示す様に、レジストパターン２１２をマスク
として形成し、フッ酸系のエッチャントによりエッチン
グして、ｎ型半導体領域２２及び後で形成されるＦＥＴ
２０のオーミック電極領域２１３上のＳｉＯ2層２１１
を除去する。
【００６８】更に、図１２（ｂ）に示す様に、ｎ型オー
ミック金属２１４（ＡｕＧｅ／Ｎｉ／Ａｕ＝５００Å／
５００Å／５０００Å）を蒸着し、図１２（ｃ）に示す
様にリフトオフ法によりｎ型オーミック金属２１４をパ
ターニングし、ｎ型半導体領域２２上にｎ型オーミック
電極２５を形成すると共に、後で形成されるＦＥＴ２０
のオーミック電極（ソース電極とドレイン電極）２１５
を形成する。
ミック金属２１４（ＡｕＧｅ／Ｎｉ／Ａｕ＝５００Å／
５００Å／５０００Å）を蒸着し、図１２（ｃ）に示す
様にリフトオフ法によりｎ型オーミック金属２１４をパ
ターニングし、ｎ型半導体領域２２上にｎ型オーミック
電極２５を形成すると共に、後で形成されるＦＥＴ２０
のオーミック電極（ソース電極とドレイン電極）２１５
を形成する。
【００６９】次に、図１３（ａ）に示す様に、レジスト
パターン２１６をマスクとして形成し、フッ酸系のエッ
チャントでＳｉＯ2層２１１を除去し、リセスエッチン
グを行う。この後、レジストパターン２１６を除去す
る。
パターン２１６をマスクとして形成し、フッ酸系のエッ
チャントでＳｉＯ2層２１１を除去し、リセスエッチン
グを行う。この後、レジストパターン２１６を除去す
る。
【００７０】この後、図１３（ｂ）に示す様に、レジス
トパターン２２１ａをマスクとして形成し、フッ酸系の
エッチャントによりエッチングして、ｐ型半導体層２４
でＳｉＯ2層２１１を除去する。この後、レジストパタ
ーン２２１ａを除去する。
トパターン２２１ａをマスクとして形成し、フッ酸系の
エッチャントによりエッチングして、ｐ型半導体層２４
でＳｉＯ2層２１１を除去する。この後、レジストパタ
ーン２２１ａを除去する。
【００７１】引き続いて、図１３（ｃ）、（ｄ）に示す
様に、レジストパターン２１７を形成し、ｐ型オーミッ
ク金属でありかつＦＥＴのゲート電極であるＴｉ／Ｐｔ
／Ａｕ＝５００Å／５００Å／５０００Åの層２１８を
蒸着し、リフトオフ法によりｐ型オーミック金属２１８
をパターニングし、ｐ型半導体層２４上にｐ型オーミッ
ク電極２６を形成し、ＦＥＴ２０のゲート電極２９を形
成する。
様に、レジストパターン２１７を形成し、ｐ型オーミッ
ク金属でありかつＦＥＴのゲート電極であるＴｉ／Ｐｔ
／Ａｕ＝５００Å／５００Å／５０００Åの層２１８を
蒸着し、リフトオフ法によりｐ型オーミック金属２１８
をパターニングし、ｐ型半導体層２４上にｐ型オーミッ
ク電極２６を形成し、ＦＥＴ２０のゲート電極２９を形
成する。
【００７２】更に、図１４（ａ）に示す様に、ＳｉＮ層
２２１を５０００Åの厚さで堆積し、図１４（ｂ）に示
す様に、レジストパターン２２２をマスクとして形成
し、ＣＦ4を用いて、ｎ型オーミック電極２５、ｐ型オ
ーミック電極２６、電極２１５、ゲート電極２９の部分
でＳｉＮ層２２１を除去し、図１４（ｃ）に示す様に、
レジストパターン２２２を除去してからＴｉ／Ａｕ（５
００Å／２０００Å）層２２３を全面に蒸着し、図１４
（ｄ）に示す様に、レジストパターン２２４を形成し
て、ｎ型オーミック電極２５、ｐ型オーミック電極２
６、電極２１５、ゲート電極２９の部分にＡｕ配線２２
５を２μｍの厚さでメッキし、図１４（ｅ）に示す様
に、レジストパターン２２４を除去し、ＫＩ系のエッチ
ャントとフッ酸系のエッチャントでＴｉ／Ａｕ層２２３
の不用な部分を除去し、Ａｕ配線２２５の伝送線路を形
成する。
２２１を５０００Åの厚さで堆積し、図１４（ｂ）に示
す様に、レジストパターン２２２をマスクとして形成
し、ＣＦ4を用いて、ｎ型オーミック電極２５、ｐ型オ
ーミック電極２６、電極２１５、ゲート電極２９の部分
でＳｉＮ層２２１を除去し、図１４（ｃ）に示す様に、
レジストパターン２２２を除去してからＴｉ／Ａｕ（５
００Å／２０００Å）層２２３を全面に蒸着し、図１４
（ｄ）に示す様に、レジストパターン２２４を形成し
て、ｎ型オーミック電極２５、ｐ型オーミック電極２
６、電極２１５、ゲート電極２９の部分にＡｕ配線２２
５を２μｍの厚さでメッキし、図１４（ｅ）に示す様
に、レジストパターン２２４を除去し、ＫＩ系のエッチ
ャントとフッ酸系のエッチャントでＴｉ／Ａｕ層２２３
の不用な部分を除去し、Ａｕ配線２２５の伝送線路を形
成する。
【００７３】この様にＦＥＴの積層構造を有する半導体
層をメサ状に分離しておき、不純物を注入してｎ型半導
体領域２２を形成し、これによってＰＩＮダイオード２
７及びＦＥＴ２０を同一の半絶縁性ＧａＡｓ基板２１上
に形成している。従って、この製造工程の利用を前提に
すれば、ミリ波帯の通信システムの各コンポーネントを
ＰＩＮダイオード及びＦＥＴを用いて設計し、これらの
コンポーネントを１つの半導体基板上に集積化すること
ができる。また、ｎ型半導体領域２２を活性化させる
際、ｐ型半導体層２４のｐ型ドーパントであるＢｅが結
晶格子中に取り込まれているため、ｎ型半導体領域２２
に拡散せずに済む。
層をメサ状に分離しておき、不純物を注入してｎ型半導
体領域２２を形成し、これによってＰＩＮダイオード２
７及びＦＥＴ２０を同一の半絶縁性ＧａＡｓ基板２１上
に形成している。従って、この製造工程の利用を前提に
すれば、ミリ波帯の通信システムの各コンポーネントを
ＰＩＮダイオード及びＦＥＴを用いて設計し、これらの
コンポーネントを１つの半導体基板上に集積化すること
ができる。また、ｎ型半導体領域２２を活性化させる
際、ｐ型半導体層２４のｐ型ドーパントであるＢｅが結
晶格子中に取り込まれているため、ｎ型半導体領域２２
に拡散せずに済む。
【００７４】（実施形態３）図１５は、本発明の実施形
態３に係わるＰＩＮダイオードを含む複合半導体装置を
示している。図１５において、半絶縁性ＧａＡｓ基板３
１上にｎ型半導体領域３２とｐ型半導体領域３３を設
け、ｎ型半導体領域３２上にｎ型オーミック電極３４を
設け、ｐ型半導体領域３３上にｐ型オーミック電極３５
を設けている。ｎ型半導体領域３２とｐ型半導体領域３
３を相互に１μｍ離間させて配置し、ＰＩＮダイオード
３６のｐ層−ｉ層−ｎ層という構造を形成している。ま
た、半絶縁性ＧａＡｓ基板３１上にＨＢＴ（Heterojunc
tion Bipolar Trasistor）３０を設けている。
態３に係わるＰＩＮダイオードを含む複合半導体装置を
示している。図１５において、半絶縁性ＧａＡｓ基板３
１上にｎ型半導体領域３２とｐ型半導体領域３３を設
け、ｎ型半導体領域３２上にｎ型オーミック電極３４を
設け、ｐ型半導体領域３３上にｐ型オーミック電極３５
を設けている。ｎ型半導体領域３２とｐ型半導体領域３
３を相互に１μｍ離間させて配置し、ＰＩＮダイオード
３６のｐ層−ｉ層−ｎ層という構造を形成している。ま
た、半絶縁性ＧａＡｓ基板３１上にＨＢＴ（Heterojunc
tion Bipolar Trasistor）３０を設けている。
【００７５】次に、実施形態３の複合半導体装置の製造
方法を図１６（ａ）〜図１６（ｃ）、図１７（ａ）〜図
１７（ｃ）、図１８（ａ）〜図１８（ｃ）、図１９、図
２０（ａ）〜図２０（ｃ）、図２１（ａ）〜図２１
（ｃ）、図２２（ａ）〜図２２（ｃ）を参照しながら説
明する。
方法を図１６（ａ）〜図１６（ｃ）、図１７（ａ）〜図
１７（ｃ）、図１８（ａ）〜図１８（ｃ）、図１９、図
２０（ａ）〜図２０（ｃ）、図２１（ａ）〜図２１
（ｃ）、図２２（ａ）〜図２２（ｃ）を参照しながら説
明する。
【００７６】まず、図１６（ａ）に示す半絶縁性ＧａＡ
ｓ基板３１上にＨＢＴの積層構造を有する半導体層３０
１を形成し、更に半導体層３０１上にレジスト層を積層
し、このレジスト層をパターニングしてレジストパター
ン３０２を形成する。このレジストパターン３０２は、
後で形成されるＨＢＴ３０の活性領域をマスクしてお
り、この活性領域の半導体層３０１を残して、この半導
体層３０１の他の部分をエッチングにより除去する。こ
の後、レジストパターン３０２を除去する。
ｓ基板３１上にＨＢＴの積層構造を有する半導体層３０
１を形成し、更に半導体層３０１上にレジスト層を積層
し、このレジスト層をパターニングしてレジストパター
ン３０２を形成する。このレジストパターン３０２は、
後で形成されるＨＢＴ３０の活性領域をマスクしてお
り、この活性領域の半導体層３０１を残して、この半導
体層３０１の他の部分をエッチングにより除去する。こ
の後、レジストパターン３０２を除去する。
【００７７】次に、図１６（ｂ）に示す様に、半絶縁性
ＧａＡｓ基板３１上にレジストパターン３０３を形成
し、更にｎ型のドーパントとなるＳｉをレジストパター
ン３０３の開口部３０３ａを通じて半絶縁性ＧａＡＳ基
板３１に注入し、Ｓｉ注入領域３０４を形成する。この
後、レジストパターン３０３を除去する。
ＧａＡｓ基板３１上にレジストパターン３０３を形成
し、更にｎ型のドーパントとなるＳｉをレジストパター
ン３０３の開口部３０３ａを通じて半絶縁性ＧａＡＳ基
板３１に注入し、Ｓｉ注入領域３０４を形成する。この
後、レジストパターン３０３を除去する。
【００７８】また、図１６（ｃ）に示す様に、半絶縁性
ＧａＡｓ基板３１上にレジストパターン３０５を形成
し、更にｐ型のドーパントとなるＺｎをレジストパター
ン３０５の開口部３０５ａを通じて半絶縁性ＧａＡＳ基
板３１に注入し、Ｚｎ注入領域３０６を形成する。この
後、レジストパターン３０５を除去する。
ＧａＡｓ基板３１上にレジストパターン３０５を形成
し、更にｐ型のドーパントとなるＺｎをレジストパター
ン３０５の開口部３０５ａを通じて半絶縁性ＧａＡＳ基
板３１に注入し、Ｚｎ注入領域３０６を形成する。この
後、レジストパターン３０５を除去する。
【００７９】Ｓｉ注入領域３０４とＺｎ注入領域３０６
は、１μｍだけ離間されている。
は、１μｍだけ離間されている。
【００８０】次に、図１７（ａ）に示す様に、ＳｉＮ層
３０７を３０００Åの厚さで堆積し、８５０℃で熱処理
する。これによって、図１７（ｂ）に示す様に、Ｓｉ注
入領域３０４のドーパント及びＺｎ注入領域３０６のド
ーパントが活性化し、Ｓｉ注入領域３０４がｎ型半導体
領域３２となり、Ｚｎ注入領域３０６がｐ型半導体領域
３３となる。この後、ＳｉＮ層３０７をリン酸系のエッ
チャントで除去する。
３０７を３０００Åの厚さで堆積し、８５０℃で熱処理
する。これによって、図１７（ｂ）に示す様に、Ｓｉ注
入領域３０４のドーパント及びＺｎ注入領域３０６のド
ーパントが活性化し、Ｓｉ注入領域３０４がｎ型半導体
領域３２となり、Ｚｎ注入領域３０６がｐ型半導体領域
３３となる。この後、ＳｉＮ層３０７をリン酸系のエッ
チャントで除去する。
【００８１】これまでの工程によりＰＩＮダイオード３
６のｐ層−ｉ層−ｎ層という構造が形成される。
６のｐ層−ｉ層−ｎ層という構造が形成される。
【００８２】次に、図１７（ｃ）に示す様に、ＳｉＯ2
層３１０を２０００Åの厚さで堆積し、更に図１８
（ａ）に示す様に、レジストパターン３１２をマスクと
して形成し、フッ酸系のエッチャントによりエッチング
して、後で形成されるＨＢＴ３０の領域上のＳｉＯ2層
３１０を除去する。この後、レジストパターン３１２を
除去する。
層３１０を２０００Åの厚さで堆積し、更に図１８
（ａ）に示す様に、レジストパターン３１２をマスクと
して形成し、フッ酸系のエッチャントによりエッチング
して、後で形成されるＨＢＴ３０の領域上のＳｉＯ2層
３１０を除去する。この後、レジストパターン３１２を
除去する。
【００８３】引き続いて、図１８（ｂ）に示す様に、ス
パッタリング法により高融点金属のＷＳｉ層３１３を積
層し、図１８（ｃ）に示す様に、レジストパターン３１
４によって後で形成されるＨＢＴ３０のエミッタ電極の
領域をマスクし、ＣＦ4を用いてＷＳｉ層３１３をドラ
イエッチングし、エミッタ電極３７を形成する。この
後、図１９に示す様に、レジストパターン３１４を除去
する。
パッタリング法により高融点金属のＷＳｉ層３１３を積
層し、図１８（ｃ）に示す様に、レジストパターン３１
４によって後で形成されるＨＢＴ３０のエミッタ電極の
領域をマスクし、ＣＦ4を用いてＷＳｉ層３１３をドラ
イエッチングし、エミッタ電極３７を形成する。この
後、図１９に示す様に、レジストパターン３１４を除去
する。
【００８４】次に、図２０（ａ）に示す様に、エミッタ
電極３７をマスクとして用いて、半導体層３０１をベー
ス層３８までウエットエッチングする。この後、図２０
（ｂ）に示す様に、８０ＫｅＶで１×１０13／ｃｍ2の
Ｈ+を注入する。これによって、ＷＳｉのエミッタ電極
３７に対してエミッタ領域４１と埋め込み型コレクタ領
域４２が自己整合して形成される。更に、図２０（ｃ）
に示す様に、レジストパターン３１５をマスクとして形
成し、半導体層３０１をエッチングして、サブコレクタ
層４３を露出させる。この後、レジストパターン３１５
を除去する。
電極３７をマスクとして用いて、半導体層３０１をベー
ス層３８までウエットエッチングする。この後、図２０
（ｂ）に示す様に、８０ＫｅＶで１×１０13／ｃｍ2の
Ｈ+を注入する。これによって、ＷＳｉのエミッタ電極
３７に対してエミッタ領域４１と埋め込み型コレクタ領
域４２が自己整合して形成される。更に、図２０（ｃ）
に示す様に、レジストパターン３１５をマスクとして形
成し、半導体層３０１をエッチングして、サブコレクタ
層４３を露出させる。この後、レジストパターン３１５
を除去する。
【００８５】次に、図２１（ａ）に示す様に、レジスト
パターン３１６をマスクとして形成し、フッ酸系のエッ
チャントによりエッチングして、ｎ型半導体領域３２上
のＳｉＯ2層３１０を除去する。この後、レジストパタ
ーン３１６を除去する。
パターン３１６をマスクとして形成し、フッ酸系のエッ
チャントによりエッチングして、ｎ型半導体領域３２上
のＳｉＯ2層３１０を除去する。この後、レジストパタ
ーン３１６を除去する。
【００８６】更に、図２１（ｂ）、（ｃ）に示す様に、
レジストパターン３１７を形成し、ｎ型オーミック金属
３１８（ＡｕＧｅ／Ｎｉ／Ａｕ＝５００Å／５００Å／
５０００Å）を蒸着し、リフトオフ法によりｎ型オーミ
ック金属３１８をパターニングし、ｎ型半導体領域３２
上にｎ型オーミック電極３４を形成すると共に、サブコ
レクタ層４３上にコレクタ電極４４を形成する。
レジストパターン３１７を形成し、ｎ型オーミック金属
３１８（ＡｕＧｅ／Ｎｉ／Ａｕ＝５００Å／５００Å／
５０００Å）を蒸着し、リフトオフ法によりｎ型オーミ
ック金属３１８をパターニングし、ｎ型半導体領域３２
上にｎ型オーミック電極３４を形成すると共に、サブコ
レクタ層４３上にコレクタ電極４４を形成する。
【００８７】次に、図２２（ａ）に示す様に、レジスト
パターン３１９をマスクとして形成し、フッ酸系のエッ
チャントによりエッチングして、ｐ型半導体領域３３上
のＳｉＯ2層３１０を除去する。この後、レジストパタ
ーン３１９を除去する。
パターン３１９をマスクとして形成し、フッ酸系のエッ
チャントによりエッチングして、ｐ型半導体領域３３上
のＳｉＯ2層３１０を除去する。この後、レジストパタ
ーン３１９を除去する。
【００８８】更に、図２２（ｂ）、（ｃ）に示す様に、
レジストパターン３２０を形成し、ｐ型オーミック金属
３２１（Ｔｉ／Ｐｔ／Ａｕ＝５００Å／５００Å／５０
００Å）を蒸着し、リフトオフ法によりｐ型オーミック
金属３２１をパターニングし、ｐ型半導体領域３３上に
ｐ型オーミック電極３５を形成すると共に、ベース層３
８上にベース電極４５を形成する。このとき、ベース電
極４５は、エミッタ領域４１でのアンダーカット効果に
よりエミッタ電極３７と電気的短絡を起こさない様に自
己整合する。
レジストパターン３２０を形成し、ｐ型オーミック金属
３２１（Ｔｉ／Ｐｔ／Ａｕ＝５００Å／５００Å／５０
００Å）を蒸着し、リフトオフ法によりｐ型オーミック
金属３２１をパターニングし、ｐ型半導体領域３３上に
ｐ型オーミック電極３５を形成すると共に、ベース層３
８上にベース電極４５を形成する。このとき、ベース電
極４５は、エミッタ領域４１でのアンダーカット効果に
よりエミッタ電極３７と電気的短絡を起こさない様に自
己整合する。
【００８９】この様にＨＢＴの積層構造を有する半導体
層をメサ状に分離しておき、ｎ型半導体領域３２及びｐ
型半導体領域３３を形成し、これによってＰＩＮダイオ
ード３６及びＨＢＴ３０を同一の半絶縁性ＧａＡｓ基板
３１上に形成している。従って、この製造工程の利用を
前提にすれば、ミリ波帯の通信システムの各コンポーネ
ントをＰＩＮダイオード及びＨＢＴを用いて設計し、こ
れらのコンポーネントを１つの半導体基板上に集積化す
ることができる。
層をメサ状に分離しておき、ｎ型半導体領域３２及びｐ
型半導体領域３３を形成し、これによってＰＩＮダイオ
ード３６及びＨＢＴ３０を同一の半絶縁性ＧａＡｓ基板
３１上に形成している。従って、この製造工程の利用を
前提にすれば、ミリ波帯の通信システムの各コンポーネ
ントをＰＩＮダイオード及びＨＢＴを用いて設計し、こ
れらのコンポーネントを１つの半導体基板上に集積化す
ることができる。
【００９０】（実施形態４）図２３は、本発明の実施形
態４に係わるＰＩＮダイオードを含む複合半導体装置を
示している。図２３において、半絶縁性ＧａＡｓ基板５
１上にｎ型半導体領域５２を設けると共に、緩衝層５３
及びｐ型半導体層５４を積層して設け、ｎ型半導体領域
５２上にｎ型オーミック電極５６を設け、ｐ型半導体層
５４上にｐ型オーミック電極５５を設けている。ｎ型半
導体領域５２とｐ型半導体層５４を相互に１μｍ離間さ
せて配置し、ＰＩＮダイオード５７のｐ層−ｉ層−ｎ層
という構造を形成している。また、半絶縁性ＧａＡｓ基
板５１上にＨＢＴ５０を設けている。
態４に係わるＰＩＮダイオードを含む複合半導体装置を
示している。図２３において、半絶縁性ＧａＡｓ基板５
１上にｎ型半導体領域５２を設けると共に、緩衝層５３
及びｐ型半導体層５４を積層して設け、ｎ型半導体領域
５２上にｎ型オーミック電極５６を設け、ｐ型半導体層
５４上にｐ型オーミック電極５５を設けている。ｎ型半
導体領域５２とｐ型半導体層５４を相互に１μｍ離間さ
せて配置し、ＰＩＮダイオード５７のｐ層−ｉ層−ｎ層
という構造を形成している。また、半絶縁性ＧａＡｓ基
板５１上にＨＢＴ５０を設けている。
【００９１】次に、実施形態４の複合半導体装置の製造
方法を図２４（ａ）〜図２４（ｃ）、図２５（ａ）〜図
２５（ｃ）、図２６（ａ）〜図２６（ｃ）、図２７
（ａ）〜図２７（ｃ）、図２８、図２９（ａ）〜図２９
（ｃ）、図３０（ａ）〜図３０（ｃ）、図３１（ａ）〜
図３１（ｃ）を参照しながら説明する。
方法を図２４（ａ）〜図２４（ｃ）、図２５（ａ）〜図
２５（ｃ）、図２６（ａ）〜図２６（ｃ）、図２７
（ａ）〜図２７（ｃ）、図２８、図２９（ａ）〜図２９
（ｃ）、図３０（ａ）〜図３０（ｃ）、図３１（ａ）〜
図３１（ｃ）を参照しながら説明する。
【００９２】まず、図２４（ａ）に示す半絶縁性ＧａＡ
ｓ基板５１上にＨＢＴの積層構造を有する半導体層５０
１を形成し、この半導体層５０１上にレジストパターン
５０２を形成する。このレジストパターン５０２は、後
で形成されるＨＢＴ５０の活性領域をマスクしており、
この活性領域の半導体層５０１を残して、この半導体層
５０１の他の部分を除去する。この後、レジストパター
ン５０２を除去する。
ｓ基板５１上にＨＢＴの積層構造を有する半導体層５０
１を形成し、この半導体層５０１上にレジストパターン
５０２を形成する。このレジストパターン５０２は、後
で形成されるＨＢＴ５０の活性領域をマスクしており、
この活性領域の半導体層５０１を残して、この半導体層
５０１の他の部分を除去する。この後、レジストパター
ン５０２を除去する。
【００９３】次に、図２４（ｂ）に示す様に、半絶縁性
ＧａＡｓ基板５１上にＳｉＮ層５０３を１０００Åの厚
さで堆積する。更に、図２４（ｃ）に示す様に、レジス
トパターン５０４を堆積し、レジストパターン５０４の
開口部５０４ａの領域、つまり後で形成されるｐ型半導
体層５４の領域でＳｉＮ層５０３をエッチングにより除
去する。この後、レジストパターン５０４を除去する。
ＧａＡｓ基板５１上にＳｉＮ層５０３を１０００Åの厚
さで堆積する。更に、図２４（ｃ）に示す様に、レジス
トパターン５０４を堆積し、レジストパターン５０４の
開口部５０４ａの領域、つまり後で形成されるｐ型半導
体層５４の領域でＳｉＮ層５０３をエッチングにより除
去する。この後、レジストパターン５０４を除去する。
【００９４】引き続いて、図２５（ａ）に示す様に、例
えばＭＯＣＶＤ装置を用いて、ＧａＡｓ緩衝層５３を５
０００Åの厚さで、更にＢｅドープのｐ型ＧａＡｓ（ｐ
型半導体層）５４を５０００Åの厚さでエピタキシャル
成長させる。このエピタキシャル成長は、ＳｉＮ層５０
３が除去された領域（レジストパターン５０４の開口部
５０４ａの領域）でのみ選択的になされる。この後、図
２５（ｂ）に示す様に、ＳｉＮ層５０３をリン酸系のエ
ッチャントで除去する。
えばＭＯＣＶＤ装置を用いて、ＧａＡｓ緩衝層５３を５
０００Åの厚さで、更にＢｅドープのｐ型ＧａＡｓ（ｐ
型半導体層）５４を５０００Åの厚さでエピタキシャル
成長させる。このエピタキシャル成長は、ＳｉＮ層５０
３が除去された領域（レジストパターン５０４の開口部
５０４ａの領域）でのみ選択的になされる。この後、図
２５（ｂ）に示す様に、ＳｉＮ層５０３をリン酸系のエ
ッチャントで除去する。
【００９５】次に、図２５（ｃ）に示す様に、レジスト
パターン５０７をマスクとして形成し、更にｎ型のドー
パントとなるＳｉをレジストパター５０７の開口部５０
７ａを通じて半絶縁性ＧａＡＳ基板５１に注入し、Ｓｉ
注入領域５０４ｂを形成する。この後、レジストパター
ン５０７を除去する。
パターン５０７をマスクとして形成し、更にｎ型のドー
パントとなるＳｉをレジストパター５０７の開口部５０
７ａを通じて半絶縁性ＧａＡＳ基板５１に注入し、Ｓｉ
注入領域５０４ｂを形成する。この後、レジストパター
ン５０７を除去する。
【００９６】Ｓｉ注入領域５０４ｂは、ｐ型半導体層５
４から１μｍだけ離間されている。
４から１μｍだけ離間されている。
【００９７】次に、図２６（ａ）に示す様に、ＳｉＮ層
５０９を３０００Åの厚さで堆積し、８５０℃で熱処理
する。これによって、図２６（ｂ）に示す様に、Ｓｉ注
入領域５０４ｂのドーパントが活性化し、Ｓｉ注入領域
５０４ｂがｎ型半導体領域５２となる。この際、ｐ型半
導体層５４のｐ型ドーパントであるＢｅは、結晶格子中
に取り込まれているため、ｐ型半導体層５４中に安定に
滞在する。この後、ＳｉＮ層５０９をリン酸系のエッチ
ャントで除去する。
５０９を３０００Åの厚さで堆積し、８５０℃で熱処理
する。これによって、図２６（ｂ）に示す様に、Ｓｉ注
入領域５０４ｂのドーパントが活性化し、Ｓｉ注入領域
５０４ｂがｎ型半導体領域５２となる。この際、ｐ型半
導体層５４のｐ型ドーパントであるＢｅは、結晶格子中
に取り込まれているため、ｐ型半導体層５４中に安定に
滞在する。この後、ＳｉＮ層５０９をリン酸系のエッチ
ャントで除去する。
【００９８】これまでの工程によりＰＩＮダイオード５
７のｐ層−ｉ層−ｎ層という構造が形成される。
７のｐ層−ｉ層−ｎ層という構造が形成される。
【００９９】引き続いて、図２６（ｃ）に示す様に、Ｓ
ｉＯ2層５１１を２０００Åの厚さで堆積し、更に図２
７（ａ）に示す様に、レジストパターン５１２をマスク
として形成し、フッ酸系のエッチャントによりエッチン
グして、後で形成されるＨＢＴ５０のオーミック電極領
域５１３上のＳｉＯ2層５１１を除去する。この後、レ
ジストパターン５１２を除去する。
ｉＯ2層５１１を２０００Åの厚さで堆積し、更に図２
７（ａ）に示す様に、レジストパターン５１２をマスク
として形成し、フッ酸系のエッチャントによりエッチン
グして、後で形成されるＨＢＴ５０のオーミック電極領
域５１３上のＳｉＯ2層５１１を除去する。この後、レ
ジストパターン５１２を除去する。
【０１００】引き続いて、図２７（ｂ）に示す様に、ス
パッタリング法により高融点金属のＷＳｉ層５１３を積
層し、図２７（ｃ）に示す様に、レジストパターン５１
４によって後で形成されるＨＢＴ５０のエミッタ電極の
領域をマスクし、ＣＦ4を用いてＷＳｉ層５１３をドラ
イエッチングし、エミッタ電極６４を形成する。この
後、図２８に示す様に、レジストパターン５１４を除去
する。
パッタリング法により高融点金属のＷＳｉ層５１３を積
層し、図２７（ｃ）に示す様に、レジストパターン５１
４によって後で形成されるＨＢＴ５０のエミッタ電極の
領域をマスクし、ＣＦ4を用いてＷＳｉ層５１３をドラ
イエッチングし、エミッタ電極６４を形成する。この
後、図２８に示す様に、レジストパターン５１４を除去
する。
【０１０１】次に、図２９（ａ）に示す様に、エミッタ
電極６４をマスクとして用いて、半導体層５０１をベー
ス層５８までウエットエッチングする。この後、図２９
（ｂ）に示す様に、８０ＫｅＶで１×１０13／ｃｍ2の
Ｈ+を注入する。これによって、ＷＳｉのエミッタ電極
６４に対してエミッタ領域６１と埋め込み型コレクタ領
域６２が自己整合して形成される。更に、図２９（ｃ）
に示す様に、レジストパターン５１５をマスクとして形
成し、半導体層５０１をエッチングして、サブコレクタ
層６３を露出させる。この後、レジストパターン５１５
を除去する。
電極６４をマスクとして用いて、半導体層５０１をベー
ス層５８までウエットエッチングする。この後、図２９
（ｂ）に示す様に、８０ＫｅＶで１×１０13／ｃｍ2の
Ｈ+を注入する。これによって、ＷＳｉのエミッタ電極
６４に対してエミッタ領域６１と埋め込み型コレクタ領
域６２が自己整合して形成される。更に、図２９（ｃ）
に示す様に、レジストパターン５１５をマスクとして形
成し、半導体層５０１をエッチングして、サブコレクタ
層６３を露出させる。この後、レジストパターン５１５
を除去する。
【０１０２】次に、図３０（ａ）に示す様に、レジスト
パターン５１６をマスクとして形成し、フッ酸系のエッ
チャントによりエッチングして、ｎ型半導体領域５２上
のＳｉＯ2層５１１を除去する。この後、レジストパタ
ーン５１６を除去する。
パターン５１６をマスクとして形成し、フッ酸系のエッ
チャントによりエッチングして、ｎ型半導体領域５２上
のＳｉＯ2層５１１を除去する。この後、レジストパタ
ーン５１６を除去する。
【０１０３】更に、図３０（ｂ）、（ｃ）に示す様に、
レジストパターン５１７を形成し、ｎ型オーミック金属
５１８（ＡｕＧｅ／Ｎｉ／Ａｕ＝５００Å／５００Å／
５０００Å）を蒸着し、リフトオフ法によりｎ型オーミ
ック金属５１８をパターニングし、ｎ型半導体領域５２
上にｎ型オーミック電極５６を形成すると共に、サブコ
レクタ層６３上にコレクタ電極６５を形成する。
レジストパターン５１７を形成し、ｎ型オーミック金属
５１８（ＡｕＧｅ／Ｎｉ／Ａｕ＝５００Å／５００Å／
５０００Å）を蒸着し、リフトオフ法によりｎ型オーミ
ック金属５１８をパターニングし、ｎ型半導体領域５２
上にｎ型オーミック電極５６を形成すると共に、サブコ
レクタ層６３上にコレクタ電極６５を形成する。
【０１０４】次に、図３１（ａ）に示す様に、レジスト
パターン５１９をマスクとして形成し、フッ酸系のエッ
チャントによりエッチングして、ｐ型半導体層５４上の
ＳｉＯ2層５１１を除去する。この後、レジストパター
ン５１９を除去する。
パターン５１９をマスクとして形成し、フッ酸系のエッ
チャントによりエッチングして、ｐ型半導体層５４上の
ＳｉＯ2層５１１を除去する。この後、レジストパター
ン５１９を除去する。
【０１０５】更に、図３１（ｂ）、（ｃ）に示す様に、
レジストパターン５２０を形成し、ｐ型オーミック金属
５２１（Ｔｉ／Ｐｔ／Ａｕ＝５００Å／５００Å／５０
００Å）を蒸着し、リフトオフ法によりｐ型オーミック
金属５２１をパターニングし、ｐ型半導体層５４上にｐ
型オーミック電極５５を形成すると共に、ベース層５８
上にベース電極６６を形成する。このとき、ベース電極
６６は、エミッタ領域６１でのアンダーカット効果によ
りエミッタ電極６４と電気的短絡を起こさない様に自己
整合する。
レジストパターン５２０を形成し、ｐ型オーミック金属
５２１（Ｔｉ／Ｐｔ／Ａｕ＝５００Å／５００Å／５０
００Å）を蒸着し、リフトオフ法によりｐ型オーミック
金属５２１をパターニングし、ｐ型半導体層５４上にｐ
型オーミック電極５５を形成すると共に、ベース層５８
上にベース電極６６を形成する。このとき、ベース電極
６６は、エミッタ領域６１でのアンダーカット効果によ
りエミッタ電極６４と電気的短絡を起こさない様に自己
整合する。
【０１０６】この様にＨＢＴの積層構造を有する半導体
層をメサ状に分離しておき、不純物を注入してｎ型半導
体領域５２を形成し、これによってＰＩＮダイオード５
７及びＨＢＴ５０が同一の半絶縁性ＧａＡｓ基板５１上
に形成される。従って、この製造工程の利用を前提にす
れば、ミリ波帯の通信システムの各コンポーネントをＰ
ＩＮダイオード及びＨＢＴを用いて設計し、これらのコ
ンポーネントを１つの半導体基板上に集積化することが
できる。また、ｎ型半導体領域５２を活性化させる際、
ｐ型半導体層５４のｐ型ドーパントであるＢｅが結晶格
子中に取り込まれているため、ｎ型半導体領域５２に拡
散せずに済む。
層をメサ状に分離しておき、不純物を注入してｎ型半導
体領域５２を形成し、これによってＰＩＮダイオード５
７及びＨＢＴ５０が同一の半絶縁性ＧａＡｓ基板５１上
に形成される。従って、この製造工程の利用を前提にす
れば、ミリ波帯の通信システムの各コンポーネントをＰ
ＩＮダイオード及びＨＢＴを用いて設計し、これらのコ
ンポーネントを１つの半導体基板上に集積化することが
できる。また、ｎ型半導体領域５２を活性化させる際、
ｐ型半導体層５４のｐ型ドーパントであるＢｅが結晶格
子中に取り込まれているため、ｎ型半導体領域５２に拡
散せずに済む。
【０１０７】尚、各実施形態３及び４のいずれにおいて
も、各実施形態１及び２と同様の工程で、各電極に接続
される伝送線路を形成することができる。
も、各実施形態１及び２と同様の工程で、各電極に接続
される伝送線路を形成することができる。
【０１０８】（実施形態５）図３２は、本発明の実施形
態５に係わるＰＩＮダイオードを含む複合半導体装置を
用いた高周波装置を示している。図３３は、図３２の装
置を更に模式化して示している。
態５に係わるＰＩＮダイオードを含む複合半導体装置を
用いた高周波装置を示している。図３３は、図３２の装
置を更に模式化して示している。
【０１０９】図３２及び図３３において、一対の接地線
７１と該各接地線７１間に配置された各伝送線路７２
ａ、７２ｂは、各コプレーナ線路７３ａ、７３ｂを形成
する。第１ＰＩＮダイオード７３は、各伝送線路７２
ａ、７２ｂ間に挿入され、第１ＰＩＮダイオード７３の
カソードが伝送線路７２ｂに接続されている。第２及び
第３ＰＩＮダイオード７４、７５は、伝送線路７２ｂと
接地線７１間に挿入され、第２及び第３ＰＩＮダイオー
ド７４、７５のカソードが接地線７１に接続されてい
る。
７１と該各接地線７１間に配置された各伝送線路７２
ａ、７２ｂは、各コプレーナ線路７３ａ、７３ｂを形成
する。第１ＰＩＮダイオード７３は、各伝送線路７２
ａ、７２ｂ間に挿入され、第１ＰＩＮダイオード７３の
カソードが伝送線路７２ｂに接続されている。第２及び
第３ＰＩＮダイオード７４、７５は、伝送線路７２ｂと
接地線７１間に挿入され、第２及び第３ＰＩＮダイオー
ド７４、７５のカソードが接地線７１に接続されてい
る。
【０１１０】第１乃至第３ＰＩＮダイオード７３、７
４、７５は、上記各実施形態１〜４のいずれかに示すも
のと同様のものであり、ＦＥＴあるいはＨＢＴと同一の
半導体基板上に形成される。
４、７５は、上記各実施形態１〜４のいずれかに示すも
のと同様のものであり、ＦＥＴあるいはＨＢＴと同一の
半導体基板上に形成される。
【０１１１】第１電源端子７６は、伝送される高周波信
号の波長λの１／４の長さの伝送線路７７を介して伝送
線路７２ａに接続されており、直流電流が第１電源端子
７６から伝送線路７２ａへと流れ、かつ高周波信号が伝
送線路７７によって遮断される様になっている。同様
に、第２電源端子７８は、波長λの１／４の長さの伝送
線路７９を介して伝送線路７２ｂに接続されており、直
流電流が第２電源端子７８から伝送線路７２ｂへと流
れ、かつ高周波信号が伝送線路７９によって遮断される
様になっている。
号の波長λの１／４の長さの伝送線路７７を介して伝送
線路７２ａに接続されており、直流電流が第１電源端子
７６から伝送線路７２ａへと流れ、かつ高周波信号が伝
送線路７７によって遮断される様になっている。同様
に、第２電源端子７８は、波長λの１／４の長さの伝送
線路７９を介して伝送線路７２ｂに接続されており、直
流電流が第２電源端子７８から伝送線路７２ｂへと流
れ、かつ高周波信号が伝送線路７９によって遮断される
様になっている。
【０１１２】この様な構成においては、第１乃至第３Ｐ
ＩＮダイオード７３、７４、７５が各伝送線路７２ａ、
７２ｂ間のスイッチとして作用する。
ＩＮダイオード７３、７４、７５が各伝送線路７２ａ、
７２ｂ間のスイッチとして作用する。
【０１１３】第１電源端子７６に正電圧を加えて、第１
ＰＩＮダイオード７３に順方向の電流を流すと、第１Ｐ
ＩＮダイオード７３がオンとなる。このとき、伝送線路
７２ａから第１ＰＩＮダイオード７３を介して伝送線路
７２ｂへと高周波信号が伝送され、信号の損失が極めて
小さい。
ＰＩＮダイオード７３に順方向の電流を流すと、第１Ｐ
ＩＮダイオード７３がオンとなる。このとき、伝送線路
７２ａから第１ＰＩＮダイオード７３を介して伝送線路
７２ｂへと高周波信号が伝送され、信号の損失が極めて
小さい。
【０１１４】また、第２電源端子７８に正電圧を加える
と、第１ＰＩＮダイオード７３がオフとなり、第２及び
第３ＰＩＮダイオード７４、７５がオンとなる。このと
き、高周波信号が第１ＰＩＮダイオード７３で遮断さ
れ、更に伝送線路７２ｂが第２及び第３ＰＩＮダイオー
ド７４、７５を介して接地線７１に接続されるので、各
伝送線路７２ａ、７２ｂ間のアイソレーションが十分に
高くなる。
と、第１ＰＩＮダイオード７３がオフとなり、第２及び
第３ＰＩＮダイオード７４、７５がオンとなる。このと
き、高周波信号が第１ＰＩＮダイオード７３で遮断さ
れ、更に伝送線路７２ｂが第２及び第３ＰＩＮダイオー
ド７４、７５を介して接地線７１に接続されるので、各
伝送線路７２ａ、７２ｂ間のアイソレーションが十分に
高くなる。
【０１１５】尚、第１ＰＩＮダイオード７３のアノード
を伝送線路７２ｂに接続し、第２及び第３ＰＩＮダイオ
ード７４、７５のアノードを接地線７１に接続しても、
ダイオードスイッチを構成することができる。
を伝送線路７２ｂに接続し、第２及び第３ＰＩＮダイオ
ード７４、７５のアノードを接地線７１に接続しても、
ダイオードスイッチを構成することができる。
【０１１６】（実施形態６）図３４は、本発明の実施形
態６に係わるＰＩＮダイオードを含む複合半導体装置を
用いた高周波装置を示している。図３５は、図３４の装
置を更に模式化して示している。
態６に係わるＰＩＮダイオードを含む複合半導体装置を
用いた高周波装置を示している。図３５は、図３４の装
置を更に模式化して示している。
【０１１７】図３４及び図３５において、各接地線８１
と該各接地線８１間に配置された各伝送線路８２ａ、８
２ｃは、各コプレーナ線路８３ａ、８３ｂを形成する。
と該各接地線８１間に配置された各伝送線路８２ａ、８
２ｃは、各コプレーナ線路８３ａ、８３ｂを形成する。
【０１１８】第１ＰＩＮダイオード８３は、各伝送線路
８２ａ、８２ｂ間に挿入され、第１ＰＩＮダイオード８
３のカソードが伝送線路８２ｂに接続されている。第２
及び第３ＰＩＮダイオード８４、８５は、伝送線路８２
ｂと接地線８１間に挿入され、第２及び第３ＰＩＮダイ
オード８４、８５のカソードが接地線８１に接続されて
いる。
８２ａ、８２ｂ間に挿入され、第１ＰＩＮダイオード８
３のカソードが伝送線路８２ｂに接続されている。第２
及び第３ＰＩＮダイオード８４、８５は、伝送線路８２
ｂと接地線８１間に挿入され、第２及び第３ＰＩＮダイ
オード８４、８５のカソードが接地線８１に接続されて
いる。
【０１１９】同様に、第４ＰＩＮダイオード８６は、各
伝送線路８２ｂ、８２ｃ間に挿入され、第４ＰＩＮダイ
オード８６のカソードが伝送線路８２ｂに接続されてい
る。第５及び第６ＰＩＮダイオード８７、８８は、伝送
線路８２ｂと接地線８１間に挿入され、第５及び第６Ｐ
ＩＮダイオード８７、８８のカソードが接地線８１に接
続されている。電源端子を８２ｄにも追加する。
伝送線路８２ｂ、８２ｃ間に挿入され、第４ＰＩＮダイ
オード８６のカソードが伝送線路８２ｂに接続されてい
る。第５及び第６ＰＩＮダイオード８７、８８は、伝送
線路８２ｂと接地線８１間に挿入され、第５及び第６Ｐ
ＩＮダイオード８７、８８のカソードが接地線８１に接
続されている。電源端子を８２ｄにも追加する。
【０１２０】第１乃至第３ＰＩＮダイオード８３、８
４、８５と第４乃至第６ＰＩＮダイオード８６、８７、
８８は、相互に鏡面対称に配置されている。
４、８５と第４乃至第６ＰＩＮダイオード８６、８７、
８８は、相互に鏡面対称に配置されている。
【０１２１】各接地線８１は、伝送線路８２ｂ及び入出
力伝送線路８２ｄ上方に架け渡されたエアーブリッジ８
９を介して接続されている。
力伝送線路８２ｄ上方に架け渡されたエアーブリッジ８
９を介して接続されている。
【０１２２】第１乃至第６ＰＩＮダイオード８３〜８８
は、上記各実施形態１〜４のいずれかに示すものと同様
のものであり、ＦＥＴあるいはＨＢＴと同一の半導体基
板上に形成される。
は、上記各実施形態１〜４のいずれかに示すものと同様
のものであり、ＦＥＴあるいはＨＢＴと同一の半導体基
板上に形成される。
【０１２３】この様な構成において、第１電源端子９
１、第２電源端子９２及び第３電源端子９３にそれぞれ
の電圧を加えることにより、第１乃至第３ＰＩＮダイオ
ード８３、８４、８５からなるスイッチと、第４乃至第
６ＰＩＮダイオード８６、８７、８８からなるスイッチ
を交互に切り換えて、各伝送線路８２ａ、８２ｃを入出
力伝送線路８２ｄに交互に接続することができ、例えば
入出力伝送線路８２ｄにアンテナ（図示せず）を接続
し、このアンテナを送受信のいずれかに切り換えて用い
ることができる。従って、第１乃至第６ＰＩＮダイオー
ド８３〜８８は、いわゆるＳＰＤＴスイッチとしての機
能を果たす。
１、第２電源端子９２及び第３電源端子９３にそれぞれ
の電圧を加えることにより、第１乃至第３ＰＩＮダイオ
ード８３、８４、８５からなるスイッチと、第４乃至第
６ＰＩＮダイオード８６、８７、８８からなるスイッチ
を交互に切り換えて、各伝送線路８２ａ、８２ｃを入出
力伝送線路８２ｄに交互に接続することができ、例えば
入出力伝送線路８２ｄにアンテナ（図示せず）を接続
し、このアンテナを送受信のいずれかに切り換えて用い
ることができる。従って、第１乃至第６ＰＩＮダイオー
ド８３〜８８は、いわゆるＳＰＤＴスイッチとしての機
能を果たす。
【０１２４】尚、第１ＰＩＮダイオード８３のアノード
を伝送線路８２ｂに接続し、第２及び第３ＰＩＮダイオ
ード８４、８５のアノードを接地線８１に接続しても構
わない。同様に、第４ＰＩＮダイオード８６のアノード
を伝送線路８２ｂに接続し、第５及び第６ＰＩＮダイオ
ード８７、８８のアノードを接地線８１に接続しても良
い。
を伝送線路８２ｂに接続し、第２及び第３ＰＩＮダイオ
ード８４、８５のアノードを接地線８１に接続しても構
わない。同様に、第４ＰＩＮダイオード８６のアノード
を伝送線路８２ｂに接続し、第５及び第６ＰＩＮダイオ
ード８７、８８のアノードを接地線８１に接続しても良
い。
【０１２５】（実施形態７）図３６は、本発明の実施形
態７に係わるＰＩＮダイオードを含む複合半導体装置を
用いた高周波装置を示している。
態７に係わるＰＩＮダイオードを含む複合半導体装置を
用いた高周波装置を示している。
【０１２６】ここでは、２本の伝送線路６０１および６
０２の間にＰＩＮダイオード６０３が挿入され、そのア
ノードが伝送線路６０１に接続され、そのカソードが伝
送線路６０２に接続されている。
０２の間にＰＩＮダイオード６０３が挿入され、そのア
ノードが伝送線路６０１に接続され、そのカソードが伝
送線路６０２に接続されている。
【０１２７】ＰＩＮダイオード６０３のアノードは、伝
送線路６０１および高周波阻止部材、例えば伝送される
高周波信号の波長λの１／４の長さの伝送線路６０４を
介して、電源端子６０５に接続されている。
送線路６０１および高周波阻止部材、例えば伝送される
高周波信号の波長λの１／４の長さの伝送線路６０４を
介して、電源端子６０５に接続されている。
【０１２８】ＰＩＮダイオード６０３のカソードは、伝
送線路６０２および高周波阻止部材、例えば伝送される
高周波信号の波長λの１／４の長さの伝送線路６０６を
介してＦＥＴ６０７のドレインに接続されている。
送線路６０２および高周波阻止部材、例えば伝送される
高周波信号の波長λの１／４の長さの伝送線路６０６を
介してＦＥＴ６０７のドレインに接続されている。
【０１２９】ＦＥＴ６０７のゲートは、高周波阻止部
材、例えば抵抗６０８を介して制御端子６０９に接続さ
れている。ＦＥＴ６０７のソースは接地されている。
材、例えば抵抗６０８を介して制御端子６０９に接続さ
れている。ＦＥＴ６０７のソースは接地されている。
【０１３０】伝送線路６０１のＰＩＮダイオード６０３
と接続されていない側は、ＤＣ阻止部材、例えばキャパ
シタ６１０を介して高周波入出力ポート６１２に接続さ
れ、伝送線路６０２のＰＩＮダイオード６０３と接続さ
れていない側は、ＤＣ阻止部材、例えばキャパシタ６１
１を介して高周波入出力ポート６１３に接続されてい
る。
と接続されていない側は、ＤＣ阻止部材、例えばキャパ
シタ６１０を介して高周波入出力ポート６１２に接続さ
れ、伝送線路６０２のＰＩＮダイオード６０３と接続さ
れていない側は、ＤＣ阻止部材、例えばキャパシタ６１
１を介して高周波入出力ポート６１３に接続されてい
る。
【０１３１】本実施形態の高周波装置では、制御端子６
０９に印加する電圧をＦＥＴ６０７のしきい値電圧より
も低い電圧とした場合、ＦＥＴ６０７がオフ状態にな
る。このため、ＰＩＮダイオード６０３に電流が流れ
ず、高周波入出力ポート６１２、６１３間はオフ状態と
なる。一方、制御端子６０９に印加する電圧をＦＥＴ６
０７のしきい値電圧よりも十分高い電圧とした場合、Ｆ
ＥＴ６０７がオン状態になる。このため、ＰＩＮダイオ
ード６０３に電流が流れ、高周波入出力ポート６１２、
６１３間はオン状態となる。
０９に印加する電圧をＦＥＴ６０７のしきい値電圧より
も低い電圧とした場合、ＦＥＴ６０７がオフ状態にな
る。このため、ＰＩＮダイオード６０３に電流が流れ
ず、高周波入出力ポート６１２、６１３間はオフ状態と
なる。一方、制御端子６０９に印加する電圧をＦＥＴ６
０７のしきい値電圧よりも十分高い電圧とした場合、Ｆ
ＥＴ６０７がオン状態になる。このため、ＰＩＮダイオ
ード６０３に電流が流れ、高周波入出力ポート６１２、
６１３間はオン状態となる。
【０１３２】特に、ＦＥＴ６０７をディプリーション・
モードのＭＥＳＦＥＴとした場合、ショットキーゲート
に逆バイアス電圧を印加してオフ状態とし、電圧無印加
（０Ｖ）でオン状態とすることができる。この場合、Ｆ
ＥＴ６０７のゲートにはごくわずかの逆方向リーク電流
が流れるにすぎず、制御端子６０９を駆動する回路の電
流供給能力がごく小さいもので良い。よって、駆動回路
を含めた周辺回路を従来の電流制御方式に比べて簡略化
することができる。
モードのＭＥＳＦＥＴとした場合、ショットキーゲート
に逆バイアス電圧を印加してオフ状態とし、電圧無印加
（０Ｖ）でオン状態とすることができる。この場合、Ｆ
ＥＴ６０７のゲートにはごくわずかの逆方向リーク電流
が流れるにすぎず、制御端子６０９を駆動する回路の電
流供給能力がごく小さいもので良い。よって、駆動回路
を含めた周辺回路を従来の電流制御方式に比べて簡略化
することができる。
【０１３３】（実施形態８）図３７は、本発明の実施形
態８に係わるＰＩＮダイオードを含む複合半導体装置を
用いた高周波装置を示している。
態８に係わるＰＩＮダイオードを含む複合半導体装置を
用いた高周波装置を示している。
【０１３４】ここでは、２本の伝送線路７０１および７
０２の間にＰＩＮダイオード７０３が挿入され、アノー
ドが伝送線路７０１に接続され、カソードが伝送線路７
０２に接続されている。
０２の間にＰＩＮダイオード７０３が挿入され、アノー
ドが伝送線路７０１に接続され、カソードが伝送線路７
０２に接続されている。
【０１３５】ＰＩＮダイオード７０３のアノードは、伝
送線路７０１および高周波阻止部材、例えば伝送される
高周波信号の波長λの１／４の長さの伝送線路７０４を
介して、ＦＥＴ７０５のソースに接続されている。ＦＥ
Ｔ７０５のゲートは、高周波阻止部材、例えば抵抗７０
６を介して制御端子７０７に接続されている。ＦＥＴ７
０５のドレインは電源端子７０８に接続されている。こ
のＦＥＴ７０５としては、しきい値電圧の絶対値がＰＩ
Ｎダイオード７０３の立ち上がり電圧よりも小さいよう
な、例えば−０．５Ｖのディプリーション・モードＦＥ
Ｔとする。ＰＩＮダイオード７０３のカソードは、伝送
線路７０２および高周波阻止部材、例えば伝送される高
周波信号の波長λの１／４の長さの伝送線路７０９を介
して接地されている。
送線路７０１および高周波阻止部材、例えば伝送される
高周波信号の波長λの１／４の長さの伝送線路７０４を
介して、ＦＥＴ７０５のソースに接続されている。ＦＥ
Ｔ７０５のゲートは、高周波阻止部材、例えば抵抗７０
６を介して制御端子７０７に接続されている。ＦＥＴ７
０５のドレインは電源端子７０８に接続されている。こ
のＦＥＴ７０５としては、しきい値電圧の絶対値がＰＩ
Ｎダイオード７０３の立ち上がり電圧よりも小さいよう
な、例えば−０．５Ｖのディプリーション・モードＦＥ
Ｔとする。ＰＩＮダイオード７０３のカソードは、伝送
線路７０２および高周波阻止部材、例えば伝送される高
周波信号の波長λの１／４の長さの伝送線路７０９を介
して接地されている。
【０１３６】伝送線路７０１のＰＩＮダイオード７０３
と接続されていない側は、ＤＣ阻止部材、例えばキャパ
シタ７１２を介して高周波入出力ポート７１０に接続さ
れ、伝送線路７０２のＰＩＮダイオード７０３と接続さ
れていない側は、ＤＣ阻止部材、例えばキャパシタ７１
３を介して高周波入出力ポート７１１に接続されてい
る。
と接続されていない側は、ＤＣ阻止部材、例えばキャパ
シタ７１２を介して高周波入出力ポート７１０に接続さ
れ、伝送線路７０２のＰＩＮダイオード７０３と接続さ
れていない側は、ＤＣ阻止部材、例えばキャパシタ７１
３を介して高周波入出力ポート７１１に接続されてい
る。
【０１３７】本実施形態の高周波装置では、ＦＥＴ７０
５とＰＩＮダイオード７０３がいわゆる自己バイアス回
路を構成する。このため、制御端子７０７に印加する電
圧が０Ｖの場合、ＦＥＴ７０５およびＰＩＮダイオード
７０３がオフ状態になり、制御端子７０７に印加する電
圧がＰＩＮダイオード７０３の立ち上がり電圧よりも高
い場合にＦＥＴ７０５およびＰＩＮダイオード７０３が
オン状態となる。よって、制御端子７０７を駆動するた
めに正電圧のみを用いれば良く、駆動回路を含めた周辺
回路を実施形態７よりもさらに簡略化することができ
る。
５とＰＩＮダイオード７０３がいわゆる自己バイアス回
路を構成する。このため、制御端子７０７に印加する電
圧が０Ｖの場合、ＦＥＴ７０５およびＰＩＮダイオード
７０３がオフ状態になり、制御端子７０７に印加する電
圧がＰＩＮダイオード７０３の立ち上がり電圧よりも高
い場合にＦＥＴ７０５およびＰＩＮダイオード７０３が
オン状態となる。よって、制御端子７０７を駆動するた
めに正電圧のみを用いれば良く、駆動回路を含めた周辺
回路を実施形態７よりもさらに簡略化することができ
る。
【０１３８】（実施形態９）図３８は、本発明の実施形
態９に係わるＰＩＮダイオードを含む複合半導体装置を
用いた高周波装置を示している。
態９に係わるＰＩＮダイオードを含む複合半導体装置を
用いた高周波装置を示している。
【０１３９】ここでは、１本の伝送線路８０１にＰＩＮ
ダイオード８０２のアノードが接続されている。
ダイオード８０２のアノードが接続されている。
【０１４０】ＰＩＮダイオード８０２のアノードは、伝
送線路８０１および高周波阻止部材、例えば伝送される
高周波信号の波長λの１／４の長さの伝送線路８０３を
介して電源端子８０４に接続されている。ＰＩＮダイオ
ード８０２のカソードはＦＥＴ８０５のドレインに接続
されている。ＦＥＴ８０５のゲートは、高周波阻止部
材、例えば抵抗８０６を介して制御端子８０７に接続さ
れている。ＦＥＴ８０５のソースは接地されている。
送線路８０１および高周波阻止部材、例えば伝送される
高周波信号の波長λの１／４の長さの伝送線路８０３を
介して電源端子８０４に接続されている。ＰＩＮダイオ
ード８０２のカソードはＦＥＴ８０５のドレインに接続
されている。ＦＥＴ８０５のゲートは、高周波阻止部
材、例えば抵抗８０６を介して制御端子８０７に接続さ
れている。ＦＥＴ８０５のソースは接地されている。
【０１４１】伝送線路８０１の両側は、ＤＣ阻止部材、
例えばキャパシタ８０８および８０９を介して高周波入
出力ポート８１０および８１１に接続されている。
例えばキャパシタ８０８および８０９を介して高周波入
出力ポート８１０および８１１に接続されている。
【０１４２】本実施形態の高周波装置では、実施形態７
の高周波装置の動作と同様に、制御端子８０７に印加す
る電圧によってＰＩＮダイオード８０２をオン／オフす
ることができる。そして、ＰＩＮダイオード８０２がオ
ン状態のときに、伝送線路８０１が接地されることにな
るので、高周波入出力ポート８１０、８１１間がオフ状
態となる。一方、ＰＩＮダイオード８０２がオフ状態の
ときに、高周波入出力ポート８１０、８１１間がオン状
態となる。この構成により、実施形態７と同様に、駆動
回路を含めた周辺回路を従来に比べて簡略化することが
できる。
の高周波装置の動作と同様に、制御端子８０７に印加す
る電圧によってＰＩＮダイオード８０２をオン／オフす
ることができる。そして、ＰＩＮダイオード８０２がオ
ン状態のときに、伝送線路８０１が接地されることにな
るので、高周波入出力ポート８１０、８１１間がオフ状
態となる。一方、ＰＩＮダイオード８０２がオフ状態の
ときに、高周波入出力ポート８１０、８１１間がオン状
態となる。この構成により、実施形態７と同様に、駆動
回路を含めた周辺回路を従来に比べて簡略化することが
できる。
【０１４３】（実施形態１０）図３９は、本発明の実施
形態１０に係わるＰＩＮダイオードを含む複合半導体装
置を用いた高周波装置を示している。
形態１０に係わるＰＩＮダイオードを含む複合半導体装
置を用いた高周波装置を示している。
【０１４４】ここでは、１本の伝送線路９０１にＰＩＮ
ダイオード９０２のアノードが接続されている。
ダイオード９０２のアノードが接続されている。
【０１４５】このＰＩＮダイオード９０２のアノード
は、伝送線路９０１および高周波阻止部材、例えば伝送
される高周波信号の波長λの１／４の長さの伝送線路９
０３を介してＦＥＴ９０４のソースに接続されている。
ＦＥＴ９０４のゲートは、高周波阻止部材、例えば抵抗
９０５を介して制御端子９０６に接続されている。ＦＥ
Ｔ９０４のドレインは電源端子９０７に接続されてい
る。このＦＥＴ９０４としては、しきい値電圧の絶対値
がＰＩＮダイオード９０２の立ち上がり電圧よりも小さ
いような、例えば−０．５Ｖのディプリーション・モー
ドＦＥＴとする。ＰＩＮダイオード９０２のカソードは
接地されている。
は、伝送線路９０１および高周波阻止部材、例えば伝送
される高周波信号の波長λの１／４の長さの伝送線路９
０３を介してＦＥＴ９０４のソースに接続されている。
ＦＥＴ９０４のゲートは、高周波阻止部材、例えば抵抗
９０５を介して制御端子９０６に接続されている。ＦＥ
Ｔ９０４のドレインは電源端子９０７に接続されてい
る。このＦＥＴ９０４としては、しきい値電圧の絶対値
がＰＩＮダイオード９０２の立ち上がり電圧よりも小さ
いような、例えば−０．５Ｖのディプリーション・モー
ドＦＥＴとする。ＰＩＮダイオード９０２のカソードは
接地されている。
【０１４６】伝送線路９０１の両側は、ＤＣ阻止部材、
例えばキャパシタ９０８および９０９を介して高周波入
出力ポート９１０および９１１に接続されている。
例えばキャパシタ９０８および９０９を介して高周波入
出力ポート９１０および９１１に接続されている。
【０１４７】本実施形態の高周波装置では、実施形態８
の高周波装置の動作と同様に、制御端子９０６に印加す
る電圧によってＰＩＮダイオード９０２をオン／オフす
ることができる。そして、ＰＩＮダイオード９０２がオ
ン状態のときに、伝送線路９０１が接地されることにな
るので、高周波入出力ポート９１０、９１１間がオフ状
態となる。一方、ＰＩＮダイオード９０２がオフ状態の
ときに、高周波入出力ポート９１０、９１１間がオン状
態となる。この構成により、実施形態８と同様に、駆動
回路を含めた周辺回路を従来に比べて簡略化することが
できる。
の高周波装置の動作と同様に、制御端子９０６に印加す
る電圧によってＰＩＮダイオード９０２をオン／オフす
ることができる。そして、ＰＩＮダイオード９０２がオ
ン状態のときに、伝送線路９０１が接地されることにな
るので、高周波入出力ポート９１０、９１１間がオフ状
態となる。一方、ＰＩＮダイオード９０２がオフ状態の
ときに、高周波入出力ポート９１０、９１１間がオン状
態となる。この構成により、実施形態８と同様に、駆動
回路を含めた周辺回路を従来に比べて簡略化することが
できる。
【０１４８】
【発明の効果】以上説明した様に、本発明のＰＩＮダイ
オードを含む複合半導体装置によれば、ＰＩＮダイオー
ドのｎ型半導体領域及びｐ型半導体領域の少なくとも一
方がイオン注入されたものである。このため、他の種類
の能動素子の半導体層をメサ状に分離させ露出させた高
抵抗半導体基板上に、ＰＩＮダイオードをイオン注入に
よって形成することができ、ＰＩＮダイオード及び他の
種類の能動素子を同一の高抵抗半導体基板上に集積化す
ることができる。
オードを含む複合半導体装置によれば、ＰＩＮダイオー
ドのｎ型半導体領域及びｐ型半導体領域の少なくとも一
方がイオン注入されたものである。このため、他の種類
の能動素子の半導体層をメサ状に分離させ露出させた高
抵抗半導体基板上に、ＰＩＮダイオードをイオン注入に
よって形成することができ、ＰＩＮダイオード及び他の
種類の能動素子を同一の高抵抗半導体基板上に集積化す
ることができる。
【０１４９】また、高抵抗半導体基板としてＧａＡｓ基
板を適用している。このＧａＡｓ基板は、マイクロ波、
及びミリ波帯用の能動素子（ＦＥＴやＨＢＴ）に適して
いる。
板を適用している。このＧａＡｓ基板は、マイクロ波、
及びミリ波帯用の能動素子（ＦＥＴやＨＢＴ）に適して
いる。
【０１５０】また、ＰＩＮダイオードのｎ型半導体領域
及びｐ型半導体領域の一方は、結晶成長されたものであ
る。イオン注入された半導体領域を活性化（熱処理）す
る際、半導体領域内の大きな拡散係数を有するドーパン
トは他の伝導型の半導体領域にも拡散し活性化されて、
この他の伝導型の半導体領域のキャリアを補償してしま
う傾向にある。大きな拡散係数を有するドーパントを含
む半導体領域が結晶成長されたものであると、この結晶
成長された半導体領域のドーパントが結晶を構成する原
子と結合しているため、イオン注入された他の半導体領
域を活性化しても、結晶成長された半導体領域のドーパ
ントがエネルギー的に安定な状態にあって拡散しない。
つまり、大きな拡散係数を有するドーパントが他の伝導
型の半導体領域に拡散することがない。これにより、ｎ
型半導体領域とｐ型半導体領域間の距離を一定に保つこ
とができ、信頼性が向上する。
及びｐ型半導体領域の一方は、結晶成長されたものであ
る。イオン注入された半導体領域を活性化（熱処理）す
る際、半導体領域内の大きな拡散係数を有するドーパン
トは他の伝導型の半導体領域にも拡散し活性化されて、
この他の伝導型の半導体領域のキャリアを補償してしま
う傾向にある。大きな拡散係数を有するドーパントを含
む半導体領域が結晶成長されたものであると、この結晶
成長された半導体領域のドーパントが結晶を構成する原
子と結合しているため、イオン注入された他の半導体領
域を活性化しても、結晶成長された半導体領域のドーパ
ントがエネルギー的に安定な状態にあって拡散しない。
つまり、大きな拡散係数を有するドーパントが他の伝導
型の半導体領域に拡散することがない。これにより、ｎ
型半導体領域とｐ型半導体領域間の距離を一定に保つこ
とができ、信頼性が向上する。
【０１５１】例えば、ｐ型ドーパントは、ｎ型ドーパン
トと比較すると、大きな拡散係数を有する。そこで、ｐ
型ドーパントを含む半導体領域を結晶成長により形成す
れば、ｎ型ドーパントをイオン注入した半導体領域を活
性化する際、結晶成長された半導体領域のｐ型ドーパン
トがｎ型ドーパントを含む半導体領域に拡散しない。
トと比較すると、大きな拡散係数を有する。そこで、ｐ
型ドーパントを含む半導体領域を結晶成長により形成す
れば、ｎ型ドーパントをイオン注入した半導体領域を活
性化する際、結晶成長された半導体領域のｐ型ドーパン
トがｎ型ドーパントを含む半導体領域に拡散しない。
【０１５２】また、結晶成長法で形成されるｎ型半導体
領域及びｐ型半導体領域の一方に重なる絶縁領域を備
え、この絶縁領域を結晶成長して形成している。この結
晶成長された絶縁領域も、結晶成長された半導体領域の
ドーパントの拡散を防止する。
領域及びｐ型半導体領域の一方に重なる絶縁領域を備
え、この絶縁領域を結晶成長して形成している。この結
晶成長された絶縁領域も、結晶成長された半導体領域の
ドーパントの拡散を防止する。
【０１５３】また、高抵抗半導体基板に高周波信号を供
給する伝送線路を備えている。この伝送線路とＰＩＮダ
イオードを組み合わせることにより、ＰＩＮダイオード
スイッチを構成することができ、更には他の種類の能動
素子との組み合わせにより、各種のコンポーネントを集
積化することができる。
給する伝送線路を備えている。この伝送線路とＰＩＮダ
イオードを組み合わせることにより、ＰＩＮダイオード
スイッチを構成することができ、更には他の種類の能動
素子との組み合わせにより、各種のコンポーネントを集
積化することができる。
【０１５４】また、本発明のＰＩＮダイオードを含む複
合半導体装置を用いた高周波装置によれば、第１及び第
２ＰＩＮダイオードを備えており、第１ＰＩＮダイオー
ドに順方向の電流を流せば、第１ＰＩＮダイオードがオ
ンとなって、高周波信号を伝送線路を通じて伝送するこ
とができ、第１ＰＩＮダイオードに逆方向の電流を流せ
ば、第１ＰＩＮダイオードがオフとなり、第２ＰＩＮダ
イオードがオンになるので、伝送線路のアイソレーショ
ンが非常に高くなり、高周波信号が遮断される。従っ
て、低ロス、高アイソレーションのＰＩＮダイオードス
イッチが実現される。勿論、このＰＩＮダイオードスイ
ッチを各種のコンポーネントと集積化することができ
る。
合半導体装置を用いた高周波装置によれば、第１及び第
２ＰＩＮダイオードを備えており、第１ＰＩＮダイオー
ドに順方向の電流を流せば、第１ＰＩＮダイオードがオ
ンとなって、高周波信号を伝送線路を通じて伝送するこ
とができ、第１ＰＩＮダイオードに逆方向の電流を流せ
ば、第１ＰＩＮダイオードがオフとなり、第２ＰＩＮダ
イオードがオンになるので、伝送線路のアイソレーショ
ンが非常に高くなり、高周波信号が遮断される。従っ
て、低ロス、高アイソレーションのＰＩＮダイオードス
イッチが実現される。勿論、このＰＩＮダイオードスイ
ッチを各種のコンポーネントと集積化することができ
る。
【０１５５】また、本発明のＰＩＮダイオードを含む複
合半導体装置を用いた高周波装置によれば、２組みのＰ
ＩＮダイオードスイッチを鏡面対称に配置しているた
め、いわゆるＳＰＤＴスイッチが構成される。勿論、こ
のＳＰＤＴスイッチを各種のコンポーネントと集積化す
ることができる。
合半導体装置を用いた高周波装置によれば、２組みのＰ
ＩＮダイオードスイッチを鏡面対称に配置しているた
め、いわゆるＳＰＤＴスイッチが構成される。勿論、こ
のＳＰＤＴスイッチを各種のコンポーネントと集積化す
ることができる。
【０１５６】また、伝送線路としてコプレーナ線路を用
いている。この場合は、ＰＩＮダイオードと接地間の距
離を物理的な長さで数十ミクロンにすることができるの
で、実質的に電気長０の理想的な接地を実現することが
できる。
いている。この場合は、ＰＩＮダイオードと接地間の距
離を物理的な長さで数十ミクロンにすることができるの
で、実質的に電気長０の理想的な接地を実現することが
できる。
【０１５７】また、高抵抗半導体基板上に、伝送線路に
接続された電源回路を備えている。この場合、電源回路
をも同一の高抵抗半導体基板上に集積化することができ
る。例えば、電源回路をも集積化したモノリシックマイ
クロ波ＩＣ（ＭＭＩＣ）を実現することができる。
接続された電源回路を備えている。この場合、電源回路
をも同一の高抵抗半導体基板上に集積化することができ
る。例えば、電源回路をも集積化したモノリシックマイ
クロ波ＩＣ（ＭＭＩＣ）を実現することができる。
【０１５８】また、本発明のＰＩＮダイオードを含む複
合半導体装置を用いた高周波装置によれば、制御端子に
印加する電圧をＦＥＴのしきい値電圧より低くすること
により、ＰＩＮダイオードをオフ状態にして、高周波信
号を遮断することができる。また、制御端子に印加する
電圧をＦＥＴのしきい値電圧より十分高くすることによ
り、ＰＩＮダイオードをオン状態にして、高周波信号を
伝送線路を通じて伝送することできる。特に、ディプリ
ーション・モードのＦＥＴでは、ゲートにごくわずかの
逆方向リーク電流が流れるにすぎず、制御端子を駆動す
る回路の電流供給能力をごく小さいものにすることがで
きる。よって、駆動回路を含めた周辺回路を従来に比べ
て簡略化することができる。
合半導体装置を用いた高周波装置によれば、制御端子に
印加する電圧をＦＥＴのしきい値電圧より低くすること
により、ＰＩＮダイオードをオフ状態にして、高周波信
号を遮断することができる。また、制御端子に印加する
電圧をＦＥＴのしきい値電圧より十分高くすることによ
り、ＰＩＮダイオードをオン状態にして、高周波信号を
伝送線路を通じて伝送することできる。特に、ディプリ
ーション・モードのＦＥＴでは、ゲートにごくわずかの
逆方向リーク電流が流れるにすぎず、制御端子を駆動す
る回路の電流供給能力をごく小さいものにすることがで
きる。よって、駆動回路を含めた周辺回路を従来に比べ
て簡略化することができる。
【０１５９】また、本発明のＰＩＮダイオードを含む複
合半導体装置を用いた高周波装置によれば、ＦＥＴとＰ
ＩＮダイオードがいわゆる自己バイアス回路を構成し、
制御端子に印加する電圧が０Ｖの場合にＦＥＴおよびＰ
ＩＮダイオードがオフになり、制御端子に印加する電圧
がＰＩＮダイオードの立ち上がり電圧よりも高い場合に
ＦＥＴおよびＰＩＮダイオードがオンとなる。よって、
制御端子を駆動するために正電圧のみを用いれば良く、
駆動回路を含めた周辺回路をさらに簡略化することがで
きる。
合半導体装置を用いた高周波装置によれば、ＦＥＴとＰ
ＩＮダイオードがいわゆる自己バイアス回路を構成し、
制御端子に印加する電圧が０Ｖの場合にＦＥＴおよびＰ
ＩＮダイオードがオフになり、制御端子に印加する電圧
がＰＩＮダイオードの立ち上がり電圧よりも高い場合に
ＦＥＴおよびＰＩＮダイオードがオンとなる。よって、
制御端子を駆動するために正電圧のみを用いれば良く、
駆動回路を含めた周辺回路をさらに簡略化することがで
きる。
【０１６０】また、本発明のＰＩＮダイオードを含む複
合半導体装置を用いた高周波装置によれば、制御端子に
印加する電圧によりＰＩＮダイオードをオン／オフする
ことができる。このＰＩＮダイオードがオンのときに伝
送線路が接地されて高周波信号が遮断され、ＰＩＮダイ
オードがオフのときに高周波信号が伝送線路を通じて伝
送される。よって、駆動回路を含めた周辺回路を従来に
比べて簡略化することができる。
合半導体装置を用いた高周波装置によれば、制御端子に
印加する電圧によりＰＩＮダイオードをオン／オフする
ことができる。このＰＩＮダイオードがオンのときに伝
送線路が接地されて高周波信号が遮断され、ＰＩＮダイ
オードがオフのときに高周波信号が伝送線路を通じて伝
送される。よって、駆動回路を含めた周辺回路を従来に
比べて簡略化することができる。
【０１６１】また、本発明のＰＩＮダイオードを含む複
合半導体装置の製造方法によれば、例えばＦＥＴの積層
構造を有する半導体層を高抵抗半導体基板に予め形成し
ておき、ＦＥＴを除く領域で高抵抗半導体基板を露出さ
せた後に、ＰＩＮダイオードを形成することができ、Ｐ
ＩＮダイオードとＦＥＴを集積化することができる。
合半導体装置の製造方法によれば、例えばＦＥＴの積層
構造を有する半導体層を高抵抗半導体基板に予め形成し
ておき、ＦＥＴを除く領域で高抵抗半導体基板を露出さ
せた後に、ＰＩＮダイオードを形成することができ、Ｐ
ＩＮダイオードとＦＥＴを集積化することができる。
【０１６２】また、ｐ型半導体領域をエピタキシャル成
長法で形成した場合は、ｎ型半導体領域を活性化する
際、ｐ型半導体領域の大きな拡散係数を有するｐ型ドー
パントがｎ型半導体領域に拡散せずに済む。
長法で形成した場合は、ｎ型半導体領域を活性化する
際、ｐ型半導体領域の大きな拡散係数を有するｐ型ドー
パントがｎ型半導体領域に拡散せずに済む。
【図１】本発明の実施形態１に係わるＰＩＮダイオード
を含む複合半導体装置を示す断面図である。
を含む複合半導体装置を示す断面図である。
【図２】（ａ）〜（ｃ）は、図１の複合半導体装置の製
造工程を示す図である。
造工程を示す図である。
【図３】（ａ）〜（ｃ）は、図２に引き続く製造工程を
示す図である。
示す図である。
【図４】（ａ）〜（ｃ）は、図３に引き続く製造工程を
示す図である。
示す図である。
【図５】（ａ）〜（ｃ）は、図４に引き続く製造工程を
示す図である。
示す図である。
【図６】（ａ）〜（ｃ）は、図５に引き続く製造工程を
示す図である。
示す図である。
【図７】（ａ）〜（ｅ）は、図６に引き続く製造工程を
示す図である。
示す図である。
【図８】本発明の実施形態２に係わるＰＩＮダイオード
を含む複合半導体装置を示す断面図である。
を含む複合半導体装置を示す断面図である。
【図９】（ａ）〜（ｃ）は、図８の複合半導体装置の製
造工程を示す図である。
造工程を示す図である。
【図１０】（ａ）〜（ｃ）は、図９に引き続く製造工程
を示す図である。
を示す図である。
【図１１】（ａ）〜（ｃ）は、図１０に引き続く製造工
程を示す図である。
程を示す図である。
【図１２】（ａ）〜（ｃ）は、図１１に引き続く製造工
程を示す図である。
程を示す図である。
【図１３】（ａ）〜（ｄ）は、図１２に引き続く製造工
程を示す図である。
程を示す図である。
【図１４】（ａ）〜（ｅ）は、図１３に引き続く製造工
程を示す図である。
程を示す図である。
【図１５】本発明の実施形態３に係わるＰＩＮダイオー
ドを含む複合半導体装置を示す断面図である。
ドを含む複合半導体装置を示す断面図である。
【図１６】（ａ）〜（ｃ）は、図１５の複合半導体装置
の製造工程を示す図である。
の製造工程を示す図である。
【図１７】（ａ）〜（ｃ）は、図１６に引き続く製造工
程を示す図である。
程を示す図である。
【図１８】（ａ）〜（ｃ）は、図１７に引き続く製造工
程を示す図である。
程を示す図である。
【図１９】図１８に引き続く製造工程を示す図である。
【図２０】（ａ）〜（ｃ）は、図１９に引き続く製造工
程を示す図である。
程を示す図である。
【図２１】（ａ）〜（ｃ）は、図２０に引き続く製造工
程を示す図である。
程を示す図である。
【図２２】（ａ）〜（ｃ）は、図２１に引き続く製造工
程を示す図である。
程を示す図である。
【図２３】本発明の実施形態４に係わるＰＩＮダイオー
ドを含む複合半導体装置を示す断面図である。
ドを含む複合半導体装置を示す断面図である。
【図２４】（ａ）〜（ｃ）は、図２３の複合半導体装置
の製造工程を示す図である。
の製造工程を示す図である。
【図２５】（ａ）〜（ｃ）は、図２４に引き続く製造工
程を示す図である。
程を示す図である。
【図２６】（ａ）〜（ｃ）は、図２５に引き続く製造工
程を示す図である。
程を示す図である。
【図２７】（ａ）〜（ｃ）は、図２６に引き続く製造工
程を示す図である。
程を示す図である。
【図２８】図２７に引き続く製造工程を示す図である。
【図２９】（ａ）〜（ｃ）は、図２８に引き続く製造工
程を示す図である。
程を示す図である。
【図３０】（ａ）〜（ｃ）は、図２９に引き続く製造工
程を示す図である。
程を示す図である。
【図３１】（ａ）〜（ｃ）は、図３０に引き続く製造工
程を示す図である。
程を示す図である。
【図３２】本発明の実施形態５に係わるＰＩＮダイオー
ドを含む複合半導体装置を用いた高周波装置を示す平面
図である。
ドを含む複合半導体装置を用いた高周波装置を示す平面
図である。
【図３３】図３２の高周波装置の回路を示す図である。
【図３４】本発明の実施形態６に係わるＰＩＮダイオー
ドを含む複合半導体装置を用いた高周波装置を示す平面
図である。
ドを含む複合半導体装置を用いた高周波装置を示す平面
図である。
【図３５】図３４の高周波装置の回路を示す図である。
【図３６】本発明の実施形態７に係わるＰＩＮダイオー
ドを含む複合半導体装置を用いた高周波装置を示す回路
図である。
ドを含む複合半導体装置を用いた高周波装置を示す回路
図である。
【図３７】本発明の実施形態８に係わるＰＩＮダイオー
ドを含む複合半導体装置を用いた高周波装置を示す回路
図である。
ドを含む複合半導体装置を用いた高周波装置を示す回路
図である。
【図３８】本発明の実施形態９に係わるＰＩＮダイオー
ドを含む複合半導体装置を用いた高周波装置を示す回路
図である。
ドを含む複合半導体装置を用いた高周波装置を示す回路
図である。
【図３９】本発明の実施形態１０に係わるＰＩＮダイオ
ードを含む複合半導体装置を用いた高周波装置を示す回
路図である。
ードを含む複合半導体装置を用いた高周波装置を示す回
路図である。
１０、２０ ＦＥＴ １１、２１、３１、５１ 半絶縁性ＧａＡｓ基板 １２、２２、３２、５２ ｎ型半導体領域 １３、３３ ｐ型半導体領域 １４、２５、３４、５６ ｎ型オーミック電極 １５、２６、３５、５５ ｐ型オーミック電極 １６、２７、３６、５７ ＰＩＮダイオード ２３、５３ 緩衝層 ２４、５４ ｐ型半導体層 ３０、５０ ＨＢＴ ３７、６４ エミッタ電極 ３８、５８ ベース層 ４１、６１ エミッタ領域 ４２、６２ 埋め込み型コレクタ領域 ４３、６３ サブコレクタ層 ４４、６５ コレクタ電極 ４５、６６ ベース電極 ７１、８１ 接地線 ７２ａ、７２ｂ、８２ａ、８２ｂ、８２ｃ 伝送線路 ７３ａ、７３ｂ、８３ａ、８３ｂ コプレーナ線路 ７３、８３ 第１ＰＩＮダイオード ７４、８４ 第２ＰＩＮダイオード ７５、８５ 第３ＰＩＮダイオード ７６、９１ 第１電源端子 ７７、７９ 波長λの１／４の長さの伝送線路 ７８、９２ 第２電源端子 ８６ 第４ＰＩＮダイオード ８７ 第５ＰＩＮダイオード ８８ 第６ＰＩＮダイオード ８２ｄ 入出力伝送線路 ８９ エアーブリッジ ９３ 第３電源端子 １０１、２０１、３０１、５０１ 半導体層 １０２、１０３、１０５、１１２、１１５、１１６、１
１９、１２２、１２４、２０２、２０４、２０７、２１
２、２１６、２１７、２２１ａ、２２２、２２４、３０
２、３０３、３０５、３１２、３１４、３１５、３１
６、３１７、３１９、３２０、５０２、５０４、５０
７、５１２、５１４、５１５、５１６、５１７、５１
９、５２０ レジストパターン １０３ａ、１０５ａ、２０４ａ、２０７ａ、３０３ａ、
３０５ａ、５０４ａ、５０７ａ 開口部 １０４、２０８、３０４、５０４ｂ Ｓｉ注入領域 １０６、３０６ Ｚｎ注入領域 １０７、２０３、２０９、２２１、３０７、５０３、５
０９ ＳｉＮ層 １１０、２１１、３１０、５１１ ＳｉＯ2層 １１１、２１３ オーミック電極領域 １１４、２１４、３１８、５１８ ｎ型オーミック金属 １１３、２１５ オーミック電極 １１７、２１８、３２１、５２１ ｐ型オーミック金属 １１８、２９ ゲート電極 １２１ ＳｉＮ層 １２３、２２３ Ｔｉ／Ａｕ層 １２５、２２５ Ａｕ配線 ３１３、５１３ ＷＳｉ層 ６０１、６０２、７０１、７０２、８０１、９０１ 伝
送線路 ６０３、７０３、８０２、９０２ ＰＩＮダイオード ６０４、６０６、７０４、７０９、８０３、９０３ 波
長λの１／４の長さの伝送線路 ６０５、７０８、８０４、９０７ 電源端子 ６０７、７０５、８０５、９０４ ＦＥＴ ６０８、７０６、８０６、９０５ 抵抗 ６０９、７０７、８０７、９０６ 制御端子 ６１０、６１１、７１２、７１３、８０８、８０９、９
０８、９０９ キャパシタ ６１２、６１３、７１０、７１１、８１０、８１１、９
１０、９１１ 高周波入出力ポート
１９、１２２、１２４、２０２、２０４、２０７、２１
２、２１６、２１７、２２１ａ、２２２、２２４、３０
２、３０３、３０５、３１２、３１４、３１５、３１
６、３１７、３１９、３２０、５０２、５０４、５０
７、５１２、５１４、５１５、５１６、５１７、５１
９、５２０ レジストパターン １０３ａ、１０５ａ、２０４ａ、２０７ａ、３０３ａ、
３０５ａ、５０４ａ、５０７ａ 開口部 １０４、２０８、３０４、５０４ｂ Ｓｉ注入領域 １０６、３０６ Ｚｎ注入領域 １０７、２０３、２０９、２２１、３０７、５０３、５
０９ ＳｉＮ層 １１０、２１１、３１０、５１１ ＳｉＯ2層 １１１、２１３ オーミック電極領域 １１４、２１４、３１８、５１８ ｎ型オーミック金属 １１３、２１５ オーミック電極 １１７、２１８、３２１、５２１ ｐ型オーミック金属 １１８、２９ ゲート電極 １２１ ＳｉＮ層 １２３、２２３ Ｔｉ／Ａｕ層 １２５、２２５ Ａｕ配線 ３１３、５１３ ＷＳｉ層 ６０１、６０２、７０１、７０２、８０１、９０１ 伝
送線路 ６０３、７０３、８０２、９０２ ＰＩＮダイオード ６０４、６０６、７０４、７０９、８０３、９０３ 波
長λの１／４の長さの伝送線路 ６０５、７０８、８０４、９０７ 電源端子 ６０７、７０５、８０５、９０４ ＦＥＴ ６０８、７０６、８０６、９０５ 抵抗 ６０９、７０７、８０７、９０６ 制御端子 ６１０、６１１、７１２、７１３、８０８、８０９、９
０８、９０９ キャパシタ ６１２、６１３、７１０、７１１、８１０、８１１、９
１０、９１１ 高周波入出力ポート
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.7 識別記号 ＦＩ テーマコート゛(参考） Ｈ０１Ｌ 21/8232 Ｈ０１Ｌ 29/80 Ｅ 21/331 29/91 Ｆ 29/73 Ａ 27/095 29/861 21/329 Ｈ０１Ｐ 1/15 (72)発明者 牧岡 敏史 大阪府門真市大字門真1006番地 松下電器 産業株式会社内 (72)発明者 岩永 順子 大阪府門真市大字門真1006番地 松下電器 産業株式会社内 (72)発明者 上田 大助 大阪府門真市大字門真1006番地 松下電器 産業株式会社内
Claims (17)
- 【請求項１】 高抵抗半導体基板と、 該高抵抗半導体基板上に形成され、ｎ型半導体領域及び
ｐ型半導体領域を含むＰＩＮダイオードと、 該高抵抗半導体基板上に形成され、該ＰＩＮダイオード
とは異なる種類の能動素子とを備え、 該ｎ型半導体領域及び該ｐ型半導体領域の少なくとも一
方は、イオン注入されたものであるＰＩＮダイオードを
含む複合半導体装置。 - 【請求項２】 前記高抵抗半導体基板は、ＧａＡｓ基板
である請求項１に記載のＰＩＮダイオードを含む複合半
導体装置。 - 【請求項３】 前記ＰＩＮダイオードのｎ型半導体領域
及びｐ型半導体領域の一方は、結晶成長されたものであ
る請求項１又は請求項２に記載のＰＩＮダイオードを含
む複合半導体装置。 - 【請求項４】 前記結晶成長法で形成されるｎ型半導体
領域及びｐ型半導体領域の一方に重なる絶縁領域を備
え、 該絶縁領域は、結晶成長されたものである請求項３に記
載のＰＩＮダイオードを含む複合半導体装置。 - 【請求項５】 前記高抵抗半導体基板に形成され、高周
波信号を供給する伝送線路を備える請求項１乃至請求項
４のいずれかに記載のＰＩＮダイオードを含む複合半導
体装置。 - 【請求項６】 請求項１乃至請求項５のいずれかに記載
のＰＩＮダイオードを含む複合半導体装置を用い、 前記ＰＩＮダイオードとして、第１、第２及び第３ＰＩ
Ｎダイオードを備え、 該第１ＰＩＮダイオードを伝送線路に挿入し、該第２及
び第３ＰＩＮダイオードのアノードを該第１ＰＩＮダイ
オードのカソード側で該伝送線路に接続し、該第２及び
第３ＰＩＮダイオードのカソードを接地したＰＩＮダイ
オードを含む複合半導体装置を用いた高周波装置。 - 【請求項７】 請求項１乃至請求項５のいずれかに記載
のＰＩＮダイオードを含む複合半導体装置を用い、 前記ＰＩＮダイオードとして、第１、第２及び第３ＰＩ
Ｎダイオードを備え、 該第１ＰＩＮダイオードを伝送線路に挿入し、該第２及
び第３ＰＩＮダイオードのカソードを該第１ＰＩＮダイ
オードのアノード側で該伝送線路に接続し、該第２及び
第３ＰＩＮダイオードのアノードを接地したＰＩＮダイ
オードを含む複合半導体装置を用いた高周波装置。 - 【請求項８】 請求項１乃至請求項５のいずれかに記載
のＰＩＮダイオードを含む複合半導体装置を用い、 前記ＰＩＮダイオードとして、第１、第２及び第３ＰＩ
Ｎダイオードを２組み備え、 該各第１ＰＩＮダイオードのカソードを向き合わせて該
各第１ＰＩＮダイオードを伝送線路に挿入し、該各第２
及び第３ＰＩＮダイオードのアノードを該各第１ＰＩＮ
ダイオードのカソード側で該伝送線路にそれぞれ接続
し、該各第２及び第３ＰＩＮダイオードのカソードを接
地し、 該２組みを鏡面対称に配置したＰＩＮダイオードを含む
複合半導体装置を用いた高周波装置。 - 【請求項９】 請求項１乃至請求項５のいずれかに記載
のＰＩＮダイオードを含む複合半導体装置を用い、 前記ＰＩＮダイオードとして、第１、第２及び第３ＰＩ
Ｎダイオードを２組み備え、 該各第１ＰＩＮダイオードのアノードを向き合わせて該
各第１ＰＩＮダイオードを伝送線路に挿入し、該各第２
及び第３ＰＩＮダイオードのカソードを該各第１ＰＩＮ
ダイオードのアノード側で該伝送線路にそれぞれ接続
し、該各第２及び第３ＰＩＮダイオードのアノードを接
地し、 該２組みを鏡面対称に配置したＰＩＮダイオードを含む
複合半導体装置を用いた高周波装置。 - 【請求項１０】 前記伝送線路は、コプレーナ線路であ
る請求項６乃至請求項９のいずれかに記載のＰＩＮダイ
オードを含む複合半導体装置を用いた高周波装置。 - 【請求項１１】 前記高抵抗半導体基板上に、前記伝送
線路に接続された電源回路を備える請求項６乃至請求項
１０のいずれかに記載のＰＩＮダイオードを含む複合半
導体装置を用いた高周波装置。 - 【請求項１２】 請求項１乃至請求項５のいずれかに記
載のＰＩＮダイオードを含む複合半導体装置を用い、 前記ＰＩＮダイオードを伝送線路に挿入し、 該ＰＩＮダイオードのアノードを、該ＰＩＮダイオード
のアノード側に接続された高周波阻止部材を介して電源
端子に接続し、 前記能動素子としてＦＥＴを有し、 該ＰＩＮダイオードのカソードと該ＦＥＴのドレインと
を、該ＰＩＮダイオードのカソード側に接続された高周
波阻止部材を介して接続し、 該ＦＥＴのゲートを高周波阻止部材を介して制御端子に
接続し、 該ＦＥＴのソースを接地したＰＩＮダイオードを含む複
合半導体装置を用いた高周波装置。 - 【請求項１３】 請求項１乃至請求項５のいずれかに記
載のＰＩＮダイオードを含む複合半導体装置を用い、 前記ＰＩＮダイオードを伝送線路に挿入し、 前記能動素子としてＦＥＴを有し、 該ＰＩＮダイオードのアノードと該ＦＥＴのソースと
を、該ＰＩＮダイオードのアノード側に接続された高周
波阻止部材を介して接続し、 該ＦＥＴのゲートを高周波阻止部材を介して制御端子に
接続し、 該ＦＥＴのドレインを電源端子に接続したＰＩＮダイオ
ードを含む複合半導体装置を用いた高周波装置。 - 【請求項１４】 請求項１乃至請求項５のいずれかに記
載のＰＩＮダイオードを含む複合半導体装置を用い、 前記ＰＩＮダイオードのアノードを伝送線路に接続する
と共に、 該ＰＩＮダイオードのアノードを、高周波阻止部材を介
して電源端子に接続し、 前記能動素子としてＦＥＴを有し、 該ＦＥＴのドレインを、該ＰＩＮダイオードのカソード
に接続し、 該ＦＥＴのゲートを高周波阻止部材を介して制御端子に
接続し、 該ＦＥＴのソースを接地したＰＩＮダイオードを含む複
合半導体装置を用いた高周波装置。 - 【請求項１５】 請求項１乃至請求項５のいずれかに記
載のＰＩＮダイオードを含む複合半導体装置を用い、 前記ＰＩＮダイオードのアノードを伝送線路に接続し、
該ＰＩＮダイオードのカソードを接地し、 前記能動素子としてＦＥＴを有し、 該ＦＥＴのドレインを電源端子に接続し、 該ＦＥＴのゲートを高周波阻止部材を介して制御端子に
接続し、 該ＦＥＴのソースと該ＰＩＮダイオードのアノードと
を、高周波阻止部材を介して接続したＰＩＮダイオード
を含む複合半導体装置を用いた高周波装置。 - 【請求項１６】 高抵抗半導体基板にそれぞれの不純物
を注入してｐ型半導体領域及びｎ型半導体領域を形成す
る工程と、 該ｐ型半導体領域及び該ｎ型半導体領域を活性化する工
程と、 該ｎ型半導体領域にオーミック金属を形成する工程と、 該ｎ型半導体領域のオーミック金属を熱処理する工程
と、 該ｐ型半導体領域にオーミック金属を形成する工程と、 該ｐ型半導体領域及び該ｎ型半導体領域のオーミック金
属に接続される伝送線路を形成する工程とを含むＰＩＮ
ダイオードを含む複合半導体装置の製造方法。 - 【請求項１７】 高抵抗半導体基板にｐ型半導体領域を
エピタキシャル成長法で形成する工程と、 該高抵抗半導体基板に不純物を注入してｎ型半導体領域
を形成する工程と、 該ｎ型半導体領域を活性化する工程と、 該ｎ型半導体領域にオーミック金属を形成する工程と、 該ｎ型半導体領域のオーミック金属を熱処理する工程
と、 該ｐ型半導体領域にオーミック金属を形成する工程と、 該ｐ型半導体領域及び該ｎ型半導体領域のオーミック金
属に接続される伝送線路を形成する工程とを含むＰＩＮ
ダイオードを含む複合半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2000147119A JP2001068557A (ja) | 1999-06-21 | 2000-05-18 | Ｐｉｎダイオードを含む複合半導体装置、この装置の製造方法及びこの装置を用いた高周波装置 |
Applications Claiming Priority (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP17476699 | 1999-06-21 | ||
| JP11-174766 | 1999-06-21 | ||
| JP2000147119A JP2001068557A (ja) | 1999-06-21 | 2000-05-18 | Ｐｉｎダイオードを含む複合半導体装置、この装置の製造方法及びこの装置を用いた高周波装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2001068557A true JP2001068557A (ja) | 2001-03-16 |
Family
ID=26496258
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2000147119A Withdrawn JP2001068557A (ja) | 1999-06-21 | 2000-05-18 | Ｐｉｎダイオードを含む複合半導体装置、この装置の製造方法及びこの装置を用いた高周波装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2001068557A (ja) |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2003068760A (ja) * | 2001-08-29 | 2003-03-07 | Denso Corp | 炭化珪素半導体装置およびその製造方法 |
| JP2006032582A (ja) * | 2004-07-15 | 2006-02-02 | Sony Corp | 保護ダイオード及びその製造方法、並びに化合物半導体装置 |
| JP2010171428A (ja) * | 2009-01-22 | 2010-08-05 | Palo Alto Research Center Inc | 薄膜ダイオード |
| JP2012514380A (ja) * | 2008-12-31 | 2012-06-21 | シエラ・ネバダ・コーポレイション | モノリシック半導体マイクロ波スイッチアレイ |
| CN110998807A (zh) * | 2017-08-01 | 2020-04-10 | 株式会社村田制作所 | 半导体装置 |
-
2000
- 2000-05-18 JP JP2000147119A patent/JP2001068557A/ja not_active Withdrawn
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2003068760A (ja) * | 2001-08-29 | 2003-03-07 | Denso Corp | 炭化珪素半導体装置およびその製造方法 |
| JP2006032582A (ja) * | 2004-07-15 | 2006-02-02 | Sony Corp | 保護ダイオード及びその製造方法、並びに化合物半導体装置 |
| JP2012514380A (ja) * | 2008-12-31 | 2012-06-21 | シエラ・ネバダ・コーポレイション | モノリシック半導体マイクロ波スイッチアレイ |
| JP2010171428A (ja) * | 2009-01-22 | 2010-08-05 | Palo Alto Research Center Inc | 薄膜ダイオード |
| CN110998807A (zh) * | 2017-08-01 | 2020-04-10 | 株式会社村田制作所 | 半导体装置 |
| CN110998807B (zh) * | 2017-08-01 | 2023-12-01 | 株式会社村田制作所 | 半导体装置 |
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