KR102327745B1 - 반도체 장치 및 그의 제조 방법 - Google Patents

반도체 장치 및 그의 제조 방법 Download PDF

Info

Publication number
KR102327745B1
KR102327745B1 KR1020207021541A KR20207021541A KR102327745B1 KR 102327745 B1 KR102327745 B1 KR 102327745B1 KR 1020207021541 A KR1020207021541 A KR 1020207021541A KR 20207021541 A KR20207021541 A KR 20207021541A KR 102327745 B1 KR102327745 B1 KR 102327745B1
Authority
KR
South Korea
Prior art keywords
contact region
source electrode
electrode
semiconductor substrate
drain electrode
Prior art date
Application number
KR1020207021541A
Other languages
English (en)
Other versions
KR20200095572A (ko
Inventor
다이스케 츠나미
Original Assignee
미쓰비시덴키 가부시키가이샤
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 미쓰비시덴키 가부시키가이샤 filed Critical 미쓰비시덴키 가부시키가이샤
Publication of KR20200095572A publication Critical patent/KR20200095572A/ko
Application granted granted Critical
Publication of KR102327745B1 publication Critical patent/KR102327745B1/ko

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
    • H01L29/417—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions carrying the current to be rectified, amplified or switched
    • H01L29/41725—Source or drain electrodes for field effect devices
    • H01L29/4175—Source or drain electrodes for field effect devices for lateral devices where the connection to the source or drain region is done through at least one part of the semiconductor substrate thickness, e.g. with connecting sink or with via-hole
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/778—Field effect transistors with two-dimensional charge carrier gas channel, e.g. HEMT ; with two-dimensional charge-carrier layer formed at a heterojunction interface
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/76—Making of isolation regions between components
    • H01L21/762—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers
    • H01L21/7624—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using semiconductor on insulator [SOI] technology
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76898—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics formed through a semiconductor substrate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/481—Internal lead connections, e.g. via connections, feedthrough structures
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/482—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of lead-in layers inseparably applied to the semiconductor body
    • H01L23/4824—Pads with extended contours, e.g. grid structure, branch structure, finger structure
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/401—Multistep manufacturing processes
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
    • H01L29/417—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions carrying the current to be rectified, amplified or switched
    • H01L29/41725—Source or drain electrodes for field effect devices
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/43—Electrodes ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/45—Ohmic electrodes
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/43—Electrodes ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/45—Ohmic electrodes
    • H01L29/452—Ohmic electrodes on AIII-BV compounds
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66053—Multistep manufacturing processes of devices having a semiconductor body comprising crystalline silicon carbide
    • H01L29/66068—Multistep manufacturing processes of devices having a semiconductor body comprising crystalline silicon carbide the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66431—Unipolar field-effect transistors with a heterojunction interface channel or gate, e.g. HFET, HIGFET, SISFET, HJFET, HEMT
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66848—Unipolar field-effect transistors with a Schottky gate, i.e. MESFET
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66848—Unipolar field-effect transistors with a Schottky gate, i.e. MESFET
    • H01L29/66856—Unipolar field-effect transistors with a Schottky gate, i.e. MESFET with an active layer made of a group 13/15 material
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/80—Field effect transistors with field effect produced by a PN or other rectifying junction gate, i.e. potential-jump barrier
    • H01L29/812—Field effect transistors with field effect produced by a PN or other rectifying junction gate, i.e. potential-jump barrier with a Schottky gate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/0657—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by the shape of the body
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/12—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/16—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed including, apart from doping materials or other impurities, only elements of Group IV of the Periodic Table
    • H01L29/1608—Silicon carbide
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/12—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/20—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed including, apart from doping materials or other impurities, only AIIIBV compounds
    • H01L29/2003—Nitride compounds
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
    • H01L29/417—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions carrying the current to be rectified, amplified or switched
    • H01L29/41725—Source or drain electrodes for field effect devices
    • H01L29/41758—Source or drain electrodes for field effect devices for lateral devices with structured layout for source or drain region, i.e. the source or drain region having cellular, interdigitated or ring structure or being curved or angular

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Ceramic Engineering (AREA)
  • Manufacturing & Machinery (AREA)
  • Chemical & Material Sciences (AREA)
  • Crystallography & Structural Chemistry (AREA)
  • Junction Field-Effect Transistors (AREA)
  • Electrodes Of Semiconductors (AREA)

Abstract

반도체 기판(11)의 표면에 형성되고, 옴 접촉의 영역에 있는 제 1 접촉 영역의 소스 전극(13a)과 비옴 접촉 등의 접촉의 영역에 있는 제 2 접촉 영역의 소스 전극(13b)의 양쪽에서 반도체 기판(11)과 접합하는 소스 전극(13)과, 반도체 기판(11)의 이면에 형성된 이면 전극(16)과, 소스 전극(13)의 제 2 접촉 영역의 소스 전극(13b)과 이면 전극(16)을 접속하는 배선이 마련된 관통 구멍(17)을 구비함으로써, 내식성을 향상시킬 수 있을 뿐만 아니라, 리크 전류를 저감할 수 있어, 고주파 동작에 적합한 신뢰성이 높은 반도체 장치를 얻는다.

Description

반도체 장치 및 그의 제조 방법
이 발명은, 반도체 기판에 비어홀(via-hole) 등의 구조를 갖는 반도체 장치 및 그의 제조 방법에 관한 것이다.
질화물 반도체 등의 화합물 반도체에 의한 고전자 이동도 트랜지스터(HEMT: High Electron Mobility Transistor)를 이용한 전력 증폭기에 있어서는, 1GHz를 초과하는 높은 주파수에서 트랜지스터를 동작시킬 것이 요구되고 있기 때문에, 고주파 동작을 실현하기 위한 트랜지스터 구조가 다수 제안되고 있다. 예를 들면, 특허문헌 1에 있어서, 소스 전극하에 비어를 형성하고, 이면과 동(同) 전위로 함으로써, 소스 인덕턴스를 저감하여, 고주파 특성을 향상시킨 트랜지스터가 개시되어 있다.
질화물 반도체를 이용한 전력 증폭기에 있어서는, 반도체를 GaAs로부터 질화물 반도체로 변경함으로써 트랜지스터의 고전압 동작을 가능하게 하고, 전력 증폭기의 고출력화를 실현해 왔지만, 출력의 증가와 함께 트랜지스터로부터의 발열이 무시할 수 없게 되어 있고, 이것이 전력 증폭기의 추가적인 고출력화에 있어서의 과제가 되고 있다. 이 때문에, 특허문헌 2에서는, 반도체 기판의 이면에 다이아몬드를 형성함으로써, 트랜지스터의 방열성을 높인 구조가 제안되고 있다.
일본 특허공개 평3-181138호 공보(제 2 페이지 좌상란 2째줄∼20째줄, 제 5 도면) 일본 특허공표 2016-528744호 공보(단락 0016∼0022, 도 1)
그러나, 특허문헌 1에 기재된 소스 전극 구조와 같이, 소스 전극에는 옴(ohmic)성을 갖게 하는 것이 일반적이지만, 옴성의 소스 전극은 내식성이 불충분하고, 제조 시나 제조 후에 소스 전극의 일부가 용해되어, 옴 콘택트 불량, 전극 들뜸 등의 문제가 발생한다는 과제가 있었다.
또, 특허문헌 2의 트랜지스터 구조는 기판의 이면에 다이아몬드를 형성하고 있기 때문에, 방열성은 우수하지만, 반도체 기판의 표면측의 소스 전극과 이면 전극이 비어홀을 통해서 접속되어 있지 않기 때문에, 소스 전극의 인덕턴스가 높기 때문에, 고주파로 동작시키는 것이 곤란했다.
이 발명은, 상기와 같은 과제를 해결하기 위해서 이루어진 것으로, 고(高)내식성이고, 고주파 동작에 적합한 신뢰성이 높은 반도체 장치 및 그의 제조 방법을 제공하는 것을 목적으로 한다.
본 발명에 따른 반도체 장치는, 반도체 기판의 표면에 형성되고, 옴(ohmic) 접촉 영역으로서의 제 1 접촉 영역과 비옴(non-ohmic) 접촉 영역 또는 상기 옴 접촉 영역보다도 저항값이 높은 접촉 영역으로서의 제 2 접촉 영역에서 상기 반도체 기판과 접합하는 소스 전극 또는 드레인 전극과, 상기 반도체 기판의 이면에 형성된 이면 전극과, 상기 소스 전극 또는 상기 드레인 전극의 상기 제 2 접촉 영역과 상기 이면 전극을 접속하는 배선이 마련된 관통 구멍을 구비하고, 상기 반도체 기판은, 상기 소스 전극 또는 상기 드레인 전극의 위치에 대응하는 이면의 위치에 오목부가 마련되고, 상기 오목부의 바닥부 및 측부에는 상기 반도체 기판과 상기 이면 전극의 사이에 절연성의 다이아몬드층이 형성된 것을 특징으로 한다.
본 발명에 따른 반도체 장치의 제조 방법은, 반도체 기판의 표면에 제 1 접촉 영역의 소스 전극 또는 드레인 전극의 패턴을 형성 후, 가열해서, 또는 이온 주입에 의해 상기 반도체 기판과 상기 제 1 접촉 영역의 소스 전극 또는 드레인 전극의 패턴을 접합시키고, 제 1 접촉 영역의 소스 전극 또는 드레인 전극을 형성하는 공정과, 상기 제 1 접촉 영역의 소스 전극 또는 드레인 전극에 접해서 제 2 접촉 영역의 소스 전극 또는 드레인 전극의 패턴을 형성하고, 제 2 접촉 영역의 소스 전극 또는 드레인 전극을 형성하는 공정과, 상기 반도체 기판의 이면측에, 메탈 마스크를 형성하는 공정과, 상기 반도체 기판의 상기 제 2 접촉 영역의 소스 전극 또는 드레인 전극의 직하에 상기 반도체 기판을 관통하는 관통 구멍을 형성하는 공정과, 드라이 에칭 또는 웨트 에칭에 의해 상기 메탈 마스크를 제거하는 공정과, 상기 반도체 기판의 이면에 이면 전극을 형성 후, 상기 제 2 접촉 영역의 소스 전극 또는 드레인 전극과 상기 이면 전극을 상기 관통 구멍을 통해서 접속하는 공정을 포함하고, 또한, 상기 제 1 접촉 영역의 소스 전극 또는 드레인 전극을 형성 후, 상기 제 1 접촉 영역의 소스 전극 또는 드레인 전극에 접해서 상기 제 2 접촉 영역의 소스 전극 또는 드레인 전극의 패턴을 형성하기 전에, 상기 제 1 접촉 영역의 소스 전극 또는 드레인 전극과 상기 제 2 접촉 영역의 소스 전극 또는 드레인 전극의 사이에 보호막을 형성하는 공정과, 상기 반도체 기판의 상기 제 2 접촉 영역의 소스 전극 또는 드레인 전극의 위치에 대응하는 이면의 위치에 오목부를 형성하는 공정과, 상기 오목부의 바닥부 및 측부에, 상기 반도체 기판과 상기 이면 전극의 사이에 절연성의 다이아몬드층을 형성하는 공정을 포함하는 것을 특징으로 한다.
또, 반도체 기판의 상기 제 2 접촉 영역의 소스 전극 또는 드레인 전극의 위치에 대응하는 이면의 위치에 오목부를 형성하는 공정과, 상기 반도체 기판의 표면에 제 1 접촉 영역의 소스 전극 또는 드레인 전극의 패턴을 형성 후, 가열해서, 또는 이온 주입에 의해 상기 반도체 기판과 상기 제 1 접촉 영역의 소스 전극 또는 드레인 전극의 패턴을 접합시키고, 제 1 접촉 영역의 소스 전극 또는 드레인 전극을 형성하는 공정과, 상기 제 1 접촉 영역의 소스 전극 또는 드레인 전극과 제 2 접촉 영역이 되는 소스 전극 또는 드레인 전극의 사이에 보호막을 형성하는 공정과, 상기 제 1 접촉 영역의 소스 전극 또는 드레인 전극과 상기 보호막을 사이에 두도록 제 2 접촉 영역의 소스 전극 또는 드레인 전극의 패턴을 형성하고, 제 2 접촉 영역의 소스 전극 또는 드레인 전극을 형성하는 공정과, 상기 반도체 기판의 이면의 상기 오목부의 바닥부 및 측부에, 절연성의 다이아몬드층을 형성하는 공정과, 상기 반도체 기판의 상기 제 2 접촉 영역의 소스 전극 또는 드레인 전극의 직하에 상기 반도체 기판을 관통하는 관통 구멍을 형성하는 공정과, 상기 반도체 기판에 형성된 상기 다이아몬드층의 표면에 이면 전극을 형성 후, 상기 제 2 접촉 영역의 소스 전극 또는 드레인 전극과 상기 이면 전극을 상기 관통 구멍을 통해서 접속하는 공정을 포함하는 것을 특징으로 한다.
이 발명에 의하면, 소스 전극 또는 드레인 전극이 옴 접촉의 제 1 접촉 영역과 비옴(non-ohmic) 접촉 등의 제 2 접촉 영역의 양쪽에서 반도체 기판과 접합하도록 함으로써, 내식성을 향상시킬 수 있어, 고주파 동작에 적합한 신뢰성이 높은 반도체 장치를 얻을 수 있다.
도 1은 이 발명의 실시형태 1에 의한 반도체 장치의 구성을 나타내는 단면도이다.
도 2는 이 발명의 실시형태 1에 의한 반도체 장치의 소스 전극의 구성을 나타내는 확대 단면도이다.
도 3은 이 발명의 실시형태 1에 의한 반도체 장치의 소스 전극의 구성을 나타내는 평면도이다.
도 4는 이 발명의 실시형태 1에 의한 반도체 장치의 다른 구성을 나타내는 단면도이다.
도 5는 이 발명의 실시형태 1에 의한 반도체 장치의 제조 공정을 나타내는 단면도이다.
도 6은 이 발명의 실시형태 1에 의한 반도체 장치의 다른 구성을 나타내는 단면도이다.
도 7은 이 발명의 실시형태 1에 의한 반도체 장치의 소스 전극의 다른 구성을 나타내는 평면도이다.
도 8은 이 발명의 실시형태 1에 의한 반도체 장치의 트랜지스터의 다른 구성을 나타내는 평면도이다.
도 9는 이 발명의 실시형태 2에 의한 반도체 장치의 소스 전극의 구성을 나타내는 평면도이다.
도 10은 이 발명의 실시형태 2에 의한 반도체 장치의 소스 전극의 다른 구성을 나타내는 평면도이다.
도 11은 이 발명의 실시형태 3에 의한 반도체 장치의 구성을 나타내는 단면도이다.
도 12는 이 발명의 실시형태 3에 의한 반도체 장치의 제조 공정을 나타내는 단면도이다.
도 13은 이 발명의 실시형태 3에 의한 반도체 장치의 다른 구성을 나타내는 단면도이다.
도 14는 이 발명의 실시형태 3에 의한 반도체 장치의 다른 구성을 나타내는 단면도이다.
실시형태 1.
도 1은, 이 발명의 실시형태 1에 따른 반도체 장치(100)의 구성을 나타내는 단면도이다. 도 1에 나타내는 바와 같이, 반도체 장치(100)는, 반도체 기판(11)의 표면측에 소스 전극(13)(제 1 접촉 영역의 소스 전극(13a), 제 2 접촉 영역의 소스 전극(13b)), 드레인 전극(14), 게이트 전극(15)을 구비하고, 반도체 기판(11)의 이면측에 이면 전극(16)을 구비하고 있고, 관통 구멍(17)을 통해서, 소스 전극(13)(제 2 접촉 영역의 소스 전극(13b))과 이면 전극(16)이 전기적으로 접속되어 있다. 한편, 표면 및 이면이라는 단어는 편의상 이용하고 있는 것뿐이고, 특별한 제약을 가져오는 것은 아니다.
반도체 기판(11)은, SiC, GaN, Al2O3, Si, GaAs, InP, 다이아몬드 등의 재료로 이루어지는 기판이 이용된다. 반도체 기판(11)의 두께는, 10μm 이상, 200μm 이하의 범위 내인 것이 고주파 동작 시에 바람직하지만, 이 범위를 초과해도 된다. 단, 200μm를 초과하는 경우는, 기생 인덕턴스 증가에 의한 고주파 특성 확보가 곤란하게 되기 때문에, 200μm를 초과하는 경우는, 반도체 기판에 오목부를 마련하고, 오목부 내를 200μm 이하로 하는 것이 바람직하다. 10μm 미만에서는, 화합물로 이루어지는 반도체 기판(11)에서 크랙이 발생하는 경우나, 절연성의 저하를 야기하는 경우가 있다. 절연성을 확보하기 위해서는, 반도체 기판(11)의 저항률은 1×105[Ωcm] 이상이 바람직하다.
소스 전극(13), 드레인 전극(14), 게이트 전극(15), 이면 전극(16)은, Cu, Ti, Al, Au, Ni, Nb, Pd, Pt, Cr, W, Ta, Mo 등의 금속 등으로 형성된다. 한편, 이면 전극을 포함하는 각 전극은 복수의 층 구조로 형성해도 된다.
반도체 기판(11)에 대해서, 소스 전극(13)(제 1 접촉 영역의 소스 전극(13a)), 드레인 전극(14)을 옴 접합, 게이트 전극(15)을 쇼트키 접합시키는 것이 일반적이다. 금속/반도체 계면의 옴 접촉(접합)은, 다원의 원소(금속 원소 이외를 포함함)를 증착 등으로 반도체 기판 상에 형성하고, 어닐 등의 열처리를 행함으로써 형성할 수 있다. 어닐 처리 후에는, 금속/반도체 계면에 복수의 원소가 존재하는 변성층이 형성된다. 또, 옴 접촉을 형성하기 위한 별도의 방법으로서, 반도체 기판(11)에 불순물을 첨가해서 에피택셜 성장하는 방법이나, 이온 주입, 열확산에 의해 불순물을 확산시키는 방법, 또 상기 방법을 복수 조합하는 방법이 이용되고 있다.
다음으로, 이 발명의 실시형태 1에 따른 반도체 장치(100)에서의 소스 전극(13)의 구성을 설명한다. 도 2는, 도 1의 소스 전극(13)의 부분인 영역 A에 있어서의 확대 단면도이다. 도 3은, 소스 전극(13)의 평면도이다. 도 2 및 도 3에 나타내는 바와 같이, 소스 전극(13)은, 반도체 기판(11) 상에 형성되어 있고, 2열로 배치된 제 1 접촉 영역의 소스 전극(13a)의 사이에 제 2 접촉 영역의 소스 전극(13b)이 마련되어 있다. 제 2 접촉 영역의 소스 전극(13b)의 이면은, 관통 구멍(17)을 통해서 이면 전극(16)에 전기적으로 접속되어 있다. 도 3에 있어서 점선으로 기재한 개소가, 반도체 기판(11)의 이면으로부터 형성하는 관통 구멍(17)이다. 관통 구멍(17)의 표면과 이면 전극(16)에 관해서는, 비옴 접촉이 바람직하다. 한편, 관통 구멍(17)은, 도 1과 같은 수직 형상의 관통 구멍이어도 되지만, 도 4에 나타내는, 테이퍼 형상의 관통 구멍이어도 된다.
제 1 접촉 영역의 소스 전극(13a)은, 어닐 처리에 의해, 전극/반도체 계면에 변성층(18)이 형성되어 있다. 이에 의해, 제 1 접촉 영역인 옴 접촉의 영역을 형성하고 있다. 옴 접촉은 저항성의 접촉인 것이고, 본 발명에 있어서, 콘택트 저항률은, 1.0E-8Ωcm2 이상, 1.0E-3Ωcm2 이하인 것이 바람직하다. 콘택트 저항률이, 1.0E-8Ωcm2 미만인 경우, 반도체층의 과도한 금속화에 의해, 반도체층의 내식성이 저하된다. 1.0E-3Ωcm2를 초과하는 경우, 고주파 특성(전력 이득 차단 주파수 fmax 등)이 저하된다.
제 2 접촉 영역의 소스 전극(13b)은, 제 1 접촉 영역의 소스 전극(13a)을 형성 후에 마련되고, 전극/반도체 계면에 변성층이 없는 제 2 접촉 영역을 형성한다. 여기에서, 제 2 접촉 영역이라고 하는 것은, 금속/반도체 계면의 쇼트키 접촉이나, 금속/절연체/반도체 계면의 MIS형 쇼트키 접촉 등의 비옴 접촉의 영역, 및 콘택트 저항률이 1.0E-3Ωcm2를 초과하고, 1.0E+3Ωcm2 이하인 높은 접촉의 영역을 포함하는 것으로 한다. 콘택트 저항률이, 1.0E-3Ωcm2 이하인 경우, 금속 또는 금속/반도체 계면의 내식성이 저하된다. 1.0E+3Ωcm2를 초과하는 경우, 소스 저항이 증가하기 때문에, 고주파 특성 및 출력 특성이 저하될 가능성이 있다.
제 2 접촉 영역의 금속(복수층인 경우는 최하층)을, 제 1 접촉 영역의 금속(복수층에서 가장 이온화 경향이 낮은 금속)보다도 이온화 경향이 낮은 금속으로 함으로써, 소스 전극의 내식성을 높일 수 있다. 예를 들면, 제 1 접촉 영역의 금속을 Ti/Al/Au, 제 2 접촉 영역의 금속을 Ti/Au로 한 경우를 생각하면, 제 1 접촉 영역의 금속 중에서 가장 이온화 경향이 낮은 금속은 Al이지만, Al보다도 이온화 경향이 낮은 Ti를 제 2 접촉 영역의 금속의 최하층에 이용하고 있다. 이 경우, 도 2에 나타내는 바와 같이, 이온화 경향이 낮은 제 2 접촉 영역의 금속이 이온화 경향의 높은 제 1 접촉 영역의 금속 측면을 덮게 되어, 내식성을 높일 수 있다.
다음으로, 이 발명의 실시형태 1에 의한 반도체 장치(100)의 제조 방법에 대해서, 도 5에 기초하여 설명한다. 도 5는, 이 발명의 실시형태 1에 의한 반도체 장치(100)의 제조 공정을 나타내는 단면도이다.
우선, 도 5(a)에 나타내는 바와 같이, 반도체 기판(11) 상에, 제 1 접촉 영역의 소스 전극(13a)과 드레인 전극(14)을 형성 후, 열처리를 행하고, 옴 접촉인 변성층(18)이 형성된다. 옴 전극의 열처리 온도는 500℃ 이상, 1200℃ 이하가 좋다. 500℃ 미만의 경우, 옴 접촉을 형성할 수 없거나, 또는 옴 저항이 지나치게 높아서 고주파 특성 및 출력 특성이 저하되는 것과 같은 문제가 발생한다. 한편, 1200℃를 초과하면, 전극이 고온에 완전히 견디지 못하고 돌비(突沸: bumping)함으로써 전극 구조의 파괴가 발생한다.
전극 패턴은, 레지스트 패턴을 이용하면, 리프트 오프나 드라이/웨트 에칭에 의해서 형성할 수 있다. 제 1 접촉 영역의 소스 전극(13a)과 드레인 전극(14)을 따로 따로 형성해도 되고, 통틀어서 형성해도 된다.
계속해서, 도 5(b)에 나타내는 바와 같이, 제 2 접촉 영역의 소스 전극(13b)을 형성한다. 비옴 전극의 허용 열처리 온도는, 실온 이상, 500℃ 이하가 좋다. 단, 금속/반도체 계면에 확산 방지용의 보호막(SiN, SiO 등의 절연막, W 등의 고융점 금속)을 포함하는 경우는, 상기 온도를 초과해도 된다.
제 1 접촉 영역에 있어서의 저(低)옴 접촉과 제 2 접촉 영역에 있어서의 고(高)옴 접촉 또는 비옴 접촉을 구분 제작하기 위한 제조 방법으로서, 각각의 영역에 있어서 상이한 금속(금속층이 복수인 경우, 상이한 층 구성을 포함함)을 이용함으로써 실현할 수 있다. 예를 들면, GaN계, SiC계의 경우, 제 1 접촉 영역에 Al계의 금속(층 구조로서는, Ti/Al/AU 등)을, 제 2 접촉 영역에 Nb계의 금속(층 구조로서는, Ti/Nb/AU 등)을 마련하는 것을 들 수 있다. 이들의 반도체에 있어서는, Al 쪽이 Nb보다도 반응성이 높기 때문에, 콘택트 저항률을 영역마다 구분 제작할 수 있다. 또, 반도체로 GaAs계, InP계를 이용하는 경우, 제 1 접촉 영역에 이들과 반응성이 좋은 AuGe, AuGa, Cr 등을 이용하고, 제 2 접촉 영역에 반응성이 뒤떨어지는 Ti, Pt, AU 등의 금속을 이용하면 된다.
다른 제조 방법으로서는, 제 1 접촉 영역의 반도체층에 이온 주입을 이용해서 불순물 원소를 확산시키고, 제 2 접촉 영역의 반도체층에는, 이온 주입을 행하지 않는 등에 의해, 불순물 원소의 도핑량에 차이를 둔다는 것을 들 수 있다. 불순물 농도는 5.0E+20cm-3 이상, 2.0E+17cm-3 이하가 좋다. 반도체에 SiC계를 이용하는 경우, 이온 주입되는 불순물 원소는, N, P, As, B, Al, Ga, Be, S, V, O, C, Si 중 어느 1종류 또는 복수 종류의 원소가 좋다. 반도체에 GaN계를 이용하는 경우, 이온 주입되는 불순물 원소는, O, S, Se, Te, Be, Mg, Ca, C, Si, Ge, Sn 중 어느 1종류 또는 복수 종류의 원소가 좋다. 반도체에 다이아몬드를 이용하는 경우, 이온 주입되는 불순물 원소는, N, P, As, Sb, B, Al, Ga, In, Be, S, O 중 어느 1종류 또는 복수 종류의 원소가 좋다.
또 다른 제조 방법으로서는, 제 1 접촉 영역의 금속에 고온의 열처리를 가하고, 제 2 접촉 영역의 금속에는 그보다도 저온의 열처리를 가하거나, 또는 열처리하지 않는다는 것에 의해, 콘택트 저항률을 영역마다 구분 제작할 수 있다.
상기를 적절히 조합함으로써, 콘택트 저항률을 영역마다 구분 제작할 수 있다. 또, 옴 접촉과 비옴 접촉(쇼트키 접촉)을 구분 제작할 수도 있다. 한편, 전극은 다층 구조를 이용하는 경우가 많지만, 상기에 기재한 금속 또는 불순물 원자가 열처리나 이온 주입, 결정 성장 등에 의해, 금속/반도체 계면에 존재하게 하는 것이 중요하다. 예를 들면, Ti/Al/Au와 같은 전극 구조의 경우, 열처리에 의해 Al이 반도체층까지 확산됨으로써, 금속/반도체 계면이 옴성을 갖게 된다.
한편, 제 2 접촉 영역에 있어서의 비옴 접촉의 제조 방법에 있어서는, 이온 주입이나 열처리를 억제해서, 반도체층 표면 부근의 금속 원자나 불순물의 농도를 낮게 함으로써 실현하기 쉽다. 사용하는 금속으로서는, 화학 반응성이 낮은 고융점 금속(W, WN, Ta, TaN)이나, 게이트 전극에서 이용되는 일함수(work-function)가 높은 금속(Ni, Pt, Au, Cu, Rh, RU 등)을 이용함으로써, 비옴 접촉을 실현하기 쉽다. 또, 금속/반도체 계면에 금속 산화막, 절연막 등의 반도체보다도 밴드 갭이 큰 재료를 사이에 둔 MIS 구조에 의해서도 실현할 수 있다.
이어서, 도 5(c)에 나타내는 바와 같이, 반도체 기판(11)의 표면측에 게이트 전극(15)을 형성한다. 필요에 따라서 절연막이나 도금 배선을 형성해도 된다. 또한 반도체 기판(11)의 이면측에 메탈 마스크(25)를 형성한다. 반도체 기판(11)의 기판 두께를 얇게 하기 위해서, 기판 두께를 연삭하고 나서, 메탈 마스크(25)를 형성해도 된다.
계속해서, 도 5(d)에 나타내는 바와 같이, 메탈 마스크(25)가 존재하지 않은 개소를 드라이 에칭으로 가공하는 것에 의해 관통 구멍(17)을 형성한다. 웨트 에칭이어도 되지만, SiC 기판과 같이 화학 반응성이 낮은 기판에 대해서는, 드라이 에칭 쪽이 좋다. 메탈 마스크(25)는, Cr, Al, Ni, Cu 등, 스퍼터 수율이 낮고 에칭 가스와의 반응성 생성물(reaction product)의 휘발성이 낮은 것이 좋다.
이어서, 도 5(e)에 나타내는 바와 같이, 메탈 마스크(25)를 제거한다. 제거 방법은 드라이 에칭이어도 되지만, 드라이 에칭하기 어려운 재료를 이용한 경우는, 웨트 에칭이어도 된다. 이 경우, 산이나 알칼리를 이용할 수 있다.
한편, 옴 전극 직하에 관통 구멍을 형성한 경우에는, 에칭 시의 부식성 가스나 부식성 액체에 의해 옴 전극의 일부가 용해되어서, 콘택트 불량이나 막 벗겨짐 등의 문제로 이어지지만, 본 발명과 같이 제 2 접촉 영역의 소스 전극(13b) 직하에 관통 구멍(17)을 형성하면, 상기 문제를 방지할 수 있다.
마지막으로, 도 5(f)에 나타내는 바와 같이, 스퍼터링이나 증착 등의 방법으로, 이면 전극(16)을 형성한다. 이면 전극(16) 상에 도금막 등을 더 형성해도 된다.
한편, 상기 실시형태 1에서는, 소스 전극(13)이, 제 1 접촉 영역의 소스 전극(13a)과 제 2 접촉 영역의 소스 전극(13b)으로 구성되는 경우를 나타냈지만, 이에 한하는 것은 아니다. 드레인 전극(14)이 제 1 접촉 영역의 드레인 전극과 제 2 접촉 영역의 드레인 전극으로 구성하고, 제 2 접촉 영역의 드레인 전극과 이면 전극을 관통 구멍을 통해서 접속해도 된다. 또, 관통 구멍에 대해서는, 제 2 접촉 영역을 갖는 게이트 전극(15)과 이면 전극을 접속해도 되는 것은 말할 것도 없다.
또, 상기 실시형태 1에서는, 반도체 기판(11)을 이용했지만, 이에 한하는 것은 아니다. 예를 들면, 도 6은, 반도체 장치(100)의 다른 구성을 나타내는 단면도이지만, 도 6에 나타내는 바와 같이, 반도체 기판으로서 절연 기판(19) 상에 반도체층(12)을 형성한 것을 이용해도 된다. 반도체층(12)에는, GaN, AlGaN, InAlN, AlN, 다이아몬드 등 외, GaAs, InP 등의 재료를 단층 또는 적층한 것을 들 수 있다.
또, 상기 실시형태 1에서는, 2열로 배치된 제 1 접촉 영역의 소스 전극(13a)의 사이에 제 2 접촉 영역의 소스 전극(13b)을 마련하도록 했지만, 이에 한하는 것은 아니다. 예를 들면, 도 7은, 소스 전극(13)의 다른 구성을 나타내는 평면도이지만, 도 7에 나타내는 바와 같이, 제 2 접촉 영역의 소스 전극(13b)의 외주에 제 1 접촉 영역의 소스 전극(13a)을 형성하도록 해도 되고, 도넛 형상과 같이 곡선을 포함하는 형상으로 해도 된다. 소스 전극(13)이, 옴 접촉의 영역에 있는 제 1 접촉 영역의 소스 전극(13a)과 비옴 접촉 또는 고저항의 접촉의 영역에 있는 제 2 접촉 영역의 소스 전극(13b)의 양쪽에서 반도체 기판(11)과 접합하는 구성이면 된다.
또, 상기 실시형태 1에서는, 도 1에 나타내는 바와 같이, 소스 전극(13)이 2개, 드레인 전극(14)이 1개, 게이트 전극(15)이 2개인 트랜지스터의 구성을 설명했지만, 이에 한하는 것은 아니다. 예를 들면, 도 8은, 트랜지스터의 3단자의 다른 구성을 나타내는 평면도이지만, 도 8에 나타내는 바와 같이, 3개의 소스 전극(13)과 드레인 전극(14)에 끼워진 개소에 게이트 전극(15)이 존재하고 있다. 이 경우, 게이트 핑거는 4개 존재하고 있게 된다. 트랜지스터는, 이와 같이 멀티 게이트 핑거로 이용되는 것이 일반적이고, 이 도면에서는 게이트 핑거가 4개인 경우를 예시하고 있지만, 설계에 따라서 게이트 핑거의 개수나 길이를 결정하면 된다.
이상과 같이, 본 실시형태 1에 따른 반도체 장치(100)에 의하면, 반도체 기판(11)의 표면에 형성되고, 옴 접촉의 영역에 있는 제 1 접촉 영역의 소스 전극(13a)과 비옴 접촉 또는 고저항의 접촉의 영역에 있는 제 2 접촉 영역의 소스 전극(13b)의 양쪽에서 반도체 기판(11)과 접합하는 소스 전극(13)과, 반도체 기판(11)의 이면에 형성된 이면 전극(16)과, 소스 전극(13)의 제 2 접촉 영역의 소스 전극(13b)과 이면 전극(16)을 접속하는 배선이 마련된 관통 구멍(17)을 구비하도록 했으므로, 관통 구멍을 갖는 소스 전극에 있어서, 반응성이 높은 제 1 접촉 영역의 소스 전극을 제 2 접촉 영역의 소스 전극으로 보호하는 것에 의해 내식성을 향상시킬 수 있을 뿐만 아니라, 제 2 접촉 영역의 개소를 마련함으로써 리크 전류를 저감할 수 있어, 고주파 동작에 적합한 신뢰성이 높은 반도체 장치를 얻을 수 있다. 또, 반도체 기판 표면측과 이면측을 전기적 접속할 수 있기 때문에, 고주파 특성을 개선할 수 있다.
또, 관통 구멍(17)을 제 2 접촉 영역의 소스 전극(13b)으로 보호하도록 함으로써, 반응성이 높은 옴 전극으로부터의 원자 확산을 방지할 수 있다. 또한, 트랜지스터 오프 시의 리크 전류를 억제할 수 있다. 이것은, 반도체 기판에 육방 정계 재료(GaN, SiC 등)를 이용한 경우에 특히 효과가 있다.
실시형태 2.
실시형태 1에서는, 소스 전극(13)이, 제 1 접촉 영역의 소스 전극(13a)과 제 2 접촉 영역의 소스 전극(13b)의 양쪽에서 반도체 기판(11)과 접합하는 경우에 대해서 나타냈지만, 실시형태 2에 있어서는, 또한, 제 1 접촉 영역의 소스 전극(13a)과 제 2 접촉 영역의 소스 전극(13b)의 사이에, 보호막을 형성한 경우에 대해서 나타낸다.
도 9는, 이 발명의 실시형태 2에 따른 반도체 장치(101)에서의 소스 전극(13)의 구성을 나타내는 확대 단면도이다. 도 9에 나타내는 바와 같이, 소스 전극(13)은, 제 1 접촉 영역의 소스 전극(13a)의 단부를 보호하도록, 제 1 접촉 영역의 소스 전극(13a)과 제 2 접촉 영역의 소스 전극(13b)의 사이에, 보호막(20)이 형성된다. 보호막(20)은, 제 1 접촉 영역을 구성하는 금속보다도 이온화 경향이 낮은 금속막이다. 실시형태 2에 있어서의 반도체 장치(101)의 구성은, 보호막(20) 이외에는 실시형태 1에서의 반도체 장치(100)의 구성과 마찬가지여서, 실시형태 1에서 이용한 도면을 원용하고, 마찬가지 부분의 설명은 생략한다. 또, 실시형태 2에 있어서의 반도체 장치(101)의 제조 방법은, 제 1 접촉 영역의 소스 전극(13a)의 형성 후에, 보호막(20)을 형성하는 공정이 추가된다. 그 이외에는, 실시형태 1에서의 반도체 장치(100)의 제조 방법과 마찬가지여서, 실시형태 1에서 이용한 도면을 원용하고, 마찬가지 부분의 설명은 생략한다.
반도체 장치(101)에 있어서는, 제 1 접촉 영역의 소스 전극(13a)과 제 2 접촉 영역의 소스 전극(13b)의 사이에, 보호막(20)이 형성되는 것에 의해, 제 1 접촉 영역의 소스 전극(13a)의 내식성이 더 향상된다. 또, 보호막(20)에 SiN, SiO 등의 절연체를 이용함으로써, 소스 전극(13)의 실효적인 면적을 줄일 수 있고, 트랜지스터의 드레인-소스간 용량 Cds를 저감할 수 있기 때문에, 트랜지스터의 광대역화가 가능해진다. 보호막(20)으로서 금속을 이용하는 경우는, 소스 전극보다도 내식성이 우수한 금속을 이용한다. 예를 들면, 이온화 경향이 낮은 Pt, Au, Pd 등의 금속이나 열확산 방지가 우수한 W, Ta 등의 고융점 금속이 이용된다. 한편, 도 10과 같이, 보호막(20)은 제 1 접촉 영역의 소스 전극(13a)의 내측뿐만 아니라 외측에도 형성해도 된다.
이상과 같이, 본 실시형태 2에 따른 반도체 장치(101)에 의하면, 제 1 접촉 영역의 소스 전극(13a)과 제 2 접촉 영역의 소스 전극(13b)의 사이에, 보호막(20)을 형성하도록 했으므로, 내식성의 향상을 더 도모할 수 있다. 또, 관통 구멍 근방에 보호막을 형성함으로써, 트랜지스터의 기생 용량 성분을 저감할 수 있다.
실시형태 3.
실시형태 1에서는, 반도체 기판(11)의 이면에 이면 전극(16)을 형성하는 경우에 대해서 나타냈지만, 실시형태 3에 있어서는, 반도체 기판의 이면과 이면 전극의 사이에 다이아몬드층을 형성하는 경우에 대해서 나타낸다.
도 11은, 이 발명의 실시형태 3에 따른 반도체 장치(102)의 구성을 나타내는 단면도이다. 도 11에 나타내는 바와 같이, 반도체 기판(11)의 이면에 오목부(24)가 마련되어 있다. 오목부(24)는, 소스 전극(13), 드레인 전극(14), 게이트 전극(15) 직하의 반도체 기판(11)을 가공해서 형성한 것이다. 오목부(24)의 바닥면 및 오목부(24)의 측면에는 절연성 다이아몬드층(22)을 형성하고 있다. 관통 구멍(23)은, 제 2 접촉 영역의 소스 전극(13b)의 이면의 반도체 기판(11)과 절연성 다이아몬드층(22)을 가공해서, 소스 전극(13)과 이면 전극(16)을 전기적으로 접속하는 역할을 담당하고 있다. 실시형태 3에 있어서의 반도체 장치(102)의 그 밖의 구성은, 실시형태 1에서의 반도체 장치(100)의 구성과 마찬가지여서, 마찬가지 부분의 설명은 생략한다.
다음으로, 이 발명의 실시형태 3에 의한 반도체 장치(102)의 제조 방법에 대해서, 도 12에 기초하여 설명한다. 도 12는, 이 발명의 실시형태 3에 의한 반도체 장치(102)의 제조 공정을 나타내는 단면도이다.
우선, 도 12(a)에 나타내는 바와 같이, 반도체 기판(11)을 준비하고, 도 12(b)에 나타내는 바와 같이, 반도체 기판(11)의 이면측에 오목부(24)를 형성한다. 오목부(24)는 반도체 기판(11)을 에칭함으로써 형성한다.
계속해서, 도 12(c)에 나타내는 바와 같이, 반도체 기판(11)의 이면측에 절연성 다이아몬드층(22)을 형성한다. 다이아몬드층은, 열 필라멘트(thermal filament)형 CVD나 플라즈마 CVD 등으로 형성할 수 있다. 이때, 보론 등의 불순물 가스를 첨가함으로써, 막 내의 불순물 농도를 조정할 수 있다. 또, 다이아몬드층 형성 후에 있어서도, 이온 주입 등으로 불순물을 층 내에 주입함으로써, 불순물 농도를 조정할 수 있다. 절연성 다이아몬드층(22)의 성막 온도가 고온(예를 들면 1000℃)인 경우, 소스 전극 등의 전극 재료로부터 반도체 기판(11)에 원자 확산이 생기기 때문에, 반도체 기판(11)의 표면측에 소스 전극(13) 등의 구조물을 형성하기 전에, 절연성 다이아몬드층(22)을 성막하는 것이 바람직하다.
이어서, 도 12(d)에 나타내는 바와 같이, 반도체 기판(11)의 이면측에 매립(embedded) 마스크(26)를 형성한다. 매립 마스크(26)는, 레지스트 재료나 폴리이미드 등의 유기막이어도, CU 등의 금속막이어도 된다. 유기막을 이용하는 경우는, 스핀 코터 등을 사용해서 반도체 기판(11)의 이면측에 용제를 도포함으로써 형성할 수 있다. 매립 마스크(26)에 금속막을 이용하는 경우는, 비어필링(via-filling) 도금 기술을 이용함으로써, 오목부(24) 내에 금속을 선택적으로 성장시킬 수 있다.
계속해서, 도 12(e)에 나타내는 바와 같이, 매립 마스크(26)를 에치 백(etched back)한다. 에칭 방법은 웨트 에칭이어도 드라이 에칭이어도 된다. 매립 마스크(26)를 소정량 에치 백한 후, 도 12(f)에 나타내는 바와 같이, 반도체 기판(11)의 이면측에 있어서, 매립 마스크(26)로 보호되어 있지 않은 절연성 다이아몬드층(22)을 드라이 에칭 등으로 에칭한다. 오목부(24) 내의 매립 마스크(26)의 두께를 미리 조정해 둠으로써, 오목부(24) 측면의 절연성 다이아몬드층(22)의 나머지 두께를 조정할 수 있다. 이 나머지 두께를, 이면 연삭 후의 반도체 기판(11)의 두께보다도 얇게 해 둠으로써, 이면 연삭 시에 있어서의 문제(오목부 내로의 다이아몬드 장착, 연삭 장치 부품의 파손, 기판 연삭면의 변형 등)를 방지할 수 있다. 그 후, 도 12(g)에 나타내는 바와 같이, 매립 마스크(26)를 제거한다.
이어서, 도 12(h)에 나타내는 바와 같이, 반도체 기판(11)의 이면측에 에칭 스토퍼층(27)을 형성한다. 에칭 스토퍼의 재료는, SiO, SiN 등의 절연막, 노볼락계 레지스트, 폴리이미드 등의 유기막, Cr, Al, Ni, CU 등의 금속을 들 수 있다.
계속해서, 도 12(i)에 나타내는 바와 같이, 반도체 기판(11)의 표면측에 관통 구멍(23)을 형성한다. 관통 구멍(23)은 반도체 기판(11)과 절연성 다이아몬드층(22)을 에칭함으로써 형성할 수 있다. 에칭은 드라이 에칭이어도 웨트 에칭이어도 된다. 에칭 스토퍼층(27)을 이용함으로써, 이들 층을 선택적으로 에칭할 수 있다. 관통 구멍(23)을 형성한 후, 도 12(j)에 나타내는 바와 같이, 반도체 기판(11) 상에 소스 전극(13) 등을 형성한다. 제 2 접촉 영역의 소스 전극(13b)은 관통 구멍(23)을 메우도록 형성한다. 그 후, 도 12(k)에 나타내는 바와 같이, 에칭 스토퍼층(27)을 제거한다.
마지막으로, 도 12(l)에 나타내는 바와 같이, 반도체 기판(11)을 이면측으로부터 연삭한 후, 도 12(m)에 나타내는 바와 같이, 반도체 기판(11)의 이면측에 이면 전극(16)을 형성한다. 이면 연삭 후의 반도체 기판(11)의 두께는 10∼200μm 정도가 좋다. 이면 전극(16)은, 컨포멀(conformal)한 막이어도 되지만, 오목부(24) 내를 메탈로 매립하도록 형성해도 된다. 또, 복수의 금속으로 이루어지는 다층 구조여도 된다.
한편, 관통 구멍(23) 내를 제 2 접촉 영역의 소스 전극(13b)으로 매립하고 있지만, 이에 한하는 것은 아니다. 예를 들면, 도 13은, 반도체 장치(102)의 다른 구성을 나타내는 단면도이지만, 도 13에 나타내는 바와 같이, 제 2 접촉 영역의 소스 전극(13b)을 평탄하게 해서, 이면 전극(16)에 의해 관통 구멍(23)을 통해서 접속하는 구조로 해도 된다.
또, 상기 실시형태 3에서는, 관통 구멍(23)을 모두 제 2 접촉 영역의 소스 전극(13b)으로 매립했지만, 이에 한하는 것은 아니다. 예를 들면, 도 14는, 반도체 장치(102)의 다른 구성을 나타내는 단면도이지만, 도 14에 나타내는 바와 같이, 절연성 다이아몬드층에 대응하는 관통 구멍(23)의 부분을 도전성 다이아몬드층(28)으로 해도 된다. 이에 의해, 트랜지스터의 방열성을 보다 높일 수 있다.
한편, 다이아몬드의 도전성은, 첨가하는 불순물 농도에 의존하고, 일반적으로 보론 등의 불순물을 많이 첨가하면 도전성의 다이아몬드가 되고, 불순물이 적으면 절연성의 다이아몬드가 된다. 불순물 농도가 낮은 다이아몬드 쪽이 방열성은 높기 때문에, 도전성 다이아몬드층(28)은 반도체 기판(11)의 표면측과 이면측의 전기적 접속 개소에만 형성하는 것이 바람직하다.
다이아몬드층은, 열 필라멘트형 CVD나 플라즈마 CVD 등으로 형성할 수 있다. 이때, 보론 등의 불순물 가스를 첨가함으로써, 막 내의 불순물 농도를 조정할 수 있다. 또, 다이아몬드 형성 후에 있어서도, 이온 주입 등으로 불순물을 막 내에 주입함으로써, 불순물 농도를 조정할 수 있다.
이상과 같이, 본 실시형태 3에 따른 반도체 장치(102)에 의하면, 반도체 기판(11)은, 소스 전극(13)의 위치에 대응하는 이면의 위치에 오목부(24)가 마련되고, 오목부(24)의 바닥부 및 측부에는 반도체 기판(11)과 이면 전극(16)의 사이에 절연성 다이아몬드층(22)을 형성하도록 했으므로, 트랜지스터 동작 부분(소스, 드레인, 게이트 주위)의 직하에 오목부를 마련해서 다이아몬드를 형성함으로써, 방열성을 향상시킬 수 있다.
또, 관통 구멍(23)을 제 2 접촉 영역의 소스 전극(13b)으로 메우도록 함으로써, 반응성이 높은 옴 전극으로부터의 원자 확산을 방지할 수 있다. 또한, 트랜지스터 오프 시의 리크 전류를 억제할 수 있다. 이것은, 반도체 기판에 육방 정계 재료(GaN, SiC 등)를 이용한 경우에 특히 효과가 있다.
한편, 이 발명은, 발명의 범위 내에 있어서, 각 실시형태를 자유롭게 조합하거나, 각 실시형태를 적절히, 변형, 생략하는 것이 가능하다.
11: 반도체 기판, 12: 반도체층, 13: 소스 전극, 13a: 제 1 접촉 영역의 소스 전극, 13b: 제 2 접촉 영역의 소스 전극, 16: 이면 전극, 17: 관통 구멍, 18: 변성층, 19: 절연 기판, 20: 보호막, 22: 절연성 다이아몬드층, 23: 관통 구멍, 24: 오목부, 28: 도전성 다이아몬드층, 100, 101, 102: 반도체 장치

Claims (14)

  1. 반도체 기판의 표면에 형성되고, 옴(ohmic) 접촉 영역으로서의 제 1 접촉 영역과 비옴(non-ohmic) 접촉 영역 또는 상기 옴 접촉 영역보다도 저항값이 높은 접촉 영역으로서의 제 2 접촉 영역에서 상기 반도체 기판과 접합하는 소스 전극 또는 드레인 전극과,
    상기 반도체 기판의 이면에 형성된 이면 전극과,
    상기 소스 전극 또는 상기 드레인 전극의 상기 제 2 접촉 영역과 상기 이면 전극을 접속하는 배선이 마련된 관통 구멍
    을 구비하고,
    상기 반도체 기판은, 상기 소스 전극 또는 상기 드레인 전극의 위치에 대응하는 이면의 위치에 오목부가 마련되고, 상기 오목부의 바닥부 및 측부에는 상기 반도체 기판과 상기 이면 전극의 사이에 절연성의 다이아몬드층이 형성된 것을 특징으로 하는 반도체 장치.
  2. 제 1 항에 있어서,
    상기 소스 전극 또는 상기 드레인 전극의 상기 제 1 접촉 영역을 갖는 부분과 상기 제 2 접촉 영역을 갖는 부분의 사이에, 보호막이 형성된 것을 특징으로 하는 반도체 장치.
  3. 제 1 항에 있어서,
    상기 관통 구멍은, 상기 제 2 접촉 영역의 소스 전극 또는 드레인 전극으로 메워져 있는 것을 특징으로 하는 반도체 장치.
  4. 제 1 항에 있어서,
    상기 절연성의 다이아몬드층의 상기 관통 구멍이 대응하는 영역에는, 도전성의 다이아몬드층이 형성된 것을 특징으로 하는 반도체 장치.
  5. 제 3 항에 있어서,
    상기 절연성의 다이아몬드층의 상기 관통 구멍이 대응하는 영역에는, 도전성의 다이아몬드층이 형성된 것을 특징으로 하는 반도체 장치.
  6. 제 2 항에 있어서,
    상기 보호막은, 상기 제 1 접촉 영역을 구성하는 금속보다도 이온화 경향이 낮은 막인 것을 특징으로 하는 반도체 장치.
  7. 제 2 항에 있어서,
    상기 보호막은, 질화 실리콘, 산화 실리콘, 또는 산화 알루미늄의 절연막으로 이루어지는 것을 특징으로 하는 반도체 장치.
  8. 제 1 항 내지 제 7 항 중 어느 한 항에 있어서,
    상기 제 1 접촉 영역은, 콘택트 저항값이, 1.0E-8Ωcm2 이상, 1.0E-3Ωcm2 이하인 것을 특징으로 하는 반도체 장치.
  9. 제 1 항 내지 제 7 항 중 어느 한 항에 있어서,
    상기 반도체 기판은, 절연 기판의 표면에 반도체층이 마련된 것을 특징으로 하는 반도체 장치.
  10. 제 8 항에 있어서,
    상기 반도체 기판은, 절연 기판의 표면에 반도체층이 마련된 것을 특징으로 하는 반도체 장치.
  11. 반도체 기판의 표면에 제 1 접촉 영역의 소스 전극 또는 드레인 전극의 패턴을 형성 후, 가열해서, 또는 이온 주입에 의해 상기 반도체 기판과 상기 제 1 접촉 영역의 소스 전극 또는 드레인 전극의 패턴을 접합시키고, 제 1 접촉 영역의 소스 전극 또는 드레인 전극을 형성하는 공정과,
    상기 제 1 접촉 영역의 소스 전극 또는 드레인 전극에 접해서 제 2 접촉 영역의 소스 전극 또는 드레인 전극의 패턴을 형성하고, 제 2 접촉 영역의 소스 전극 또는 드레인 전극을 형성하는 공정과,
    상기 반도체 기판의 이면측에, 메탈 마스크를 형성하는 공정과,
    상기 반도체 기판의 상기 제 2 접촉 영역의 소스 전극 또는 드레인 전극의 직하에 상기 반도체 기판을 관통하는 관통 구멍을 형성하는 공정과,
    드라이 에칭 또는 웨트 에칭에 의해 상기 메탈 마스크를 제거하는 공정과,
    상기 반도체 기판의 이면에 이면 전극을 형성 후, 상기 제 2 접촉 영역의 소스 전극 또는 드레인 전극과 상기 이면 전극을 상기 관통 구멍을 통해서 접속하는 공정
    을 포함하고, 또한,
    상기 제 1 접촉 영역의 소스 전극 또는 드레인 전극을 형성 후, 상기 제 1 접촉 영역의 소스 전극 또는 드레인 전극에 접해서 상기 제 2 접촉 영역의 소스 전극 또는 드레인 전극의 패턴을 형성하기 전에, 상기 제 1 접촉 영역의 소스 전극 또는 드레인 전극과 상기 제 2 접촉 영역의 소스 전극 또는 드레인 전극의 사이에 보호막을 형성하는 공정과,
    상기 반도체 기판의 상기 제 2 접촉 영역의 소스 전극 또는 드레인 전극의 위치에 대응하는 이면의 위치에 오목부를 형성하는 공정과,
    상기 오목부의 바닥부 및 측부에, 상기 반도체 기판과 상기 이면 전극의 사이에 절연성의 다이아몬드층을 형성하는 공정
    을 포함하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  12. 반도체 기판의 제 2 접촉 영역의 소스 전극 또는 드레인 전극의 위치에 대응하는 이면의 위치에 오목부를 형성하는 공정과,
    상기 반도체 기판의 표면에 제 1 접촉 영역의 소스 전극 또는 드레인 전극의 패턴을 형성 후, 가열해서, 또는 이온 주입에 의해 상기 반도체 기판과 상기 제 1 접촉 영역의 소스 전극 또는 드레인 전극의 패턴을 접합시키고, 제 1 접촉 영역의 소스 전극 또는 드레인 전극을 형성하는 공정과,
    상기 제 1 접촉 영역의 소스 전극 또는 드레인 전극과 제 2 접촉 영역이 되는 소스 전극 또는 드레인 전극의 사이에 보호막을 형성하는 공정과,
    상기 제 1 접촉 영역의 소스 전극 또는 드레인 전극과 상기 보호막을 사이에 두도록 제 2 접촉 영역의 소스 전극 또는 드레인 전극의 패턴을 형성하고, 제 2 접촉 영역의 소스 전극 또는 드레인 전극을 형성하는 공정과,
    상기 반도체 기판의 이면의 상기 오목부의 바닥부 및 측부에, 절연성의 다이아몬드층을 형성하는 공정과,
    상기 반도체 기판의 상기 제 2 접촉 영역의 소스 전극 또는 드레인 전극의 직하에 상기 반도체 기판을 관통하는 관통 구멍을 형성하는 공정과,
    상기 반도체 기판에 형성된 상기 다이아몬드층의 표면에 이면 전극을 형성 후, 상기 제 2 접촉 영역의 소스 전극 또는 드레인 전극과 상기 이면 전극을 상기 관통 구멍을 통해서 접속하는 공정,
    을 포함하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  13. 제 11 항 또는 제 12 항에 있어서,
    상기 절연성의 다이아몬드층의 상기 관통 구멍이 대응하는 영역에, 도전성의 다이아몬드층을 형성하는 공정을 포함하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  14. 삭제
KR1020207021541A 2018-02-01 2018-02-01 반도체 장치 및 그의 제조 방법 KR102327745B1 (ko)

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
PCT/JP2018/003419 WO2019150526A1 (ja) 2018-02-01 2018-02-01 半導体装置およびその製造方法

Publications (2)

Publication Number Publication Date
KR20200095572A KR20200095572A (ko) 2020-08-10
KR102327745B1 true KR102327745B1 (ko) 2021-11-17

Family

ID=64960327

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020207021541A KR102327745B1 (ko) 2018-02-01 2018-02-01 반도체 장치 및 그의 제조 방법

Country Status (7)

Country Link
US (1) US11205704B2 (ko)
JP (1) JP6448865B1 (ko)
KR (1) KR102327745B1 (ko)
CN (1) CN111656498B (ko)
DE (1) DE112018007009T5 (ko)
TW (1) TWI705570B (ko)
WO (1) WO2019150526A1 (ko)

Families Citing this family (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP7063186B2 (ja) * 2018-08-16 2022-05-09 富士通株式会社 化合物半導体装置、化合物半導体装置の製造方法及び増幅器
JP7215800B2 (ja) * 2019-02-19 2023-01-31 住友電工デバイス・イノベーション株式会社 半導体装置の製造方法および半導体装置
JP7217808B2 (ja) * 2019-06-18 2023-02-03 三菱電機株式会社 半導体装置の製造方法
WO2022137347A1 (ja) * 2020-12-22 2022-06-30 三菱電機株式会社 半導体装置及びその製造方法
KR102669198B1 (ko) * 2021-04-13 2024-05-27 한국전자통신연구원 전력반도체 소자
CN117043955A (zh) * 2021-04-15 2023-11-10 苏州晶湛半导体有限公司 半导体结构及其制备方法
DE102021205315A1 (de) 2021-05-26 2022-12-01 Robert Bosch Gesellschaft mit beschränkter Haftung Membran-halbleiterbauelement und verfahren zum herstellen desselben
WO2024084621A1 (ja) * 2022-10-19 2024-04-25 三菱電機株式会社 半導体装置

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2007242853A (ja) 2006-03-08 2007-09-20 Sanken Electric Co Ltd 半導体基体及びこれを使用した半導体装置
JP2009033097A (ja) 2007-06-29 2009-02-12 Fujitsu Ltd 半導体装置及びその製造方法
WO2015080107A1 (ja) 2013-11-27 2015-06-04 株式会社村田製作所 半導体装置および半導体装置の製造方法

Family Cites Families (21)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH03181138A (ja) 1989-12-11 1991-08-07 Mitsubishi Electric Corp 化合物半導体装置
US5236854A (en) 1989-12-11 1993-08-17 Yukio Higaki Compound semiconductor device and method for fabrication thereof
JP3714803B2 (ja) * 1998-10-09 2005-11-09 株式会社神戸製鋼所 ダイヤモンド電界効果トランジスタの製造方法
JP4224737B2 (ja) * 1999-03-04 2009-02-18 ソニー株式会社 半導体素子
JP2005210105A (ja) * 2003-12-26 2005-08-04 Matsushita Electric Ind Co Ltd 半導体装置及びその製造方法
JP2006295073A (ja) 2005-04-14 2006-10-26 Mitsubishi Electric Corp 半導体装置およびその製造方法
JP2007157829A (ja) 2005-12-01 2007-06-21 Matsushita Electric Ind Co Ltd 半導体装置
JP2008078486A (ja) * 2006-09-22 2008-04-03 Oki Electric Ind Co Ltd 半導体素子
US8003525B2 (en) 2007-06-29 2011-08-23 Fujitsu Limited Semiconductor device and method of manufacturing the same
JP2009164158A (ja) * 2007-12-28 2009-07-23 Panasonic Corp 半導体装置及びその製造方法
JP5487749B2 (ja) * 2009-06-17 2014-05-07 富士通株式会社 半導体装置及びその製造方法
JP5604855B2 (ja) * 2009-11-17 2014-10-15 富士通株式会社 半導体装置及びその製造方法
JP2012043964A (ja) * 2010-08-19 2012-03-01 Mitsubishi Electric Corp ヘテロ接合電界効果トランジスタ及びその製造方法
JP5760394B2 (ja) 2010-11-05 2015-08-12 三菱電機株式会社 ビアホールの製造方法およびビアホールを有する半導体素子の製造方法
US8575657B2 (en) * 2012-03-20 2013-11-05 Northrop Grumman Systems Corporation Direct growth of diamond in backside vias for GaN HEMT devices
JP5970736B2 (ja) * 2012-04-27 2016-08-17 住友電工デバイス・イノベーション株式会社 半導体装置の製造方法
US9159699B2 (en) * 2012-11-13 2015-10-13 Delta Electronics, Inc. Interconnection structure having a via structure
JP2014110311A (ja) 2012-11-30 2014-06-12 Furukawa Electric Co Ltd:The 半導体装置
US9196703B2 (en) 2013-08-22 2015-11-24 Northrop Grumman Systems Corporation Selective deposition of diamond in thermal vias
JP6156015B2 (ja) 2013-09-24 2017-07-05 三菱電機株式会社 半導体装置及びその製造方法
JP6712735B2 (ja) * 2015-02-25 2020-06-24 学校法人早稲田大学 電力素子

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2007242853A (ja) 2006-03-08 2007-09-20 Sanken Electric Co Ltd 半導体基体及びこれを使用した半導体装置
JP2009033097A (ja) 2007-06-29 2009-02-12 Fujitsu Ltd 半導体装置及びその製造方法
WO2015080107A1 (ja) 2013-11-27 2015-06-04 株式会社村田製作所 半導体装置および半導体装置の製造方法

Also Published As

Publication number Publication date
WO2019150526A1 (ja) 2019-08-08
CN111656498B (zh) 2024-01-16
US11205704B2 (en) 2021-12-21
JPWO2019150526A1 (ja) 2020-02-06
TW201935694A (zh) 2019-09-01
CN111656498A (zh) 2020-09-11
US20210175337A1 (en) 2021-06-10
KR20200095572A (ko) 2020-08-10
DE112018007009T5 (de) 2020-11-05
TWI705570B (zh) 2020-09-21
JP6448865B1 (ja) 2019-01-09

Similar Documents

Publication Publication Date Title
KR102327745B1 (ko) 반도체 장치 및 그의 제조 방법
EP3327774B1 (en) Device with a conductive feature formed over a cavity and method therefor
EP2380195B1 (en) Electrical contacts for cmos devices and iii-v devices formed on a silicon substrate
US8067269B2 (en) Method for fabricating at least one transistor
US20120138950A1 (en) Island matrixed gallium nitride microwave and power switching transistors
US20140159118A1 (en) III-Nitride Transistor with Source-Connected Heat Spreading Plate
US11961888B2 (en) Extrinsic field termination structures for improving reliability of high-voltage, high-power active devices
US9460995B2 (en) Semiconductor device and structure therefor
US12009415B2 (en) High electron mobility transistor and method for fabricating the same
JP2006237430A (ja) 窒化物半導体装置
US20150097290A1 (en) COMPOSITE METAL TRANSMISSION LINE BRIDGE STRUCTURE FOR MONOLITHIC MICROWAVE INTEGRATED CIRCUITS (MMICs)
US20240014305A1 (en) Nitride-based semiconductor device and method for manufacturing the same
JP5113375B2 (ja) 窒化物半導体装置
CN115732555B (zh) 氮化物半导体器件、互连结构及其制造方法
WO2024024822A1 (ja) 半導体装置および半導体装置の製造方法
US20240222444A1 (en) Extrinsic field termination structures for improving reliability of high-voltage, high-power active devices
KR20230061224A (ko) 트랜지스터 및 이의 제조 방법
CN115812253A (zh) 氮化物基半导体器件及其制造方法

Legal Events

Date Code Title Description
A201 Request for examination
E701 Decision to grant or registration of patent right
GRNT Written decision to grant