WO2017138443A1 - 半導体装置及び表示装置 - Google Patents

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semiconductor device
bumps
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村上　晋三
清水　行男
武志 堀口
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シャープ株式会社
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    • H01L2224/73204—Bump and layer connectors the bump connector being embedded into the layer connector

Definitions

  • the present invention relates to a semiconductor device and a display device. More particularly, the present invention relates to a semiconductor device and a display device that can realize a display device with a narrow frame.
  • Display devices such as liquid crystal displays and organic EL displays are widely used in electronic devices such as monitors, projectors, smartphones, tablet PCs, and personal digital assistants (PDAs), taking advantage of their thin, lightweight, and low power consumption features. ing. In recent years, display devices have been reduced in size and weight, and accordingly, downsizing around the display area, that is, narrowing of the frame has been promoted.
  • the arrangement of the external connection terminals is important in the display device.
  • the periphery of the display area of the display device is a common for displaying on a display panel substrate (referred to as a display panel or a substrate included in the display panel) serving as a support substrate of the display device.
  • the wiring, the insulating film, and the external connection terminal are arranged in this order, and the common wiring and the external connection terminal are connected via a contact hole formed in the insulating film.
  • An anisotropic conductive film is disposed on an upper layer of the external connection terminal on the display panel substrate, and external connection parts such as a flexible printed circuit board (FPC) are referred to as “FPC”.
  • the external connection terminal is connected through an anisotropic conductive film.
  • the display panel substrate and the FPC are anisotropically heated by applying pressure from the opposite side of the FPC terminal surface toward the display panel substrate side with an anisotropic conductive film interposed between them.
  • the thermosetting resin in the conductive film is cured and fixed, thereby mechanically connecting.
  • the metal particles in the anisotropic conductive film are sandwiched between the external connection terminals provided on the display panel substrate and the FPC terminals, thereby being electrically connected simultaneously.
  • a driving circuit is formed in a display panel substrate.
  • an IC (Integrated Circuit) chip-shaped semiconductor device having a high driving capability is used separately from the display panel substrate, and a pixel array of the display panel substrate is used. Some control the drive of the unit.
  • This display device is mounted between an external connection terminal for mounting the FPC and a display portion of the display panel substrate with an anisotropic conductive film interposed between the external connection terminal provided on the display panel substrate.
  • a rectangular semiconductor device, wherein the semiconductor device has one long side of two long sides located on opposite sides of the surface of the anisotropic conductive film.
  • a display device having a dummy bump group composed of a plurality of dummy bumps arranged between the first bump group and the second bump group in the same direction as the long side extending direction is disclosed.
  • the substrate and the semiconductor device are subjected to pressure from the opposite side of the bump surface of the semiconductor device (the surface on which the bumps are disposed) toward the substrate side with an anisotropic conductive film interposed therebetween. It is mechanically connected by heating while curing and fixing the thermosetting resin in the anisotropic conductive film. At that time, the metal particles in the anisotropic conductive film are sandwiched between the external connection terminals provided on the substrate and the bumps of the semiconductor device, thereby being electrically connected simultaneously.
  • the semiconductor device included in the display device described in Patent Document 2 includes at least a first bump group and a second bump group arranged along the extending direction of two long sides of the semiconductor device, and between these bump groups. And a dummy bump group arranged in a row.
  • the dummy bump group one or more dummy bumps are formed along the extending direction of the two long sides, and when the semiconductor device is pressure-bonded to the display panel substrate, the dummy bump group is separated from the display panel substrate of the semiconductor device by stress caused by warping of the semiconductor device.
  • An object of the present invention is to provide a display device in which the third bump group is arranged and the frame is narrowed.
  • the inventors of the present invention have a third bump group disposed between the first bump group and the second bump group of the semiconductor device to prevent a defect due to warping of the semiconductor device or to perform other functions.
  • the display device is positioned in a direction facing each of the plurality of third bumps in the direction in which the plurality of first bumps are arranged and in the direction perpendicular to the substrate. It has been found that the second bump is not arranged, or at least one second bump is arranged, and the at least one second bump is a circuit board which is a dummy bump.
  • the inventors have conceived that the above problems can be solved brilliantly and have reached the present invention.
  • one embodiment of the present invention is a semiconductor device used for mounting on a display device, and the semiconductor device is aligned in the long-side direction on one long side of a surface mounted on the display device.
  • a first bump group configured to include a plurality of first bumps arranged in a row, and a plurality of second bumps arranged side by side in the long side direction on the other long side.
  • the second bump is not arranged at a position facing at least one of the plurality of third bumps in the short side direction perpendicular to the side direction, or at least one second bump is arranged, and the at least one first bump is arranged.
  • the two bumps may be a semiconductor device that is a dummy bump.
  • the other long side is a side opposite to the one long side.
  • the surface mounted on the display device refers to a main surface of the semiconductor device used for electrical and mechanical connection with the display device when the semiconductor device of the present invention is mounted on the display device.
  • Another embodiment of the present invention includes the semiconductor device of the present invention and a display panel substrate connected to the semiconductor device via a conductive film, and the third adjacent semiconductor device on the display panel substrate.
  • a display device in which circuits or wirings are arranged in a region overlapping with a region between bumps may be used.
  • Patent Document 2 does not particularly describe the bump position for the output signal.
  • the drawing described in Patent Document 2 shows that the output signal bumps are arranged at equal intervals, and the output signal bumps are located at positions where the warp prevention bumps face each other in a direction perpendicular to the direction in which the warp prevention bumps are arranged.
  • a third bump group that prevents a defect due to warpage of the semiconductor device or performs other functions is disposed between the first bump group and the second bump group of the semiconductor device. And a narrow frame.
  • FIG. 2 is a plan view and a side view illustrating a schematic structure of the display device according to the first embodiment.
  • FIG. 2 is a cross-sectional view showing the a1-a2 portion of FIG.
  • FIG. 3 is a schematic diagram illustrating an arrangement block of a display panel substrate according to the first embodiment.
  • 3 is a schematic plan view showing a bump arrangement of the semiconductor device of Embodiment 1.
  • FIG. 5 is an enlarged view of FIG. 4.
  • FIG. 6 is a diagram further showing the positional relationship between the wiring layout of the display panel substrate and the mounted semiconductor device in FIG. 5.
  • FIG. 6 is a schematic plan view illustrating a bump arrangement of a semiconductor device according to a second embodiment.
  • FIG. 8 is an enlarged view of FIG. 7.
  • FIG. 7 is a schematic plan view and a side view illustrating a schematic structure of the display device according to the first embodiment.
  • FIG. 2 is a cross-sectional view showing the a1-a2 portion of FIG.
  • FIG. 9 is a diagram showing a positional relationship between the wiring layout of the display panel substrate and the mounted semiconductor device in FIG. 8.
  • FIG. 6 is a schematic plan view illustrating a bump arrangement of a semiconductor device according to a third embodiment. It is an enlarged view of FIG.
  • FIG. 12 is a diagram showing a positional relationship between the wiring layout of the display panel substrate and the mounted semiconductor device in FIG. 11. It is a plane schematic diagram which shows the arrangement
  • FIG. 15 is a diagram showing a positional relationship between the wiring layout of the display panel substrate and the mounted semiconductor device in FIG. 14.
  • a dummy bump is a conductor in a float state (a state in which it is not electrically connected to another conductor).
  • the bumps other than the dummy bumps are conductors that are electrically connected to other bumps, circuits, and wirings in the semiconductor device.
  • the material of various bumps is not particularly limited, and single metals such as copper (Cu) and gold (Au), alloys containing them, and the like can be used as appropriate.
  • a semiconductor device usually refers to a chip-shaped substrate on which a driving IC is arranged, and the material of the substrate is a silicon substrate as a base, and a circuit is incorporated with aluminum (Al), gold (Au), etc.
  • the bump is formed on the surface.
  • the long side direction means a long side direction of a surface mounted on a display device in a semiconductor device.
  • the short side direction means a short side direction of a surface mounted on the display device in the semiconductor device.
  • the shape of the surface mounted on the display device of the semiconductor device is usually a rectangular shape or a square shape, but may not be strictly a rectangular shape or a square shape, and may be a substantially rectangular shape or a substantially square shape.
  • FIG. 1 shows an arrangement of a display panel substrate, a chip-like semiconductor device 1 mounted on the display panel substrate, and an FPC 2 in the display device according to the first embodiment.
  • the left view of FIG. 1 is a plan view of the mounting surface of the semiconductor device and the FPC as viewed from above.
  • the right view of FIG. 1 is a side view.
  • the display panel substrate has a structure in which a color filter substrate 21 is sandwiched between a color filter substrate 21 on a TFT (Thin Film Transistor) substrate 11.
  • TFT Thin Film Transistor
  • the TFT substrate 11 includes a plurality of thin film transistors on a glass substrate as a support substrate, a terminal for mounting the external semiconductor device 1 and the FPC 2 disposed to drive these transistors, and a thin film transistor and a terminal. Circuits, wirings, and the like for connecting them are arranged.
  • the display panel substrate according to the first embodiment is provided with a region for mounting the external semiconductor device 1 and the FPC 2. In this embodiment, they are arranged in a region extending from the color filter substrate 21 in the short side direction ( ⁇ Y direction) of the semiconductor device 1.
  • a backlight is mounted on the back surface side of the TFT substrate 11 and a cover glass and a touch panel film are mounted on the front surface side of the color filter substrate 21 to constitute a display device.
  • the description is omitted because it is not directly related to the present invention.
  • 2 is a cross-sectional view showing the a1-a2 portion of FIG. 1. Specifically, the a1-a2 portion of the semiconductor device 1 mounted on the TFT substrate 11 of the display panel substrate of Embodiment 1 is shown in an enlarged manner.
  • the semiconductor device 1 is provided with a plurality of conductive bumps made of, for example, gold (Au) for electrical connection with terminals and the like provided on the TFT substrate 11.
  • the bumps are an output signal bump 20a for an output signal (referred to as an output signal from the semiconductor device 1), an input signal bump 10a for an input signal (referred to as an input signal to the semiconductor device 1), and a warp. It consists of three types of prevention bumps 30d.
  • output signal terminals 21 a are formed as external connection terminals at positions corresponding to the output signal bumps 20 a of the semiconductor device, and input signal terminals 11 a are formed at positions corresponding to the input signal bumps 10 a. ing.
  • the input signal terminal 11a on the TFT substrate 11 is disposed on the FPC 2 side, and the output signal terminal 21a is disposed on the color filter substrate 21 side.
  • the input signal terminal 11a on the TFT substrate 11 and the input signal bump 10a of the semiconductor device 1 and the output signal terminal 21a on the TFT substrate 11 and the output signal bump 20a of the semiconductor device 1 are electrically conductive.
  • the TFT substrate 11 and the semiconductor device 1 are connected to each other through an anisotropic conductive film 1A including a plurality of conductive particles 1P.
  • FIG. 3 is a schematic diagram showing an arrangement block of the display panel substrate according to the first embodiment. Specifically, a pixel array unit, a scanning line driving circuit unit, and a signal line formed on the TFT substrate of the display panel substrate according to the first embodiment. It is a schematic diagram which shows the arrangement block of a drive circuit part, a semiconductor device mounting part, and an FPC mounting part. Each block is connected by a wiring (not shown), and an electric signal input from the outside passes through the FPC, the FPC mounting portion, the semiconductor device mounting portion and the semiconductor device, and the signal line driver circuit portion, Although the array unit is driven and controlled, the description is omitted because it is not directly related to the present invention.
  • the display panel substrate of each embodiment is a region that overlaps between adjacent dummy bumps, and a circuit and wiring such as an inspection circuit for output wiring can be arranged on the semiconductor device mounting portion, whereby the display device Can be narrowed.
  • FIG. 3 basically shows an arrangement block on the TFT substrate of the display panel substrate, but an inspection circuit is arranged in the semiconductor device. Instead of the inspection circuit, other circuits or wirings may be arranged.
  • FIG. 4 is a schematic plan view showing the bump arrangement of the semiconductor device of the first embodiment.
  • FIG. 5 is an enlarged view of FIG.
  • FIG. 6 is a diagram showing the positional relationship between the wiring layout of the display panel substrate and the mounted semiconductor device in FIG. 5, and specifically corresponds to the bump arrangement of the semiconductor device 1 configured in FIG.
  • the external connection terminals provided on the TFT substrate of the display panel substrate for connection with the semiconductor device 1, the wiring layout extending from them to a predetermined block, and mounted on the semiconductor device mounting portion on the TFT substrate It is the top view which showed the positional relationship with the bump of the manufactured semiconductor device.
  • a warp preventing bump group 30 is disposed between the input signal bump group 10 and the output signal bump group 20.
  • Each bump group is along the long side direction (X direction in FIG. 4) of the semiconductor device 1, and is arranged so that each may be arranged in parallel.
  • an output signal is provided at a position facing the warp preventing bump 30d in the direction in which the warp preventing bumps 30d are arranged and in the vertical direction on the TFT substrate of the display panel substrate (the short side direction of the semiconductor device 1 [+ Y direction in FIG. 4]).
  • the bump 20a for use is not arranged. And as shown in FIG.
  • FIG.6 it is the area
  • the warp preventing bump 30d is a dummy bump, but may be a functional bump instead of the dummy bump.
  • the functional bump include a signal bump such as a pixel output signal bump, a pixel control signal bump, and a touch panel signal bump, which are not electrically floated.
  • the warp preventing bump 30d is a functional bump, it is necessary to arrange an external connection terminal corresponding to the position of the functional bump on the TFT substrate.
  • the intervals between the adjacent warp prevention bumps 30d may be equal to each other, may be partially different, or may be different from each other. Further, the warp preventing bumps 30d may have the same shape, may have partially different shapes, or may have different shapes.
  • the warp prevention bumps 30d are arranged in a single step at regular intervals.
  • the warp prevention bumps 30d may be a two-step, a multi-step of three or more steps, or a combined type of a single step and two steps.
  • An output signal bump 20a is disposed at a position facing the warp prevention bump 30d in the direction in which the warp prevention bumps 30d are arranged and in the vertical direction on the substrate (the short side direction of the semiconductor device 1 [+ Y direction in FIG. 4]).
  • the width of the non-existing region is not limited depending on the width of the warp preventing bump 30d in the X direction.
  • the input signal bump 10a of the semiconductor device 1 is electrically and mechanically connected to the corresponding input signal terminal 11a of the external connection terminal of the TFT substrate 11 via the anisotropic conductive film 1A. Deploy.
  • the output signal bump 20a of the semiconductor device 1 is electrically and mechanically connected to the corresponding output signal terminal 21a of the external connection terminal of the TFT substrate via the anisotropic conductive film 1A.
  • the anisotropic conductive film 1 ⁇ / b> A is composed of conductive particles 1 ⁇ / b> P such as metal particles and a resin portion, and each bump of the semiconductor device 1 and the TFT substrate 11 corresponding to the bump. These external connection terminals are electrically connected by sandwiching the conductive particles 1P.
  • the mechanical connection between the semiconductor device 1 and the TFT substrate 11 is performed at the resin portion of the anisotropic conductive film 1A. If, for example, a thermosetting resin is used as the resin, the semiconductor device 1 and the TFT substrate 11 are bonded by thermocompression bonding the semiconductor device 1 while applying pressure from the opposite side of the bump surface of the semiconductor device 1. Can be glued.
  • the warp preventing bump 30d of the semiconductor device 1 is a dummy bump, it is mechanically connected to the TFT substrate 11 via the anisotropic conductive film 1A and is not electrically connected.
  • the warp prevention bump 30d is the functional bump, although not shown, it is arranged so as to correspond to the function signal terminal of the external connection terminal on the TFT substrate 11 corresponding thereto.
  • the input signal terminal 11 a and the output signal terminal 21 a on the TFT substrate 11 have a slightly wider shape than the bumps (input signal bump 10 a and output signal bump 20 a) of the semiconductor device 1.
  • the present invention is not limited to this, and the area of the external connection terminal may be equal to or less than the bump area.
  • the output signal bumps 20a are arranged in two stages and regularly arranged at equal intervals.
  • the output signal bumps 20a may be one stage, three stages or more, or a combination of one stage and two stages. There may be. Moreover, you may arrange irregularly.
  • the output signal bump 20a may be a dummy bump, a pixel control signal bump, a touch panel signal bump, another signal bump, or the like, instead of an output signal bump such as a pixel output signal bump. Its function is not limited. 4 to 6, the input signal bumps 10a are arranged at regular intervals at one stage.
  • the input signal bumps 10a are regularly arranged at equal intervals, but two stages, three stages or more, or a combination of one stage and two stages. It may be. Moreover, you may arrange irregularly.
  • the input signal bumps 10a may be dummy bumps, pixel control signal bumps, touch panel signal bumps, other signal bumps, or the like instead of the input signal bumps, and their functions are not limited.
  • the regions where the output signal bumps 20a are not arranged are arranged periodically, but the present invention is not limited to this and may be arranged aperiodically. Further, it is not necessary to dispose all the warp preventing bumps 30d in the ⁇ Y direction of all regions where the output signal bumps 20a are not disposed. For example, the output signal bumps are disposed only near the left and right ends of the semiconductor device 1.
  • the warp preventing bump 30d is disposed in the ⁇ Y direction of the region where 20a is not disposed, and other regions are not disposed, such as the warp preventing bump 30d.
  • a prevention bump 30d may be arranged.
  • the configurations of the input signal bump group 10, the output signal bump group 20, and the warp prevention bump group 30 are not particularly limited.
  • the wiring may be disposed in the region on the TFT substrate of the display panel substrate overlapping the region between the warp preventing bumps 30d.
  • the output signal is disposed at a position facing the warp preventing bump 30d in the direction in which the warp preventing bumps 30d are arranged and in the direction perpendicular to the substrate (the short side direction of the semiconductor device [+ Y direction in FIG. 4]). Since the bumps are arranged, as described in Comparative Example 1, it is only possible to suppress the warp of the semiconductor device 1 and it is not possible to arrange circuits and wirings in a region on the display panel substrate below the semiconductor device 1. Therefore, the inspection circuit, the protection circuit, and the like must be arranged in a region different from the region overlapping with the semiconductor device 1 on the display panel substrate, and the display panel substrate cannot be narrowed.
  • the output signal bump is located at a position facing the warp preventing bump 30d in the direction in which the warp preventing bumps 30d are arranged and in the vertical direction on the substrate (the short side direction of the semiconductor device 1 [+ Y direction in FIG. 4]).
  • a circuit such as an inspection circuit or wiring in a region on the TFT substrate that is disposed immediately below the region between the warp preventing bumps 30d of the semiconductor device 1.
  • FIG. 6 in order to inspect the operation of the pixel array section on the substrate before the semiconductor device 1 is mounted, in a direction opposite to the wiring C extending from the output signal terminal 21a toward the signal line driving circuit.
  • the extended wiring D and the inspection circuit arranged at the tip of the wiring D can be arranged without detouring and avoiding the warp preventing bump 30d.
  • This is not limited to the inspection circuit, and other circuits and wirings can be arranged without any detouring. Therefore, it is possible to both suppress warpage of the semiconductor device 1 and narrow the frame by shortening the distance between the pixel array unit and the semiconductor device 1.
  • the display panel substrate may be a liquid crystal panel or an organic EL panel.
  • the material of the support substrate may be glass or resin.
  • the semiconductor device 1 and the FPC 2 are not limited to the direction extending in the ⁇ Y direction from the color filter substrate 21 as in the first embodiment, and may be in any direction.
  • the display panel substrate is a liquid crystal panel, as in the conventional liquid crystal panel, one substrate has a structure capable of controlling the potential of the pixel electrode by a color filter and the other substrate by a switching element such as a TFT. Can be used. Note that one substrate may not have a color filter, and the other substrate may have a color filter together with a structure in which the potential of the pixel electrode can be controlled by a switching element.
  • FIG. 7 is a schematic plan view showing a bump arrangement of the semiconductor device 101 according to the second embodiment.
  • FIG. 8 is an enlarged view of FIG.
  • FIG. 9 is a diagram showing the positional relationship between the wiring layout of the display panel substrate and the mounted semiconductor device in FIG.
  • a warp preventing bump group 130 is disposed between the input signal bump group 110 and the output signal bump group 120.
  • at least one dummy bump 120d (blacked portion) is arranged in a region between the plurality of output signal bumps 120a of the output signal bump group 120.
  • the dummy bump 120d is arranged at a position facing the warp preventing bump 130d in the direction in which the warp preventing bumps 130d are arranged and in the direction perpendicular to the substrate (the short side direction of the semiconductor device 101 [+ Y direction in FIG. 7]).
  • the intervals between the plurality of dummy bumps 120d in the output signal bump group 120 may be equal to each other, may be partially different, or may be different from each other.
  • the plurality of dummy bumps 120d may have the same shape, may have different shapes, or may have different shapes.
  • Other configurations of the second embodiment are the same as those of the first embodiment described above.
  • a warp preventing bump 130d is disposed to suppress warping of the semiconductor device 101, and an inspection circuit is provided in a region on the TFT substrate disposed immediately below the region between the warp preventing bumps 130d of the semiconductor device 101.
  • Such circuits and wirings can be arranged. As shown in FIG. 9, the wiring D extending in the opposite direction to the wiring C extending from the output signal terminal 121a toward the signal line driver circuit and the inspection circuit disposed ahead of the wiring D are routed around. In other words, the warp preventing bumps 130d can be avoided.
  • This is not limited to the inspection circuit, and other circuits and wirings can be arranged without any detouring. Therefore, the distance between the pixel array unit and the semiconductor device 101 can be shortened, and the frame can be further narrowed.
  • FIG. 10 is a schematic plan view illustrating a bump arrangement of the semiconductor device 201 according to the third embodiment.
  • FIG. 11 is an enlarged view of FIG.
  • FIG. 12 is a diagram showing the positional relationship between the wiring layout of the display panel substrate and the mounted semiconductor device in FIG.
  • a plurality of warp preventing bumps 230d are arranged in a staggered manner in the warp preventing bump group 230 between the input signal bump group 210 and the output signal bump group 220.
  • dummy bumps 220d black portions
  • At least one warp preventing bump 230d is located at a position facing the warp preventing bump 230d in the direction in which the warp preventing bumps 230d are arranged in two stages and in the vertical direction on the substrate (the short side direction of the semiconductor device 201 [+ Y direction in FIG. 10])
  • a dummy bump 220d is arranged.
  • the intervals between the plurality of dummy bumps 220d in the output signal bump group 220 may be equal to each other, may be partially different, or may be different from each other.
  • the plurality of dummy bumps 220d may have the same shape, may have different shapes, or may have different shapes.
  • the warp preventing bump 230d is a dummy bump, but may be a functional bump instead of the dummy bump.
  • the function bumps may be pixel output signal bumps, pixel control signal bumps, touch panel signal bumps, other signal bumps, and the like, and their functions are not limited.
  • the arrangement of the warp prevention bumps and the functional bumps is not limited to the staggered arrangement, and may be a random arrangement as long as the warpage prevention and other functions can be exhibited.
  • Other configurations of the third embodiment are the same as those of the first embodiment described above.
  • the warp preventing bumps 230d are arranged in a staggered manner to suppress the warp of the semiconductor device 201, while the warp preventing bumps 230d of the semiconductor device 201 are disposed in the region on the TFT substrate immediately below the region between the warp preventing bumps 230d.
  • Circuits such as inspection circuits and wiring can be arranged. As shown in FIG. 12, the wiring D extending in the opposite direction to the wiring C extending from the output terminal 221a toward the signal line driver circuit, and the inspection circuit disposed beyond the wiring D do not have a detour, The warp preventing bumps 230d can be avoided. This is not limited to the inspection circuit, and other circuits and wirings can all be arranged without a detour.
  • the warp prevention bumps 230d are arranged in a staggered manner, it is possible to widen a region in which a circuit under the semiconductor device 201 can be arranged, and the width of circuits to be arranged and wirings can be increased. Therefore, the distance between the pixel array unit and the semiconductor device 201 can be further shortened, and the frame can be further narrowed.
  • FIG. 13 is a schematic plan view showing an arrangement block of the display panel substrate of Comparative Example 1, and more specifically, a pixel array unit, a scanning line driving circuit unit, a signal formed on the TFT substrate of the display panel substrate of Comparative Example 1
  • It is a plane schematic diagram which shows the arrangement
  • Each block is connected by wiring (not shown), and an electric signal input from the outside is connected to the FPC mounting unit, the semiconductor device mounting unit and the semiconductor device, the inspection circuit unit, and the signal line driving circuit unit via the FPC.
  • the pixel array unit is driven and controlled via FIG.
  • FIG. 14 is a schematic plan view showing the bump arrangement of the semiconductor device 701 according to the first comparative embodiment.
  • FIG. 15 shows an external connection terminal provided on the TFT substrate corresponding to the bump arrangement of the semiconductor device 701 further comprising a display panel in FIG. 14, a wiring layout extending from these to a predetermined block, and a TFT. It is the top view which showed the positional relationship with the bump of the semiconductor device 701 mounted in the semiconductor device mounting part on a board
  • an inspection circuit or the like cannot be disposed in a region on the TFT substrate immediately below a region between adjacent warp prevention bumps 730d of the semiconductor device 701. The display device cannot be narrowed due to the arrangement. Note that FIG.
  • the other pixel array section, scanning line driving circuit section, signal line driving circuit section, inspection circuit section, and FPC mounting section are each disposed on the TFT substrate of the display panel substrate.
  • a scanning line driving circuit unit, a signal line driving circuit unit, an inspection circuit unit, a protection circuit unit (not shown), and the like are arranged outside the semiconductor device mounting unit. It is examined whether a part of the circuit can be arranged between the input signal bump and the output signal bump of the semiconductor device 701.
  • the warp prevention bump 730d is arranged in the semiconductor device 701 of the comparative form 1. Since there are warp prevention bumps 730d, circuits and wirings are arranged in a narrow area between the warp prevention bumps 730d. However, there are wirings that cannot be routed by panel side wiring (in the output signal bump group of FIG. 15).
  • the cause of the above problem is as follows. (1) Since a circuit such as an inspection circuit between the semiconductor device 701 and the pixel array portion is disposed outside the semiconductor device 701, it is difficult to narrow the frame. (2) When a part of the circuit of the display panel substrate is arranged in a region below the semiconductor device 701, a part of the circuit is warped preventing bump 730d and the ACF connecting the semiconductor device 701 and the display panel substrate. Short circuiting through the particles results in malfunction. (3) As the semiconductor device 701 is thinned, the semiconductor device 701 is likely to warp when the semiconductor device 701 is pressure-bonded to the display panel substrate.
  • the third bump group for preventing a problem due to warpage of the semiconductor device 701 is arranged between the first bump group and the second bump group of the semiconductor device 701.
  • the cause of (3) above is eliminated.
  • the second bump is not disposed at a position facing at least one of the plurality of third bumps in the short side direction (Y direction) of the circuit board, or at least Since one second bump is arranged, a part of the circuit of the display panel substrate can be arranged between the adjacent warp preventing bumps, whereby the part of the circuit and the warp preventing bump are arranged. Therefore, the cause of the above (1) and (2) is eliminated.
  • the plurality of third bumps are preferably arranged side by side in the long side direction. In the semiconductor device of the present invention, the plurality of third bumps are preferably arranged in a staggered manner.
  • the second bump is not disposed at a position facing each of the plurality of third bumps in the short side direction, or at least one second bump is disposed, and the at least one second bump is disposed.
  • the second bump is preferably a dummy bump.
  • the first bump is an input signal bump and the second bump is an output signal bump.
  • the third bump is preferably a dummy bump.
  • the third bump may be used for preventing warpage of the semiconductor device, such as a pixel output signal bump, a control signal bump, a touch panel signal bump, and a signal bump. Although it may be a functional bump, it is preferably used for preventing warpage of the semiconductor device.
  • the conductive film is preferably an anisotropic conductive film.
  • the anisotropic conductive film for example, a resin composition containing a resin such as an epoxy resin or an acrylic resin and a thermosetting reactant, a resin ball having a diameter of about 2 to 10 ⁇ m, nickel (Ni), gold (Au) What contains the electroconductive fine particles which gave plating etc. can be used.
  • the circuit is preferably an inspection circuit. It is also preferred that the circuit is a protection circuit. Examples of the inspection circuit and the protection circuit include an output wiring inspection circuit and a protection circuit.

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Abstract

本発明は、半導体装置の第１バンプ群と第２バンプ群との間に、半導体装置の反りによる不具合を防止したり、その他の機能を発揮したりする第３バンプ群が配置されているとともに、狭額縁化された表示装置を提供する。本発明の半導体装置は、長辺方向に並んで配置されている複数の第１バンプを含んで構成される第１バンプ群と、長辺方向に並んで配置されている複数の第２バンプを含んで構成される第２バンプ群と、第１バンプ群と第２バンプ群との間に第３バンプ群とを備え、表示装置に実装される面内で、長辺方向に垂直な短辺方向で、複数の第３バンプの少なくとも１つと向かい合う位置に、第２バンプが配置されていないか、又は、少なくとも１つの第２バンプが配置され、該少なくとも１つの第２バンプは、ダミーバンプである。

Description

半導体装置及び表示装置
本発明は、半導体装置及び表示装置に関する。本発明は、より詳しくは、狭額縁の表示装置を実現できる半導体装置及び表示装置に関する。
液晶ディスプレイや有機ＥＬディスプレイ等の表示装置は、薄型で軽量、かつ、低消費電力といった特長を活かして、モニター、プロジェクタ、スマートフォン、タブレットＰＣ、携帯情報端末（ＰＤＡ）等の電子機器に幅広く利用されている。近年では、表示装置の小型化及び軽量化が進んでおり、これにより表示領域周辺の小型化、すなわち、狭額縁化も進められている。
上記した狭額縁化を図るためには、表示装置において外部接続用端子（半導体装置）の配置が重要となる。表示装置の表示領域周辺は、例えば、特許文献１に記載のように、表示装置の支持基板となる表示パネル基板（表示パネル又は表示パネルが備える基板を言う。）上に表示を行うための共通配線、絶縁膜、及び、外部接続用端子がこの順に配置された構成を有し、共通配線と外部接続用端子とは、絶縁膜に形成されたコンタクトホールを介して接続されている。
表示パネル基板上の外部接続用端子の上層には、異方性導電膜が配置されており、フレキシブルプリント回路基板（Ｆｌｅｘｉｂｌｅ  Ｐｒｉｎｔ  Ｃｉｒｃｕｉｔｓ：ＦＰＣ。以下ＦＰＣと略す。）等の外部接続部品は、この異方性導電膜を介して外部接続用端子に接続される。このとき、表示パネル基板面を法線方向から見たときに、外部接続用端子と共通配線とが重畳するように配置することで、共通配線と重畳しない場合に比べて配線面積を小さくでき、狭額縁化が図れる。また、特許文献１には、このような構成に加えて、外部接続用端子を共通配線の配線方向と平行となる方向に配列することで、より狭額縁化が図れることも開示されている。
表示パネル基板とＦＰＣとは、異方性導電膜をそれらの間に介在させた状態でＦＰＣの端子面の反対面側から、表示パネル基板側に向けて圧力を加えながら加熱して、異方性導電膜中の熱硬化性樹脂を硬化させて固定することで、機械的に接続される。その際、表示パネル基板上に設けた外部接続用端子と、ＦＰＣの端子との間に、異方性導電膜中の金属粒子を挟みこむことで、同時に電気的に接続される。この特許文献１に記載の発明のように、表示装置に高い駆動能力を求めない場合は、表示パネル基板内に駆動回路を形成したものがある。
また表示装置に高い駆動能力が求められる場合には、表示パネル基板とは別に、高い駆動能力を備えたＩＣ（Ｉｎｔｅｇｒａｔｅｄ　Ｃｉｒｃｕｉｔ；集積回路）チップ形状の半導体装置を使って、表示パネル基板の画素アレイ部を駆動制御させるものがある。この表示装置は、前記ＦＰＣを実装する外部接続用端子と、表示パネル基板の表示部との間に、前記表示パネル基板上に設けた外部接続用端子に異方性導電膜を介在して実装される方形状の半導体装置と、を備える表示装置であって、前記半導体装置は、前記異方性導電膜側の面に、互いに反対側に位置する２つの長辺のうちの一方の長辺に沿って配列された複数の第１バンプからなる第１バンプ群と、前記２つの長辺のうちの他方の長辺に沿って配列された複数の第２バンプからなる第２バンプ群と、前記第１バンプ群と前記第２バンプ群との間であって前記長辺の延在方向と同一方向に沿って配列された複数のダミーバンプからなるダミーバンプ群とを有する表示装置が開示されている（例えば、特許文献２参照）。
基板と半導体装置とは、異方性導電膜をそれらの間に介在させた状態で半導体装置のバンプ面（バンプが配置されている面）の反対面側から、基板側に向けて圧力を加えながら加熱して、異方性導電膜中の熱硬化樹脂を硬化させて固定することで、機械的に接続される。その際、基板上に設けた外部接続用端子と、半導体装置のバンプとの間に、異方性導電膜中の金属粒子を挟みこむことで、同時に電気的に接続される。
特許第３８５０５１０号公報 特開２０１２－２２７４８０号公報
上記特許文献２に記載の表示装置が備える半導体装置は、少なくとも、半導体装置の２つの長辺の延在方向に沿って配列された第１バンプ群及び第２バンプ群と、これらバンプ群の間に配列されたダミーバンプ群とを有する。ダミーバンプ群は２つの長辺の延在方向に沿ってダミーバンプが一列以上形成されてなり、半導体装置を表示パネル基板に圧着する時に半導体装置の反りに起因する応力により、半導体装置の表示パネル基板からの剥がれや浮きが生じやすくなり、半導体装置のバンプと基板上の外部接続用端子との電気的接続が開放もしくはその間の接続抵抗が高くなるといった不具合を防止することを目的とする。
しかしながら、上記特許文献２に記載のように、半導体装置のダミーバンプ群を第１バンプ群と第２バンプ群の間に配置すると、表示パネル基板上に配置する回路や配線を、半導体装置の下の第１バンプ群に対応する表示パネル基板上の第１の外部接続用端子と、第２バンプ群に対応する表示パネル基板上の第２の外部接続用端子との間に配置できず、狭額縁化が困難となる。
本発明は、上記現状に鑑みてなされたものであり、半導体装置の第１バンプ群と第２バンプ群との間に、半導体装置の反りによる不具合を防止したり、その他の機能を発揮したりする第３バンプ群が配置されているとともに、狭額縁化された表示装置を提供することを目的とするものである。
本発明者らは、半導体装置の第１バンプ群と第２バンプ群との間に、半導体装置の反りによる不具合を防止したり、その他の機能を発揮したりする第３バンプ群が配置されている表示装置に着目し、該表示装置を狭額縁化する方法を種々検討したところ、複数の第１バンプが並ぶ方向と基板上で垂直な方向で、複数の第３バンプのそれぞれと向かい合う位置に、第２バンプが配置されていないか、又は、少なくとも１つの第２バンプが配置され、該少なくとも１つの第２バンプは、ダミーバンプである回路基板とすることを見出した。これにより、上記課題をみごとに解決することができることに想到し、本発明に到達したものである。
すなわち、本発明の一態様は、表示装置に実装するために用いられる半導体装置であって、該半導体装置は、表示装置に実装される面の、一方の長辺側に、長辺方向に並んで配置されている複数の第１バンプを含んで構成される第１バンプ群と、他方の長辺側に、長辺方向に並んで配置されている複数の第２バンプを含んで構成される第２バンプ群と、第１バンプ群と第２バンプ群との間に、複数の第３バンプを含んで構成される第３バンプ群とを備え、表示装置に実装される面内で、長辺方向に垂直な短辺方向で、複数の第３バンプの少なくとも１つと向かい合う位置に、第２バンプが配置されていないか、又は、少なくとも１つの第２バンプが配置され、該少なくとも１つの第２バンプは、ダミーバンプである半導体装置であってもよい。
なお、他方の長辺は、一方の長辺に相対する辺である。また、表示装置に実装される面とは、本発明の半導体装置を表示装置に実装する際に表示装置と電気的・機械的に接続するために用いられる半導体装置の主面を言う。
本発明の別の一態様は、本発明の半導体装置と、該半導体装置と導電膜を介して接続された表示パネル基板とを備え、表示パネル基板上の、該半導体装置が備える隣り合う第３バンプ間の領域と重畳する領域に、回路又は配線が配置されている表示装置であってもよい。
なお、本発明と特許文献２に記載の発明との構成上の相違点は以下のようである。
出力信号用バンプ位置に関し、特許文献２には特に記載が無い。特許文献２に記載の図では出力信号用バンプが等間隔で配列されていることが示しており、反り防止用バンプが並ぶ方向と垂直な方向で、反り防止用バンプが向かい合う位置に、出力信号用バンプを配置しないことや出力信号用バンプ間のダミーバンプを配置することを開示していない。
本発明の表示装置は、半導体装置の第１バンプ群と第２バンプ群との間に、半導体装置の反りによる不具合を防止したり、その他の機能を発揮したりする第３バンプ群が配置されているとともに、狭額縁化されたものである。
実施形態１の表示装置の概略構造を示した平面図及び側面図である。 図１のａ１－ａ２部を示す断面図である。 実施形態１の表示パネル基板の配置ブロックを示す模式図である。 実施形態１の半導体装置のバンプ配置を示す平面模式図である。 図４の拡大図である。 図５において更に表示パネル基板の配線レイアウトと、実装された半導体装置との位置関係を示した図である。 実施形態２の半導体装置のバンプ配置を示す平面模式図である。 図７の拡大図である。 図８において更に表示パネル基板の配線レイアウトと、実装された半導体装置との位置関係を示した図である。 実施形態３の半導体装置のバンプ配置を示す平面模式図である。 図１０の拡大図である。 図１１において更に表示パネル基板の配線レイアウトと、実装された半導体装置との位置関係を示した図である。 比較形態１の表示パネル基板の配置ブロックを示す平面模式図である。 比較形態１の半導体装置のバンプ配置を示す平面模式図である。 図１４において更に表示パネル基板の配線レイアウトと、実装された半導体装置との位置関係を示した図である。
以下に実施形態を掲げ、本発明について図面を参照して更に詳細に説明するが、本発明はこれらの実施形態のみに限定されるものではない。また、各実施形態の構成は、本発明の要旨を逸脱しない範囲において適宜組み合わされてもよいし、変更されてもよい。
本明細書中、ダミーバンプは、フロート状態（他の導電体と電気的に接続されていない状態）にある導電体である。なお、ダミーバンプ以外のバンプは、半導体装置内の、他のバンプ、回路及び配線と電気的に接続されている導電体である。各種バンプの材料は特に限定されず、銅（Ｃｕ）、金（Ａｕ）等の単体金属やそれらを含む合金等を適宜使用できる。半導体装置は、通常、駆動ＩＣが配置されたチップ形状の基板を言い、基板の材料はシリコン基板をベースに、アルミ（Ａｌ）、金（Ａｕ）等にて回路を組み込まれたものであり、その表面に上記バンプが形成されている。
本明細書中、長辺方向とは、半導体装置において表示装置に実装される面の長辺方向を意味する。また、短辺方向とは、半導体装置において表示装置に実装される面の短辺方向を意味する。半導体装置の表示装置に実装される面の形状は、通常は長方形状又は正方形状であるが、厳密に長方形状又は正方形状でなくてもよく、略長方形状又は略正方形状であればよい。
（実施形態１）
本実施形態１は、一例として液晶パネルの場合を挙げる。
図１は、実施形態１の表示装置の概略構造を示した平面図及び側面図である。図１は、実施形態１の表示装置の、表示パネル基板と、表示パネル基板に実装されたチップ状の半導体装置１とＦＰＣ２との配置を示す。図１の左図は、半導体装置とＦＰＣの実装面を上から見た平面図である。図１の右図は、側面図である。
表示パネル基板は、ＴＦＴ（Ｔｈｉｎ　Ｆｉｌｍ　Ｔｒａｎｓｉｓｔｏｒ；薄膜トランジスタ）基板１１上にカラーフィルタ基板２１が、その間に図示しない液晶層を挟んだ構造となっている。ＴＦＴ基板１１は、支持基板としてのガラス基板上に、複数の薄膜トランジスタや、これらのトランジスタを駆動させるために配置される外部の半導体装置１やＦＰＣ２を搭載するための端子や、薄膜トランジスタと端子との間を接続するための回路や配線等が、配置されている。前記のように、実施形態１に係る表示パネル基板には、外部の半導体装置１とＦＰＣ２を実装するための領域が設けられている。本実施形態では、カラーフィルタ基板２１から半導体装置１の短辺方向（－Ｙ方向）に延びた領域にそれらを配置した。
ＴＦＴ基板１１の裏面側にバックライトを、カラーフィルタ基板２１の表面側にカバーガラスとタッチパネルフィルム等を装着して、表示装置として構成される。しかし、本発明に直接関係しないため、説明を省略する。
図２は、図１のａ１－ａ２部を示す断面図であり、詳しくは、実施形態１の表示パネル基板のＴＦＴ基板１１上に実装された半導体装置１のａ１－ａ２部を拡大して示した断面図である。
半導体装置１には、ＴＦＴ基板１１上に設けられた端子等と電気的接続するための、例えば金（Ａｕ）で導電性の複数のバンプが底面に設けられている。バンプは、出力信号（半導体装置１からの出力信号を言う。）用の出力信号用バンプ２０ａと、入力信号（半導体装置１への入力信号を言う。）用の入力信号用バンプ１０ａと、反り防止用バンプ３０ｄの３種で構成されている。
ＴＦＴ基板１１には、外部接続用端子として、半導体装置の出力信号用バンプ２０ａに対応する位置に出力信号用端子２１ａを、入力信号用バンプ１０ａに対応する位置に入力信号用端子１１ａを形成している。ＴＦＴ基板１１上の入力信号用端子１１ａはＦＰＣ２側に配置され、出力信号用端子２１ａはカラーフィルタ基板２１側に配置される。
更に、上記ＴＦＴ基板１１上の入力信号用端子１１ａと半導体装置１の入力信号用バンプ１０ａ、及び、ＴＦＴ基板１１上の出力信号用端子２１ａと半導体装置１の出力信号用バンプ２０ａとが、導電性粒子１Ｐを複数含んだ異方性導電膜１Ａを介してそれぞれ接続されており、これによりＴＦＴ基板１１と半導体装置１とが接続されている。
図３は、実施形態１の表示パネル基板の配置ブロックを示す模式図であり、詳しくは実施形態１の表示パネル基板のＴＦＴ基板上に形成される画素アレイ部、走査線駆動回路部、信号線駆動回路部、半導体装置搭載部、ＦＰＣ搭載部の配置ブロックを示す模式図である。各ブロック間は図示しない配線で接続されており、外部から入力された電気信号は、ＦＰＣを介して、ＦＰＣ搭載部、半導体装置搭載部と半導体装置、信号線駆動回路部を経由して、画素アレイ部を駆動制御させているが、本発明と直接関係無いため説明を省略する。各実施形態の表示パネル基板では、後述するように隣り合うダミーバンプ間と重畳する領域であって、半導体装置搭載部に出力配線の検査回路等の回路や配線を配置可能であり、これにより表示装置を狭額縁化することができる。
なお、図３は、基本的に表示パネル基板のＴＦＴ基板上の配置ブロックを示すものであるが、半導体装置内に検査回路が配置されている。検査回路の代わりに、その他の回路又は配線を配置してもよい。
図４は、実施形態１の半導体装置のバンプ配置を示す平面模式図である。図５は、図４の拡大図である。図６は、図５において更に表示パネル基板の配線レイアウトと、実装された半導体装置との位置関係を示した図であり、詳しくは、図５で構成された半導体装置１のバンプ配置に対応した、表示パネル基板のＴＦＴ基板上に設けられた、半導体装置１との接続のための外部接続用端子と、それらから所定のブロックまで延伸した配線レイアウトと、ＴＦＴ基板上の半導体装置搭載部に搭載した半導体装置のバンプとの位置関係を示した平面図である。
図４及び図５に示すように、入力信号用バンプ群１０と出力信号用バンプ群２０との間に反り防止用バンプ群３０を配置する。各バンプ群は、半導体装置１の長辺方向（図４におけるＸ方向）に沿っており、それぞれが並列するように配置されている。特に、反り防止用バンプ３０ｄが並ぶ方向と表示パネル基板のＴＦＴ基板上で垂直方向（半導体装置１の短辺方向〔図４における＋Ｙ方向〕）で、反り防止用バンプ３０ｄと向かい合う位置に出力信号用バンプ２０ａを配置しない。そして、図６に示すように、表示パネル基板のＴＦＴ基板の半導体装置搭載部上の領域であって、図５及び図６において隣り合う反り防止用バンプ３０ｄ間の二点鎖線で囲んで示した領域に、検査回路等を配置したことを特徴とする。
反り防止用バンプ３０ｄは、ダミーバンプであるが、ダミーバンプの代わりに、機能バンプであってもよい。該機能バンプとしては、画素用出力信号用バンプ、画素制御信号用バンプ、タッチパネル信号用バンプ等の、信号用バンプで、電気的にフロート状態でないバンプが挙げられる。反り防止用バンプ３０ｄが機能バンプである場合、ＴＦＴ基板上に、機能バンプの位置に対応する外部接続用端子を配置することが必要である。
隣り合う反り防止用バンプ３０ｄ間の間隔は、それぞれ等しくてもよく、一部異なっていてもよく、それぞれ異なっていてもよい。また、反り防止用バンプ３０ｄは、それぞれ同一形状であってもよく、一部形状が異なっていてもよく、それぞれ形状が異なっていてもよい。反り防止用バンプ３０ｄは、１段で、規則的に等間隔で配列されているが、２段や、３段以上の多段や、１段と２段との複合型であっても良い。
反り防止用バンプ３０ｄが並ぶ方向と基板上で垂直方向（半導体装置１の短辺方向〔図４における＋Ｙ方向〕）で、反り防止用バンプ３０ｄと向かい合う位置の出力信号用バンプ２０ａが配置されていない領域の幅の長さ（出力信号用バンプ２０ａ間の距離）は、反り防止用バンプ３０ｄのＸ方向の幅の長さに依存して限定されるものではない。
半導体装置１の入力信号用バンプ１０ａは、それに対応するＴＦＴ基板１１の外部接続用端子の入力信号用端子１１ａに、異方性導電膜１Ａを介して電気的・機械的に接続されるように配置する。更に、半導体装置１の出力信号用バンプ２０ａは、それに対応するＴＦＴ基板の外部接続用端子の出力信号用端子２１ａに、異方性導電膜１Ａを介して電気的・機械的に接続されるように配置する。
図２に示したように、異方性導電膜１Ａは、金属粒子等の導電性粒子１Ｐ及び樹脂部分から構成されるものであり、半導体装置１の各バンプと、それに対応するＴＦＴ基板１１上の各外部接続用端子とが、導電性粒子１Ｐを挟み込むことで電気的に接続される。異方性導電膜１Ａの樹脂部分で、半導体装置１とＴＦＴ基板１１との機械的接続を行う。その樹脂として、例えば熱硬化性樹脂を用いていれば、半導体装置１のバンプ面の反対面側から圧力を加えながら、半導体装置１を熱圧着することで、半導体装置１とＴＦＴ基板１１とを接着することができる。
半導体装置１の反り防止用バンプ３０ｄがダミーバンプである場合は、ＴＦＴ基板１１上に異方性導電膜１Ａを介して機械的に接続され、電気的に接続されない。反り防止用バンプ３０ｄが上記機能バンプである場合は、図示しないが、それに対応するＴＦＴ基板１１上の外部接続用端子の機能信号用端子に対応するように、配置する。
また、図６では、ＴＦＴ基板１１上の入力信号用端子１１ａ、出力信号用端子２１ａは、半導体装置１のバンプ（入力信号用バンプ１０ａ、出力信号用バンプ２０ａ）に対して若干広い形状としたが、これに限定されず、外部接続用端子の面積を、バンプ面積と同一又はそれ未満にしても良い。
図４～図６では、出力信号用バンプ２０ａが２段で、規則的に等間隔で配列されているが、１段や、３段以上の多段や、１段と２段との複合型であっても良い。また、不規則に配列されていてもよい。また出力信号用バンプ２０ａは、画素用出力信号用バンプ等の出力信号用バンプである代わりに、ダミーバンプ、画素制御信号用バンプ、タッチパネル信号用バンプ、その他の信号用バンプ等であってもよく、その機能は限定されない。
また図４～図６では、入力信号用バンプ１０ａが１段で、規則的に等間隔で配列されているが、２段や、３段以上の多段や、１段と２段との複合型であっても良い。また、不規則に配列されていてもよい。また入力信号用バンプ１０ａは、入力信号用バンプである代わりに、ダミーバンプ、画素制御信号用バンプ、タッチパネル信号用バンプ、その他の信号用バンプ等であってもよく、その機能は限定されない。
また図４では、出力信号用バンプ２０ａが配置されていない領域が、周期的に配置されているが、それに限定されることはなく、非周期的に配置されていても良い。
更に、出力信号用バンプ２０ａが配置されていない全ての領域の－Ｙ方向に、反り防止用バンプ３０ｄを全て配置する必要はなく、例えば、半導体装置１の左右端近傍にのみ、出力信号用バンプ２０ａが配置されていない領域の－Ｙ方向に反り防止用バンプ３０ｄを配置し、それ以外には配置しない等、半導体装置１の反りの影響が大きくならない位置であれば、一部の領域のみ反り防止用バンプ３０ｄを配置しても良い。
本発明においては、本発明の構成を満たす限り、入力信号用バンプ群１０、出力信号用バンプ群２０、及び、反り防止用バンプ群３０の構成は特に限定されない。
本発明の表示装置において、反り防止用バンプ３０ｄ間の領域と重畳する表示パネル基板のＴＦＴ基板上の領域に配置されるのは、回路だけでなく、配線のみでもよい。
従来の構造であれば、反り防止用バンプ３０ｄが並ぶ方向と基板上で垂直方向（半導体装置の短辺方向〔図４における＋Ｙ方向〕）で、反り防止用バンプ３０ｄと向かい合う位置に出力信号用バンプが配置されているため、比較形態１で説明するように、半導体装置１の反りを抑制できるだけで、半導体装置１の下の表示パネル基板上の領域に回路や配線を配置できない。したがって、検査回路、保護回路等を、表示パネル基板上の、半導体装置１と重畳する領域とは異なる領域に配置しなければならず、表示パネル基板を狭額縁化することができない。
実施形態１では、反り防止用バンプ３０ｄが並ぶ方向と基板上で垂直方向（半導体装置１の短辺方向〔図４における＋Ｙ方向〕）で、反り防止用バンプ３０ｄと向かい合う位置に出力信号用バンプ２０ａを配置しないことにより、半導体装置１の反り防止用バンプ３０ｄ間の領域の真下に配置されるＴＦＴ基板上の領域に検査回路等の回路や配線を配置することができる。図６に示すように、半導体装置１を搭載する前の基板において画素アレイ部の動作を検査するために、出力信号用端子２１ａから信号線駆動回路に向けて延びた配線Ｃとは逆方向に延びた配線Ｄと、その先に配置された検査回路とを、迂遠な引き回しがなく、反り防止用バンプ３０ｄを避けて配置できる。これは、検査回路に限定されず、その他の回路や配線でも、すべてが迂遠な引き回し等なく配置が可能である。したがって、半導体装置１の反りの抑制と、画素アレイ部と半導体装置１との間の距離の短縮による狭額縁化の両方が可能となる。
表示パネル基板は、液晶パネルであってもよく、有機ＥＬパネルであってもよい。また、支持基板の材質は、ガラスであってもよく、樹脂等でもよい。半導体装置１やＦＰＣ２も実施形態１のように、カラーフィルタ基板２１から－Ｙ方向に延びた方向に限定されることなく、どの方向でも良い。
表示パネル基板が液晶パネルである場合、従来の液晶パネルと同様、ある一方の基板はカラーフィルタを、他の一方の基板はＴＦＴ等のスイッチング素子によって画素電極の電位を制御できる構造を有するものを使用できる。なお、ある一方の基板がカラーフィルタを有さず、他の一方の基板がスイッチング素子によって画素電極の電位を制御できる構造とともにカラーフィルタを有していてもよい。
（実施形態２）
図７は、実施形態２の半導体装置１０１のバンプ配置を示す平面模式図である。図８は、図７の拡大図である。図９は、図８において更に表示パネル基板の配線レイアウトと、実装された半導体装置との位置関係を示した図である。
入力信号用バンプ群１１０と出力信号用バンプ群１２０の間に反り防止用バンプ群１３０を配置する。
実施形態２では、出力信号用バンプ群１２０の複数の出力信号用バンプ１２０ａ間の領域に、少なくとも１つのダミーバンプ１２０ｄ（黒塗箇所）が配置される。特に、反り防止用バンプ１３０ｄが並ぶ方向と基板上で垂直方向（半導体装置１０１の短辺方向〔図７における＋Ｙ方向〕）で、反り防止用バンプ１３０ｄと向かい合う位置にダミーバンプ１２０ｄが配置される。
出力信号用バンプ群１２０中の複数のダミーバンプ１２０ｄ間の間隔は、それぞれ等しくてもよく、一部異なっていてもよく、それぞれ異なっていてもよい。また、複数のダミーバンプ１２０ｄは、それぞれ同一形状であってもよく、一部形状が異なっていてもよく、それぞれ形状が異なっていてもよい。 
実施形態２のその他の構成は、上述した実施形態１の構成と同様である。
実施形態２では、反り防止用バンプ１３０ｄを配置して半導体装置１０１の反りを抑制しつつ、半導体装置１０１の反り防止用バンプ１３０ｄ間の領域の真下に配置されるＴＦＴ基板上の領域に検査回路等の回路や配線を配置することができる。図９に示すように、出力信号用端子１２１ａから信号線駆動回路に向けて延びた配線Ｃとは逆方向に延びた配線Ｄと、その先に配置された検査回路とを、迂遠な引き回しがなく、反り防止用バンプ１３０ｄを避けて配置できる。これは、検査回路に限定されず、その他の回路や配線でも、すべてが迂遠な引き回し等なく配置が可能である。したがって、画素アレイ部と半導体装置１０１との間の距離を短くすることができ、より狭額縁化が可能となる。
（実施形態３）
図１０は、実施形態３の半導体装置２０１のバンプ配置を示す平面模式図である。図１１は、図１０の拡大図である。図１２は、図１１において更に表示パネル基板の配線レイアウトと、実装された半導体装置との位置関係を示した図である。
図１０～図１２に示されるように、入力信号用バンプ群２１０と出力信号用バンプ群２２０の間の反り防止用バンプ群２３０にて複数の反り防止用バンプ２３０ｄを千鳥配置する。 
実施形態３では、出力信号用バンプ群２２０の複数の出力信号用バンプ２２０ａ間の領域に、ダミーバンプ２２０ｄ（黒塗箇所）を配置する。特に、反り防止用バンプ２３０ｄが２段でそれぞれ並ぶ方向と基板上で垂直方向（半導体装置２０１の短辺方向〔図１０における＋Ｙ方向〕）で、反り防止用バンプ２３０ｄと向かい合う位置に少なくとも１つのダミーバンプ２２０ｄを配置する。
出力信号用バンプ群２２０中の複数のダミーバンプ２２０ｄ間の間隔は、それぞれ等しくてもよく、一部異なっていてもよく、それぞれ異なっていてもよい。また、複数のダミーバンプ２２０ｄは、それぞれ同一形状であってもよく、一部形状が異なっていてもよく、それぞれ形状が異なっていてもよい。 
反り防止用バンプ２３０ｄは、ダミーバンプであるが、ダミーバンプの代わりに、機能バンプであってもよい。該機能バンプとしては、画素用出力信号用バンプ、画素制御信号用バンプ、タッチパネル信号用バンプ、その他の信号用バンプ等であってもよく、その機能は限定されない。
反り防止用バンプや機能バンプの配置は、千鳥配置に限定されず、反り防止やその他の機能を発揮できる限り、ランダムな配置でもよい。
実施形態３のその他の構成は、上述した実施形態１の構成と同様である。
実施形態３では、反り防止用バンプ２３０ｄを千鳥配置して半導体装置２０１の反りを抑制しつつ、半導体装置２０１の反り防止用バンプ２３０ｄ間の領域の真下の表示パネル基板のＴＦＴ基板上の領域に検査回路等の回路や配線を配置することができる。図１２に示すように、出力端子２２１ａから信号線駆動回路に向けて延びた配線Ｃとは逆方向に延びた配線Ｄと、その先に配置された検査回路とを、迂遠な引き回しがなく、反り防止用バンプ２３０ｄを避けて配置できる。これは、検査回路に限定されず、その他回路や配線でも、すべてが迂遠な引き回し等なく配置が可能である。特に反り防止用バンプ２３０ｄを千鳥配置するため、半導体装置２０１の下の回路を配置できる領域を広くとることが可能となり、配置する回路や、配線の幅を増やすことができる。したがって、画素アレイ部と半導体装置２０１との間の距離をより短くすることができ、より狭額縁化が可能となる。
（比較形態１）
図１３は、比較形態１の表示パネル基板の配置ブロックを示す平面模式図であり、詳しくは比較形態１の表示パネル基板のＴＦＴ基板上に形成される画素アレイ部、走査線駆動回路部、信号線駆動回路部、検査回路部、半導体装置搭載部、ＦＰＣ搭載部の配置ブロックを示す平面模式図である。各ブロック間は図示しない配線で接続されており、外部から入力された電気信号は、ＦＰＣを介して、ＦＰＣ搭載部、半導体装置搭載部と半導体装置、検査回路部、及び、信号線駆動回路部を経由して、画素アレイ部を駆動制御させている。図１４は、比較形態１の半導体装置７０１のバンプ配置を示す平面模式図である。図１５は、図１４において更に表示パネルで構成された半導体装置７０１のバンプ配置に対応した、ＴＦＴ基板上に設けられた外部接続用端子と、それらから所定のブロックまで延伸した配線レイアウトと、ＴＦＴ基板上の半導体装置搭載部に搭載した半導体装置７０１のバンプとの位置関係を示した平面図である。比較形態１の表示パネル基板では、後述するように半導体装置７０１の隣り合う反り防止用バンプ７３０ｄ間の領域の真下のＴＦＴ基板上の領域に検査回路等を配置することができず、このような配置により表示装置を狭額縁化することができない。
なお、図１３は、基本的に表示パネルのＴＦＴ基板上の配置ブロックを示すものであるが、半導体装置搭載部は、異方性導電膜を介して、半導体装置と電気的・機械的に接続されており、その他の画素アレイ部、走査線駆動回路部、信号線駆動回路部、検査回路部、ＦＰＣ搭載部は、それぞれ、表示パネル基板のＴＦＴ基板上に配置されている。
比較形態１の表示パネル基板は、半導体装置搭載部の外側に、走査線駆動回路部、信号線駆動回路部、検査回路部、保護回路部（図示せず）等を配置している。回路の一部を、半導体装置７０１の入力信号用バンプと出力信号用バンプとの間に配置可能か否か検討する。
ここで、比較形態１の半導体装置７０１には、入力信号用バンプ７１０ａ、出力信号用バンプ７２０ａだけでなく、反り防止用バンプ７３０ｄが配置されている。反り防止用バンプ７３０ｄがあるため、反り防止用バンプ７３０ｄ間の狭い領域に回路や配線を配置することになるが、パネル側配線で、引き回しできない配線がある（図１５の出力信号用バンプ群のバンプ７２０ａから延びる、点線で示した配線）。したがって、検査回路等を半導体装置７０１の下の領域（二点鎖線で囲まれた領域）に配置できず、該領域の外側に配置しなければならず、表示パネル基板を狭額縁化できない。また、狭額縁化のために、表示パネル基板の回路の一部を、半導体装置７０１の下の領域に配置する際、反り防止用バンプ７３０ｄとの干渉が起こると、半導体装置７０１と表示パネル基板とを接続する異方性導電フィルム（Ａｎｉｓｏｔｒｏｐｉｃ　Ｃｏｎｄｕｃｔｉｖｅ　Ｆｉｌｍ：ＡＣＦ）の粒子を介して、回路内で電気的にショートが生じる場合もあり、半導体装置７０１とバンプとが干渉しにくいように、反り防止用バンプ７３０ｄの数を減らす必要がある、と言った課題がある。
上記課題の原因は、以下の通りである。
（１）半導体装置７０１と画素アレイ部との間の検査回路等の回路が、半導体装置７０１外に配置されているため、狭額縁化が困難。
（２）表示パネル基板の回路の一部を半導体装置７０１の下の領域に配置する際に、該回路の一部が反り防止用バンプ７３０ｄと、半導体装置７０１及び表示パネル基板を接続するＡＣＦの粒子を介して短絡することにより、動作不良となる。
（３）半導体装置７０１の薄型化に伴い、半導体装置７０１を表示パネル基板に圧着する時に半導体装置７０１が反りやすくなる。
なお、上述した本実施形態の表示装置は、半導体装置７０１の第１バンプ群と第２バンプ群との間に、半導体装置７０１の反りによる不具合を防止する第３バンプ群が配置されており、上記（３）の原因が除かれている。また、上述した本実施形態の表示装置は、回路基板の短辺方向（Ｙ方向）で、複数の第３バンプの少なくとも１つと向かい合う位置に、第２バンプが配置されていないか、又は、少なくとも１つの第２バンプが配置されていることで、隣り合う反り防止用バンプ間に、表示パネル基板の回路の一部を配置することが可能となり、これにより該回路の一部と反り防止用バンプとの短絡を充分に防止しつつ表示パネル基板を狭額縁化できるため、上記（１）及び（２）の原因が取り除かれている。
［付記］
以下に、本発明の半導体装置及び表示装置の好ましい態様の例を挙げる。各例は、本発明の要旨を逸脱しない範囲において適宜組み合わされてもよい。
本発明の半導体装置において、上記複数の第３バンプは、長辺方向に並んで配置されていることが好ましい。
本発明の半導体装置において、上記複数の第３バンプは、千鳥配置されていることが好ましい。
本発明の半導体装置において、短辺方向で、複数の第３バンプのそれぞれと向かい合う位置に、第２バンプが配置されていないか、又は、少なくとも１つの第２バンプが配置され、該少なくとも１つの第２バンプは、ダミーバンプであることが好ましい。
本発明の半導体装置において、上記第１バンプは、入力信号用バンプであり、上記第２バンプは、出力信号用バンプであることが好ましい。
本発明の半導体装置において、上記第３バンプは、ダミーバンプであることが好ましい。
本発明の半導体装置において、上記第３バンプは、半導体装置の反り防止に用いられるものであってもよく、画素用出力信号用バンプ、制御信号用バンプ、タッチパネル信号用バンプ、信号用バンプ等の機能バンプであってもよいが、半導体装置の反り防止に用いられるものであることが好ましい。
本発明の表示装置において、上記導電膜は、異方性導電膜であることが好ましい。異方性導電膜としては、例えば、エポキシ樹脂、アクリル樹脂等の樹脂と熱硬化性反応剤とを含む樹脂組成物に、直径２～１０μｍ程度の樹脂ボールにニッケル（Ｎｉ）、金（Ａｕ）等のメッキを施した導電性微粒子を含有させたものを用いることができる。
本発明の表示装置において、上記回路は、検査回路であることが好ましい。上記回路が保護回路であることもまた好ましい。検査回路や保護回路としては、例えば、出力配線の検査回路や保護回路が挙げられる。
１、１０１、２０１、７０１：半導体装置
１Ａ：異方性導電膜
１Ｐ：導電性粒子
２：ＦＰＣ
１０、１１０、２１０、７１０：入力信号用バンプ群
１０ａ、１１０ａ、２１０ａ、７１０ａ：入力信号用バンプ
１１：ＴＦＴ基板
１１ａ、１１１ａ、２１１ａ、７１１ａ：外部接続用端子（入力信号用端子）
２０、１２０、２２０、７２０：出力信号用バンプ群
２０ａ、１２０ａ、２２０ａ、７２０ａ：出力信号用バンプ
２１：カラーフィルタ基板
２１ａ、１２１ａ、２２１ａ、７２１ａ：外部接続用端子（出力信号用端子）
３０、１３０、２３０、７３０：反り防止用バンプ群
３０ｄ、１３０ｄ、２３０ｄ、７３０ｄ：反り防止用バンプ
１２０ｄ、２２０ｄ：ダミーバンプ
Ｃ、Ｄ、Ｅ：配線

Claims (11)

  1. 表示装置に実装するために用いられる半導体装置であって、
    該半導体装置は、表示装置に実装される面の、一方の長辺側に、長辺方向に並んで配置されている複数の第１バンプを含んで構成される第１バンプ群と、
    他方の長辺側に、長辺方向に並んで配置されている複数の第２バンプを含んで構成される第２バンプ群と、
    第１バンプ群と第２バンプ群との間に、複数の第３バンプを含んで構成される第３バンプ群とを備え、
    表示装置に実装される面内で、長辺方向に垂直な短辺方向で、複数の第３バンプの少なくとも１つと向かい合う位置に、第２バンプが配置されていないか、又は、少なくとも１つの第２バンプが配置され、該少なくとも１つの第２バンプは、ダミーバンプである
    ことを特徴とする半導体装置。
  2. 前記複数の第３バンプは、長辺方向に並んで配置されている
    ことを特徴とする請求項１に記載の半導体装置。
  3. 前記複数の第３バンプは、千鳥配置されている
    ことを特徴とする請求項１に記載の半導体装置。
  4. 前記短辺方向で、複数の第３バンプのそれぞれと向かい合う位置に、第２バンプが配置されていないか、又は、少なくとも１つの第２バンプが配置され、該少なくとも１つの第２バンプは、ダミーバンプである
    ことを特徴とする請求項１～３のいずれかに記載の半導体装置。
  5. 前記第１バンプは、入力信号用バンプであり、
    前記第２バンプは、出力信号用バンプである
    ことを特徴とする請求項１～４のいずれかに記載の半導体装置。
  6. 前記第３バンプは、ダミーバンプである
    ことを特徴とする請求項１～５のいずれかに記載の半導体装置。
  7. 前記第３バンプは、半導体装置の反り防止に用いられる
    ことを特徴とする請求項１～６のいずれかに記載の半導体装置。
  8. 請求項１～７のいずれかに記載の半導体装置と、該半導体装置と導電膜を介して接続された表示パネル基板とを備え、
    表示パネル基板上の、該半導体装置が備える隣り合う第３バンプ間の領域と重畳する領域に、回路又は配線が配置されている
    ことを特徴とする表示装置。
  9. 前記導電膜は、異方性導電膜である
    ことを特徴とする請求項８に記載の表示装置。
  10. 前記回路は、検査回路である
    ことを特徴とする請求項８又は９に記載の表示装置。
  11. 前記回路は、保護回路である
    ことを特徴とする請求項８又は９に記載の表示装置。
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Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2024082495A1 (zh) * 2022-10-21 2024-04-25 长鑫存储技术有限公司 一种半导体结构及其制作方法

Families Citing this family (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR102581839B1 (ko) * 2018-10-02 2023-09-22 삼성디스플레이 주식회사 표시 장치
KR20210054619A (ko) * 2019-11-05 2021-05-14 삼성디스플레이 주식회사 접착 부재 및 이를 포함한 표시장치

Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2007019388A (ja) * 2005-07-11 2007-01-25 Seiko Epson Corp 半導体装置及び半導体装置の実装方法
WO2007039960A1 (ja) * 2005-10-05 2007-04-12 Sharp Kabushiki Kaisha 配線基板及びそれを備えた表示装置
US20070138654A1 (en) * 2005-12-19 2007-06-21 Dong-Han Kim Semiconductor chip, film substrate, and related semiconductor chip package
US20090268147A1 (en) * 2008-04-24 2009-10-29 Pao-Yun Tang Chip having a driving integrated circuit and liquid crystal display having the same
WO2014057908A1 (ja) * 2012-10-11 2014-04-17 シャープ株式会社 駆動チップ及び表示装置
JP2014239164A (ja) * 2013-06-07 2014-12-18 シナプティクス・ディスプレイ・デバイス株式会社 半導体装置、表示デバイスモジュール、及び、表示デバイスモジュールの製造方法

Family Cites Families (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20030218246A1 (en) * 2002-05-22 2003-11-27 Hirofumi Abe Semiconductor device passing large electric current
KR100632807B1 (ko) * 2004-11-26 2006-10-16 삼성전자주식회사 반도체 칩 및 그를 포함하는 탭 패키지
JP5539346B2 (ja) * 2009-06-16 2014-07-02 シャープ株式会社 半導体チップおよびその実装構造
JP5503208B2 (ja) * 2009-07-24 2014-05-28 ルネサスエレクトロニクス株式会社 半導体装置
JP2012227480A (ja) * 2011-04-22 2012-11-15 Japan Display East Co Ltd 表示装置及び半導体集積回路装置
JP2014103244A (ja) * 2012-11-20 2014-06-05 Ps4 Luxco S A R L 半導体装置および半導体チップ
KR20150038842A (ko) * 2013-10-01 2015-04-09 삼성디스플레이 주식회사 구동 칩, 이를 구비한 표시 장치 및 구동 칩 제조 방법
KR102081129B1 (ko) * 2013-12-20 2020-02-25 엘지디스플레이 주식회사 액정표시장치
KR102325643B1 (ko) * 2015-01-07 2021-11-12 삼성디스플레이 주식회사 표시 장치

Patent Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2007019388A (ja) * 2005-07-11 2007-01-25 Seiko Epson Corp 半導体装置及び半導体装置の実装方法
WO2007039960A1 (ja) * 2005-10-05 2007-04-12 Sharp Kabushiki Kaisha 配線基板及びそれを備えた表示装置
US20070138654A1 (en) * 2005-12-19 2007-06-21 Dong-Han Kim Semiconductor chip, film substrate, and related semiconductor chip package
US20090268147A1 (en) * 2008-04-24 2009-10-29 Pao-Yun Tang Chip having a driving integrated circuit and liquid crystal display having the same
WO2014057908A1 (ja) * 2012-10-11 2014-04-17 シャープ株式会社 駆動チップ及び表示装置
JP2014239164A (ja) * 2013-06-07 2014-12-18 シナプティクス・ディスプレイ・デバイス株式会社 半導体装置、表示デバイスモジュール、及び、表示デバイスモジュールの製造方法

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2024082495A1 (zh) * 2022-10-21 2024-04-25 长鑫存储技术有限公司 一种半导体结构及其制作方法

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