KR20070119530A - Ｉｃ 칩 실장 패키지, 및 이것을 사용한 화상 표시 장치 - Google Patents

Ｉｃ 칩 실장 패키지, 및 이것을 사용한 화상 표시 장치 Download PDF

Info

Publication number
KR20070119530A
KR20070119530A KR1020070057800A KR20070057800A KR20070119530A KR 20070119530 A KR20070119530 A KR 20070119530A KR 1020070057800 A KR1020070057800 A KR 1020070057800A KR 20070057800 A KR20070057800 A KR 20070057800A KR 20070119530 A KR20070119530 A KR 20070119530A
Authority
KR
South Korea
Prior art keywords
liquid crystal
substrate
interposer
connection terminal
chip
Prior art date
Application number
KR1020070057800A
Other languages
English (en)
Inventor
도모카츠 나카가와
야스노리 지카와
세츠노부 와카모토
다츠야 가토
사토루 구도세
Original Assignee
샤프 가부시키가이샤
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 샤프 가부시키가이샤 filed Critical 샤프 가부시키가이샤
Publication of KR20070119530A publication Critical patent/KR20070119530A/ko

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/28—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
    • H01L23/31—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape
    • H01L23/3157—Partial encapsulation or coating
    • H01L23/3185—Partial encapsulation or coating the coating covering also the sidewalls of the semiconductor body
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/12—Mountings, e.g. non-detachable insulating substrates
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/12—Mountings, e.g. non-detachable insulating substrates
    • H01L23/14—Mountings, e.g. non-detachable insulating substrates characterised by the material or its electrical properties
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/495—Lead-frames or other flat leads
    • H01L23/49517—Additional leads
    • H01L23/49531—Additional leads the additional leads being a wiring board
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/495—Lead-frames or other flat leads
    • H01L23/49572—Lead-frames or other flat leads consisting of thin flexible metallic tape with or without a film carrier
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/498—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
    • H01L23/49833—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers the chip support structure consisting of a plurality of insulating substrates
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/498—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
    • H01L23/4985—Flexible insulating substrates
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/93—Batch processes
    • H01L24/95—Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips
    • H01L24/97—Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips the devices being connected to a common substrate, e.g. interposer, said common substrate being separable into individual assemblies after connecting
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K1/00—Printed circuits
    • H05K1/18—Printed circuits structurally associated with non-printed electric components
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/0554—External layer
    • H01L2224/0556—Disposition
    • H01L2224/05568—Disposition the whole external layer protruding from the surface
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/0554—External layer
    • H01L2224/05573—Single external layer
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732—Location after the connecting process
    • H01L2224/73201—Location after the connecting process on the same surface
    • H01L2224/73203—Bump and layer connectors
    • H01L2224/73204—Bump and layer connectors the bump connector being embedded into the layer connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/81—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a bump connector
    • H01L2224/818—Bonding techniques
    • H01L2224/81801—Soldering or alloying
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/93—Batch processes
    • H01L2224/95—Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips
    • H01L2224/97—Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips the devices being connected to a common substrate, e.g. interposer, said common substrate being separable into individual assemblies after connecting
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L24/81—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a bump connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/0001—Technical content checked by a classifier
    • H01L2924/00014—Technical content checked by a classifier the subject-matter covered by the group, the symbol of which is combined with the symbol of this group, being disclosed without further technical details
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01005—Boron [B]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01006—Carbon [C]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01015—Phosphorus [P]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01023—Vanadium [V]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01029—Copper [Cu]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01033—Arsenic [As]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01079—Gold [Au]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01082—Lead [Pb]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/06—Polymers
    • H01L2924/078—Adhesive characteristics other than chemical
    • H01L2924/0781—Adhesive characteristics other than chemical being an ohmic electrical conductor
    • H01L2924/07811—Extrinsic, i.e. with electrical conductive fillers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/095—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00 with a principal constituent of the material being a combination of two or more materials provided in the groups H01L2924/013 - H01L2924/0715
    • H01L2924/097—Glass-ceramics, e.g. devitrified glass
    • H01L2924/09701—Low temperature co-fired ceramic [LTCC]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/11—Device type
    • H01L2924/14—Integrated circuits
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/19—Details of hybrid assemblies other than the semiconductor or other solid state devices to be connected
    • H01L2924/1901—Structure
    • H01L2924/1904—Component type
    • H01L2924/19041—Component type being a capacitor
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/30—Technical effects
    • H01L2924/301—Electrical effects
    • H01L2924/30105—Capacitance
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/30—Technical effects
    • H01L2924/301—Electrical effects
    • H01L2924/3011—Impedance

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Computer Hardware Design (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Liquid Crystal (AREA)
  • Structures Or Materials For Encapsulating Or Coating Semiconductor Devices Or Solid State Devices (AREA)
  • Wire Bonding (AREA)
  • Devices For Indicating Variable Information By Combining Individual Elements (AREA)

Abstract

본 발명의 일 실시형태인 액정 드라이버 실장 패키지 (1a) 는, 인터포저 기판 (4a) 을 통하여 필름 기재 (2) 와 액정 드라이버 (3) 가 접속되어 있다. 인터포저 기판 (4a) 의 필름 기재 접속용 단자 (13) 와, 필름 기재 (2) 의 필름상 배선 (5·6) 의 단자는, 이방성 도전 접착재를 사용하여 접속되어 있다. 인터포저 기판 (4a) 의 단부 및 그 주변부에는 절연막 (7) 이 형성되어 있기 때문에, 필름상 배선 (5·6) 이 인터포저 기판 (4a) 에 직접 접촉하는 일이 없다. 따라서, 인접하는 필름상 배선 사이에서의 단락이 일어나지 않는 IC 칩 (액정 드라이버) 실장 패키지를 제공할 수 있다.
액정 드라이버 실장 패키지, 인터포저 기판, 화상 표시 장치

Description

ＩＣ 칩 실장 패키지, 및 이것을 사용한 화상 표시 장치{IC CHIP PACKAGE, AND IMAGE DISPLAY APPARATUS USING SAME}
도 1 은, 본 발명의 제 1 실시형태에 관련된 액정 드라이버 실장 패키지의 구성을 나타내는 평면도.
도 2 는, 도 1 에 나타낸 액정 드라이버 실장 패키지를 절단선 A-A' 에 있어서 절단한 상태를 나타낸 화살표 방향에서 본 단면도.
도 3 은, 도 1 에 나타낸 액정 드라이버 실장 패키지에 형성된 액정 드라이버 및 드라이버 소켓의 구성을 나타낸 사시도.
도 4 는, 도 1 에 나타낸 액정 드라이버 실장 패키지의 필름상 배선이 절연막과 접촉하고 있는 상태를 나타내는 단면도.
도 5 는, 도 1 에 나타낸 액정 드라이버 실장 패키지의 제조 방법을 설명한 도면.
도 6 은, 도 1 에 나타낸 액정 드라이버 실장 패키지의 제조 방법을 설명한 도면.
도 7 은, 도 1 에 나타낸 액정 드라이버 실장 패키지의 다른 구성을 나타낸 단면도.
도 8 은, 도 1 에 나타낸 액정 드라이버 실장 패키지의 제조 방법을 설명한 도면.
도 9 는, 도 1 에 나타낸 액정 드라이버 실장 패키지의 제조 방법을 설명한 도면.
도 10 은, 도 1 에 나타낸 액정 드라이버 실장 패키지를 구비한 액정 드라이버 실장 표시 장치의 구성을 나타낸 도면.
도 11 은, 도 1 에 나타낸 액정 드라이버 실장 패키지에 형성된 인터포저 기판의 다른 구성에 관해서 나타낸 사시도.
도 12 는, 도 1 에 나타낸 액정 드라이버 실장 패키지에 형성된 인터포저 기판의 다른 구성에 관해서 나타낸 사시도.
도 13 은, 도 1 에 나타낸 액정 드라이버 실장 패키지에 형성된 인터포저 기판의 다른 구성에 관해서 나타낸 사시도.
도 14 는, 도 1 에 나타낸 액정 드라이버 실장 패키지에 형성된 인터포저 기판의 다른 구성에 관해서 나타낸 사시도.
도 15 는, 도 1 에 나타낸 액정 드라이버 실장 패키지에 형성된 인터포저 기판의 다른 구성에 관해서 나타낸 사시도.
도 16 은, 도 1 에 나타낸 액정 드라이버 실장 패키지에 형성된 인터포저 기판 및 액정 드라이버의 다른 구성에 관해서 나타낸 사시도.
도 17 은, 본 발명에 관련된 액정 드라이버 실장 패키지의 다른 실시형태의 구조를 나타내는 단면도.
도 18 은, 종래 기술의 구성을 나타내는 단면도.
도 19 는, 도 18 에 나타낸 구성에 있어서 발생하는 문제점을 설명한 단면도
*도면의 주요부분에 대한 부호의 설명*
.1a, 1b : 액정 드라이버 실장 패키지 2 : 필름 기재
3 : 액정 드라이버 4a : 인터포저 기판
10, 11 : 범프
12 : 액정 드라이버 접속용 단자
특허 문헌 1 : 일본 공개특허공보 2004-207566호 (2004년 7월 22일 공개)
본 발명은, 예를 들어 파인피치의 단자를 갖는 IC 칩 실장 패키지, 및 이 실장 패키지를 구비한 화상 표시 장치에 관한 것이다.
액정 표시 장치에 탑재되는 액정 드라이버 (IC 칩) 는, 액정 표시 장치의 고정세화·고성능화에 동반하여 더 향상된 다출력화가 요구되고 있다.
일반적으로 IC 칩의 다출력화에는, 칩 사이즈의 축소화나 칩에 형성되는 범프의 파인피치 (미세) 화 등에 의해서 실현된다. 최근에는, 파인피치화가 가능한, 베어칩 액정 드라이버가 실장된 COF (Chip On Film) 가 다용되고 있다.
최신 COF 패키지에서는, 테이프 캐리어와 IC 칩을 도통시킬 때, 가열 가압함으로써 IC 칩 상의 범프와 테이프 캐리어 상의 이너 리드를 접합시키고 있다. 그러나, 이러한 접합 방법의 경우, 범프 위치와 이너 리드 위치의 어긋남을 없애기 위해서 열변형이 작고, 또한 고정세한 테이프 캐리어 재료를 사용할 필요가 있다. 즉, 파인피치를 실현하고자 할수록 테이프 캐리어에 사용할 수 있는 재료가 한정되어 버린다는 결점이 있었다.
이러한 결점을 해결하는 방법으로서, 인터포저 기판을 통하여 IC 칩을 회로기판 (테이프 캐리어) 에 접속하는 방법이 상기 특허 문헌 1 에 개시되어 있다. 도 18 에 특허 문헌 1 에서 인용한 패키지 구조의 단면도를 나타낸다.
IC 칩 (104) 은, 도 18 에 나타내는 바와 같이, 인터포저 기판 (101) 에 플립칩 접속되고, 또 인터포저 기판 (101) 은, 회로 기판 (107) 의 전극 패턴 (110) 에 범프 접속되어 있다. 인터포저 기판 (101) 은 실리콘 (Si) 기판으로, Si 웨이퍼 프로세스에 의해 형성되기 때문에, IC 칩 (104) 이 접속되는 전극은 IC 칩 (104) 의 전극과 동등한 파인피치로 형성할 수 있다. 한편, 회로 기판 (107) 에 접속되는 전극은, 회로 기판 (107) 의 전극 피치, 즉 비교적 폭이 넓은 피치에 맞추어 형성된다. 그리고, IC 칩 (104) 에 접속되는 전극과 회로 기판 (107) 에 접속되는 전극은, 대응하는 전극끼리가 인터포저 기판 (101) 상에서 접속되어 있다. 또, 회로 기판 (107) 으로서 테이프 캐리어를 사용할 수 있다.
즉, 도 18 에 나타내는 인터포저 기판 (101) 을 중개 (仲介) 함으로써, IC 프로세스 레벨의 파인피치를 테이프 캐리어 레벨의 전극 피치로 변환하는 것이 가능해지기 때문에, IC 칩의 사이즈 축소나 다출력화에 의해 접속 전극이 고도로 파인피치화된 IC 칩을 실장하는 COF 패키지에 있어서도 테이프 캐리어 기재의 선택의 폭의 제한을 완화시키는 것이 가능해진다.
또한, 파인피치에 대응하기 위해, IC 칩 (104) 과 인터포저 기판 (101) 의 접속에는 비교적 딱딱하면서 또한 융점이 높은 금속 또는 합금제 범프가 사용된다. 예를 들어, Au 범프를 사용한 Au-Au 접합을 적용할 수 있다. 이것에 의해, 범프의 변형이 억제되어서 인접하는 범프 사이에서의 접촉 문제를 해결할 수 있기 때문에, 25㎛ 정도까지 단자 피치를 축소할 수 있게 되어, IC 칩의 다출력화를 가능하게 하고 있다.
한편, 인터포저와 테이프 캐리어의 접속은 IC 칩의 접속 단자보다 넓은 피치, 예를 들어 50∼ 100㎛ 정도의 피치를 갖는 단자간 접속으로 할 수 있다. 이러한 경우에는, Au 범프와 같은 고가의 접속 전극을 형성할 필요는 없고, 이방성 도전 필름 (ACF : Anisotropic Conductive Film) 또는 이방성 도전 페이스트 (ACP : Anisotropic Conductive Paste) 를 사용한 일괄 본딩을 적용할 수 있다.
또한, 이러한 ACF/ACP 본딩을 채용함으로써 접속되는 전극에 돌기 전극이 불필요해지기 때문에, 인터포저 기판의 공정의 간략화도 기대할 수 있다.
그러나, 도 18 과 같은 구성에 있어서 ACF 본딩 등에 의해서 Si 등의 인터포저 기판을 테이프 캐리어에 접속한 경우, 품질 이상을 초래할 우려가 있다. 구체적으로 설명하면 다음과 같다.
도 19 는 테이프 캐리어 (207) 에 접속된 IC 칩 (204) 을 실장한 인터포저 기판 (201) 을 나타내는 단면도이다. COF 에 사용되는 테이프 캐리어 (207) 는, 굽힘 가공하기 쉽도록 얇고 가요성이 높은 소재가 사용된다. 인터포저 기 판 (201) 은, Si 웨이퍼 프로세스에 의해서 Si 웨이퍼로부터 다이싱 또는 스크라이빙에 의해서 개개의 조각으로 분리된 것이고, 그 단부에는 도전성의 Si 기판이 노출되어 있다. 이러한 구성을 구비하고 있는 경우에, 인터포저 기판 (201) 을 테이프 캐리어 (207) 에 ACF 본딩 (205) 하면, 도전성의 Si 기판이 노출된 인터포저 기판 (201) 의 단부와 테이프 캐리어 (207) 상의 배선 전극 (210) 이 접촉하여 (도 19 의 P), 배선 전극 사이가 단락되어서 품질 이상을 초래한다.
그리고, 이러한 구성의 IC 칩 실장 패키지를 구비한 화상 표시 장치는, 그 신뢰성이 현저히 저하된다.
본 발명은, 상기한 문제점을 감안하여 이루어진 것으로, 그 목적은, 인터포저 기판을 테이프 캐리어에 접속하였을 때, 테이프 캐리어의 배선 전극이 인터포저 기판 단부에 접촉한 경우라도 배선 전극 사이의 단락을 일으키지 않는, 고품질의 IC 칩 실장 패키지 및 이것을 사용한 화상 표시 장치를 제공하는 것이다.
본 발명에 관련된 IC 칩 실장 패키지는, 상기 서술한 과제를 해결하기 위해서, IC 칩과, IC 칩측 접속 단자 및 테이프 캐리어측 접속 단자를 갖는 배선 도체가 형성된 인터포저 기판과, 상기 테이프 캐리어측 접속 단자와 도전 접속하는 인터포저 기판측 접속 단자를 갖는 배선 도체가 형성된 테이프 캐리어를 구비한 IC 칩 실장 패키지로서, 상기 테이프 캐리어측 접속 단자와 상기 인터포저 기판측 접속 단자는 이방성 도전 접착재를 통하여 도전 접속되어 있고, 상기 인터포저 기판 의 단부에 절연부를 갖고 있는 것을 특징으로 하고 있다.
상기와 같이 인터포저 기판의 단부에 절연부를 갖고 있기 때문에, ACF 또는 ACP 와 같은 이방성 도전 접착재에 의해서, 굽힘 가공하기 쉽도록 얇고 가요성이 높은 소재로 구성되는 테이프 캐리어에 인터포저 기판을 접속한 경우에, 테이프 캐리어의 배선이 인터포저 기판의 단부에 접촉하였다고 해도, 테이프 캐리어의 배선 도체 사이의 단락을 방지할 수 있다. 이것에 의해, 품질 이상을 야기하는 일 없이, 원하는 품질을 유지할 수 있다.
또한, 상기한 바와 같은 ACF 본딩을 무리없이 적용할 수 있기 때문에, 원하는 품질을 실현하면서, 패키지 제조에 드는 비용을 저감시키는 것이 가능해진다. 이것은, ACF 본딩이, 저온 프로세스이고, 접속과 동시에 수지 봉지 (封止) 가 완료된다는 점에서 공정 시간이 짧고 높은 생산성이 실현되며, 또한, 접속하는 전극에 돌기 전극이 불필요하다는 점에서 인터포저 기판의 제조 공정의 간략화를 실현할 수 있기 때문이다.
또 여기서, 절연부의 배치 위치는, 테이프 캐리어측 접속 단자가 테이프 캐리어의 인터포저 기판측 접속 단자와 전기적 접속을 형성할 때 접속에 지장을 주지 않으며, 또한 노출된 채인 상태에서는 테이프 캐리어의 테이프상 배선 도체와 접촉할 가능성이 높은 영역을 포함하는 것이 바람직하다. 그 영역에 대해서, 구체적으로는, 인터포저 기판의 표면인 동시에 상기 테이프 캐리어의 배선 도체와 대향하고 있는 영역의 적어도 일부를 포함하고, 보다 구체적으로는, 인터포저 기판의 단면, 인터포저 기판의 단부 및 당해 단부로부터 테이프 캐리어측 접속 단자까지의 인터포저 기판 표면 영역의 적어도 일부를 포함하는 것이 바람직하다.
또한, 본 발명은, 상기 테이프 캐리어가 가요성을 갖는 재료로 이루어지고, 또, 상기 테이프 캐리어의 배선 도체가 상기 절연부와 접촉하고 있는 구조도 포함된다.
구체적으로는, 본 발명에 관련된 IC 칩 실장 패키지는, 상기 절연부로서 절연막을 구비하는 것이 바람직하다.
이것에 의해, 인터포저 기판으로서 범용되고 있는 실리콘 등의 반도체 기판을 그대로 적용할 수 있다.
또한, 본 발명에 관련된 IC 칩 실장 패키지는, 상기 인터포저 기판이 절연성 기판으로 이루어지는 것이 바람직하다. 이것은, 절연성 기판의 일부를 절연부로서 기능시키는 것이다.
상기한 구성으로 함으로써, 인터포저 기판 전체를 절연성으로 하는 것에 의해, 상기 인터포저 기판의 단부에만 절연 재료를 형성하는 경우와 비교하여 인터포저 기판의 제조를 간소화할 수 있다.
또한, 본 발명에 관련된 IC 칩 실장 패키지는, 상기 인터포저 기판이 가시광 투과성을 갖는 재료로 이루어지는 것이 바람직하다.
상기한 구성으로 함으로써, IC 칩의 플립칩 본딩에 있어서 얼라인먼트의 확인이 용이해진다.
즉, 플립칩 본딩의 경우, IC 칩에 있어서의 출입력 단자군이 형성된 면과, 인터포저 기판에 있어서의 IC 칩측 접속 단자가 형성된 면을 대향시켜, IC 칩을 인 터포저 기판에 실장한다. 이 경우, 출입력 단자군과 IC 칩측 접속 단자는 IC 칩 및 인터포저 기판 사이에 끼여서 가려지기 때문에, 제조자는 접속 상태의 확인이 곤란해진다. 이에 대하여, 본 발명에 관련된 IC 칩 실장 패키지는 인터포저 기판에 가시광 투과성을 갖는 재료를 사용하고 있기 때문에, 제조자, 또는 접속 상태를 확인할 수 있는 기기에 의해서, 인터포저 기판에 있어서의 IC 칩 실장측과는 반대측으로부터, IC 칩의 출입력 단자군과 인터포저 기판의 IC 칩측 접속 단자의 접속 상태를 확인하는 것이 용이해진다.
또한, 본 발명에 관련된 IC 칩 실장 패키지는, 상기 이방성 도전 접착재로서, 도전성 입자가 혼입된 열경화성 수지가 필름형상으로 형성된 이방성 도전 필름, 또는 도전성 입자가 페이스트형상의 열경화성 수지에 혼입된 이방성 도전 페이스트를 사용할 수 있다.
상기한 바와 같이, 상기 이방성 도전 접착재로서 이방성 도전 필름 (ACF) 또는 이방성 도전 페이스트 (ACP) 를 사용하면, 인터포저 기판의 테이프 캐리어측 접속 단자와, 테이프 캐리어의 인터포저 기판측 접속 단자를 ACF 또는 ACP 를 사이에 끼워 가열 압착함으로써, 단자 사이에 끼인 도전성 입자가 단자 사이의 전기적 접속을 형성하고, 열경화성 수지가 전극 사이의 바인더가 되어 전극 접속이 이루어진다.
또한, 수지 중의 도전성 입자는 횡방향으로 분산하여 존재하는 한편, 열경화성 수지가 함유되어 있기 때문에, 열경화성 수지가 인접하는 단자 사이의 절연 상태를 확보할 수 있다.
그리고, 도전성 입자는 열경화성 수지에 의해서 외부 환경으로부터 보호되기 때문에, 도전성 입자가 산화 등에 의해서 열화되는 것을 회피할 수 있다.
또한, 본 발명에 관련된 IC 칩 실장 패키지는, IC 칩과, IC 칩측 접속 단자 및 테이프 캐리어측 접속 단자를 갖는 배선 도체가 형성된 인터포저 기판과, 상기 테이프 캐리어측 접속 단자와 도전 접속하는 인터포저 기판측 접속 단자를 갖는 배선 도체가 형성된 테이프 캐리어를 구비한 IC 칩 실장 패키지로서, 상기 인터포저 기판은 반도체 기판으로 이루어지고, 상기 인터포저 기판의 단부에 절연부를 갖고 있는 것을 특징으로 하고 있다.
상기한 바와 같이, 실리콘 등의 반도체 재료로 이루어지는 인터포저 기판의 단부에 절연부를 갖고 있기 때문에, 테이프 캐리어에 인터포저 기판을 접속한 경우에, 테이프 캐리어의 배선이 인터포저 기판의 단부에 접촉하였다고 해도 테이프 캐리어의 배선 도체 사이의 단락을 방지할 수 있다. 이것에 의해, 품질 이상을 초래하는 일 없이, 원하는 품질을 유지할 수 있다. 여기서, 본딩으로서 ACF 나 ACP 등의 이방성 도전 접착재를 사용하는 본딩을 채용하는 것에 적용이 가능하지만, 그 이외의 본딩을 채용하는 것에도 적용할 수 있다. 또, 절연부의 바람직한 배치 위치는 상기 서술한 것과 동일하다.
또한, 본 발명에 관련된 IC 칩 실장 패키지는, 전기 신호에 의해서 동작하는 화상 표시체를 구동하기 위한 드라이버 IC 를 상기 IC 칩으로서 사용할 수 있다.
또한, 본 발명에 관련된 화상 표시 장치는, 상기 IC 칩으로서, 전기 신호에 의해서 동작하는 화상 표시체를 구동하기 위한 드라이버 IC 를 구비한 IC 칩 실장 패키지와, 전기 신호에 의해서 동작하는 화상 표시체를 구비한 것을 특징으로 하고 있다.
상기한 구성으로 함으로써, 다출력이면서, 또한 배선 도체간에 있어서 단락을 초래하는 일이 없는 고품질의 IC 칩 실장 패키지를 구비할 수 있고, 따라서, 고정세화 및 고성능화를 실현시킨, 신뢰성 높은 화상 표시 장치를 제공할 수 있다.
본 발명의 또 다른 목적, 특징, 및 우수한 점은, 이하에 나타내는 기재에 의해서 충분히 이해할 수 있을 것이다. 또한, 본 발명의 이익은 첨부 도면을 참조한 이하의 설명에 의해 분명해 질 것이다.
발명을 실시하기 위한 최선의 형태
[실시형태 1]
본 발명에 관련된 액정 드라이버 실장 패키지 (IC 칩 실장 패키지) 에 관한 일 실시형태를 설명한다. 또, 이하의 설명에서는, 본 발명을 실시하기 위해서 기술적으로 바람직한 여러 가지 한정이 부여되어 있지만, 본 발명의 범위가 이하의 실시형태 및 도면에 한정되는 것은 아니다.
우선, 도 1 내지 도 16 에 기초하여 본 발명에 관련된 액정 드라이버 실장 패키지에 관해서 설명한다.
도 1 은 본 실시형태에 있어서의 액정 드라이버 실장 패키지의 구성을 나타낸 평면도로, 인터포저 기판 (4a) 측에서 본 상태를 나타내는 평면도이다. 도 2 는 도 1 에 나타내는 액정 드라이버 실장 패키지 (1a) 를 절단선 A-A' 에 있어서 절단한 상태를 나타낸 화살표 방향에서 본 단면도이다. 그리고 설명의 편의상, 도 2 는 인터포저 기판 (4a) 을 도면의 아래쪽으로 한 상태로 도시되어 있으며, 또한, 절단선 A-A' 에 있어서 절단한 단면의 일부를 나타내고 있다.
본 실시형태의 액정 드라이버 실장 패키지 (1a) 는, 표시면을 갖는 액정 표시체를 구동하기 위해 당해 표시면의 주변에 있어서 당해 액정 표시체에 인접 배치되는 액정 표시체 구동 장치로서 사용할 수 있다. 그 때문에, 액정 드라이버 실장 패키지 (1a) 는, 도 1 에 나타내는 바와 같이, 필름 기재 (테이프 캐리어: 2), 액정 드라이버 (IC 칩: 3) 및 인터포저 기판 (4a) 을 적어도 구비하고 있다. 액정 드라이버 실장 패키지 (1a) 는, 도 2 에 나타내는 바와 같이, 액정 드라이버 (3) 가 필름 기재 (2) 에 형성된 디바이스 홀 (8) 에 배치되어 있으며, 액정 드라이버 (3) 는 인터포저 기판 (4a) 을 통하여 필름 기재 (2) 에 고정되어 있다. 또, 본 실시형태에서는, 필름 기재 (2) 상에 형성된 배선 도체 (이너 리드) 와, 인터포저 기판 (4a) 에 형성된 배선 도체가 서로 마주보는 형상으로 구성된 COF (Chip On Film) 형태의 액정 드라이버 실장 패키지에 관해서 설명한다.
상기 액정 드라이버 (3) 는, 복수의 액정 구동용 회로 (도시 생략) 를 구비하고 있고, 액정 표시체를 구동하는 기능을 갖고 있다. 액정 구동용 회로에는, 도 2 에 나타내는 바와 같이, 구동 신호를 출력하기 위한 구동 신호 출력용 단자 (3a) 와, 화상 데이터 신호등을 입력하기 위한 신호 입력용 단자 (3b) 가 형성되어 있다. 본 실시형태의 액정 드라이버 실장 패키지 (1a) 에 실장되는 액정 드라이버 (3) 로는, 예를 들어 1 × 8㎜ 의 칩 사이즈를 갖는 것을 실장할 수 있다. 또한, 칩을 연마함으로써 박층화할 수도 있다.
상기 인터포저 기판 (4a) 은, 반도체 재료, 바람직하게는 실리콘으로 구성할 수 있다. 사이즈는 특별히 한정되지는 않으며, 예를 들어 2㎜ × 20㎜ 이고, 두께 400㎛ 로 할 수 있다. 인터포저 기판 (4a) 의 상세한 구성에 관해서는 도 3 을 사용하여 설명한다.
도 3 은 인터포저 기판 (4a) 의 구성을 나타낸 사시도로, 액정 드라이버 (3) 가 실장되기 전의 상태를 나타내고 있다.
인터포저 기판 (4a) 에는, 도 3 에 나타내는 바와 같이, 액정 드라이버 접속용 단자 (IC 칩측 접속 단자: 12) 와, 필름 기재 접속용 단자 (테이프 캐리어측 접속 단자: 13) 와, 당해 액정 드라이버 접속용 단자 (12) 와 필름 기재 접속용 단자 (13) 를 접속하는 기판상 배선 (기판상 배선 도체: 14) 이 일 표면 상에 형성되어 있다. 도 3 에 나타내는 바와 같이, 액정 드라이버 접속용 단자 (12) 는 인터포저 기판 (4a) 의 중심 부근에 형성되어 있고, 필름 기재 접속용 단자 (13) 는 액정 드라이버 접속용 단자 (12) 의 배치 위치보다 외주측에 형성되어 있다.
상기 액정 드라이버 접속용 단자 (12) 는, 범프 접속에 의해서 액정 드라이버 (3) 의 구동 신호 출력용 단자 (3a) 및 신호 입력용 단자 (3b) 와 접속하고 있다. 그 때문에, 액정 드라이버 접속용 단자 (12) 에는 범프 (11) 가 형성되어 있고, 구동 신호 출력용 단자 (3a) 및 신호 입력용 단자 (3b) 상에는 각각 범프 (10) 가 형성되어 있다. 구체적인 접속 방법으로는, 예를 들어 범프로서 금 범프를 사용한 경우에는, 인터포저 기판 (4a) 과 액정 드라이버 (3) 를 430℃ 정도까지 가열하고, 하중을 가함으로써, 범프 (10·11) 끼리를 접합시켜 전기적 접속을 형성하는 방법이 있다.
상기 범프 (10·11) 의 높이는, 예를 들어 액정 드라이버 접속용 단자 (12) 에 형성하는 범프 (11) 의 높이를 7.5㎛ 로 하고, 범프 (10) 의 높이를 7.5㎛ 로 하여, 합계로 15㎛ 로 할 수 있다.
또한, 액정 드라이버 (3) 의 구동 신호 출력용 단자 (3a) 및 신호 입력용 단자 (3b) 의 피치 (범프 (10) 의 피치) 는, 0㎛ 를 초과하고 20㎛ 이하의 파인피치가 되도록 구성되어 있기 때문에, 범프 (10) 도 여기에 더불어 20㎛ 이하의 파인피치가 되도록 구성되어 있다.
상기한 바와 같이, 범프 (10·11) 에는 반도체 프로세스에서 제조할 수 있는 금 범프를 사용할 수 있지만, 본 발명은 이것에 한정되는 것은 아니고, 반도체 프로세스에서 제조할 수 있는 도전성 재료이면 된다. 이와 같이 반도체 프로세스에서 제조할 수 있는 범프 재료를 채용함으로써, 반도체 프로세스의 미세화의 진보에 따라서 범프 피치를 더욱 미세하게 할 수 있다. 즉, 액정 드라이버 (3) 의 단자에 형성된 금 범프가 인터포저 기판 (4a) 의 액정 드라이버 접속용 단자 (12) 와 대향하는 위치 관계가 되도록 위치 결정하는 것만 가능하다면, 반도체 프로세스의 배선 간격 레벨로 접합이 가능해진다.
상기 필름 기재 접속용 단자 (13) 는, 필름 기재 (2) 의 디바이스 홀 (8) 주변부에 형성된 필름상 배선 (5·6) 의 단자 (인터포저 기판측 접속 단자) 와 접속하도록 구성되어 있다. 필름 기재 접속용 단자 (13) 의 피치는, 상기한 액정 드라이버 접속용 단자 (12) 의 피치보다 넓은 피치로 형성되어 있다. 구체적으 로는 50㎛ 이상의 피치로 형성되어 있다.
이와 같이, 필름 기재 접속용 단자 (13) 의 피치를 액정 드라이버 접속용 단자 (12) 의 피치보다 크게 형성한 인터포저 기판 (4a) 을 구비함으로써, 액정 드라이버 (3) 의 단자가 파인피치화되어 있는 경우라도, 필름 기재 (2) 의 필름상 배선 (5·6) 의 피치를 파인피치화하지 않아도 된다. 이 때문에, 필름 기재 (2) 의 필름상 배선 (5·6) 은, 구리박 두께를 얇게 하는 등의 기술 혁신이나 거기에 대응하기 위한 신규 가공 기기 등의 설비를 구비할 필요 없이 기존의 기술을 사용하여 형성할 수 있기 때문에, 기술면이나 비용면의 증가를 현저히 억제할 수 있다.
바꿔 말하면, 인터포저 기판 (4a) 을 구비함으로써, 필름 기재 (2) 의 단자 피치를 고려하지 않고서, 액정 드라이버 (3) 의 단자의 피치를 가능한 한 파인피치화할 수 있다. 이것에 의해, 액정 드라이버 (3) 의 칩 사이즈를 축소시킬 수 있다. 따라서, 비용의 저감을 실현할 수 있다. 구체적으로는, 520 이상의 범프를 갖는 1 × 8㎜ 사이즈, 20㎛ 패드 피치의 액정 드라이버를 실장하는 것이 가능해진다.
또, 본 실시형태에서는, 인터포저 기판 (4a) 의 액정 드라이버 접속용 단자 (12), 및 액정 드라이버 (3) 의 구동 신호 출력용 단자 (3a) 와 신호 입력용 단자 (3b) 에 각각 범프를 형성하고 있지만, 본 발명이 이것에 한정되는 것은 아니고, 임의의 어느 한 쪽에 높이 15㎛ 의 범프가 형성되어 있어도 된다.
또한 본 실시형태에서는, 1 개의 인터포저 기판 (4a) 에 1 개의 액정 드라이버 (3) 를 실장한 구성에 관해서 설명하고 있지만, 본 발명이 이것에 한정되는 것 은 아니며, 복수의 액정 드라이버를 실장해도 된다.
여기서, 필름 기재 접속용 단자 (13) 와, 필름상 배선 (5·6) 단자와의 접속은, 범프 접속이 아니라 이방성 도전 필름 (ACF) 또는 이방성 도전 페이스트 (ACP) 인 이방성 도전 접착재를 사용한 일괄 본딩을 채용하고 있다. 이것에 의해, 범프 접속의 경우와 비교하여 범프 형성 공정을 간략화하는 것이 가능해질 뿐만 아니라, 필름 기재 접속용 단자 (13) 와 필름상 배선 (5·6) 단자 사이의 거리를 최소한으로 하는 것이 가능해진다. ACF 는 도전성 입자가 혼입된 열경화성 수지가 필름형상으로 형성된 것이고, ACP 는 도전성 입자가 페이스트형상의 수지에 혼입된 형태의 것으로, 단자 사이에 ACF 또는 ACP 을 끼우고 가열 압착함으로써, 상기 도전성 입자가 단자 사이의 전기적 접속을 형성한다. 또한, 이와 동시에, 열경화성 수지가 단자 사이의 바인더가 된다. ACF 및 ACP 쌍방의 작용은 동등하여, 이러한 수지를 전극 상에 배치할 때의 공법에 따라서 적절히 선택할 수 있다. 따라서 접착으로 공정을 실시하는 경우에는 ACF, 인쇄 또는 도포인 경우에는 ACP 를 적용할 수 있다.
필름 기재 (2) 에 형성된 상기 필름상 배선 (5·6) 은, 필름 기재 접속용 단자 (13) 와 접속함으로써, 인터포저 기판 (4a) 을 통해서 액정 드라이버 (3) 의 집적 회로 (도시 생략) 와 도통되어 있다. 구체적으로는, 필름상 배선 (5) 은 액정 드라이버 (3) 로부터 출력된 신호 (예를 들어 구동 신호) 를 액정 표시체에 보내기 위한 출력용 배선이고, 필름상 배선 (6) 은 제어 신호 (예를 들어 화상 데이터 신호) 를 액정 드라이버 (3) 에 입력하기 위한 입력용 배선이다. 또, 도 1 에 나타내는 바와 같이, 필름상 배선 (5·6) 의 표면에는, 필름상 배선 (5·6) 을 보호하기 위한 솔더 레지스트 (15) 를 배치하는 것이 바람직하다.
필름 기재 (2) 는, 굽힘 가공하기 쉽도록, 폴리이미드 (PI) 나 폴리에틸렌테레프탈레이트 (PET) 등의 유기 필름 등과 같은 가요성이 높은 소재에 의해서 형성되어 있다.
그런데, 필름 기재 (2) 를 이러한 소재로 구성하면 필름상 배선 (5·6) 이, 상기 서술한 도 19 에 나타내는 바와 같이 인터포저 기판의 단부나 그 주변부와 접촉하는 경우가 있다. 후술하는 바와 같이 인터포저 기판은, 그 제조 공정에 있어서 웨이퍼로부터 다이싱 또는 스크라이빙에 의해서 개개의 조각으로 분리되기 때문에, 단부에서 도전성의 Si 기판이 노출되어 있다. 그 때문에, 도 19 와 같이 Si 기판이 노출되어 있는 상태의 인터포저 기판 (201) 을 구비하고 있는 경우에는, 당해 단면 및 단부에 배선 전극 (210) 이 접촉하여 배선 전극 사이가 단락될 우려가 있었다. 그러나, 본 실시형태에 있어서의 액정 드라이버 실장 패키지 (1a) 에서는, 도 4 에 나타내는 바와 같이, 인터포저 기판 (4a) 의 단부 및 그 주변부에 절연막 (7) 이 형성되어 있기 때문에, 필름상 배선 (5·6) 이 인터포저 기판 (4a) 에 직접 접촉하는 것을 회피할 수 있다.
즉, 본 발명은, 가요성이 높은 필름 기재 (2) 를 구비함으로써, 제조 과정이나 제조 후에 어떠한 외적 부하에 의해서 필름상 배선 (5·6) 이 절연막 (7) 과 접촉한 구조의 액정 드라이버 실장 패키지도 포함하는 것으로 한다.
이하, 절연막 (7) 에 관해서 설명한다.
절연막 (7) 은, 도 2 에 나타내는 바와 같이, 인터포저 기판 (4a) 의 단부 및 그 주변부에 배치되어 있다. 여기서 「주변부」란, 필름 기재 접속용 단자 (13) 가 필름상 배선 (5·6) 의 단자와 전기적 접속을 형성할 때에 접속에 지장을 주지 않으며, 또한 노출된 채인 상태에서는 필름상 배선 (5·6) 과 접촉할 가능성이 높은 영역을 말한다. 구체적으로는, 인터포저 기판 (4a) 의 표면인 동시에 필름상 배선 (5·6) 과 대향하고 있는 영역을 가리키고, 도 2 에 나타내는 바와 같이, 인터포저 기판 (4a) 의 단면 (4a-1) 과, 인터포저 기판 (4a) 의 단부 (4a-2) 와, 당해 단부로부터 필름 기재 접속용 단자 (13) 까지의 인터포저 기판 (4a) 의 표면 (4a-3) 과 절연막 (7) 이 배치되어 있다.
절연막 (7) 으로는, 예를 들어 에폭시 수지나 아크릴 수지로 구성할 수 있다. 또한, 절연막 (7) 의 두께도, 필름상 배선 (5·6) 과 인터포저 기판 (4a) 을 절연 상태로 할 수 있으면 특별히 한정되지는 않고, 예를 들어 2㎛ ∼ 6㎛ 로 할 수 있다.
다음으로, 인터포저 기판 (4a) 의 단부 및 그 주변부에 절연막 (7) 을 배치하는 방법을, 본 실시형태에 있어서의 액정 드라이버 실장 패키지 (1a) 의 제조 과정과 함께 설명한다.
도 5 는, 액정 드라이버 실장 패키지 (1a) 의 제조 과정을 나타낸 도면이다.
우선, 액정 드라이버가 되는, 액정 구동용 회로 등이 패터닝된 드라이버용 웨이퍼 (32) 를 다이싱에 의해 개개로 조각화하여, 액정 드라이버 (3) 를 형성한다 (도 5 중의 점선으로 둘러싸인 (a) 부분). 다이싱은 종래 공지된 방법을 채용 할 수 있으며, 예를 들어 드라이버용 웨이퍼 (32) 를 탑재대 (35) 에 탑재하여, 다이싱 블레이드 (34) 에 의해서 소정의 칩 사이즈로 다이싱할 수 있다.
다음으로, 액정 드라이버 (3) 를, 액정 드라이버 접속용 단자 (12), 필름 기재 접속용 단자 (13) 및 기판상 배선 (14) 이 패터닝된 인터포저 웨이퍼 (33) 에 접합한다. 접합은, 미리 형성하여 둔 범프 (10·11) (도 2) 를 사용한 범프 접속에 의해서 실시한다. 접합 후, 접합된 액정 드라이버 (3) 와 인터포저 웨이퍼 (33) 사이를 레지스트 또는 수지 등의 봉지제 (9) 로 봉지한다 (도 5 중의 점선으로 둘러싸인 (b) 부분). 봉지제 (9) 로 봉지함으로써, 계속되는 인터포저 웨이퍼의 다이싱 공정에서 발생하는 실리콘 찌꺼기의 혼입을 방지할 수 있다. 또, 여기서, 봉지제 (9) 에 의한 봉지가 액정 드라이버 (3) 전체를 덮을 필요는 없고, 액정 드라이버 (3) 와 인터포저 웨이퍼 (33) 의 간극을 메우는 정도여도 된다.
여기서, 인터포저 웨이퍼의 다이싱 공정에 관해서는 도 6(a)·(b) 에 기초하여 상세히 서술한다.
도 6(a) 는 액정 드라이버 (3) 가 접합된 인터포저 웨이퍼 (33) (이하, 간단히 인터포저 웨이퍼 (33) 로 기재하는 경우가 있다) 의 사시도, 도 6(b) 는 도 6(a) 에 나타낸 인터포저 웨이퍼 (33) 를 절단선 B-B' 에 있어서 절단한 단면을 나타내는, 화살표 방향 단면도로서, 인터포저 웨이퍼 (33) 를 다이싱에 의해서 개개의 조각으로 분리하는 과정을 나타내고 있다.
본 실시형태에서는, 도 6(a) 에 나타내는 인터포저 웨이퍼 (33) 를 다이싱 블레이드 (34) 를 사용하여 다이싱할 때 (도 5 중의 점선으로 둘러싸인 (c) 부분), 인터포저 웨이퍼 (33) 의 두께 도중, 구체적으로는 두께의 1/2 정도에서 다이싱을 중단하여, 웨이퍼 표면에 홈 (36) 을 형성한다 (도 6(b) 의 상단).
그리고, 이 홈 (36) 및 그 주변부에, 절연막 (7) 이 되는 에폭시 수지나 아크릴 수지 등의 절연 재료를 도포한다 (도 6(b) 의 중단). 도포 방법은, 종래 공지된 방법을 채용하면 되고, 일례로는 인쇄법을 들 수 있다.
홈 (36) 및 그 주변부에 절연 재료를 도포한 후에는, 열이나 빛에 의해 절연 재료를 경화시킨 후에 다이싱을 재개하여, 인터포저 웨이퍼 (33) 를 개개의 조각으로 분리한다. 이것에 의해, 개개의 인터포저 기판 (4a) 의 단부 및 그 주변부에 절연막 (7) 이 형성된 액정 드라이버 실장 인터포저 기판 (40) 을 얻을 수 있다 (도 6(b) 의 하단, 도 5 중의 점선으로 둘러싸인 (d) 부분).
액정 드라이버 실장 인터포저 기판 (40) 은, 액정 드라이버 (3) 가 필름 기재 (2) 의 디바이스 홀 (8) 에 배치되도록 위치 결정되어서, 필름 기재 (2) 의 필름상 배선 (5·6) 의 단자와, 필름 기재 접속용 단자 (13) 를 ACF 또는 ACP 를 사용하여 접속한다. 그리고 마지막으로, 필름 기재 (2) 의 필름상 배선 (5·6) 을 포함하여 수지 등의 봉지제 (9') 에 의해 봉지함으로써 도 2 에 나타내는 COF 형태의 액정 드라이버 실장 패키지 (1a) 가 완성된다. 또, 봉지제 (9') 에 의한 봉지는, 액정 드라이버 (3) 나 인터포저 기판 (4a) 전체를 덮을 필요는 없으며, 액정 드라이버 (3) 와 필름 기재 (2) 의 간극이나 인터포저 기판 (4a) 과 필름 기재 (2) 의 간극을 메우고, 인터포저 기판 (4a) 측면의 단면을 덮는 정도여도 된다.
여기서, 도 2 에 나타내는 봉지제 (9) 와 봉지제 (9') 는 동일한 것이어도 상관없지만, 종류를 나눌 수도 있어, 예를 들어, 수지 흐름이 나쁜 파인피치 범프로 접합된 부분에만, 0.5Pa·s 정도의 점도를 갖는 COF 의 수지 봉지에 사용되는 수지 등과 같은 저점도 봉지제를 봉지제 (9) 로서 사용해도 된다. 또, 봉지제 (9') 에는, 1.5Pa·s 정도의 점도를 갖는 TCP 의 수지 봉지에 사용되는 수지 등과 같은 고점도 봉지제를 사용할 수도 있다. 고점도 봉지제를 사용함으로써, 디바이스 홀 (8) 에 봉지제 (9') 가 흐르는 것을 회피할 수 있다.
또한, 상기 서술한 방법에서는, ACF/ACP 본딩한 지점을 중심으로 봉지제 (9) 에 의해 봉지하고 있지만, 본 발명은 이것에 한정되는 것은 아니고, 도 7 과 같이, 액정 드라이버 (3) 를 피복하도록 봉지제 (9') 를 제공해도 된다. 이것에 의해서, ACF/ACP 본딩의 보호와 함께 액정 드라이버 (3) 를 보호할 수 있다.
또, 상기 서술한 액정 드라이버 실장 패키지 (1a) 의 제조 방법은 일례이며, 본 발명이 이 방법에 한정되는 것은 아니다. 즉, 이하의 도 8 및 도 9 에 나타내는 방법이어도 된다.
도 8 은, 액정 드라이버를 접합하기 전에 인터포저 웨이퍼 (33) 를 다이싱하는 양태이다. 구체적으로는, 도 5 중의 점선으로 둘러싸인 (a) 부분과 같이 드라이버용 웨이퍼 (32) 를 탑재대 (35) 에 탑재하고, 다이싱 블레이드 (34) 에 의해서 소정의 칩 사이즈로 다이싱하는 한편, 도 5 중의 점선으로 둘러싸인 (b) 부분에 나타내는 인터포저 웨이퍼 (33) 의 다이싱을 시작한다. 여기서, 인터포저 웨이퍼 (33) 에 홈 (36) 이 형성된 시점에서 다이싱을 중단하고, 상기와 마찬가지로 절연막 (7) 이 되는 절연 재료를 도포한다. 절연 재료를 도포한 후에는, 다이싱 을 재개하여 개개의 조각으로 분리해서 인터포저 기판 (4a) 을 형성한다.
그리고, 다이싱에 의해 개개의 조각화된 액정 드라이버 (3) 와 인터포저 기판 (4a) 을 접합시켜 액정 드라이버 실장 인터포저 기판 (40) 으로 하고, 상기와 마찬가지로, 이 액정 드라이버 실장 인터포저 기판 (40) 을 필름 기재 (2) 에 접속하여, 액정 드라이버 실장 패키지 (1a) 를 얻을 수 있다.
또한, 도 9 는, 필름 기재 (2) 상에서 액정 드라이버 (3) 와 인터포저 기판 (4a) 을 접합하는 양태이다. 즉, 도 8 과 동일하게, 액정 드라이버 (3) 와, 절연막 (7) 이 형성된 인터포저 기판 (4a) 을 각각 제작한다. 그리고, 인터포저 기판 (4a) 의 필름 기재 접속용 단자 (13) 를 ACF 또는 ACP 를 사용하여 필름 기재 (2) 의 필름상 배선 (5·6) 과 접속한다. 그리고, 필름 기재 (2) 에 탑재된 인터포저 기판 (4a) 에 액정 드라이버 (3) 를 접합하여, 액정 드라이버 실장 패키지 (1a) 를 얻을 수 있다.
이상과 같이, 본 실시형태의 액정 드라이버 실장 패키지 (1a) 는, 인터포저 기판 (4a) 의 단부 및 그 주변부에 있어서의, 필름상 배선 (5·6) 이 접촉하고 있는 지점에 절연막 (7) 이 형성되어 있다. 이것에 의해서, 필름상 배선 (5·6) 과 인터포저 기판 (4a) 사이에서 배선간의 단락이 생길 우려는 없어, 실리콘 등의 반도체로 이루어지는 일반적인 인터포저 기판을 채용하더라도 신뢰성 높은 액정 드라이버 실장 패키지 (1a) 를 제공할 수 있다.
또한, 절연막 (7) 을 형성함으로써, 전술한 바와 같이 ACF 본딩을 무리없이 채용할 수 있기 때문에, 원하는 품질을 실현하면서, 패키지 제조에 드는 비용을 저 감시키는 것이 가능해진다. 이것은, ACF 본딩이, 저온 프로세스이고, 또한 접속과 동시에 수지 봉지가 완료된다는 점에서, 공정 시간이 짧아 높은 생산성을 실현할 수 있기 때문이다. 또한, 접속하는 전극에 돌기 전극이 불필요하다는 점에서, 인터포저 기판의 제조 공정의 간략화를 실현할 수 있기 때문이다.
또, 본 실시형태에서는, 반도체 기판으로 이루어지는 인터포저 기판 (4a) 의 단부 및 그 주변부에 절연 재료를 도포함으로써 절연막 (7) 을 배치한 구성에 관해서 설명하였지만, 본 발명은 이것에 한정되는 것은 아니고, 인터포저 기판 (4a) 의 단부 및 그 주변부를 산화 처리함으로써 이것을 절연막 (7) 으로 해도 된다.
또한, 본 발명에 관련된 액정 드라이버 실장 패키지는, 인터포저 기판 (4a) 자체를 절연성 재료나 가시광 투과성을 갖는 재료로 구성해도 된다. 이와 같이 인터포저 기판 전체를 절연성 기판으로 구성함으로써, 인터포저 기판 (4a) 의 단부 및 그 주변부에만 절연막 (7) 을 배치한 구성과 비교하여, 인터포저 기판의 제조를 간소화할 수 있다.
구체적으로는, 절연성 기판으로서, 세라믹스나 유리 에폭시, 석영, 사파이어 등을 들 수 있다. 그 중에서도 유리 에폭시, 석영, 사파이어는 가시광 투과성을 갖는다. 플립칩 본딩의 경우, 액정 드라이버에 있어서의 상기 단자군 (3a·3b) 이 형성된 면과, 인터포저 기판에 있어서의 액정 드라이버 접속용 단자 (12) 가 형성된 면을 대향시켜 접합한다. 이 경우, 단자군 (3a·3b) 과 액정 드라이버 접속용 단자 (12) 는 드라이버와 기판 사이에 끼여서 가려지기 때문에, 제조자는 이들의 접합 (접속) 상태의 확인이 곤란해진다. 이에 대하여, 인터포저 기 판을 가시광 투과성을 갖는 재료로 구성함으로써, 제조자, 또는 접속 상태를 확인할 수 있는 기기에 의해서 상기 접합 상태를 용이하게 확인하는 것이 가능해진다.
또한, 본 발명에서는, 인터포저 기판 (4a) 을 대신하여, 도 11 에 나타내는 인터포저 기판 (4b) 을 사용해도 된다. 인터포저 기판 (4b) 은, 배선이 다층 구조로 되어 있는 다층 배선 (14') 을 갖고 있다.
인터포저 기판에 형성된 기판상 배선이 단층인 경우, 필름 기재 접속용 단자 (13) 의 단자 순서와, 액정 드라이버 접속용 단자 (12) 의 단자 순서는 동일 순서로밖에 구성할 수 없다. 그러나, 다층 배선 (14') 과 같이 배선을 다층으로 함으로써, 도 11 과 같이 배선을 교차시키는 것이 가능해지기 때문에, 필름 기재 접속용 단자 (13) 의 단자 순서와, 액정 드라이버 접속용 단자 (12) 의 단자 순서를 교체하는 것이 가능해진다.
예를 들어, 액정 드라이버 실장 패키지를 액정 표시체에 실장할 때에, 액정 드라이버의 입력측 단자는, 액정 표시체의 타입에 따라서 변경이 필요해지는 경우가 있다. 이러한 경우, 액정 드라이버가 필름 기재에 직접 접속되어 있으면, 액정 드라이버 자체를 변경할 필요가 생긴다. 그러나, 도 11 에 나타낸 인터포저 기판 (4b) 을 구비하고 있음으로써, 인터포저 기판 (4b) 상에서 배선을 교체할 수 있다. 인터포저 기판 (4b) 은 상기한 바와 같이 반도체 프로세스에 의해서 제조할 수 있고, 액정 드라이버 (3) 와 같이 미세 프로세스를 필요로 하지 않기 때문에, 액정 드라이버 자체를 변경하는 경우와 비교하여 비용을 적게 하여 대응할 수 있다.
본 실시형태에 있어서의 액정 드라이버 실장 패키지 (1a) 는, 다층 배선 (14') 외에도, 다음과 같은 구성 소자를 구비한 인터포저 기판 (4b) 을 배치할 수 있다.
도 12 에는, 액정 드라이버 접속용 단자 (12) 와, 필름 기재 접속용 단자 (13) 와, 기판상 배선 (14) 에 추가하여, 전원 회로 (전원 소자: 16) 및 출력 구동 버퍼 (출력 버퍼 소자: 17) 를 구비하고 있다.
액정 드라이버 (3) 와 인터포저 기판 (4b) 은, 실시형태 1 에 있어서 설명한 바와 같이 별도의 프로세스에 의해 제조되기 때문에, 인터포저 기판 (4b) 을 예를 들어 전원 회로 (16) 를 제조하기 쉬운 프로세스에 의해 제조하고, 인터포저 기판 (4b) 상의 전원 회로 (16) 에서 제조한 전압을 액정 드라이버 (3) 에 공급하는 것이 가능해진다.
액정 드라이버의 액정 패널의 구동 능력은, 실장되는 액정 표시체의 크기 등에 따라서 결정되는 부하 용량을 충분히 구동할 수 있는 능력이 필요하지만, 필요 이상으로 크게 하면 액정 드라이버가 커진다는 문제가 생긴다. 그래서, 도 12 의 인터포저 기판 (4b) 에 나타내는 바와 같이, 출력 구동 버퍼 (17) 를 탑재함으로써 액정 드라이버 (3) 의 구동 능력을 작게 제조해 두고, 인터포저 기판 (4b) 상의 출력 구동 버퍼의 사이즈를 액정 표시체에 맞춰서 변경함으로써, 여러 가지 액정 표시체에 대응할 수 있음과 함께, 액정 드라이버 (3) 의 코스트 다운을 실현할 수 있다.
또, 도 12 와 같이 출력 구동 버퍼 (17) 를 인터포저 기판 (4b) 에 탑재할 때, 출력 구동 버퍼 (17) 는 출력수에 상당하는 수가 있기 때문에, 전체 출력분에 상당하는 출력 구동 버퍼 (17) 를 인터포저 기판 (4b) 에 탑재해도 되고, 일부의 출력에 상당하는 출력 구동 버퍼 (17) 를 인터포저 기판 (4b) 에 탑재해도 된다. 또, 액정 드라이버 (3) 의 출력부의 연산 증폭기를 인터포저 기판 (4b) 상에 형성함으로써, 전체 출력분에 상당하는 출력 구동 버퍼 (17) 를 포함한 액정 구동 전압의 출력 회로를 모두 인터포저 기판 (4b) 상에서 제조해도 된다. 연산 증폭기 등의 아날로그 회로를 모두 인터포저 기판 (4b) 상에서 구성할 수 있고, 액정 드라이버 (3) 는 논리 회로만이 되어, 액정 드라이버 (3) 의 칩 면적을 비약적으로 작게 할 수 있다. 이와 같이 구성함으로써, 인터포저 기판 (4b) 의 비용은 증가하지만, 인터포저 기판 (4b) 을 저렴한 프로세스에 의해 제조함으로써, 액정 드라이버 (3) 에서의 코스트 다운보다 적은 비용의 상승으로 억제하여, 전체적으로는 코스트 다운을 실현하는 것이 가능해진다.
또한, 도 12 에서는 출력 구동 버퍼 (17) 를 구비한 인터포저 기판 (4b) 에 관해서 설명하였지만, 입력 버퍼를 구비하는 것이어도 된다. 이것에 의해, 액정 드라이버의 코스트 다운을 실현할 수 있다. 또한, 액정 드라이버에 대한 신호 입력은, 차동 신호를 사용한 FPDS 또는 RSDS 또는 LVDS 등의 디스플레이·인터페이스 기술을 사용한 신호가 입력되는 경우가 많다. 이러한 기술은 규격에 맞는 리시버를 액정 드라이버에 내장해야 한다. 반도체 기판에 입력 버퍼나 리시버를 구성함으로써, 규격이 상이한 인터페이스에도 용이하게 대응할 수 있게 된다.
다음으로, 도 13 에 나타내는 인터포저 기판 (4b) 은, 액정 드라이버 접속용 단자 (12) 와, 필름 기재 접속용 단자 (13) 와, 기판상 배선 (14) 에 추가하여, 용장 버퍼 (용장 버퍼 소자: 18) 를 구비하고 있다.
액정 표시체의 화소를 연결하는 배선이 도중에서 절단된 경우, 절단 후의 라인은 표시 불량이 된다. 이것을 회피하기 위해서, 절단 라인 반대측에서부터 구동 신호를 입력하여 구제하는 방법이 알려져 있다. 이 때, 신호 라인의 접속 등에 의해 부하가 증가되기 때문에, 통상적인 구동 버퍼보다 큰 구동 능력이 필요하게 된다. 그러나, 이러한 큰 용장용 버퍼를 미세 프로세스에 의해 제조하는 액정 드라이버에 탑재하게 되면, 비용이 상승하게 된다. 그래서, 용장용 버퍼 (18) 를 인터포저 기판 (4b) 에 탑재함으로써 인터포저 기판 (4b) 에서의 비용 상승을 최소한으로 하고, 또한, 액정 드라이버 (3) 의 비용 상승을 방지할 수 있다.
다음으로, 도 14 에 나타내는 인터포저 기판 (4b) 은, 액정 드라이버 접속용 단자 (12) 와, 필름 기재 접속용 단자 (13) 와, 기판상 배선 (14) 에 추가하여, 공통 전원 배선 (19) 과, 공통 GND 배선 (공통 접지 배선: 30) 을 구비하고 있다.
액정 드라이버 (3) 의 경우, 출력 회로가 많고, 또한 아날로그 회로가 사용되고 있기 때문에, 출력간에서 전원의 임피던스가 상이하면 출력 전압의 차이 (출력간 편차) 가 발생한다. 이 차이를 적게 하기 위해서, 통상은 액정 드라이버에서 다층 배선을 사용하여, 폭넓은 전원 배선을 형성할 필요가 있다. 그러나, 전원 배선을 배치함으로써 배선층이 1 층 많아져, 비용 상승으로 이어질 우려가 있다. 그래서, 도 14 에 나타내는 인터포저 기판 (4b) 은, 공통 배선 (공통 전원 배선 (19) 및 공통 GND 배선 (30)) 을 형성하고, 액정 드라이버 (3) 의 각 출력과 당해 공통 배선을 접속하는 패드 및 전극을 형성하고 있다. 이것에 의해, 액정 드라이버 (3) 에서의 전원 배선을 생략함과 함께, 액정 드라이버 (3) 의 각 출력간에서의 전원 임피던스의 차이를 적게 할 수 있어, 액정 드라이버 (3) 의 출력간 편차의 저감이 이루어지고, 표시 품위를 향상시킬 수 있게 된다.
다음으로, 도 15 에 나타내는 인터포저 기판 (4b) 은, 액정 드라이버 접속용 단자 (12) 와, 필름 기재 접속용 단자 (13) 와, 기판상 배선 (14) 에 추가하여, 보호 소자 (31) 를 구비하고 있다.
보호 소자 (31) 는, 정전 방전 (ESD : Electrostatic discharge) 에 대한 보호 회로이다. 정전 방전은, 조립 라인의 기계나 사람에게서 대전되어, 대전된 사물로부터 집적 회로로 방전하는 모드나, 집적 회로의 패키지가 대전되어, 패키지로부터 외부로 방전하는 모드가 있을 수 있으며, 어느 경우라도 수 천 볼트에 이르는 정전 방전이 발생하기 때문에, 집적 회로의 파괴를 초래한다. 특히, 액정 드라이버 실장 패키지 (1a) 를 액정 패널에 실장하는 공정에서, 전자의 모드에 의한 대전이 발생하여 ESD 파괴를 일으킬 우려가 있다. 그런데, ESD 에서의 파괴를 방지하기 위해서는, 보호 소자 (31) 자체의 내압 (耐壓) 도 필요하게 된다. 그 때문에, 보호 소자 (31) 의 내부 회로의 집적도가 올라가 미세화되더라도, 보호 소자 (31) 자체는 미세화할 수 없는 경향이 있다. 그래서, 도 15 에 나타내는 바와 같이, 보호 소자 (31) 를 인터포저 기판 (4b) 에 탑재하면, 액정 드라이버 (3) 는 미세 프로세스만으로 제조할 수 있기 때문에 집적도를 향상시킬 수 있고, 또한 칩 사이즈를 작게 하여 코스트 다운을 도모할 수 있다. 한편, 인터포저 기판 (4b) 은, 액정 드라이버 (3) 와 같은 미세한 프로세스를 사용하지 않고서 제조할 수 있기 때문에, 보호 소자 (31) 를 탑재하더라도, 보호 소자를 액정 드라이버에 탑재하는 구성과 비교하여 비용의 상승을 억제할 수 있다.
또, 본 실시형태에서는, 다층 배선, 출력 구동 버퍼 및 전원 회로, 입력 버퍼, 전원 회로, 용장 버퍼, 공통 전원 배선, 공통 GND 배선, 보호 소자 중 어느 하나를 구비한 구성에 관해서 설명하였지만, 본 발명은 이것에 한정되는 것은 아니며, 적절히 조합할 수도 있다.
그리고, 본 실시형태에 있어서의 인터포저 기판 (4b) 은, 도 16 에 나타낸 바와 같은 구성이어도 된다.
도 16 은, 인터포저 기판 (4b) 및 액정 드라이버의 구성을 나타내고 있다. 도 16 에 나타내는 액정 드라이버 (3') 는 단자 패드가 액정 드라이버의 전체면에 형성되어 있고, 인터포저 기판 (4b) 의 액정 드라이버 접속용 단자 (12) 및 범프 (11) 는 이것에 대응하도록 형성되어 있다.
이것에 의해, 액정 드라이버 (3') 에서의 출력 회로 (도시 생략) 배치의 제약이 적어져, 액정 드라이버 (3') 의 형상을 도 5 에 나타낸 직사각형에서부터 정사각형에 가까운 형상으로 할 수 있다.
액정 드라이버를 비롯한 집적 회로는, 상기 서술한 바와 같은 원형의 웨이퍼 상에 복수 제조된다. 그 때문에, 웨이퍼 상에 탑재되는 칩의 개수 (탑재 개수) 를 많게 하기 위해서는 칩 형상을 정사각형으로 하는 쪽이 좋다. 여기서, 액정 드라이버 (3') 를 사용함으로써 그 형상을 정사각형에 가까운 형상으로 할 수 있기 때문에, 액정 드라이버 (3') 의 제조에 따르는 코스트 다운이 가능해진다.
또한, 액정 드라이버 형상을 정사각형에 가까운 형상으로 하기 위해서, 기판상 배선 (14) 을 상기한 바와 같이 다층 구조로 하는 것도 유효하다.
다음으로, 본 실시형태에 있어서의 액정 드라이버 실장 패키지 (1a) 를 구비한 액정 드라이버 실장 표시 장치 (화상 표시 장치) 를, 도 10 에 따라서 설명한다.
도 10 은, 본 발명의 일 실시형태인 액정 드라이버 실장 표시 장치의 구성을 나타낸 사시도이다. 본 실시형태에 있어서의 액정 드라이버 실장 표시 장치 (51) 는, 도 10 에 나타낸 바와 같이, 액정 표시 수단 (화상 표시체: 52) 과, 액정 드라이버 (3) 가 인터포저 기판 (4a) 을 통해서 테이프 캐리어 (2) 에 실장된 액정 드라이버 실장 패키지 (1a) 를 구비하고 있다. 액정 드라이버 실장 패키지 (1a) 에 있어서, 테이프 캐리어 (2) 에는 출력 단자부 (45) 와 입력 단자부 (46) 가 형성되어 있다.
상기 액정 표시 수단 (52) 은, 액티브 매트릭스 기판 (25) 과, 액정층 (26) 과, 대향 전극이 형성된 대향 기판 (27) 이 형성된 구성으로 되어 있다.
액티브 매트릭스 기판 (25) 은, 도 10 에 나타내는 바와 같이, 유리 기판 (20) 과, 그 위에 형성된 신호 배선 (21), 화소 (24) 등을 갖고 있다. 화소 (24) 는, 스위칭 소자인 박막 트랜지스터 (이하, TFT 라고 한다: 22), 화소 전극 (23) 등으로 구성되어 있고, 화소 (24) 는 XY 매트릭스 형상 (이차원 행렬 형상) 으로 배치되어 있다. 그리고, TFT (22) 의 데이터 전극 및 게이트 전극은 각각 데이터 전극선 (21a) 및 게이트 전극선 (21b) 에 접속되어 있다.
또한, 데이터 전극선 (21a) 및 게이트 전극선 (21b) 은 각각 액티브 매트릭스 기판 (25) 의 열방향 및 행방향으로 연장되어 있으며, 유리 기판 (20) 의 단부에 있어서 각각의 전극선을 구동하는 복수의 액정 드라이버에 접속되어 있다. 또, 이하의 설명에 있어서는 편의상, 도 10 에 나타낸 데이터 전극선 (21a) 측 구성에 관해서만 설명하지만, 게이트 전극선 (21b) 측도 동일한 구성으로 할 수 있음은 물론이다.
데이터 전극선 (21a) 은 유리 기판 (20) 의 단부까지 연신되어, 여기서 액정 드라이버 실장 패키지 (1a) 의 출력 단자부 (45) 에 형성된 구동 신호 출력용 단자와 접속된다. 이 접속은, 예를 들어 출력 단자부 (45) 에 소정 피치로 형성된 구동 신호 출력용 단자와, 동일한 피치로 유리 기판 (20) 의 단부에 형성된 복수의 데이터 전극선을, ACF 를 통해서 포개고 열 압착함으로써 실시할 수 있다.
한편, 액정 드라이버 실장 패키지 (1a) 의 입력 단자부 (46) 에 형성된 신호 입력용 단자는, 외부 배선 기판 (47) 상에 형성된 배선과 접속되어 있다. 외부 배선 기판 (47) 상의 배선은 표시 데이터 등의 제어 신호나 전원 전위를 공급하고, 이것이 테이프 캐리어 (2) 및 인터포저 기판 (4a) 을 통하여 액정 드라이버 (3) 에 전달된다.
상기 표시 데이터를 바탕으로 액정 드라이버 (3) 에서 생성된 구동 신호는, 인터포저 기판 (4a) 을 통하여 액정 드라이버 실장 패키지 (1a) 의 구동 신호 출력용 단자에 출력되기 때문에, 이것이 데이터 전극선 (21a) 에 전달되어 대응하는 화 소 (24) 의 점등을 컨트롤할 수 있다.
상기 서술한 바와 같이 본 발명에 의한 액정 드라이버 실장 패키지 (1a) 에서는, 다출력화 또는 소형화를 위해 파인피치화된 단자를 갖는 액정 드라이버 (3) 를 실장할 때에도, 인터포저 기판 (4a) 을 사이에 둠으로써 신뢰성을 저하시키지 않고서 단자 피치를 넓은 피치로 변환할 수 있기 때문에, 필름 기재 (테이프 캐리어) 상의 배선 피치는 기존 기술로부터 크게 변경할 필요가 없다. 따라서, 기존의 공정을 변경하지 않고서 액정 드라이버 실장 표시 장치의 조립이 가능해지기 때문에, 충분한 신뢰성을 확보하면서, 액정 드라이버 실장 표시 장치의 고성능화나 저비용화를 실현하는 것이 가능해진다.
또, 본 실시형태에서는 액티브 매트릭스 기판 (25) 에는 유리 기판 (20) 을 사용하고 있지만, 본 발명이 이것에 한정되는 것은 아니고, 투명 기판이라면 종래 공지된 것을 사용해도 된다.
또한, 본 실시형태는, 데이터 전극선측 드라이버로서 액정 드라이버 (3) 를 사용하고 있지만, 본 발명은 이것에 한정되지는 않고, 게이트 전극선측 액정 드라이버에 사용해도 된다.
또, 본 실시형태에서는, 액정 표시체를 구동시키기 위해서 구성된 액정 드라이버 실장 패키지로서 설명하였지만, 본 발명의 IC 칩 실장 패키지는 이것에 한정되는 것은 아니다. 즉, EL (일렉트로루미네선스) 표시체의 구동 소자나, 각종 휴대용 전자 기기 등의 장치 내부에 탑재되는 소자의 실장용 패키지로서 적용할 수 있다.
또한, 본 발명에 관련된 IC 드라이버 실장 패키지는, 이하의 구성을 특징으로 한다고 바꿔 말할 수 있다.
즉, IC 드라이버 실장 패키지는, IC 칩과, 상기 IC 칩을 실장하는 인터포저 기판과, 상기 인터포저 기판과 접속되는 테이프 캐리어를 구비한 IC 칩 실장 패키지로서, 상기 인터포저 기판은, IC 칩을 실장하는 면과 동일면에 상기 테이프 캐리어와 접속되는 단자를 구비함과 함께, 적어도 상기 테이프 캐리어와 인터포저 기판이 겹치는 위치의 기판 표면 및 기판 단면에는 절연성을 가지고 있고, 상기 인터포저 기판과 상기 테이프 캐리어는 ACF (이방성 접착재) 에 의해 접속되어 있는 것을 특징으로 하고 있다고 말할 수 있다.
[실시형태 2]
본 발명에 관련된 다른 실시형태에 관해서, 도 17 에 기초하여 설명하면 다음과 같다. 또, 본 실시형태에서는 상기 실시형태 1 과의 상위점에 관해서 설명하기 때문에, 설명의 편의상, 실시형태 1 에서 설명한 부재와 동일 기능을 갖는 부재에는 동일 부재 번호를 붙이고, 그 설명을 생략한다.
도 17 은, 본 실시형태의 액정 드라이버 실장 패키지 (1b) 의 구성을 나타낸 단면도이다. 본 실시형태는, 필름 기재 (2) 에 있어서의 필름상 배선 (5·6) 이 형성된 면과는 반대측 면과, 인터포저 기판 (4c) 에 형성된 배선 도체가 마주보는 형상의 구성으로 된, TCP (Tape Carrier Package) 형태의 액정 드라이버 실장 패키지 예에 관해서 개시하는 것이다.
액정 드라이버 실장 패키지 (1b) 는, 필름상 배선 (5·6) 이 형성된 필름 기 재 (2) 로 이루어지는 테이프 캐리어와, 절연 재료로 이루어지는 인터포저 기판 (4c) 과, 액정 드라이버 (3) 를 구비하고 있다. 액정 드라이버 (3) 는 범프 (10·11) 에 의해 인터포저 기판 (4b) 에 접속되어 있다. TCP 형태에서는 도면에 나타내는 바와 같이, 필름상 배선 (5·6) 이 필름 기재 (2) 에 형성된 관통 구멍 (디바이스 홀) 으로 돌출하도록 형성되어 캔틸레버 형상의 이너 리드가 되고, 인터포저 기판 (4c) 은 이방성 도전 접착제에 의해 이 이너 리드에 접속되어 있다.
이와 같이 필름 기재 (2) 에서의 필름상 배선 (5·6) 이 형성된 면과는 반대측 면과, 인터포저 기판 (4c) 에 형성된 배선 도체가 마주보는 형상으로 구성된 TCP 의 경우에 있어서도, 필름상 배선 (5·6) 으로 이루어지는 이너 리드와 인터포저 기판 (4c) 은 대향하여 겹쳐지기 때문에, 인터포저 기판을 절연 재료로 구성하는 본 발명은 필름상 배선 (5·6) 의 단락을 방지하는 데에 유효하다.
도 17 에 나타낸 실시형태에서는, 인터포저 기판 (4c) 이 절연 재료인 경우 에 관해서 설명하였지만, 기판의 단부에 절연부를 갖는 인터포저 기판을 사용하여 구성한 경우에 있어서도 동일한 효과를 얻을 수 있다. 또, 본 실시형태 2 에 관해서도, 상기 실시형태 1 과 마찬가지로 도 10 에 나타낸 바와 같은 화상 표시 장치에 적용해도 효과적이다.
본 발명의 상세한 설명란에 있어서 서술한 구체적인 실시양태 또는 실시예는 어디까지나 본 발명의 기술 내용을 밝히는 것으로서, 그와 같은 구체예에만 한정하여 협의로 해석해서는 안되며, 본 발명의 정신과 다음에 기재하는 특허청구항의 범위내에서 여러 가지로 변경하여 실시할 수 있다.
상술한 본 발명에 따르면, 인터포저 기판을 테이프 캐리어에 접속하였을 때, 테이프 캐리어의 배선 전극이 인터포저 기판 단부에 접촉한 경우라도 배선 전극 사이의 단락을 일으키지 않는, 고품질의 IC 칩 실장 패키지 및 이것을 사용한 화상 표시 장치를 제공할 수 있다.

Claims (12)

  1. IC 칩,
    IC 칩측 접속 단자 및 테이프 캐리어측 접속 단자를 갖는 배선 도체가 형성된 인터포저 기판, 및
    상기 테이프 캐리어측 접속 단자와 도전 접속하는 인터포저 기판측 접속 단자를 갖는 배선 도체가 형성된 테이프 캐리어를 구비한 IC 칩 실장 패키지로서,
    상기 테이프 캐리어측 접속 단자와 상기 인터포저 기판측 접속 단자는 이방성 도전 접착재를 통하여 도전 접속되어 있고,
    상기 인터포저 기판의 단부에 절연부를 갖고 있는 것을 특징으로 하는 IC 칩 실장 패키지.
  2. 제 1 항에 있어서,
    상기 테이프 캐리어는 가요성을 갖는 재료로 이루어지는 것을 특징으로 하는 IC 칩 실장 패키지.
  3. 제 1 항에 있어서,
    상기 절연부는, 상기 인터포저 기판의 표면에서, 상기 테이프 캐리어의 배선 도체와 대향하고 있는 영역에 배치되어 있는 것을 특징으로 하는 IC 칩 실장 패키지.
  4. 제 1 항에 있어서,
    상기 절연부로서 절연막이 형성되어 있는 것을 특징으로 하는 IC 칩 실장 패키지.
  5. 제 1 항에 있어서,
    상기 인터포저 기판은 절연성 기판으로 이루어지는 것을 특징으로 하는 IC 칩 실장 패키지.
  6. 제 1 항에 있어서,
    상기 인터포저 기판은 가시광 투과성을 갖는 재료로 이루어지는 것을 특징으로 하는 IC 칩 실장 패키지.
  7. 제 1 항에 있어서,
    상기 이방성 도전 접착재는, 도전성 입자가 혼입된 열경화성 수지가 필름형상으로 형성된 이방성 도전 필름, 또는 도전성 입자가 페이스트형상의 열경화성 수지에 혼입된 이방성 도전 페이스트인 것을 특징으로 하는 IC 칩 실장 패키지.
  8. IC 칩,
    IC 칩측 접속 단자 및 테이프 캐리어측 접속 단자를 갖는 배선 도체가 형성 된 인터포저 기판, 및
    상기 테이프 캐리어측 접속 단자와 도전 접속하는 인터포저 기판측 접속 단자를 갖는 배선 도체가 형성된 테이프 캐리어를 구비한 IC 칩 실장 패키지로서,
    상기 인터포저 기판은 반도체 기판으로 이루어지고,
    상기 인터포저 기판의 단부에 절연부를 갖고 있는 것을 특징으로 하는 IC 칩 실장 패키지.
  9. 제 1 항에 있어서,
    상기 IC 칩은, 전기 신호에 의해서 동작하는 화상 표시체를 구동하기 위한 드라이버 IC 인 것을 특징으로 하는 IC 칩 실장 패키지.
  10. 제 8 항에 있어서,
    상기 IC 칩은, 전기 신호에 의해서 동작하는 화상 표시체를 구동하기 위한 드라이버 IC 인 것을 특징으로 하는 IC 칩 실장 패키지.
  11. IC 칩 실장 패키지와, 전기 신호에 의해서 동작하는 화상 표시체를 구비한 화상 표시 장치로서,
    상기 IC 칩 실장 패키지는,
    IC 칩,
    IC 칩측 접속 단자 및 테이프 캐리어측 접속 단자를 갖는 배선 도체가 형성 된 인터포저 기판, 및
    상기 테이프 캐리어측 접속 단자와 도전 접속하는 인터포저 기판측 접속 단자를 갖는 배선 도체가 형성된 테이프 캐리어를 구비하고 있고,
    상기 테이프 캐리어측 접속 단자와 상기 인터포저 기판측 접속 단자는 이방성 도전 접착재를 통하여 도전 접속되어 있고,
    상기 인터포저 기판의 단부에 절연부를 갖고 있고,
    상기 IC 칩은, 전기 신호에 의해서 동작하는 화상 표시체를 구동하기 위한 드라이버 IC 인 것을 특징으로 하는 화상 표시 장치.
  12. IC 칩 실장 패키지와, 전기 신호에 의해서 동작하는 화상 표시체를 구비한 화상 표시 장치로서,
    상기 IC 칩 실장 패키지는,
    IC 칩,
    IC 칩측 접속 단자 및 테이프 캐리어측 접속 단자를 갖는 배선 도체가 형성된 인터포저 기판, 및
    상기 테이프 캐리어측 접속 단자와 도전 접속하는 인터포저 기판측 접속 단자를 갖는 배선 도체가 형성된 테이프 캐리어를 구비하고 있고,
    상기 인터포저 기판은 반도체 기판으로 이루어지고,
    상기 인터포저 기판의 단부에 절연부를 갖고 있으며,
    상기 IC 칩은, 전기 신호에 의해서 동작하는 화상 표시체를 구동하기 위한 드라이버 IC 인 것을 특징으로 하는 화상 표시 장치.
KR1020070057800A 2006-06-14 2007-06-13 Ｉｃ 칩 실장 패키지, 및 이것을 사용한 화상 표시 장치 KR20070119530A (ko)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
JPJP-P-2006-00165257 2006-06-14
JP2006165257A JP2007335607A (ja) 2006-06-14 2006-06-14 Ｉｃチップ実装パッケージ、及びこれを用いた画像表示装置

Publications (1)

Publication Number Publication Date
KR20070119530A true KR20070119530A (ko) 2007-12-20

Family

ID=38860716

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020070057800A KR20070119530A (ko) 2006-06-14 2007-06-13 Ｉｃ 칩 실장 패키지, 및 이것을 사용한 화상 표시 장치

Country Status (5)

Country Link
US (1) US20070290302A1 (ko)
JP (1) JP2007335607A (ko)
KR (1) KR20070119530A (ko)
CN (1) CN101090101A (ko)
TW (1) TW200814244A (ko)

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR101134168B1 (ko) * 2005-08-24 2012-04-09 삼성전자주식회사 반도체 칩 및 그 제조 방법과, 그를 이용한 표시 패널 및그 제조 방법
KR101332046B1 (ko) * 2009-09-02 2013-11-22 샤프 가부시키가이샤 반도체 장치 및 그의 전력 공급 방법

Families Citing this family (20)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP4116055B2 (ja) * 2006-12-04 2008-07-09 シャープ株式会社 半導体装置
JP4430062B2 (ja) * 2006-12-06 2010-03-10 シャープ株式会社 Ｉｃチップ実装パッケージの製造方法
JP4143666B2 (ja) * 2006-12-08 2008-09-03 シャープ株式会社 Ｉｃチップ実装パッケージ、及びこれを備えた画像表示装置
JP4219953B2 (ja) * 2006-12-11 2009-02-04 シャープ株式会社 Ｉｃチップ実装パッケージ、およびその製造方法
JP5051836B2 (ja) * 2007-09-28 2012-10-17 ルネサスエレクトロニクス株式会社 半導体装置およびその設計方法
JP5518381B2 (ja) * 2008-07-10 2014-06-11 株式会社半導体エネルギー研究所 カラーセンサ及び当該カラーセンサを具備する電子機器
KR101297192B1 (ko) * 2008-11-10 2013-08-19 삼성전자주식회사 화상형성장치, 칩, 및, 칩 패키지
KR101030990B1 (ko) * 2008-12-31 2011-04-22 삼성에스디아이 주식회사 반도체 패키지 및 이를 구비하는 플라즈마 디스플레이 장치
EP2204848A1 (en) * 2008-12-31 2010-07-07 Samsung SDI Co., Ltd. Semiconductor Package and Plasma Display Device including the same
KR101030991B1 (ko) * 2008-12-31 2011-04-22 삼성에스디아이 주식회사 반도체 패키지의 장착구조 및 이를 적용한 플라즈마 디스플레이 장치
TWI384603B (zh) 2009-02-17 2013-02-01 Advanced Semiconductor Eng 基板結構及應用其之封裝結構
JP5257154B2 (ja) * 2009-03-10 2013-08-07 セイコーエプソン株式会社 電子装置、電気光学装置および基板の接続構造
US8982574B2 (en) * 2010-12-29 2015-03-17 Stmicroelectronics S.R.L. Contact and contactless differential I/O pads for chip-to-chip communication and wireless probing
TWI457890B (zh) * 2012-08-17 2014-10-21 Macroblock Inc Display structure and display
US10224305B2 (en) 2015-05-22 2019-03-05 Sharp Kabushiki Kaisha Semiconductor device
KR20180064583A (ko) * 2016-12-05 2018-06-15 삼성디스플레이 주식회사 칩 온 필름 패키지 및 이를 포함하는 표시 장치
JP7016147B2 (ja) 2017-11-29 2022-02-04 深▲セン▼通鋭微電子技術有限公司 チップオンフィルム型半導体装置
CN109036171B (zh) * 2018-07-10 2021-01-26 中航华东光电有限公司 液晶屏信号转接带密封方法
JP7185502B2 (ja) * 2018-11-16 2022-12-07 ローム株式会社 半導体装置、表示ドライバ及び表示装置
TWI696944B (zh) * 2019-05-08 2020-06-21 英屬開曼群島商敦泰電子有限公司 顯示觸控驅動晶片

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR101134168B1 (ko) * 2005-08-24 2012-04-09 삼성전자주식회사 반도체 칩 및 그 제조 방법과, 그를 이용한 표시 패널 및그 제조 방법
KR101332046B1 (ko) * 2009-09-02 2013-11-22 샤프 가부시키가이샤 반도체 장치 및 그의 전력 공급 방법
US8624406B2 (en) 2009-09-02 2014-01-07 Sharp Kabushiki Kaisha Semiconductor device, and method for supplying electric power to same

Also Published As

Publication number Publication date
CN101090101A (zh) 2007-12-19
JP2007335607A (ja) 2007-12-27
TW200814244A (en) 2008-03-16
US20070290302A1 (en) 2007-12-20

Similar Documents

Publication Publication Date Title
KR20070119530A (ko) Ｉｃ 칩 실장 패키지, 및 이것을 사용한 화상 표시 장치
JP3565334B2 (ja) 半導体装置およびそれを用いる液晶モジュール、並びに半導体装置の製造方法
KR100861153B1 (ko) 반도체장치
US7403256B2 (en) Flat panel display and drive chip thereof
JP4094656B2 (ja) 半導体装置
KR100798531B1 (ko) 구동 소자 실장 표시 장치
KR20070064896A (ko) 반도체 칩, 필름 기판 및 이를 이용한 반도체 칩 패키지
KR20080020858A (ko) 칩 필름 패키지 및 이를 포함하는 디스플레이 패널어셈블리
KR102322539B1 (ko) 반도체 패키지 및 이를 포함하는 디스플레이 장치
KR102446203B1 (ko) 구동칩 및 이를 포함하는 표시 장치
JP4252518B2 (ja) 半導体装置
US20090065934A1 (en) Wiring substrate, tape package having the same, display device having the tape package, method of manufacturing the wiring substrate, method of manufacturing a tape package having the same and method of manufacturing a display device having the tape package
KR100644028B1 (ko) 반도체 칩 및 반도체 칩 패키지
CN103972201A (zh) 封装结构与显示模组
WO2017138443A1 (ja) 半導体装置及び表示装置
WO2008050582A1 (fr) Dispositif semi-conducteur, dispositif d'affichage et dispositif électronique
WO2007052761A1 (ja) Ｉｃチップ実装パッケージ
JP2005259924A (ja) 半導体装置、半導体装置の実装構造およびそれを備える電子機器ならびに表示装置
JP6334851B2 (ja) 半導体装置、表示デバイスモジュール、及び、表示デバイスモジュールの製造方法
US20240213268A1 (en) Chip on film package and display apparatus including the same
JP2003234371A (ja) 半導体装置の実装構造
JP4585564B2 (ja) 半導体装置
JP2005079499A (ja) 半導体装置、半導体モジュール、電子機器および半導体装置の製造方法
KR20240040509A (ko) 칩 온 필름 패키지 및 이를 포함하는 디스플레이 장치
JP2004214373A (ja) バンプ付き半導体素子およびその実装方法

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E601 Decision to refuse application