WO2016152058A1 - 半導体装置 - Google Patents

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gate insulating
trench
gate
semiconductor device
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智博 三村
高司 金村
水野　祥司
雅裕 杉本
佐智子 青井
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株式会社デンソー
トヨタ自動車株式会社
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    • H01L29/739—Transistor-type devices, i.e. able to continuously respond to applied control signals controlled by field-effect, e.g. bipolar static induction transistors [BSIT]
    • H01L29/7393—Insulated gate bipolar mode transistors, i.e. IGBT; IGT; COMFET
    • H01L29/7395—Vertical transistors, e.g. vertical IGBT
    • H01L29/7396—Vertical transistors, e.g. vertical IGBT with a non planar surface, e.g. with a non planar gate or with a trench or recess or pillar in the surface of the emitter, base or collector region for improving current density or short circuiting the emitter and base regions
    • H01L29/7397—Vertical transistors, e.g. vertical IGBT with a non planar surface, e.g. with a non planar gate or with a trench or recess or pillar in the surface of the emitter, base or collector region for improving current density or short circuiting the emitter and base regions and a gate structure lying on a slanted or vertical surface or formed in a groove, e.g. trench gate IGBT

Definitions

  • the present disclosure relates to a semiconductor device having a trench gate structure, and is particularly suitable for being applied to a semiconductor device composed of silicon carbide (hereinafter referred to as SiC).
  • SiC silicon carbide
  • a semiconductor device having a trench gate structure is known as a structure in which a channel density is increased so that a large current can flow.
  • this trench gate structure another gate electrode (hereinafter, the upper stage side is referred to as a first gate electrode and the lower stage side is referred to as a second gate electrode) immediately below the gate electrode, and the second gate electrode is connected to the source potential.
  • the parasitic capacitance Cgd is reduced and the electric field is relaxed at the bottom of the trench gate.
  • a double gate structure having two stages of a first gate electrode and a second gate electrode is used, and a shielding effect can be obtained by the second gate electrode having a source potential, so that it occurs between the first gate electrode and the drain.
  • Parasitic capacitance Cgd feedback capacitance
  • Cgd feedback capacitance
  • the concentration of the drift layer is increased in order to achieve low on-resistance in the double gate structure MOSFET, there is a concern that a large electric field is applied to the bottom of the double gate structure, causing dielectric breakdown of the gate insulating film.
  • a semiconductor device having a double gate structure is formed of SiC
  • a larger electric field is applied to the bottom of the double gate structure than when the semiconductor device is formed of Si, and the problem of dielectric breakdown of the gate insulating film may further occur.
  • the relationship between the reduction in on-resistance and the electric field strength applied to the gate insulating film is a trade-off relationship, so it is difficult to improve the withstand voltage while achieving low on-resistance. Is desired.
  • An object of the present disclosure is to provide a semiconductor device having a structure capable of improving withstand voltage while achieving low on-resistance.
  • a semiconductor device includes a drain region formed of a first or second conductivity type semiconductor, and a first conductivity type disposed on the drain region and having a lower impurity concentration than the drain region.
  • a drift layer composed of a semiconductor, a base region disposed on the drift layer and composed of a second conductivity type semiconductor, and disposed on an upper layer portion of the base region and having a higher concentration than the drift layer.
  • the upper gate structure is disposed on an upper stage in a trench disposed deeper than the base region from the surface of the source region, and is disposed at a depth deeper than the base region from an entrance of the trench.
  • An insulating film and a first gate electrode disposed on the first gate insulating film.
  • the lower gate structure is disposed on the lower stage in the trench, is disposed on the inner wall surface of the trench at a position deeper than the first gate insulating film, and is higher than the first gate insulating film.
  • a second gate insulating film made of an insulating material having a dielectric constant; and a second gate electrode disposed on the second gate insulating film.
  • the lower second gate insulating film is made of an insulating material having a higher dielectric constant than the upper first gate insulating film, the electric field concentration can be reduced.
  • the second gate insulating film is made of an insulating material having a high dielectric constant, the high voltage can be prevented from entering the second gate insulating film as compared with a case where the second gate insulating film is made of an insulating material having a low dielectric constant.
  • the entry of the electric field into the first gate insulating film on the upper stage side is suppressed, the interval between equipotential lines in the first gate insulating film is widened, and the electric field concentration in the first gate insulating film is alleviated. .
  • the dielectric breakdown of the first gate insulating film can be suppressed in this way, the internal resistance can be reduced by increasing the impurity concentration of the drift layer in order to achieve a low on-resistance. Therefore, a semiconductor device having a structure capable of improving the withstand voltage while achieving low on-resistance can be obtained.
  • FIG. 1 is a diagram illustrating a cross-sectional configuration of the SiC semiconductor device according to the first embodiment of the present disclosure.
  • FIG. 2 is a diagram illustrating a cross-sectional configuration of the SiC semiconductor device according to the second embodiment of the present disclosure
  • FIG. 3 is a diagram illustrating a cross-sectional configuration of the SiC semiconductor device according to the third embodiment of the present disclosure.
  • a first embodiment of the present disclosure will be described.
  • a SiC semiconductor device in which the semiconductor device is formed of SiC will be described as an example.
  • the semiconductor device may be formed of other semiconductor materials such as Si.
  • FIG. 1 an SiC semiconductor device having a vertical MOSFET having an inverted trench gate structure according to the present embodiment will be described with reference to FIG.
  • FIG. 1 only one cell of the vertical MOSFET is shown, but a plurality of cells having the same structure as the vertical MOSFET shown in FIG. 1 are arranged adjacent to each other.
  • One cell here means from the center of the p + -type contact region 6 described later to the center of the p + -type contact region 6 located adjacent to the trench gate structure.
  • an SiC single crystal having a thickness of about 300 ⁇ m is doped with an n-type impurity (such as phosphorus or nitrogen) at a high concentration, for example, an impurity concentration of 1 ⁇ 10 19 to 1 ⁇ 10 20 cm ⁇ 3.
  • An SiC semiconductor device is formed using the n + type semiconductor substrate 1.
  • an n type drift layer made of SiC having a thickness of about 5 to 15 ⁇ m doped with an n type impurity at an impurity concentration of 1 ⁇ 10 15 to 1 ⁇ 10 16 cm ⁇ 3 , for example. 2 is formed.
  • a p-type base region 4 made of SiC is formed on the surface of the n-type drift layer 2.
  • the p-type base region 4 is a layer constituting a channel region of the vertical MOSFET, and is formed on both sides of a trench 7 constituting a trench gate structure described later so as to be in contact with the side surface of the trench 7.
  • the p-type base region 4 is doped with p-type impurities at an impurity concentration of, for example, 1 ⁇ 10 15 to 1 ⁇ 10 18 cm ⁇ 3 and has a thickness of about 0.7 to 1.8 ⁇ m.
  • an n + -type source region 5 doped with an n-type impurity at a high concentration is formed so as to be in contact with the trench gate structure.
  • the n + type source region 5 is formed by ion implantation into the p type base region 4 and the impurity concentration is about 1 ⁇ 10 21 cm ⁇ 3 and the thickness is about 0.3 ⁇ m.
  • a p + -type contact region 6 doped with a high concentration of p-type impurities is formed on the opposite side of the trench 7 across the n + -type source region 5 in the surface layer portion of the p-type base region 4. .
  • the p + -type contact region 6 is formed by ion implantation into the p-type base region 4 and the impurity concentration is about 1 ⁇ 10 21 cm ⁇ 3 and the thickness is about 0.3 ⁇ m. Forming.
  • a trench 7 is formed which penetrates the p-type base region 4 and the n + -type source region 5 to reach the n-type drift layer 2 and has a bottom portion having a depth separated from the surface of the n + -type semiconductor substrate 1 by a predetermined distance. Has been. Therefore, the p-type base region 4 and the n + -type source region 5 are arranged so as to be in contact with the side surface of the trench 7.
  • a double gate structure is formed in the trench 7. Specifically, in the trench 7, an upper gate structure having a first gate insulating film 8 a and a first gate electrode 9 a is provided on the upper stage which is the entrance side of the trench 7, and the second stage is provided on the lower stage side. A lower gate structure having a gate insulating film 8b and a second gate electrode 9b is provided.
  • the first gate insulating film 8a provided in the upper gate structure is made of an insulating film having a relatively low dielectric constant such as a silicon oxide film (SiO 2 ), and has a film thickness of, for example, about 50 to 100 nm. Yes.
  • the first gate electrode 9 a is formed from the surface of the trench 7 to a position deeper than the bottom of the p-type base region 4.
  • the first gate electrode 9a is made of Poly-Si doped with impurities, and a gate voltage can be applied by being connected to a gate wiring (not shown). Thus, when a gate voltage is applied, a channel can be formed on the side surface of the trench 7 in the p-type base region 4, that is, the entire region facing the first gate electrode 9 a.
  • the bottom of the first gate electrode 9a may be deeper than the bottom of the p-type base region 4.
  • the depth is set to 0.8 to 2 ⁇ m.
  • the second gate insulating film 8b provided in the lower gate structure is composed of an insulating film having a dielectric constant higher than that of the first gate insulating film 8a.
  • the second gate insulating film 8b is formed of silicon oxynitride, silicon nitride, aluminum oxide, aluminum nitride, hafnium oxide, hafnium nitride, titanium oxide, zirconium oxide, rare earth oxide (for example, lanthanum oxide, cerium oxide, yttrium oxide). Or any two or more of them, or any two or more layers.
  • the film thickness of the second gate insulating film 8b is arbitrary, but is preferably set to be equal to or larger than the first gate insulating film 8a.
  • the film thickness is, for example, about 50 to 100 nm.
  • the second gate electrode 9 b is formed at a position shallower than the n + -type semiconductor substrate 1 from the bottom of the upper gate structure in the trench 7, that is, within the thickness of the n-type drift layer 2.
  • the second gate electrode 9b is connected to a source electrode 10 (to be described later) in a cross section different from that shown in FIG.
  • the second gate electrode 9b is made of Poly-Si doped with impurities.
  • the depth of the lower gate structure including the entire second gate insulating film 8b and the second gate electrode 9b is arbitrary as long as the lower gate structure is formed within the thickness of the n-type drift layer 2. For example, the depth is set to 0.8 to 2 ⁇ m from the bottom of the upper gate structure.
  • Such a structure forms a trench gate structure in which a double gate structure having an upper gate structure and a lower gate structure is formed in the trench 7.
  • the trench gate structure is, for example, a strip with the vertical direction on the paper as the longitudinal direction, and a plurality of trench gate structures are arranged in stripes at equal intervals in the horizontal direction of the paper. As a result, the structure is provided with a plurality of cells.
  • a source electrode 10 is formed on the surfaces of the n + type source region 5 and the p + type contact region 6.
  • the source electrode 10 is composed of a plurality of metals (for example, Ni / Al). Specifically, the portion connected to n + type source region 5 is made of a metal capable of ohmic contact with n type SiC, and the portion connected to p type base region 4 via p + type contact region 6 is It is made of a metal capable of ohmic contact with p-type SiC.
  • the source electrode 10 is electrically separated from a gate wiring (not shown) that is electrically connected to the first gate electrode 9a via the interlayer insulating film 11.
  • the source electrode 10 is in electrical contact with the n + type source region 5 and the p + type contact region 6 through a contact hole formed in the interlayer insulating film 11.
  • n + -type semiconductor substrate 1 On the back side of the n + -type semiconductor substrate 1 n + -type semiconductor substrate 1 and electrically connected to the drain electrode 12 are formed. With such a structure, an n-channel type inverted MOSFET having a trench gate structure is formed.
  • the portion of the p-type base region 4 that is in contact with the side surface of the trench 7 becomes an inverted channel, and the source electrode 10 and the drain A current is passed between the electrodes 12.
  • a high voltage eg, 1200 V
  • SiC having an electric field breakdown strength close to 10 times that of a silicon device an electric field close to 10 times that of a silicon device is applied to the trench gate structure due to the influence of this voltage, and electric field concentration can occur.
  • the lower second gate insulating film 8b is made of an insulating material having a higher dielectric constant than the upper first gate insulating film 8a, electric field concentration can be reduced. That is, when the second gate insulating film 8b is formed of an insulating material having a high dielectric constant, the high voltage can be prevented from entering the second gate insulating film 8b as compared with the case where the second gate insulating film 8b is formed of an insulating material having a low dielectric constant. .
  • the entry of the electric field into the first gate insulating film 8a on the upper stage is suppressed, the interval between equipotential lines in the first gate insulating film 8a is widened, and the electric field concentration in the first gate insulating film 8a is reduced. Alleviated. Therefore, it is possible to suppress the dielectric breakdown of the first gate insulating film 8a to be insulated between the first gate electrode 9a and the drain.
  • the first gate insulating film 8a may be formed of a film having a high dielectric constant.
  • the first gate insulating film 8a is compared with the case of forming the film by a film having a low dielectric constant As a result, the film thickness increases.
  • the relative dielectric constant of a silicon oxide film as an example of an insulating material constituting the first gate insulating film 8a is 4.
  • aluminum oxide has a relative dielectric constant of about 8
  • hafnium oxide has a relative dielectric constant of about 16
  • lanthanum oxide has a relative dielectric constant of about 20
  • cerium oxide has a dielectric constant of about 20.
  • the relative dielectric constant is about 20.
  • the first gate insulating film 8a is made of Latania, it needs to be five times as thick as that made of a silicon oxide film.
  • the thickness of the first gate insulating film 8a is increased as described above, the element cannot be miniaturized. Therefore, the first gate insulating film 8a is preferably as thin as possible.
  • the insulating material constituting the first gate insulating film 8a has a lower dielectric constant than the insulating material constituting the second gate insulating film 8b. For this reason, the film thickness of the first gate insulating film 8a can be reduced as compared with the case where it is made of the same material as that of the second gate insulating film 8b. Therefore, it is possible to miniaturize the element.
  • the second gate insulating film 8b is made of an insulating material having a dielectric constant higher than that of the first gate insulating film 8a.
  • the electric field concentration in the first gate insulating film 8a can be relaxed, and the dielectric breakdown of the first gate insulating film 8a can be suppressed.
  • the internal resistance can be reduced by increasing the impurity concentration of the n-type drift layer 2 in order to achieve low on-resistance. Therefore, a SiC semiconductor device having a structure capable of improving the withstand voltage while achieving low on-resistance can be obtained.
  • the film thickness of the second gate insulating film 8b is arbitrary. This is because in the trench gate structure, the first gate insulating film 8a is desired to be protected from dielectric breakdown, and the second gate insulating film 8b is not a protection target. However, if the film thickness of the second gate insulating film 8b is too thin, there is a possibility that the switching speed of the vertical MOSFET is slowed because the capacitance formed between the second gate electrode 9b and the drain increases. For this reason, the thickness of the second gate insulating film 8b is preferably set to be equal to or greater than the thickness of the first gate insulating film 8a.
  • the manufacturing method of the SiC semiconductor device of this embodiment is basically the same as the conventional method, but only the trench gate structure forming process is changed from the conventional method.
  • the second gate insulating film 8b is formed by CVD (chemical vapor deposition) or ALD (atomic layer deposition) so as to cover the inner wall surface of the trench 7.
  • a second gate electrode 9b is formed on the surface of the second gate insulating film 8b. Thereafter, unnecessary portions of the second gate electrode 9b and the second gate insulating film 8b are removed to a position deeper than the p-type base region 4 in the trench 7 by etch back. Thereby, a lower gate structure is formed.
  • a first gate insulating film 8a is formed by CVD or ALD so as to cover the side wall surface of the trench 7 and the upper surface of the lower gate structure, and the first gate electrode 9a is further formed on the surface of the first gate insulating film 8a.
  • unnecessary portions of the first gate electrode 9a and the first gate insulating film 8a outside the trench 7 are removed by etch back.
  • an upper gate structure is formed and a trench gate structure having a double gate structure is formed. If the trench gate structure is formed by such a manufacturing method, the SiC semiconductor device according to the present embodiment can be manufactured by a method similar to the conventional method in the subsequent steps.
  • a second embodiment of the present disclosure will be described.
  • This embodiment has a structure capable of further increasing the breakdown voltage compared to the first embodiment, and the other parts are the same as those of the first embodiment, and therefore only the parts different from the first embodiment will be described.
  • the p-type deep layer 3 is formed on both sides of the trench gate structure so as to be separated from the trench 7 by a predetermined distance.
  • the p-type deep layer 3 is formed in a strip shape parallel to the trench 7, that is, in the longitudinal direction in FIG.
  • trenches 7 are arranged between the p-type deep layers 3.
  • the n-type drift layer 2 is formed with a recessed portion (first recessed portion) 2a that is partially recessed, and a p-type impurity is formed in the recessed portion 2a.
  • a p-type deep layer 3 is formed by embedding a p-type layer doped with.
  • the p-type deep layer 3 has a higher p-type impurity concentration than the p-type base region 4, for example, about 1 ⁇ 10 17 to 1 ⁇ 10 19 cm ⁇ 3 .
  • the SiC semiconductor device has a structure including the p-type deep layer 3. For this reason, the depletion layer at the PN junction between the p-type deep layer 3 and the n-type drift layer 2 greatly extends to the n-type drift layer 2 side, and a high voltage due to the influence of the drain voltage is applied to the second gate insulating film. It becomes difficult to enter 8b.
  • the electric field concentration in the first gate insulating film 8a particularly the electric field concentration at the bottom of the trench 7 in the first gate insulating film 8a is reduced. It becomes possible to do. Thereby, the dielectric breakdown of the first gate insulating film 8a is further suppressed, and a high breakdown voltage SiC semiconductor device is obtained.
  • a third embodiment of the present disclosure will be described.
  • This embodiment also has a structure capable of further increasing the breakdown voltage compared to the first embodiment, and the other parts are the same as those of the first embodiment, and therefore only the parts different from the first embodiment will be described.
  • a p-type bottom layer 20 is formed in the surface layer portion of the n-type drift layer 2 at the bottom of the trench gate structure.
  • the p-type bottom layer 20 is formed in a strip shape with the entire area of the bottom of the trench 7, that is, the vertical direction in FIG.
  • the p-type bottom layer 20 is formed by ion-implanting p-type impurities after forming the trenches 7 and covering portions other than the trenches 7 with a mask.
  • the p-type bottom layer 20 has a p-type impurity concentration higher than that of the p-type base region 4, for example, about 1 ⁇ 10 17 to 1 ⁇ 10 19 cm ⁇ 3 .
  • the SiC semiconductor device according to the present embodiment has a structure including the p-type bottom layer 20. For this reason, the depletion layer at the PN junction between the p-type bottom layer 20 and the n-type drift layer 2 greatly extends to the n-type drift layer 2 side, and a high voltage due to the influence of the drain voltage is applied to the second gate insulating film. It becomes difficult to enter 8b.
  • the electric field concentration in the first gate insulating film 8a particularly the electric field concentration at the bottom of the trench 7 in the first gate insulating film 8a is reduced. It becomes possible to do. Thereby, the dielectric breakdown of the first gate insulating film 8a is further suppressed, and a high breakdown voltage SiC semiconductor device is obtained.
  • the side surface of the trench 7 is perpendicular to the substrate or the bottom of the trench 7 is closer to the entrance side.
  • the side surface is reversely tapered by increasing the width. This is because if the side surface of the trench 7 is inclined, ion implantation is also performed on the side surface, which may change the element characteristics of the vertical MOSFET.
  • the layout of the p-type deep layer 3 described in the second embodiment is an example, and is not limited to being formed in parallel to the trench 7, but may be formed so as to intersect with the trench 7, It may be formed in a shape or a mesh shape.
  • the trench 7 is not limited to a stripe shape, but may be a dot shape or a mesh shape.
  • a structure including both the p-type deep layer 3 described in the second embodiment and the p-type bottom layer 20 described in the third embodiment may be employed.
  • the SiC semiconductor device has been described as an example.
  • the semiconductor device may be composed of other semiconductor materials such as Si.
  • the n type drift layer 2 is formed on the n + type semiconductor substrate 1 constituting the drain region.
  • the n-type drift layer 2 is composed of an n-type substrate, and n-type impurity ion implantation is performed on the back side of the n-type substrate, thereby forming a drain region composed of the n + -type layer. You may make it.
  • the p-type deep layer 3 is formed deeper than the trench 7.
  • the p-type deep layer 3 is formed deeper than at least the upper gate structure. That is, since it is the first gate insulating film 8a that protects against breakdown in the p-type deep layer 3, it is only necessary to reduce the electric field in the first gate insulating film 8a. Therefore, the effect of electric field relaxation in the first gate insulating film 8a can be obtained by making at least the p-type deep layer 3 deeper than the upper gate structure.
  • an n-channel type MOSFET in which the first conductivity type is n-type and the second conductivity type is p-type has been described as an example.
  • the present disclosure can be applied to a channel type MOSFET.
  • a MOSFET having a trench gate structure has been described as an example, but the present disclosure can be applied to an IGBT having a similar trench gate structure.
  • the IGBT only changes the conductivity type of the substrate 1 from the n-type to the p-type with respect to the above-described embodiments, and the other structures and manufacturing methods are the same as those of the above-described embodiments.

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Abstract

　半導体装置は、第１または第２導電型半導体にて構成されたドレイン領域（１）と、第１導電型半導体で構成されたドリフト層（２）と、第２導電型半導体で構成されたベース領域（４）と、高濃度の第１導電型半導体で構成されたソース領域（５）と、高濃度の第２導電型半導体で構成されたコンタクト領域（６）と、上段側ゲート構造、および、下段側ゲート構造を含むトレンチゲート構造と、前記ソース領域および前記コンタクト領域に接続されたソース電極（１０）と、前記ドレイン領域の裏面側に配置されたドレイン電極（１２）と、を備える。前記上段側ゲート構造は、トレンチ（７）内における上段側に配置され、第１ゲート絶縁膜（８ａ）と第１ゲート電極（９ａ）とを有する。また、前記下段側ゲート構造は、前記トレンチ内における下段側に配置され、高い誘電率の絶縁材料で構成された第２ゲート絶縁膜（８ｂ）と第２ゲート電極（９ｂ）とを有する。

Description

半導体装置 関連出願の相互参照
　本出願は、２０１５年３月２４日に出願された日本特許出願番号２０１５－６１３９５号に基づくもので、ここにその記載内容を援用する。
　本開示は、トレンチゲート構造を有する半導体装置に関し、特に、炭化珪素（以下、ＳｉＣという）にて構成される半導体装置に適用されて好適である。
　従来より、大電流が流せるようにチャネル密度を高くした構造としてトレンチゲート構造を有する半導体装置が知られている。このトレンチゲート構造において、ゲート電極の直下にもう一つのゲート電極（以下、上段側を第１ゲート電極、下段側を第２ゲート電極という）を備え、第２ゲート電極をソース電位に接続する構造がある（例えば、特許文献１参照）。このような構造とすることで、寄生容量Ｃｇｄの低減やトレンチゲート底部での電界緩和を図っている。
　第１ゲート電極と第２ゲート電極の２段を備えたダブルゲート構造とし、ソース電位とされた第２ゲート電極によってシールド効果を得ることができることから、第１ゲート電極とドレインとの間に生じる寄生容量Ｃｇｄ（帰還容量）を低減できる。したがって、第２ゲート電極を持たないシングルゲート構造のＭＯＳＦＥＴと比較して、高速スイッチングを実現することが可能となる。また、第２ゲート電極を備えることにより、上段のゲート絶縁膜中への高電圧の入り込みが抑制される。したがって、上段のトレンチゲート底部での電界集中が緩和され、耐圧向上を図ることが可能となる。
　しかしながら、ダブルゲート構造のＭＯＳＦＥＴにおいて低オン抵抗を図るべくドリフト層を高濃度にすると、ダブルゲート構造の底部に大きな電界が掛かり、ゲート絶縁膜の絶縁破壊が生じることが懸念される。特に、ＳｉＣによってダブルゲート構造を有する半導体装置を構成する場合、Ｓｉによって構成する場合よりも大きな電界がダブルゲート構造の底部に掛かり、ゲート絶縁膜の絶縁破壊の問題がさらに発生し得る。オン抵抗の低減とゲート絶縁膜にかかる電界強度との関係はトレードオフの関係があるため、低オン抵抗を図りつつ、絶縁耐圧の向上を図ることが困難であるが、これらの両立が図れる構造が望まれている。
特開２０１１－１９９１０９号公報
　本開示は、低オン抵抗を図りつつ、絶縁耐圧を向上させることが可能な構造の半導体装置を提供することを目的とする。
　本開示の一態様に係る半導体装置は、第１または第２導電型半導体にて構成されたドレイン領域と、前記ドレイン領域の上に配置され、前記ドレイン領域よりも低不純物濃度の第１導電型半導体で構成されたドリフト層と、前記ドリフト層の上に配置され、第２導電型半導体で構成されたベース領域と、前記ベース領域の上層部に配置され、前記ドリフト層よりも高濃度の第１導電型半導体で構成されたソース領域と、前記ベース領域の上層部に配置され、前記ベース層よりも高濃度とされた第２導電型半導体で構成されたコンタクト領域と、上段側ゲート構造、および、下段側ゲート構造を含むトレンチゲート構造と、前記ソース領域および前記コンタクト領域に電気的に接続されたソース電極と、前記ドレイン領域の裏面側に配置されたドレイン電極と、を備えている。前記上段側ゲート構造は、前記ソース領域の表面から前記ベース領域よりも深くまで配置されたトレンチ内における上段側に配置され、前記トレンチの入口から前記ベース領域よりも深くまで配置された第１ゲート絶縁膜と該第１ゲート絶縁膜上に配置された第１ゲート電極とを有する。また、前記下段側ゲート構造は、前記トレンチ内における下段側に配置され、前記第１ゲート絶縁膜よりも深い位置において前記トレンチの内壁面上に配置されると共に前記第１ゲート絶縁膜よりも高い誘電率の絶縁材料で構成された第２ゲート絶縁膜と該第２ゲート絶縁膜上に配置された第２ゲート電極とを有する。
　このように、下段側の第２ゲート絶縁膜を上段側の第１ゲート絶縁膜よりも誘電率の高い絶縁材料によって構成していることから、電界集中を緩和できる。すなわち、誘電率の高い絶縁材料によって第２ゲート絶縁膜を構成すると、誘電率の低い絶縁材料で構成する場合と比較して、第２ゲート絶縁膜内への高電圧の入り込みを抑制できる。これにより、上段側の第１ゲート絶縁膜への電界の入り込みが抑制され、第１ゲート絶縁膜内における等電位線の間隔が広がって、第１ゲート絶縁膜内での電界集中が緩和される。これにより、第１ゲート電極とドレインとの間の絶縁を図るべき第１ゲート絶縁膜の絶縁破壊を抑制することが可能となる。
　そして、このように第１ゲート絶縁膜の絶縁破壊を抑制できることから、低オン抵抗を図るためにドリフト層の不純物濃度を高くして内部抵抗の低減を図ることが可能となる。よって、低オン抵抗を図りつつ、絶縁耐圧を向上させることが可能な構造の半導体装置にできる。
　本開示についての上記目的およびその他の目的、特徴や利点は、添付の図面を参照しながら下記の詳細な記述により、より明確になる。その図面は、
図１は、本開示の第１実施形態にかかるＳｉＣ半導体装置の断面構成を示す図であり、 図２は、本開示の第２実施形態にかかるＳｉＣ半導体装置の断面構成を示す図であり、及び、 図３は、本開示の第３実施形態にかかるＳｉＣ半導体装置の断面構成を示す図である。
　以下、本開示の実施形態について図に基づいて説明する。なお、以下の各実施形態相互において、互いに同一もしくは均等である部分には、同一符号を付して説明を行う。
　（第１実施形態）
　本開示の第１実施形態について説明する。ここでは、半導体装置をＳｉＣによって形成したＳｉＣ半導体装置を例に挙げて説明するが、Ｓｉなどの他の半導体材料によって半導体装置を構成しても良い。
　まず、本実施形態にかかる反転型のトレンチゲート構造の縦型ＭＯＳＦＥＴを有するＳｉＣ半導体装置について、図１を参照して説明する。なお、図１では、縦型ＭＯＳＦＥＴの１セル分しか記載していないが、図１に示す縦型ＭＯＳＦＥＴと同様の構造のものが複数セル隣り合うように配置されている。ここでいう１セルとは、後述するｐ+型コンタク
ト領域６の中心からトレンチゲート構造を挟んで隣に位置するｐ+型コンタクト領域６の中心までのことを意味している。
　図１に示すように、ｎ型不純物（リンもしくは窒素など）が高濃度、例えば１×１０19～１×１０20ｃｍ-3の不純物濃度でドープされた厚さ３００μｍ程度のＳｉＣ単結晶からなるｎ+型半導体基板１を用いてＳｉＣ半導体装置を形成している。このｎ+型半導体基板１の上に、ｎ型不純物が例えば１×１０15～１×１０16ｃｍ-3の不純物濃度でドープされた厚さが５～１５μｍ程度のＳｉＣからなるｎ型ドリフト層２が形成されている。
　また、ｎ型ドリフト層２の表面上に、ＳｉＣからなるｐ型ベース領域４が形成されている。ｐ型ベース領域４は、縦型ＭＯＳＦＥＴのチャネル領域を構成する層であり、後述するトレンチゲート構造を構成するトレンチ７の両側において、トレンチ７の側面に接するように形成されている。ｐ型ベース領域４は、ｐ型不純物が例えば１×１０15～１×１０18ｃｍ-3の不純物濃度でドープされ、厚さが０．７～１．８μｍ程度で構成されている。
　ｐ型ベース領域４の表層部のうちのトレンチ７側には、トレンチゲート構造に接するようにｎ型不純物が高濃度にドープされたｎ+型ソース領域５が形成されている。本実施形態の場合、例えばｎ+型ソース領域５をｐ型ベース領域４へのイオン注入などによって形成しており、不純物濃度が１×１０21ｃｍ-3程度、厚さが０．３μｍ程度で形成している。また、ｐ型ベース領域４の表層部のうちｎ+型ソース領域５を挟んでトレンチ７と反対側には、ｐ型不純物が高濃度にドープされたｐ+型コンタクト領域６が形成されている。本実施形態の場合、例えばｐ+型コンタクト領域６をｐ型ベース領域４へのイオン注入などによって形成しており、不純物濃度が１×１０21ｃｍ-3程度、厚さが０．３μｍ程度で形成している。
　さらに、ｐ型ベース領域４およびｎ+型ソース領域５を貫通してｎ型ドリフト層２に達し、かつ、底部がｎ+型半導体基板１の表面から所定距離離れる深さとされたトレンチ７が形成されている。このため、トレンチ７の側面と接するようにｐ型ベース領域４およびｎ+型ソース領域５が配置された状態になっている。
　そして、このトレンチ７内にダブルゲート構造が構成されている。具体的には、トレンチ７内において、トレンチ７の入口側となる上段側に、第１ゲート絶縁膜８ａと第１ゲート電極９ａを有する上段側ゲート構造が備えられ、その下段側に、第２ゲート絶縁膜８ｂと第２ゲート電極９ｂを有する下段側ゲート構造が備えられている。
　上段側ゲート構造に備えられる第１ゲート絶縁膜８ａは、例えばシリコン酸化膜（ＳｉＯ2）などの比較的誘電率の小さな絶縁膜によって構成されており、例えば５０～１００ｎｍ程度の膜厚とされている。第１ゲート電極９ａは、トレンチ７の表面からｐ型ベース領域４の底部よりも深い位置まで形成されている。第１ゲート電極９ａは、不純物がドープされたＰｏｌｙ－Ｓｉにて構成されており、図示しないゲート配線に接続されることでゲート電圧が印加可能とされている。これにより、ゲート電圧印加時には、ｐ型ベース領域４のうちトレンチ７の側面、つまり第１ゲート電極９ａと対向する部分の全域にチャネルが形成可能とされている。第１ゲート絶縁膜８ａおよび第１ゲート電極９ａの全体を含めた上段側ゲート構造の深さについては、第１ゲート電極９ａの底部がｐ型ベース領域４の底部よりも深い位置となっていれば良く、例えば０．８～２μｍの深さに設定してある。
　下段側ゲート構造に備えられる第２ゲート絶縁膜８ｂは、第１ゲート絶縁膜８ａよりも高い誘電率の絶縁膜によって構成されている。例えば、第２ゲート絶縁膜８ｂは、酸窒化珪素、窒化珪素、酸化アルミニウム、窒化アルミニウム、酸化ハフニウム、窒化ハフニウム、酸化チタニウム、酸化ジルコニウム、希土類酸化物（例えば、酸化ランタン、酸化セリウム、酸化イットリウム）のいずれか１つ、もしくはいずれか２つ以上の混合、もしくはいずれか２つ以上の積層によって形成されている。第２ゲート絶縁膜８ｂの膜厚については任意であるが、好ましくは第１ゲート絶縁膜８ａ以上の膜厚とされていると良く、本実施形態では例えば５０～１００ｎｍ程度の膜厚とされている。第２ゲート電極９ｂは、トレンチ７のうち上段側ゲート構造の底部からｎ+型半導体基板１よりも浅い位置、つまりｎ型ドリフト層２の厚み内に形成されている。第２ゲート電極９ｂは、図１とは別断面において後述するソース電極１０に接続されてソース電位とされる。第２ゲート電極９ｂは、不純物がドープされたＰｏｌｙ－Ｓｉにて構成されている。第２ゲート絶縁膜８ｂおよび第２ゲート電極９ｂの全体を含めた下段側ゲート構造の深さについては、下段ゲート構造がｎ型ドリフト層２の厚み内に形成されていれば任意であるが、例えば上段側ゲート構造の底部より０．８～２μｍの深さに設定してある。
　このような構造により、トレンチ７内において上段側ゲート構造および下段側ゲート構造のダブルゲート構造が形成されたトレンチゲート構造が構成されている。
　なお、図１では示されていないが、トレンチゲート構造は、例えば紙面垂直方向を長手方向とした短冊状とされており、複数本のトレンチゲート構造が紙面左右方向に等間隔にストライプ状に並べられることで複数セルが備えられた構造とされている。
　また、ｎ+型ソース領域５およびｐ+型コンタクト領域６の表面には、ソース電極１０が形成されている。ソース電極１０は、複数の金属（例えばＮｉ／Ａｌ等）にて構成されている。具体的には、ｎ+型ソース領域５に接続される部分はｎ型ＳｉＣとオーミック接触
可能な金属で構成され、ｐ+型コンタクト領域６を介してｐ型ベース領域４に接続される
部分はｐ型ＳｉＣとオーミック接触可能な金属で構成されている。なお、ソース電極１０は、層間絶縁膜１１を介して、第１ゲート電極９ａに電気的に接続される図示しないゲート配線と電気的に分離されている。そして、層間絶縁膜１１に形成されたコンタクトホールを通じて、ソース電極１０はｎ+型ソース領域５およびｐ+型コンタクト領域６と電気的に接触させられている。
　さらに、ｎ+型半導体基板１の裏面側にはｎ+型半導体基板１と電気的に接続されたドレイン電極１２が形成されている。このような構造により、ｎチャネルタイプの反転型のトレンチゲート構造の縦型ＭＯＳＦＥＴが構成されている。
　このように構成された縦型ＭＯＳＦＥＴは、第１ゲート電極９ａに対してゲート電圧を印加すると、ｐ型ベース領域４のうちトレンチ７の側面に接する部分が反転型チャネルとなり、ソース電極１０とドレイン電極１２との間に電流を流す。
　一方、ゲート電圧を印加しない場合はドレイン電圧として高電圧（例えば１２００Ｖ）が印加される。シリコンデバイスの１０倍近い電界破壊強度を有するＳｉＣでは、この電圧の影響によりトレンチゲート構造にもシリコンデバイスの１０倍近い電界がかかり、電界集中が発生し得る。
　しかしながら、本実施形態では、下段側の第２ゲート絶縁膜８ｂを上段側の第１ゲート絶縁膜８ａよりも誘電率の高い絶縁材料によって構成していることから、電界集中を緩和できる。すなわち、誘電率の高い絶縁材料によって第２ゲート絶縁膜８ｂを構成すると、誘電率の低い絶縁材料で構成する場合と比較して、第２ゲート絶縁膜８ｂ内への高電圧の入り込みを抑制できる。これにより、上段側の第１ゲート絶縁膜８ａへの電界の入り込みが抑制され、第１ゲート絶縁膜８ａ内における等電位線の間隔が広がって、第１ゲート絶縁膜８ａ内での電界集中が緩和される。したがって、第１ゲート電極９ａとドレインとの間の絶縁を図るべき第１ゲート絶縁膜８ａの絶縁破壊を抑制することが可能となる。
　ここで、誘電率の高い膜で構成する第２ゲート絶縁膜８ｂと同様、第１ゲート絶縁膜８ａについても誘電率の高い膜で構成することも考えられる。しかしながら、誘電率の高い膜で第１ゲート絶縁膜８ａを構成する場合、誘電率の低い膜で形成する場合と同じ酸化膜容量を得るためには、誘電率の低い膜で形成する場合と比較して膜厚が厚くなる。
　例えば、第１ゲート絶縁膜８ａを構成する絶縁材料の一例としたシリコン酸化膜の比誘電率は４である。また、第２ゲート絶縁膜８ｂを構成する絶縁材料の一例とした酸化アルミニウムの比誘電率は約８、酸化ハフニウムの比誘電率は約１６、酸化ランタンの比誘電率は約２０、酸化セリウムの比誘電率は約２０である。第１ゲート絶縁膜８ａを第２ゲート絶縁膜８ｂと同じ材料で構成する場合、その誘電率の比に対応する厚み分、第１ゲート絶縁膜８ａの膜厚を厚くする必要がある。例えば、第１ゲート絶縁膜８ａをラタニアで構成する場合、シリコン酸化膜で構成する場合の５倍の膜厚が必要になる。このように第１ゲート絶縁膜８ａの膜厚が厚くなると、素子を微細化することができなくなることから、第１ゲート絶縁膜８ａの膜厚はできるだけ薄い方が好ましい。
　これに対して、本実施形態では、第１ゲート絶縁膜８ａを構成する絶縁材料を第２ゲート絶縁膜８ｂを構成する絶縁材料よりも誘電率の低いものとしている。このため、第１ゲート絶縁膜８ａの膜厚を第２ゲート絶縁膜８ｂと同じ材料で構成する場合と比較して薄くすることが可能となる。したがって、素子の微細化を図ることが可能となる。
　このように、第２ゲート絶縁膜８ｂを第１ゲート絶縁膜８ａよりも誘電率の高い絶縁材料で構成している。これにより、第１ゲート絶縁膜８ａ内での電界集中を緩和でき、第１ゲート絶縁膜８ａの絶縁破壊を抑制することが可能となる。そして、このように第１ゲート絶縁膜８ａの絶縁破壊を抑制できることから、低オン抵抗を図るためにｎ型ドリフト層２の不純物濃度を高くして内部抵抗の低減を図ることが可能となる。よって、低オン抵抗を図りつつ、絶縁耐圧を向上させることが可能な構造のＳｉＣ半導体装置にできる。
　また、第２ゲート絶縁膜８ｂの膜厚については任意である。これは、トレンチゲート構造において、絶縁破壊から保護したいのは第１ゲート絶縁膜８ａの方で、第２ゲート絶縁膜８ｂについては保護対象ではないためである。ただし、第２ゲート絶縁膜８ｂの膜厚が薄すぎると、第２ゲート電極９ｂとドレインとの間に構成される容量が大きくなることで縦型ＭＯＳＦＥＴのスイッチング速度を遅くする可能性がある。このため、好ましくは第２ゲート絶縁膜８ｂの膜厚を第１ゲート絶縁膜８ａの膜厚以上に設定するのが良い。
　なお、本実施形態のＳｉＣ半導体装置の製造方法については、基本的には従来と同様であるが、トレンチゲート構造の形成工程についてのみ、従来から変更する。例えば、エッチングによってトレンチ７を形成したのち、トレンチ７の内壁面を覆うようにＣＶＤ（chemical vapor deposition）またはＡＬＤ（atomic layer deposition）等によって第２ゲート絶縁膜８ｂを形成する。さらに、第２ゲート絶縁膜８ｂの表面に第２ゲート電極９ｂを形成する。その後、エッチバックによって、トレンチ７のうちのｐ型ベース領域４よりも深い位置まで第２ゲート電極９ｂおよび第２ゲート絶縁膜８ｂの不要部分を除去する。これにより、下段側ゲート構造が形成される。続いて、トレンチ７の側壁面および下段側ゲート構造の上面を覆うように、ＣＶＤまたはＡＬＤ等によって第１ゲート絶縁膜８ａを形成し、さらに第１ゲート絶縁膜８ａの表面に第１ゲート電極９ａを形成する。その後、エッチバックによって、トレンチ７の外部における第１ゲート電極９ａおよび第１ゲート絶縁膜８ａの不要部分を除去する。これにより、上段側ゲート構造が形成され、ダブルゲート構造のトレンチゲート構造が形成される。このような製造方法によってトレンチゲート構造を形成すれば、後の工程については従来と同様の方法によって本実施形態にかかるＳｉＣ半導体装置を製造することができる。
　（第２実施形態）
　本開示の第２実施形態について説明する。本実施形態は、第１実施形態に対して更に高耐圧化できる構造としたものであり、その他については第１実施形態と同様であるため、第１実施形態と異なる部分についてのみ説明する。
　図２に示すように、本実施形態のＳｉＣ半導体装置では、トレンチゲート構造の両側において、トレンチ７から所定距離離れるようにｐ型ディープ層３が形成されている。本実施形態の場合、ｐ型ディープ層３は、トレンチ７と平行に、つまり図２の紙面垂直方向を長手方向とした短冊状とされ、複数本のｐ型ディープ層３がストライプ状に並べられ、各ｐ型ディープ層３の間にトレンチ７が配置されたレイアウトとされている。具体的には、トレンチ７が形成される位置の両側において、ｎ型ドリフト層２には部分的に凹まされた凹部（第１凹部）２ａが形成されており、この凹部２ａ内にｐ型不純物がドープされたｐ型層が埋め込まれることによってｐ型ディープ層３が形成されている。ｐ型ディープ層３は、ｐ型ベース領域４よりもｐ型不純物濃度が高濃度とされており、例えば１×１０17～１×１０19ｃｍ-3程度とされている。
　このように、本実施形態にかかるＳｉＣ半導体装置では、ｐ型ディープ層３を備えた構造としている。このため、ｐ型ディープ層３とｎ型ドリフト層２とのＰＮ接合部での空乏層がｎ型ドリフト層２側に大きく伸びることになり、ドレイン電圧の影響による高電圧が第２ゲート絶縁膜８ｂに入り込み難くなる。
　したがって、第１ゲート絶縁膜８ａへは更に高電圧が入り込み難くなり、第１ゲート絶縁膜８ａ内での電界集中、特に第１ゲート絶縁膜８ａのうちのトレンチ７の底部での電界集中を緩和することが可能となる。これにより、より第１ゲート絶縁膜８ａの絶縁破壊が抑制され、高耐圧のＳｉＣ半導体装置となる。
　（第３実施形態）
　本開示の第３実施形態について説明する。本実施形態も、第１実施形態に対して更に高耐圧化できる構造としたものであり、その他については第１実施形態と同様であるため、第１実施形態と異なる部分についてのみ説明する。
　図３に示すように、本実施形態のＳｉＣ半導体装置では、トレンチゲート構造の底部におけるｎ型ドリフト層２の表層部に、ｐ型ボトム層２０が形成されている。本実施形態の場合、ｐ型ボトム層２０は、トレンチ７の底部の全域、つまり図３の紙面垂直方向を長手方向とした短冊状に形成されている。例えば、ｐ型ボトム層２０は、トレンチ７を形成したのち、トレンチ７以外の部分をマスクで覆った状態でｐ型不純物をイオン注入することで形成される。ｐ型ボトム層２０は、ｐ型ベース領域４よりもｐ型不純物濃度が高濃度とされており、例えば１×１０17～１×１０19ｃｍ-3程度とされている。
　このように、本実施形態にかかるＳｉＣ半導体装置では、ｐ型ボトム層２０を備えた構造としている。このため、ｐ型ボトム層２０とｎ型ドリフト層２とのＰＮ接合部での空乏層がｎ型ドリフト層２側に大きく伸びることになり、ドレイン電圧の影響による高電圧が第２ゲート絶縁膜８ｂに入り込み難くなる。
　したがって、第１ゲート絶縁膜８ａへは更に高電圧が入り込み難くなり、第１ゲート絶縁膜８ａ内での電界集中、特に第１ゲート絶縁膜８ａのうちのトレンチ７の底部での電界集中を緩和することが可能となる。これにより、より第１ゲート絶縁膜８ａの絶縁破壊が抑制され、高耐圧のＳｉＣ半導体装置となる。
　なお、本実施形態のようなトレンチ７の底部に形成されるｐ型ボトム層２０をイオン注入によって形成する場合、トレンチ７の側面が基板に対して垂直もしくはトレンチ７の底部の方が入口側よりも幅広となることで側面が逆テーパ状とされるのが好ましい。これは、トレンチ７の側面が傾斜していると、その側面にもイオン注入が行われることになり、縦型ＭＯＳＦＥＴの素子特性を変動させる可能性があるためである。
　（他の実施形態）
　本開示は上記した実施形態に限定されるものではなく、本開示に記載した技術の範囲内において適宜変更が可能である。
　例えば、第２実施形態で説明したｐ型ディープ層３のレイアウトは一例であり、トレンチ７に対して平行に形成されている場合に限らず、トレンチ７と交差するように形成されていたり、ドット状や網目状に形成されていても良い。また、トレンチ７についてもストライプ状に限らず、ドット状とされていたり、網目状とされていても良い。
　また、第２実施形態で説明したｐ型ディープ層３と第３実施形態で説明したｐ型ボトム層２０の両方を備えた構造としても良い。
　また、上記実施形態では、ＳｉＣ半導体装置を例に挙げて説明したが、Ｓｉなどの他の半導体材料によって半導体装置を構成しても良い。上記各実施形態で説明したＳｉＣ半導体装置の場合、ドレイン領域を構成するｎ+型半導体基板１の上にｎ型ドリフト層２を成
膜するようにしている。これに対して、ｎ型ドリフト層２をｎ型基板で構成し、ｎ型基板の裏面側にｎ型不純物イオン注入を行うことなどにより、ｎ+型層にて構成されるドレイン領域が形成されるようにしても良い。
　また、上記第２実施形態では、ｐ型ディープ層３をトレンチ７よりも深くまで形成しているが、少なくとも上段側ゲート構造よりも深くまで形成されていれば良い。すなわち、ｐ型ディープ層３にて絶縁破壊から保護するのは第１ゲート絶縁膜８ａであることから、第１ゲート絶縁膜８ａ内での電界緩和が図れれば良い。したがって、少なくともｐ型ディープ層３を上段側ゲート構造よりも深くすることで、第１ゲート絶縁膜８ａ内での電界緩和の効果を得ることができる。
　また、上記各実施形態では、第１導電型をｎ型、第２導電型をｐ型としたｎチャネルタイプのＭＯＳＦＥＴを例に挙げて説明したが、各構成要素の導電型を反転させたｐチャネルタイプのＭＯＳＦＥＴに対しても本開示を適用することができる。また、上記説明では、トレンチゲート構造のＭＯＳＦＥＴを例に挙げて説明したが、同様のトレンチゲート構造のＩＧＢＴに対しても本開示を適用することができる。ＩＧＢＴは、上記各実施形態に対して基板１の導電型をｎ型からｐ型に変更するだけであり、その他の構造や製造方法に関しては上記各実施形態と同様である。
　本開示は、実施例に準拠して記述されたが、本開示は当該実施例や構造に限定されるものではないと理解される。本開示は、様々な変形例や均等範囲内の変形をも包含する。加えて、様々な組み合わせや形態、さらには、それらに一要素のみ、それ以上、あるいはそれ以下、を含む他の組み合わせや形態をも、本開示の範疇や思想範囲に入るものである。

Claims (8)

  1. 　第１または第２導電型半導体にて構成されたドレイン領域（１）と、
    　前記ドレイン領域の上に配置され、前記ドレイン領域よりも低不純物濃度の第１導電型半導体で構成されたドリフト層（２）と、
    　前記ドリフト層の上に配置され、第２導電型半導体で構成されたベース領域（４）と、
    　前記ベース領域の上層部に配置され、前記ドリフト層よりも高濃度の第１導電型半導体で構成されたソース領域（５）と、
    　前記ベース領域の上層部に配置され、前記ベース層よりも高濃度とされた第２導電型半導体で構成されたコンタクト領域（６）と、
    　上段側ゲート構造、および、下段側ゲート構造を含むトレンチゲート構造と、
    　前記ソース領域および前記コンタクト領域に電気的に接続されたソース電極（１０）と、
    　前記ドレイン領域の裏面側に配置されたドレイン電極（１２）と、を備えている半導体装置であって、
    　前記上段側ゲート構造は、前記ソース領域の表面から前記ベース領域よりも深くまで配置されたトレンチ（７）内における上段側に配置され、前記トレンチの入口から前記ベース領域よりも深くまで配置された第１ゲート絶縁膜（８ａ）と該第１ゲート絶縁膜上に配置された第１ゲート電極（９ａ）とを有し、
    　前記下段側ゲート構造は、前記トレンチ内における下段側に配置され、前記第１ゲート絶縁膜よりも深い位置において前記トレンチの内壁面上に配置されると共に前記第１ゲート絶縁膜よりも高い誘電率の絶縁材料で構成された第２ゲート絶縁膜（８ｂ）と該第２ゲート絶縁膜上に配置された第２ゲート電極（９ｂ）とを有する半導体装置。
  2. 　前記第１ゲート絶縁膜はシリコン酸化膜によって構成されており、
    　前記第２ゲート絶縁膜はシリコン酸化膜よりも誘電率の高い絶縁材料によって構成されている請求項１に記載の半導体装置。
  3. 　前記第２ゲート絶縁膜は酸窒化珪素、窒化珪素、酸化アルミニウム、窒化アルミニウム、酸化ハフニウム、窒化ハフニウム、酸化チタニウム、酸化ジルコニウム、希土類酸化物のいずれか１つによって構成されている請求項２に記載の半導体装置。
  4. 　前記第２ゲート絶縁膜は酸窒化珪素、窒化珪素、酸化アルミニウム、窒化アルミニウム、酸化ハフニウム、窒化ハフニウム、酸化チタニウム、酸化ジルコニウム、希土類酸化物のいずれか２つ以上の混合材料によって構成されている請求項２に記載の半導体装置。
  5. 　前記第２ゲート絶縁膜は酸窒化珪素、窒化珪素、酸化アルミニウム、窒化アルミニウム、酸化ハフニウム、窒化ハフニウム、酸化チタニウム、酸化ジルコニウム、希土類酸化物のいずれか２つ以上の積層によって構成されている請求項２に記載の半導体装置。
  6. 　前記ベース領域よりも下方に位置する前記ドリフト層内において、前記上段側ゲート構造よりも深くまで配置され、前記ベース領域よりも第２導電型の不純物濃度が高濃度とされた第２導電型のディープ層（３）を有している請求項１ないし５のいずれか１つに記載の半導体装置。
  7. 　前記トレンチの底部における前記ドリフト層内において、前記ベース領域よりも第２導電型の不純物濃度が高濃度とされた第２導電型のボトム層（２０）を有している請求項１ないし６のいずれか１つに記載の半導体装置。
  8. 　請求項１ないし７のいずれか１つに記載の半導体装置を構成する半導体が炭化珪素によって構成されている炭化珪素半導体装置。
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