JP2004039813A - 半導体装置および非晶質高誘電体膜の堆積方法 - Google Patents
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Abstract
【解決手段】非晶質高誘電体膜2中の膜厚方向の組成分布を、基板1に近い側で高誘電率の金属酸化物を多く含有し、基板1から遠い側で結晶化を抑制する絶縁性酸化物を多く含有するようにする。結晶化が起こりやすい基板1から遠い側を、結晶化を抑制する絶縁性酸化物を多くして結晶化を抑制する。一方、結晶化しにくい基板1に近い側では、高誘電率の金属酸化物を多くして、非晶質高誘電体膜2の実効誘電率を高くする。
【選択図】 図1
Description
【発明の属する技術分野】
本発明は高温の熱処理後も非晶質状態を保持する高誘電体膜を備えた半導体装置に関し、とくにMOSトランジスタ(MOS型電界効果トランジスタ)に使用される高誘電率のゲート絶縁膜に関する。
【0002】
【従来の技術】
微小なMOSトランジスタの高速動作及び低電圧動作を確保するため、SiO2 より誘電率の高い高誘電率物質をゲート絶縁膜として使用する試みがなされている。例えば、HfOx 、ZrOx 等の高誘電率金属酸化物からなる非晶質薄膜をゲート絶縁膜とするMOSトランジスタが提案されている。
【0003】
しかし、これらの金属酸化物は、800℃以上の温度で容易に結晶化する。このため、非晶質金属酸化物をゲート絶縁膜として使用すると、ゲート絶縁膜を堆積した後に施されるソース・ドレイン領域の活性化熱処理により非晶質ゲート絶縁膜が結晶化してしまう。かかるゲート絶縁膜の結晶化は、ゲート絶縁膜の下地であるシリコン基板の表面に低誘電率のSiO2 膜を生成させ、ゲート絶縁膜の実効膜厚を増加させる。また、結晶化はクラスター状に起こるため、ゲート絶縁膜の電気的特性及び物理的特性の場所的なゆらぎを発生させる。このため、トランジスタの特性が安定しない。
【0004】
かかる高誘電率金属酸化物の結晶化を抑制する方法が、特開2000−12840号公報及び特開2001−77111号公報に開示されている。前者は、TaOY −AlOX 、TaOY −SiOX 、又はこれらの混合酸化物からなる非晶質薄膜をゲート絶縁膜とする。後者は、HfOY 又はZrOY と、三価の金属の酸化物、例えばAl、La又はScの酸化物との混合酸化物からなる非晶質薄膜をゲート絶縁膜とする。これらの混合酸化物からなる非晶質薄膜は、Ta、Hf又はZrの酸化物から生ずる高い誘電率を有しつつ、800℃以上の熱処理によっても結晶化を起こさない。このため、高い誘電率を有する均一なゲート絶縁膜を安定して製造することができる。
【0005】
しかし、これらの結晶化が抑制された非晶質薄膜では、高誘電率を有するTa、Hf又はZrの酸化物に、これより低誘電率の酸化物、例えばSiOX 又は三価の金属の酸化物を混合している。このため、これらの非晶質薄膜は、Ta、Hf又はZrの酸化物のような高い誘電率を有することはできない。
【0006】
【発明が解決しようとする課題】
上述したように、従来の高誘電率を有する金属酸化物からなる非晶質高誘電体膜は、結晶化温度が低く容易に結晶化するため、ゲート絶縁膜として用いた場合にトランジスタ特性のばらつきを発生しやすいという問題があった。
また、結晶化を抑制するため金属酸化物に低誘電率の酸化物を混合した非晶質薄膜は、高い誘電率を得難いという問題がある。
【0007】
本発明は、熱処理での結晶化が抑制され、かつ高い誘電率を有する非晶質高誘電体膜を提供することを目的としている。
【0008】
【課題を解決するための手段】
上記課題を解決するための本発明の第一の構成では、基板上に形成される非晶質高誘電体膜の材料を、高誘電率を有する金属酸化物と絶縁性酸化物とを成分として含む混合酸化物とする。この混合酸化物は、金属酸化物と絶縁性酸化物とを成分とするものが好ましい。しかし、誘電体特性及び絶縁特性を満たすならば、金属酸化物と絶縁性酸化物とを主たる成分とし、他の酸化物を含ませることもできる。
【0009】
この金属酸化物として、高誘電体となる遷移金属の酸化物、例えば、比誘電率が略30のHfOx 、12〜25のZrOx 、25〜65のTa2 Ox 、略55のTiOx 若しくは100以上のBST(BiSrTi酸化物)、又はこれらを成分とする混合酸化物を用いることができる。とくに、HfOx 及びZrOx は、ゲート絶縁膜としての優れた特性を有しており好ましい。また、他の遷移金属の酸化物、例えば、Y2 Ox 、LaOx 、PrOx 、GdOx 、V2 Ox 、Nb2 Ox 、Cr2 Ox 、Mo2 Ox 若しくはWOx 、又はこれらの混合酸化物を用いてもよい。なお、上述した非晶質の混合酸化物は、酸素濃度が化学量論的組成から30%程度ずれていてもよく、この範囲の酸素濃度を本明細書中ではOx と表記する。
【0010】
絶縁性酸化物は、非晶質高誘電体膜の絶縁特性を劣化させない程度の絶縁性を有する酸化物であって、例えば2酸化シリコン(SiO2 )、酸化アルミニウム(Al2 O3 )又は酸窒化シリコン(SiON)を用いることができる。また、絶縁性酸化物として、非晶質相の結晶化温度が上述の非晶質金属酸化物より高い酸化物を用いてもよい。これらの絶縁性酸化物は、よく知られているように、金属酸化物との混合酸化物からなる非晶質高誘電体膜において、活性化熱処理の際に非晶質高誘電体膜の結晶化を抑制する。
【0011】
さらに本発明の第一の構成では、非晶質高誘電体膜中の組成が膜厚方向に変化する組成分布を有する。即ち、基板近傍では金属酸化物が多く絶縁性酸化物が少ない。他方、基板から離れるにつれて金属酸化物の割合が少なくなり絶縁性酸化物の割合が多くなる。
上述した本発明の構成は、本発明の発明者が明らかにした非晶質金属薄膜の結晶化に関する以下の知見に基づき発明された。
【0012】
本発明の発明者は、非晶質金属酸化膜の結晶化が基板界面から離れた位置から始まり、非晶質金属酸化膜全体に伝播することをシミュレーションにより明らかにした。以下、このシミュレーションを説明する。
図2及び図3は、それぞれシミュレーション結果断面図(その1)及び(その2)であり、基板上に堆積された非晶質金属酸化物層中の金属原子位置を表している。
【0013】
まず、図2(a)を参照して、非晶質のSiO2 基板1上に非晶質相の金属酸化物層20を積層した分子配置を初期条件として与えた。ここでは説明を簡単にするため、金属酸化物としてHfO2 を用いたシミュレーションを説明する。次いで、金属酸化物層20が基板1と接する部分(図2(a)中のCD間)の一部を金属酸化物の結晶核21で置換する。結晶核21は、一辺が1.5nmの立方体とした。次いで、温度を1227℃に昇温して金属酸化物層20中の金属原子(ここではHf)の再配置位置を計算した。計算は分子動力学に基づくシミュレーションによりなされた。図2(b)に、昇温から320p秒間経過した後のシミュレーション結果を示す。図2(b)を参照して、金属酸化物層20中の金属原子の熱処理後の配置は、結晶核21として与えられた規則的な配列が消失し、初期条件と同様の非晶質相の配置に変化している。この結果は、基板1との界面近傍で結晶核が発生しても、この結晶核は成長せず消滅することを明らかにしている。このことは、基板近傍からは非晶質金属酸化物層20全体の結晶化につながるような結晶核の成長は起こりにくいことを示している。
【0014】
次に、図3(a)を参照して、結晶核21を基板1から1.5nm離れた位置(図3中のEF間)に配置して、熱処理後の金属原子の再配置位置を計算した。結晶核21の位置を除き、他の条件は図2を参照して説明した上述のシミュレーション条件と同様である。
図3(b)を参照して、1227℃に昇温した後320p秒経過した時には、金属酸化物層20の全体が結晶化している。この結果は、基板1との界面から離れた位置に生成した結晶核は、金属酸化物層20全体を結晶化させることを明らかにしている。
【0015】
図2及び図3を参照して説明した上述の2つのシミュレーション結果は、金属酸化物層20の結晶化は、基板1との界面から離れた位置に生成された結晶核を契機とし金属酸化物層20全体へ伝播することを示している。このとき、基板1近傍の金属酸化物層20は、本来自発的な結晶化が起こらないにもかかわらず、界面から離れた位置で始まった結晶化の伝播により結晶化してしまう。即ち、非晶質の金属酸化物層20の結晶化は、初めに基板から離れた位置で結晶化が起こり、これが伝播して全体が結晶化する。
【0016】
このように結晶核の生成位置により結晶化の進行情況が異なるのは、結晶核と接する金属酸化物のポテンシャルに関連すると本発明の発明者は考えている。
無歪み状態での結晶核及び非晶質金属酸化物のポテンシャル周期は、いずれも平均すると金属酸化物の結晶格子に近い周期を有している。従って、基板から遠いため基板との格子不整の影響が小さな位置では、金属酸化物のポテンシャル周期は結晶核のポテンシャル周期と略一致する。このため、結晶核が成長しやすく、また結晶核の生成エネルギも小さい。
【0017】
他方、基板と金属酸化物の格子不整(非晶質では平均原子間距離の不整合を意味する。)に起因して、基板近傍の金属酸化物は大きく歪んでいる。従って、基板近傍では、結晶核のポテンシャル周期と周囲の金属酸化物とのポテンシャル周期との差が大きい。このため、結晶核の成長が阻害され、また結晶核の生成エネルギーも大きい。
【0018】
このように、基板近傍では結晶核が生成しにくく、かつ結晶核の成長も抑制される。これに対して、基板から離れた位置では、結晶核が生成しやすく、かつ容易に結晶核が成長する。このシミュレーション結果は、HfOx を5nmの厚さに堆積すると非晶質膜となるが、同一堆積条件で25nm堆積すると結晶質膜となるという本発明の発明者が行った実験事実をよく説明している。
【0019】
本発明は、かかる知見に基づき発明された。図1は本発明の原理を説明する断面図であり、図1(a)は基板上に形成された本発明に係る非晶質高誘電体膜を、図1(b)はその組成分布を表している。
本発明の第一の構成の非晶質高誘電体膜は、図1を参照して、基板1近傍では金属酸化物(図1(b)中の曲線Aを参照)が多く絶縁性酸化物(図1(b)中の曲線Bを参照)が少ない。従って、基板1近傍の非晶質高誘電体膜2は、高い誘電率を有する金属酸化物の組成比が大きく、高い誘電率を有する。他方、基板1から離れるにつれて金属酸化物の割合が少なくなり結晶化を抑制する絶縁性酸化物の割合が多くなる。従って、基板1から離れた位置にある非晶質高誘電体膜2の結晶化が抑制される。即ち、本構成の非晶質高誘電体膜は、結晶化を起こしやすい基板から離れた位置では誘電率の低下を許容して結晶化を抑制する組成とし、結晶化を起こしにくい基板近傍では誘電率を低下する組成を少なくして高誘電率を有する組成とする。
【0020】
かかる構成では、基板から離れた位置での結晶化の発生が抑制されるので、ここから伝播して引き起こされる非晶質高誘電体膜全体の結晶化を回避することができる。一方、基板近傍では高誘電率の組成を有するから、非晶質高誘電体膜の実効誘電率は高くなる。このような高誘電率の組成の非晶質高誘電体膜は一般的に結晶化しやすいが、本構成では基板近傍に配置されるため結晶化は十分に抑制されている。従って、結晶化が抑制されかつ高い実効誘電率を有する非晶質高誘電体膜が提供される。
【0021】
これを従来のものと比較すると、従来の混合酸化物からなる非晶質高誘電体膜では、全体が均一な組成で構成されている。従って、従来は、基板から最も遠い位置にあり結晶化が最も起こりやすい部分でも結晶化が起こらない組成により非晶質高誘電体膜全体を構成しなければならない。このような組成は、本構成での基板から最も離れた位置の組成、即ち絶縁性酸化物が最も多くそのため誘電率が最も低い部分の組成に該当する。このため、従来の非晶質高誘電体膜の実効誘電率は本発明のものより低くなる。
【0022】
本第一の構成において、金属酸化物の組成比分布は、高い誘電率を有しかつ結晶化しにくい組成分布でなければならない。実験によれば、金属酸化物の組成比が50%、厚さ65nmの非晶質高誘電体膜は、1000℃、数秒間の熱処理により結晶化してしまう。従って、基板から離れた位置では金属酸化物の組成比は50モル%以下であることが望ましい。例えば、金属酸化物の組成比を、基板近傍で40〜100モル%、より好ましくは60〜100モル%とし、基板から最遠の位置で0〜40モル%、より好ましくは0〜20モル%とすることが好ましい。ここで、0モル%及び100モル%とは、意図的には金属酸化物を含有しない組成、及び金属酸化物以外の成分を意図的には含有しない組成との意味である。
【0023】
上述したシミュレーションは、非晶質のSiO2 を基板としている。この基板を結晶質のSiO2 に代えても、また結晶質のSiに代えても、同様の結果が得られた。このことは、結晶化の傾向は非晶質高誘電体膜の下地である基板の平均原子間距離に依存し、基板の結晶質と非晶質との相違は大きな影響を与えないことを示唆している。
【0024】
なお、本発明に係る該非晶質高誘電体膜は、非晶質高誘電体膜を使用する半導体装置一般に適用することができる。とくに、電界効果トランジスタのゲート絶縁膜として優れている。また、キャパシタの誘電体として使用し、リーク電流を少なくすることもできる。
【0025】
【発明の実施の形態】
本発明を、ゲート絶縁膜に適用した実施形態例の製造工程を参照して説明する。
図4は本発明の第一実施形態例断面工程図であり、MOSトランジスタの製造工程を表している。図4(a)を参照して、シリコン基板1a表面にフィールド酸化膜6により画定されたトランジスタ形成領域を形成し、そのトランジスタ形成領域に表出するシリコン基板1a表面を酸化して、厚さ0.5〜1nmのSiO2 薄膜1bを形成する。このSiO2 薄膜1bは、この上に堆積される非晶質高誘電体膜2とシリコン基板1aとの反応により、その界面に不均一な厚さのSiO2 層が形成されるのを防止するためのもので、その必要がなければ形成しなくてもよい。
【0026】
次いで、図4(b)を参照して、CVD法(化学的気相堆積法)を用いて、シリコン基板1a上全面に厚さ4nmの非晶質高誘電体膜2を堆積する。CVD法は、基板温度を500℃とし、Hf又はZrの原料ガスとSiO2 又はAl2 O3 の原料ガスとを混合して全圧が65Paになるように供給した。ここで、Hf又はZrの原料ガスのSiO2 又はAl2 O3 の原料ガスに対する混合比を、堆積が0.5nm進行するごとにHf又はZrの組成比が5%増加するように堆積の進行とともに階段状に増加した。もちろん、原料ガスの混合比の他、組成比を変化する他の方法を用いても差し支えない。
【0027】
図5は本発明の第一実施形態例組成分布図であり、非晶質高誘電体膜の組成分布を表している。上記のCVD法による非晶質高誘電体膜2の堆積の結果、図5を参照して、シリコン基板1aの表面に形成されたSiO2 薄膜1b上に、HfOx 又はZrOx とSiO2 又はAl2 O3 との混合酸化物からなる非晶質高誘電体膜2が形成された。なお、図5には、説明を簡単にするためHfOx とSiO2 との混合酸化物のみ記載している。
【0028】
高誘電率を有する金属酸化物の成分、例えばHfOx は、図5中の実線(イ)を参照して、基板1との界面では60モル%であり、基板1界面から離れるにつれ直線的に減少し、非晶質高誘電体膜の表面では20モル%になった。他方、結晶化を抑制する酸化物、例えばSiO2 は、金属酸化物の分布とは逆に、40モル%から80モル%まで基板界面から離れるにつれ増加している。
【0029】
次いで、図4(c)を参照して、非晶質高誘電体膜2上にゲート電極3を形成し、ゲート電極3の外側に延在する非晶質高誘電体膜2及びSiO2 薄膜1bをエッチングして除去する。次いで、ゲート電極3をマスクとするイオン注入により低濃度領域4aを形成後、ゲート電極3の側壁にサイドウオール3aを形成し、イオン注入により高濃度領域4bを形成する。
【0030】
次いで、図4(d)を参照して、ランプアニールにより1000℃、10秒間の活性化熱処理を行い、イオン注入された低濃度領域4a及び高濃度領域4bを活性化して活性化された低濃度領域5a及び高濃度領域5bからなるソース・ドレイン領域を形成する。
この工程により製造されたMOSトランジスタのゲート絶縁膜(厚さ0.5nmのSiO2 薄膜1bと厚さ4nmの非晶質高誘電体膜2からなる積層膜)は、高い実効誘電率を有するとともに、完全に非晶質相の状態を保持していた。
【0031】
本発明の第二実施形態例は、第一実施形態例の非晶質高誘電体膜2の製造工程をスパッタ法に変えたものである。他の製造工程は第一実施形態例と同一である。
図1(a)を参照して、第一実施形態例と同様にして、シリコン基板1a表面にSiO2 薄膜1bを形成する。次いで、図4(b)を参照して、スパッタ法を用いて、シリコン基板1a上全面に厚さ5nmの非晶質高誘電体膜2を堆積した。スパッタ条件は、基板温度を300℃、Arガス圧を1.0Pa、堆積初期のスパッタ電力を300Wとした。なお、Arガスに酸化性ガスを混合することが堆積膜中の酸素量を増加するために好ましい。
【0032】
ターゲットは、金属酸化物、例えばHfO2 又はZrO2 の焼結板と、Al2 O3 の焼結板又はSiO2 の板を用いた。スパッタは、まずHfO2 又はZrO2 の焼結板をターゲットとしてHfO2 又はZrO2 を堆積した。次いで、HfO2 又はZrO2 と、Al2 O3 又はSiO2 とを、同時に又は交互にスパッタして、金属酸化物とAl2 O3 又はSiO2 との混合酸化物からなる非晶質高誘電体膜2を堆積した。
【0033】
スパッタ中は、堆積が1.0nm進行するごとにHf又はZrの組成比が20%減少するように、HfO2 又はZrO2 のスパッタ電力あるいはAl2 O3 又はSiO2 のスパッタ電力を、それぞれ調整した。
このスパッタ法による非晶質高誘電体膜の堆積の結果、シリコン基板1aの表面に形成されたSiO2 薄膜1b上に、HfOx 又はZrOx とSiO2 又はAl2 O3 との混合酸化物からなる非晶質高誘電体膜2が形成された。
【0034】
高誘電率を有する金属酸化物の成分、例えばHfOx は、基板1との界面では100モル%であり、基板1界面から離れるにつれ直線的に減少し、非晶質高誘電体膜の表面では0モル%になった。他方、結晶化を抑制する酸化物、例えばSiO2 は、金属酸化物の分布とは逆に、0モル%から100モル%まで基板界面から離れるにつれ増加している。
【0035】
次いで、第一実施形態例と同様の工程でMOSトランジスタを制作した。このMOSトランジスタのゲート絶縁膜は、非晶質相の状態を完全に保持していた。
上述した本明細書には、以下の付記記載の発明が含まれている。
(付記1)基板上に形成された非晶質高誘電体膜を有する半導体装置において、
該非晶質高誘電体膜は、高誘電率を有する金属酸化物と、非晶質相の結晶化温度が該金属酸化物より高温の絶縁性酸化物とを含有する混合酸化物からなり、
該非晶質高誘電体膜中の膜厚方向の組成分布は、該金属酸化物の該絶縁性酸化物に対する組成比が該基板から離れるにつれ小さくなることを特徴とする半導体装置。
【0036】
(付記2)基板上に形成された非晶質高誘電体膜を有する半導体装置において、
該非晶質高誘電体膜は、高誘電率を有する金属酸化物と、酸化シリコン又は酸化アルミニウムとを含有する混合酸化物からなり、
該非晶質高誘電体膜中の膜厚方向の組成分布は、該金属酸化物の該酸化シリコン又は該酸化アルミニウムに対する組成比が該基板から離れるにつれ小さくなることを特徴とする半導体装置。
【0037】
(付記3)該金属酸化物の組成比を、基板近傍では60モル%以上とし、基板から最遠では20%以下とした付記1又は2記載の半導体装置。
(付記4)該金属酸化物が、HfOx 、ZrOx 、Ta2 Ox 、TiOx 、Y2 Ox 、La2 Ox 若しくはPr2 Ox 、又はこれらの混合酸化物からなる付記1、2又は3記載の半導体装置。
【0038】
(付記5)該金属酸化物が、HfOx 、ZrOx 若しくはTiOx 、又はこれらの混合酸化物からなる付記1、2又は3記載の半導体装置。
(付記6)該非晶質高誘電体膜をゲート絶縁膜とする電界効果トランジスタを備えた付記1、2、3、4又は5記載の半導体装置。
(付記7)該基板は、シリコン基板と該シリコン基板の表面に形成されたSiO2 薄膜とを有する付記1、2、3、4、5又は6記載の半導体装置。
【0039】
(付記8)該基板は、シリコン基板からなる付記1、2、3、4、5、6又は7記載の半導体装置。
(付記9)基板上に、高誘電率を有する金属酸化物と、非晶質相の結晶化温度が該金属酸化物より高温の絶縁性酸化物とを含有する混合酸化物からなる非晶質高誘電体膜の堆積方法において、
該非晶質高誘電体膜中の該金属酸化物の該絶縁性酸化物に対する組成比が堆積の進行と共に小さくなるように該非晶質高誘電体膜の堆積条件を変化させることを特徴とする非晶質高誘電体膜の堆積方法。
【0040】
(付記10)該非晶質高誘電体膜の堆積は、CVD法(化学的気相堆積法)を用いることを特徴とする付記9記載の非晶質高誘電体膜の堆積方法。
【0041】
【発明の効果】
上述したように、本発明によれば結晶化しにくくかつ実効誘電率が高い誘電体膜を形成することができるので、MOSトランジスタ又はキャパシタの性能向上に寄与するところが大きい。
【図面の簡単な説明】
【図1】本発明の原理を説明する断面図
【図2】シミュレーション結果断面図(その1)
【図3】シミュレーション結果断面図(その2)
【図4】本発明の第一実施形態例断面工程図
【図5】本発明の第一実施形態例組成分布図
【符号の説明】
1 基板
1a シリコン基板
1b SiO2 薄膜
2 非晶質高誘電体膜
3 ゲート電極
3a サイドウオール
4 イオン注入領域
4a,5a 低濃度領域
4b,5b 高濃度領域
5 ソース・ドレイン領域
6 フィールド酸化膜
20 金属酸化物層
21 結晶核
Claims (5)
- 基板上に形成された非晶質高誘電体膜を有する半導体装置において、
該非晶質高誘電体膜は、高誘電率を有する金属酸化物と、非晶質相の結晶化温度が該金属酸化物より高温の絶縁性酸化物とを含有する混合酸化物からなり、
該非晶質高誘電体膜中の膜厚方向の組成分布は、該金属酸化物の該絶縁性酸化物に対する組成比が該基板から離れるにつれ小さくなることを特徴とする半導体装置。 - 基板上に形成された非晶質高誘電体膜を有する半導体装置において、
該非晶質高誘電体膜は、高誘電率を有する金属酸化物と、酸化シリコン又は酸化アルミニウムとを含有する混合酸化物からなり、
該非晶質高誘電体膜中の膜厚方向の組成分布は、該金属酸化物の該酸化シリコン又は該酸化アルミニウムに対する組成比が該基板から離れるにつれ小さくなることを特徴とする半導体装置。 - 該金属酸化物の組成比を、基板近傍では60モル%以上とし、基板から最遠では20%以下とした請求項1又は2記載の半導体装置。
- 基板上に、高誘電率を有する金属酸化物と、非晶質相の結晶化温度が該金属酸化物より高温の絶縁性酸化物とを含有する混合酸化物からなる非晶質高誘電体膜の堆積方法において、
該非晶質高誘電体膜中の該金属酸化物の該絶縁性酸化物に対する組成比が堆積の進行と共に小さくなるように該非晶質高誘電体膜の堆積条件を変化させることを特徴とする非晶質高誘電体膜の堆積方法。 - 該非晶質高誘電体膜の堆積は、CVD法(化学的気相堆積法)を用いることを特徴とする請求項4記載の非晶質高誘電体膜の堆積方法。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2002193789A JP4075485B2 (ja) | 2002-07-02 | 2002-07-02 | 半導体装置および非晶質高誘電体膜の堆積方法 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2002193789A JP4075485B2 (ja) | 2002-07-02 | 2002-07-02 | 半導体装置および非晶質高誘電体膜の堆積方法 |
Publications (2)
Publication Number | Publication Date |
---|---|
JP2004039813A true JP2004039813A (ja) | 2004-02-05 |
JP4075485B2 JP4075485B2 (ja) | 2008-04-16 |
Family
ID=31702669
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2002193789A Expired - Fee Related JP4075485B2 (ja) | 2002-07-02 | 2002-07-02 | 半導体装置および非晶質高誘電体膜の堆積方法 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP4075485B2 (ja) |
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---|---|---|---|---|
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|
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