KR101371495B1 - 반도체 소자 및 그 제조 방법 - Google Patents

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trench
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이종석
홍경국
천대환
정영균
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현대자동차주식회사
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Abstract

본 발명의 실시예에 따른 반도체 소자는 n+형 탄화 규소 기판, n+형 탄화 규소 기판의 제1면에 차례로 배치되어 있는 n-형 에피층, p형 에피층 및 n+ 영역, n+ 영역 및 p형 에피층을 관통하고, n-형 에피층에 배치되어 있으며, 양쪽 측면에 배치되어 있는 복수 개의 돌기를 포함하는 트렌치, 트렌치 내에 배치되어 있는 게이트 절연막, 게이트 절연막 위에 배치되어 있는 게이트 전극, 게이트 전극 위에 배치되어 있는 산화막, p형 에피층, n+ 영역 및 산화막 위에 배치되어 있는 소스 전극, 그리고 n+형 탄화 규소 기판의 제2면에 위치하는 드레인 전극을 포함하고, 복수 개의 돌기는 p형 에피층으로 뻗어 있다.

Description

반도체 소자 및 그 제조 방법{SEMICONDUCTOR DEVICE AND METHOD MANUFACTURING THE SAME}
본 발명은 탄화 규소(SiC, 실리콘 카바이드)를 포함하는 반도체 소자 및 그 제조 방법에 관한 것이다.
최근 응용 기기의 대형화 대용량화 추세에 따라 높은 항복전압과 높은 전류 및 고속 스위칭 특성을 갖는 전력용 반도체 소자의 필요성이 대두되고 있다.
이에 따라 종래의 실리콘(Silicon)을 이용한 MOSFET(metal oxide semiconductor field effect transistor, 금속 산화막 반도체 전계 트랜지스터) 대신에 탄화 규소(SiC, 실리콘 카바이드)를 이용한 MOSFET에 대한 연구 및 개발이 많이 이루어지고 있다. 특히, 수직형 트렌치(trench) MOSFET에 대한 개발이 많이 이루어지고 있다.
수직형 트렌치 MOSFET 의 경우, 채널은 트렌치의 양쪽 측면의 p형 에피층에 형성된다. 이 때, 채널의 너비는 p형 에피층의 두께에 비례하게 된다.
통전되는 전류량을 증가시키기 위하여 채널의 너비를 길게 형성할 수 있으나, 채널의 너비는 p형 에피층의 두께에 비례하기 때문에 p형 에피층의 두께를 더 두껍게 형성해야 하므로, 반도체 소자의 면적이 증가하게 된다.
본 발명이 해결하고자 하는 과제는 트렌치 게이트가 적용된 탄화 규소 MOSFET 에서 채널의 너비를 향상시키는 것이다.
본 발명의 실시예에 따른 반도체 소자는 n+형 탄화 규소 기판, n+형 탄화 규소 기판의 제1면에 차례로 배치되어 있는 n-형 에피층, p형 에피층 및 n+ 영역, n+ 영역 및 p형 에피층을 관통하고, n-형 에피층에 배치되어 있으며, 양쪽 측면에 배치되어 있는 복수 개의 돌기를 포함하는 트렌치, 트렌치 내에 배치되어 있는 게이트 절연막, 게이트 절연막 위에 배치되어 있는 게이트 전극, 게이트 전극 위에 배치되어 있는 산화막, p형 에피층, n+ 영역 및 산화막 위에 배치되어 있는 소스 전극, 그리고 n+형 탄화 규소 기판의 제2면에 위치하는 드레인 전극을 포함하고, 복수 개의 돌기는 p형 에피층으로 뻗어 있다.
트렌치의 한 측면에 위치한 복수 개의 돌기는 서로 떨어져 배치되어 있을 수 있다.
복수 개의 돌기는 트렌치의 측면과 p형 에피층이 접촉하는 부분에 배치되어 있을 수 있다.
본 발명의 실시예에 따른 반도체 소자의 제조 방법은 n+형 탄화 규소 기판의 제1면에 n-형 에피층, p형 에피층 및 n+ 영역을 차례로 형성하는 단계, n+ 영역 및 p형 에피층을 관통하고, n-형 에피층의 일부를 식각하여 트렌치를 형성하는 단계, 그리고 트렌치의 양쪽 측면을 식각하여 복수 개의 돌기를 형성하는 단계를 포함하고, 복수 개의 돌기는 p형 에피층으로 뻗어 있다.
본 발명의 실시예에 따른 반도체 소자의 제조 방법은 복수 개의 돌기를 형성하는 단계 이후에 트렌치 내에 게이트 절연막을 형성하는 단계, 게이트 절연막 위에 게이트 전극을 형성하는 단계, 게이트 절연막 및 게이트 전극 위에 산화막을 형성하는 단계, 그리고 p형 에피층, n+ 영역 및 산화막 위에 소스 전극을 형성하고, n+형 탄화 규소 기판의 제2면에 드레인 전극을 형성하는 단계를 더 포함할 수 있다.
이와 같이 본 발명의 실시예에 따르면, 트렌치의 양쪽 측면에 p형 에피층으로 뻗은 복수의 돌기를 형성하여 채널의 너비를 종래에 비해 길게 형성할 수 있다.
채널의 너비가 증가함에 따라 채널 저항을 감소시킬 수 있고, 통전되는 전류량을 증가시킬 수 있다.
또한, 동일한 전류량을 얻기 위해서는 반도체 소자의 면적을 줄일 수 있으므로, 생산 원가를 감소시킬 수 있다.
도 1은 본 발명의 실시예에 따른 반도체 소자의 단면도이다.
도 2는 도 1의 A 부분을 확대 도시한 도면이다.
도 3 내지 도 6은 본 발명의 실시예에 따른 반도체 소자의 제조 방법을 순서대로 도시한 도면이다.
첨부한 도면들을 참조하여 본 발명의 바람직한 실시예들을 상세히 설명하기로 한다. 그러나, 본 발명은 여기서 설명되는 실시예에 한정되지 않고 다른 형태로 구체화될 수도 있다. 오히려, 여기서 소개되는 실시예들은 개시된 내용이 철저하고 완전해질 수 있도록 그리고 당업자에게 본 발명의 사상이 충분히 전달될 수 있도록 하기 위해 제공되는 것이다.
도면들에 있어서, 층 및 영역들의 두께는 명확성을 기하기 위하여 과장된 것이다. 또한, 층이 다른 층 또는 기판 "상"에 있다고 언급되는 경우에 그것은 다른 층 또는 기판 상에 직접 형성될 수 있거나 또는 그들 사이에 제 3의 층이 개재될 수도 있다. 명세서 전체에 걸쳐서 동일한 참조번호로 표시된 부분들은 동일한 구성요소들을 의미한다.
도 1은 본 발명의 실시예에 따른 반도체 소자의 단면도이고, 도 2는 도 1의 A 부분을 확대 도시한 도면이다.
도 1 및 도 2를 참조하면, 본 실시예에 따른 반도체 소자는 n+형 탄화 규소 기판(100)의 제1면에 n-형 에피층(200), p형 에피층(300) 및 n+ 영역(400)이 순차적으로 배치되어 있다.
n-형 에피층(200), p형 에피층(300) 및 n+ 영역(400)에는 트렌치(450)가 배치되어 있다. 트렌치(450)는 n+ 영역(400) 및 p형 에피층(300)을 관통한다. 트렌치(450)의 양쪽 측면에는 복수의 돌기(455)가 배치되어 있다. 이러한 돌기(455)들은 p형 에피층(300)으로 뻗어 있다. 즉, 돌기(455)는 트렌치(450)의 측면과 p형 에피층(300)이 접촉하는 부분에 배치되어 있다. 또한, 트렌치(450)의 한 측면에 위치한 돌기(455)들은 서로 떨어져 배치되어 있다.
트렌치(450)의 양쪽 측면의 p형 에피층(300)에는 채널(350)이 배치되어 있다. 채널(350)은 돌기(455)와 접촉하고 있다. 이에 따라, 채널(350)의 너비는 돌기(455)의 둘레를 포함하므로, 채널(350)의 너비는 종래에 비해 돌기(455)의 길이(T)의 총합의 두 배만큼 더 길어진다.
트렌치(450) 내에는 게이트 절연막(500)이 배치되어 있고, 게이트 절연막(500) 위에는 게이트 전극(600)이 배치되어 있고, 게이트 절연막(500) 및 게이트 전극(600) 위에는 산화막(510)이 배치되어 있다. 게이트 전극(600)은 트렌치(450)를 채우고 있다.
p형 에피층(300), n+ 영역(400) 및 산화막(510) 위에는 소스 전극(700)이 형성되어 있다. n+형 탄화 규소 기판(100)의 제2면에는 드레인 전극(800)이 형성되어 있다.
이와 같이, 트렌치(450)의 양쪽 측면에 p형 에피층(300)으로 뻗은 복수의 돌기(455)를 형성하여 채널(350)의 너비를 종래에 비해 길게 형성할 수 있다.
채널(350)의 너비가 증가함에 따라 채널(350) 저항의 감소 및 통전되는 전류량의 증가가 되는 효과를 얻을 수 있다.
또한, 동일한 전류량을 얻기 위해서는 반도체 소자의 면적을 줄일 수 있으므로, 생산 원가가 감소되는 효과를 얻을 수 있다.
그러면 도 3 내지 도 6 및 도 1을 참고하여, 본 발명의 실시예에 따른 반도체 소자의 제조 방법에 대해 상세하게 설명한다.
도 3 내지 도 6은 본 발명의 실시예에 따른 반도체 소자의 제조 방법을 순서대로 도시한 도면이다.
도 3에 도시한 바와 같이, n+형 탄화 규소 기판(100)을 준비하고, n+형 탄화 규소 기판(100)의 제1면에 제1 에피택셜 성장으로 n-형 에피층(200)을 형성하고, n-형 에피층(200) 위에 제2 에피택셜 성장으로 p형 에피층(300)을 형성하고, p형 에피층(300) 위에 제3 에피택셜 성장으로 n+ 영역(400)을 형성한다.
본 실시예에서는 n+ 영역(400)을 제3 에피택셜 성장으로 형성하였지만, 에피택셜 성장을 진행하지 않고 p형 에피층(300)의 일부 표면에 n+ 이온을 주입하여 n+ 영역(400)을 형성할 수도 있다.
도 4에 도시한 바와 같이, n+ 영역(400) 및 p형 에피층(300)을 관통하고, n-형 에피층(200)의 일부를 식각하여 트렌치(450)를 형성한다.
도 5에 도시한 바와 같이, 트렌치(450)의 양쪽 측면의 일부를 식각하여 복수의 돌기(455)를 형성한다. 돌기(455)는 p형 에피층(300)으로 뻗어 있다. 즉, 돌기(455)는 트렌치(450)의 측면과 p형 에피층(300)이 접촉하는 부분에 형성된다. 또한, 트렌치(450)의 한 측면에 위치한 돌기(455)들은 서로 떨어져 형성된다.
도 6에 도시한 바와 같이, 트렌치(450) 내에 게이트 절연막(500)을 형성하고, 게이트 절연막(500) 위에 게이트 전극(600)을 형성한다. 게이트 절연막(500) 및 게이트 전극(600) 위에 산화막(510)을 형성하고, n+ 영역(400)의 일부를 식각한다.
도 1에 도시한 바와 같이, p형 에피층(300), n+ 영역(400) 및 산화막(510) 위에 소스 전극(700)을 형성하고, n+형 탄화 규소 기판(100)의 제2면에 드레인 전극(800)을 형성한다.
이상에서 본 발명의 바람직한 실시예에 대하여 상세하게 설명하였지만 본 발명의 권리범위는 이에 한정되는 것은 아니고 다음의 청구범위에서 정의하고 있는 본 발명의 기본 개념을 이용한 당업자의 여러 변형 및 개량 형태 또한 본 발명의 권리범위에 속하는 것이다.
100: n+형 탄화 규소 기판 200: n-형 에피층
300: p형 에피층 400: n+ 영역
450: 트렌치 455: 돌기
500: 게이트 절연막 510: 산화막
600: 게이트 전극 700: 소스 전극
800: 드레인 전극

Claims (7)

  1. n+형 탄화 규소 기판,
    상기 n+형 탄화 규소 기판의 제1면에 차례로 배치되어 있는 n-형 에피층, p형 에피층 및 n+ 영역,
    상기 n+ 영역 및 상기 p형 에피층을 관통하고, 상기 n-형 에피층에 배치되어 있고, 양쪽 측면에 배치되어 있는 복수 개의 돌기를 포함하는 트렌치,
    상기 트렌치 내에 배치되어 있는 게이트 절연막,
    상기 게이트 절연막 위에 배치되어 있는 게이트 전극,
    상기 게이트 전극 위에 배치되어 있는 산화막,
    상기 p형 에피층, 상기 n+ 영역 및 상기 산화막 위에 배치되어 있는 소스 전극, 그리고
    상기 n+형 탄화 규소 기판의 제2면에 위치하는 드레인 전극을 포함하고,
    상기 복수 개의 돌기는 상기 p형 에피층으로 뻗어 있는 반도체 소자.
  2. 제1항에서,
    상기 트렌치의 한 측면에 위치한 상기 복수 개의 돌기는 서로 떨어져 배치되어 있는 반도체 소자.
  3. 제2항에서,
    상기 복수 개의 돌기는 상기 트렌치의 측면과 상기 p형 에피층이 접촉하는 부분에 배치되어 있는 반도체 소자.
  4. n+형 탄화 규소 기판의 제1면에 n-형 에피층, p형 에피층 및 n+ 영역을 차례로 형성하는 단계,
    상기 n+ 영역 및 상기 p형 에피층을 관통하고, 상기 n-형 에피층의 일부를 식각하여 트렌치를 형성하는 단계, 그리고
    상기 트렌치의 양쪽 측면을 식각하여 복수 개의 돌기를 형성하는 단계를 포함하고,
    상기 복수 개의 돌기는 상기 p형 에피층으로 뻗어 있는 반도체 소자의 제조 방법.
  5. 제4항에서,
    상기 트렌치의 한 측면에 위치한 상기 복수 개의 돌기는 서로 떨어져 형성되는 반도체 소자의 제조 방법.
  6. 제5항에서,
    상기 복수 개의 돌기는 상기 트렌치의 측면과 상기 p형 에피층이 접촉하는 부분에 형성되는 반도체 소자의 제조 방법.
  7. 제4항에서,
    상기 복수 개의 돌기를 형성하는 단계 이후에
    상기 트렌치 내에 게이트 절연막을 형성하는 단계,
    상기 게이트 절연막 위에 게이트 전극을 형성하는 단계,
    상기 게이트 절연막 및 상기 게이트 전극 위에 산화막을 형성하는 단계, 그리고
    상기 p형 에피층, 상기 n+ 영역 및 상기 산화막 위에 소스 전극을 형성하고, 상기 n+형 탄화 규소 기판의 제2면에 드레인 전극을 형성하는 단계를 더 포함하는 반도체 소자의 제조 방법.
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