CN104051515A - 半导体器件 - Google Patents

半导体器件 Download PDF

Info

Publication number
CN104051515A
CN104051515A CN201410090758.9A CN201410090758A CN104051515A CN 104051515 A CN104051515 A CN 104051515A CN 201410090758 A CN201410090758 A CN 201410090758A CN 104051515 A CN104051515 A CN 104051515A
Authority
CN
China
Prior art keywords
layer
nitride semiconductor
semiconductor layer
acceptor
superlattice
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
CN201410090758.9A
Other languages
English (en)
Other versions
CN104051515B (zh
Inventor
中山达峰
宫本广信
冈本康宏
根贺亮平
金泽全彰
井上隆
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Renesas Electronics Corp
Original Assignee
Renesas Electronics Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Renesas Electronics Corp filed Critical Renesas Electronics Corp
Publication of CN104051515A publication Critical patent/CN104051515A/zh
Application granted granted Critical
Publication of CN104051515B publication Critical patent/CN104051515B/zh
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66446—Unipolar field-effect transistors with an active layer made of a group 13/15 material, e.g. group 13/15 velocity modulation transistor [VMT], group 13/15 negative resistance FET [NERFET]
    • H01L29/66462—Unipolar field-effect transistors with an active layer made of a group 13/15 material, e.g. group 13/15 velocity modulation transistor [VMT], group 13/15 negative resistance FET [NERFET] with a heterojunction interface channel or gate, e.g. HFET, HIGFET, SISFET, HJFET, HEMT
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/12—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/15—Structures with periodic or quasi periodic potential variation, e.g. multiple quantum wells, superlattices
    • H01L29/151—Compositional structures
    • H01L29/152—Compositional structures with quantum effects only in vertical direction, i.e. layered structures with quantum effects solely resulting from vertical potential variation
    • H01L29/155—Comprising only semiconductor materials
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/778—Field effect transistors with two-dimensional charge carrier gas channel, e.g. HEMT ; with two-dimensional charge-carrier layer formed at a heterojunction interface
    • H01L29/7786—Field effect transistors with two-dimensional charge carrier gas channel, e.g. HEMT ; with two-dimensional charge-carrier layer formed at a heterojunction interface with direct single heterostructure, i.e. with wide bandgap layer formed on top of active layer, e.g. direct single heterostructure MIS-like HEMT
    • H01L29/7787—Field effect transistors with two-dimensional charge carrier gas channel, e.g. HEMT ; with two-dimensional charge-carrier layer formed at a heterojunction interface with direct single heterostructure, i.e. with wide bandgap layer formed on top of active layer, e.g. direct single heterostructure MIS-like HEMT with wide bandgap charge-carrier supplying layer, e.g. direct single heterostructure MODFET
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/12—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/20—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed including, apart from doping materials or other impurities, only AIIIBV compounds
    • H01L29/2003—Nitride compounds

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Physics & Mathematics (AREA)
  • Ceramic Engineering (AREA)
  • Computer Hardware Design (AREA)
  • Manufacturing & Machinery (AREA)
  • Junction Field-Effect Transistors (AREA)
  • Insulated Gate Type Field-Effect Transistor (AREA)
  • Semiconductor Lasers (AREA)
  • Chemical & Material Sciences (AREA)
  • Materials Engineering (AREA)

Abstract

本发明提供了一种半导体器件，为了改进半导体器件的性能。例如，假设在缓冲层和沟道层之间***超晶格层，被引入到形成超晶格层的一部分的氮化物半导体层中的受主的浓度高于被引入到形成超晶格层的另一部分的氮化物半导体层中的受主的浓度。也即，被引入到具有小带隙的氮化物半导体层中的受主的浓度高于被引入到具有大带隙的氮化物半导体层中的受主的浓度。

Description

半导体器件
相关申请的交叉引用
包括说明书、附图和摘要的、于2013年3月13日提交的第2013-051047号日本专利申请的公开内容通过整体引用并入本文。
技术领域
本发明涉及一种半导体器件，例如涉及一种将应用于使用氮化物半导体层的半导体器件的有效技术。
背景技术
第3960957号日本专利（专利文献1）描述了一种用于从第一层和第二层的层叠结构形成缓冲层的技术，第一层由作为氮化物半导体层的GaN层形成，第二层由作为氮化物半导体层的AlGaN层形成并且具有比第一层的能带更大的能带。在该技术中，作为受主的镁（Mg）被引入到第一层和第二层中，并且被引入到第一层的镁的添加量与被引入到第二层中的镁的添加量是相同的。
发明内容
例如，在半导体制造技术中，通过将导电杂质引入到半导体层中，形成了其中电子作为多数载流子的n型半导体层以及其中空穴作为多数载流子的p型半导体层。具体地，例如，当通过添加电子施主（n型杂质）至半导体层而形成n型半导体层时，通过添加接受电子的电子受主（p型杂质）至半导体层而形成p型半导体层。
因此，在作为一种类型的半导体层的氮化物半导体层中，通过引入由例如硅（Si）所代表的施主形成n型半导体层，并且通过引入由例如镁（Mg）所代表的受主形成p型半导体层。
此处，实际上，不仅可以通过添加导电杂质至半导体层、而且也可以通过例如在添加导电杂质至半导体层之后执行加热处理以由此激活所添加的导电杂质，而使得半导体层用作n型半导体层和p型半导体层。
然而，氮化物半导体层具有的特性在于其中添加的受主的激活率较低，特别是当形成p型半导体层时。已知的是尚未激活的受主在氮化物半导体层中形成所谓深能级，并且结果由于深能级而存在使得半导体器件性能退化的风险。因此，特别是在氮化物半导体层中，希望改进受主的激活率并且改进半导体器件的性能。
从本说明书和附图的描述将明晰其它问题和新特征。
根据实施例的半导体器件包括由第一氮化物半导体层和第二氮化物半导体层的层叠结构形成的超晶格层，第二氮化物半导体层具有比第一氮化物半导体层的带隙更大的带隙。此时，被引入到第一氮化物半导体层中的导电杂质的浓度比被引入到第二氮化物半导体层中的导电杂质的浓度更大。
根据实施例的半导体器件，可以增强半导体器件的性能。
附图说明
图1是示出了根据相关技术1的半导体器件的配置示例的截面图；
图2是示出了根据相关技术2的功率FET的配置示例的截面图；
图3是示出了根据第一实施例的半导体器件的配置示例的截面图；
图4A是示出了超晶格层的示意性配置的图；图4B是示出了包括超晶格层的每一层的带隙的图；图4C是示出了被引入到超晶格层的每一层中的受主的浓度的图；
图5是示出了其中被引入到具有较小带隙的氮化物半导体层中的受主被激活的状态的能带图；
图6是示出了其中被引入到具有较大带隙的氮化物半导体层中的受主被激活的状态的能带图；
图7是示出了根据第一实施例的半导体器件的制造工艺的截面图；
图8是示出了在图7的工艺之后半导体器件的制造工艺的截面图；
图9是示出了在图8的工艺之后半导体器件的制造工艺的截面图；
图10是示出了在图9的工艺之后半导体器件的制造工艺的截面图；
图11是示出了在图10的工艺之后半导体器件的制造工艺的截面图；
图12是示出了在图11的工艺之后半导体器件的制造工艺的截面图；
图13是示出了在图12的工艺之后半导体器件的制造工艺的截面图；
图14是示出了在图13的工艺之后半导体器件的制造工艺的截面图；
图15是示出了根据第二实施例的半导体器件的配置的截面图；
图16是示出了根据第二实施例的半导体器件的另一配置的截面图；
图17是示出了具有脊式结构的半导体激光器的配置的截面图；以及
图18是示出了具有嵌入式结构的半导体激光器的配置的截面图。
具体实施方式
如果为了方便需要，将把以下实施例划分为多个部分或实施例来解释。除了特别明显示出的情形之外，它们并非相互不关联，并且其中一个具有对另一个的一些或全部的诸如修改、细节和补充解释的关系。
在以下实施例中，当涉及要素等的数目（包括数目、数值、数量、范围等）时，它们可以不限于特定数目而是可以比特定数目更大或更小，除了其中明确地特别指定以及其中明确地理论上限定为特定数目的情形之外。
此外，在以下实施例中，无需多言的是要素（包括要素步骤等）并非必需不可缺少，除了其中明确地特别指定以及其中从理论观点等出发视作明确不可缺少的情形之外。
类似地，在以下实施例中，当涉及要素等的形状、位置关系等时，基本上将包括类似于该形状的要素，除了其中明确地特别指定以及其中从理论观点出发视作明确不正确的情形之外。该声明也适用于如上所述的数值和范围。
此外，在用于解释实施例的所有附图中，原则上相同的附图标记表示相同的构件，并且省略了对相同构件的重复解释。为了使得附图可理解，即便其是平视图也可以附上阴影。
（第一实施例）
<相关技术的描述>
图1是示出了根据相关技术1的半导体器件的配置示例的截面图。在相关技术1中，包括高电子迁移率晶体管的功率FET（场效应晶体管）将作为半导体器件的示例进行描述。
如图1所示，在相关技术1的功率FET中，经由包括例如AlN层（氮化铝层）的成核层CL而在包括例如硅的半导体衬底1S之上形成包括例如Al0.07Ga0.93N的缓冲层BUF。此外，在缓冲层BUF之上形成包括例如GaN层的高电子迁移率层（沟道层）CH，并且在沟道层CH之上形成包括例如AlGaN层（Al0.22Ga0.78N）的电子供应层ES。
接着，如图1所示，在相关技术1的功率FET中，在电子供应层ES的表面上形成包括例如氮化硅薄膜的绝缘薄膜IF1，并且形成从电子供应层ES的表面延伸越过在电子供应层ES和沟道层CH之间的界面而到达沟道层CH的沟槽（凹槽）TR。在沟槽TR的内壁上形成包括例如氧化硅薄膜（SiO2薄膜）和氧化铝薄膜（Al2O3薄膜）的栅极绝缘薄膜GOX，并且栅极电极GE经由栅极绝缘薄膜GOX掩埋在沟槽TR内。
此外，如图1所示，在电子供应层ES之上形成用作欧姆电极的源极电极SE和漏极电极DE，并且形成包括例如氮化硅薄膜的绝缘薄膜IF2和包括例如氧化硅薄膜的层间绝缘薄膜IL1，以便覆盖源极电极SE和漏极电极DE。接触孔CNT形成在绝缘薄膜IF2和层间绝缘薄膜IL1中，以便暴露源极电极SE和漏极电极DE的表面。此外，从接触孔CNT的内部在层间绝缘薄膜IL1之上形成源极布线SL和漏极布线DL。具体地，形成源极布线SL以便耦合至源极电极SE，形成漏极布线DL以便耦合至漏极电极DE。
在使用如上所述形成的氮化物半导体材料的根据相关技术1的功率FET中，在靠近沟道层CH和电子供应层ES之间的界面处产生二维电子气DEG。也即，通过基于沟道层CH与电子供应层ES的电子亲和性之间的差异的导带偏移效应、以及通过存在于沟道层CH和电子供应层ES中的压电极化和自发极化效应，在靠近沟道层CH和电子供应层ES之间的界面处产生低于费米能级的阱型电势。结果，电子在阱型电势中被累积，并且因此在靠近沟道层CH和电子供应层ES之间的界面处产生了二维电子气DEG。
在此，栅极电极GE被掩埋在其中的沟槽TR的延伸越过沟道层CH和电子供应层ES之间的界面而到达沟道层CH的原因如下。例如，当栅极电极GE被放置在电子供应层ES之上时，即使在其中没有电压施加至栅极电极GE的状态下，在栅极电极GE正下方在沟道层CH和电子供应层ES之间的界面处也产生二维电子气DEG。也即，即使在其中没有电压施加至栅极电极GE的状态下，当在漏极布线DL与源极布线SL之间产生电势差时，也达到导通电流流动的常通状态。
也即，当氮化物半导体用于沟道层CH和电子供应层ES时，除了由于沟道层CH与电子供应层ES之间的导带偏移而导致的阱型电势之外，由于使用氮化物半导体而导致的压电极化和自发极化下推了阱型电势的底部。结果，当栅极电极GE不具有沟槽结构时，即便没有电压施加至栅极电极GE，在靠近沟道层CH和电子供应层ES之间的界面处也产生二维电子气DEG。结果，产生了常通型器件。
然而，由功率FET代表的功率控制晶体管希望是常断型器件。因此，如图1所示，提出了一种功率FET，该功率FET具有其中栅极电极GE掩埋在沟槽TR中的结构。
在功率FET包括具有这样的沟槽结构的栅极电极GE的情形下，具有沟槽结构的栅极电极GE阻断了沟道层CH和电子供应层ES之间的界面。因此，当施加至栅极电极GE的电压低于或等于阈值电压时，源极电极SE和漏极电极DE并未通过二维电子气DEG相互导通。
另一方面，在根据相关技术1的功率FET中，当高于或等于阈值电压的电压施加至栅极电极GE时，通过施加至栅极电极GE的正电压在靠近栅极电极GE的底表面处收集电子，并且因此形成累积区域。结果，当高于或等于阈值电压的电压施加至栅极电极GE时，源极电极SE和漏极电极DE通过二维电子气DEG和累积区域相互导通。结果，导通电流从漏极电极DE流至源极电极SE。换言之，电子从源极电极SE流至漏极电极DE。以此方式，在具有如图1所示配置的功率FET中，能够实现常断型器件。也即，利用具有沟槽结构的栅极电极GE以便实现常断型器件。
以此方式，在根据相关技术1的功率FET中，实现了常断型器件，但是希望进一步增强性能。例如，希望通过减小经由缓冲层BUF来自沟道层CH的泄漏电流以增强耐受电压并且进一步增大功率FET的阈值电压。
具体地，缓冲层BUF是具有许多晶体缺陷的层。例如，当缓冲层BUF由氮化物半导体层形成时，通常通过失去氮（N）形成氮空穴。此时，氮空穴具有与施主相同的功能，并且因此当缓冲层BUF中存在许多氮空穴时，即便导电杂质并未被引入到缓冲层BUF中，缓冲层BUF也可以通过许多氮空穴用作n型半导体层。这意味着缓冲层BUF的电阻降低，即便导电杂质并未被引入到缓冲层BUF中。因此，经由缓冲层BUF来自沟道层CH的泄漏电流不可以忽略，并且结果，源极电极SE与漏极电极DE之间的耐受电压随着泄漏电流增大而减小。
此外，即便在根据相关技术1的功率FET中实现常断型器件，常断型器件的阈值电压是靠近0V的数值。因此，关断泄漏电流增大。此外，考虑到使用氮化物半导体材料的功率FET与使用硅材料的功率FET之间的替换，希望使得使用氮化物半导体材料的功率FET具有与使用硅材料的功率FET相同的阈值电压（例如1V或更高）。也即，如果在使用氮化物半导体材料的功率FET中实现与使用硅材料的功率FET相同的阈值电压，可以采用使用氮化物半导体材料的功率FET替换使用硅材料的功率FET而不改变功率FET的控制电路的设计，并且因此考虑的是采用使用氮化物半导体材料的功率FET的替换变得平稳。综上所述，已知的是从增强耐受电压以及提高根据相关技术1的功率FET中的阈值电压的观点出发存在改进空间。
关于这点，例如，存在相关技术2。图2是示出了根据相关技术2的功率FET的配置示例的截面图。在图2中，根据相关技术2的功率FET包括被提供以便被夹在缓冲层BUF与沟道层CH之间的p型半导体层PL1。根据相关技术2，可以通过提供p型半导体层PL1来提高与p型半导体层PL1接触的沟道层的导带。这意味着施加至栅极电极GE以便在栅极电极GE底部处形成累积区域的正电压增大。也即，作为p型半导体层PL1如相关技术2中位于沟道层CH下方的事实的结果，提高了沟道层CH的导带，并且因此可以增大功率FET的阈值电压。
此外，在相关技术2中，p型半导体层PL1包括使得p型半导体层PL1的带隙远大于沟道层CH的带隙的材料。由此，能够减小经由p型半导体层PL1和缓冲层BUF的泄漏电流，并且因此能够增强功率FET的源极电极SE与漏极电极DE之间的耐受电压。这是因为p型半导体层PL1的带隙增大意味着p型半导体层PL1变得接近于绝缘体，并且这意味着流过p型半导体层PL1的泄漏电流减小。综上所述，如相关技术2中通过将具有大带隙的p型半导体层PL1***缓冲层BUF与沟道层CH之间，能够增强源极电极SE与漏极电极DE之间的耐受电压并且增大功率FET的阈值电压。也即，根据相关技术2，与相关技术1相比，能够增强耐受电压并且提高阈值电压，并且因此能够增强功率FET的性能。
例如，作为具有比沟道层CH更大带隙的p型半导体层PL1，在AlGaN层中引入作为受主的镁（Mg）。然而，在其中p型半导体层PL1包括其中引入受主的氮化物半导体层PL1的情形中，发明人发现如下所述存在改进空间。也即，尽管图2所示的相关技术2与图1所示的相关技术1相比可以改进性能，但是相关技术2中存在进一步改进的空间。下文中，将描述存在于相关技术2中的改进空间。
<存在于相关技术中的改进空间>
例如，由氮化物半导体层形成***在缓冲层BUF与沟道层CH之间的p型半导体层PL1，并且将由例如镁（Mg）代表的受主引入氮化物半导体层中。
此时，实际上，不仅可以通过添加受主至氮化物半导体层，而且也可以通过在添加受主至氮化物半导体层之后执行例如加热处理来激活所添加的受主，从而使得氮化物半导体层用作p型半导体层PL1。
然而，由于当形成p型半导体层PL1时基本上较大的带隙，氮化物半导体层具有所添加的受主的激活率较低的特性。这是因为，在氮化物半导体层中，由于带隙较大，受主的受主能级与价带顶部之间的能级差较大，并且结果电子难以从价带被激发至受主能级。也即，存在于价带中的电子被激发至受主能级并且受主被离子化（激活）的比例在氮化物半导体层中较小。也即，紧接在来自价带的电子被存在于受主能级处的受主捕获之后，由于损失电子而在价带中形成空穴，并且因此能够使得氮化物半导体层用作p型半导体层PL1。
然而，在氮化物半导体层中，由从价带供应至受主的电子所引起的离子化（激活）的比例较低，并且因此一部分引入氮化物半导体层中的受主并未离子化。在该情形下，由于并未离子化的受主，存在如下受主能级，在该受主能级中没有在高位置处从价带顶端捕获电子，并且受主能级形成了所谓深能级。当这些深能级的数目增大时，在功率FET中，引起了诸如所谓电流崩溃或漂移变化的电流变化。也即，当由氮化物半导体层形成p型半导体层PL1时，由于受主的低激活率，在p型半导体层PL1内形成由于并未激活的受主导致的深能级。结果，在相关技术2中，基于深能级的电流崩溃变得明显。
下文中，将描述基于深能级引起电流崩溃的机制。例如，通常基于预定频率信号操作功率FET。在该情形下，通过形成在p型半导体层PL1中的深能级捕获电子，或者根据频率从深能级释放电子。也即，根据频率由深能级捕获或者从深能级释放电子。例如，将考虑其中深能级捕获电子的情形。在该情形下，由深能级捕获具有负电荷的电子，并且因此提高了p型半导体层PL1的导带。这意味着也提高了与p型半导体层PL1接触的沟道层CH的导带。结果，也提高了存在于沟道层CH与电子供应层ES之间的界面处的阱型电势，并且因此存在于沟道层CH与电子供应层ES之间的界面处的二维电子气DEG的量减小，以及包括形成在栅极电极GE底部处的累积区域的沟道也变窄。由此，功率FET的导通电阻增大，而导通电流减小。
另一方面，当从深能级释放电子时，降低了p型半导体层PL1的导带。这意味着也降低了与p型半导体层PL1接触的沟道层CH的导带。结果，也降低了存在于沟道层CH和电子供应层ES之间的界面处的阱型电势，并且因此存在于沟道层CH和电子供应层ES之间的界面处的二维电子气DEG的量增大，以及由形成在栅极电极GE的底部处的累积区域所形成的沟道增宽。由此，功率FET的导通电阻减小，而导通电流增大。综上所述，当取决于频率而重复地由深能级捕获以及从深能级释放电子时，功率FET的导通电流变化。该现象是功率FET的电流崩溃。因此，当由于未激活的受主导致的深能级的数目增大时，由于在深能级处捕获和释放电子导致的价带的变化变得显著。结果，功率FET的导通电流的变化变得明显。也即，当由并未激活的受主形成深能级时，功率FET中的电流崩溃变得明显。
因此，在本发明第一实施例中，能够以类似于相关技术2的方式通过增强耐受电压并且提高阈值电压而增强功率FET的性能，并且此外采取措施以抑制相关技术2中变得明显的电流崩溃。也即，在本发明第一实施例中，当通过在缓冲层BUF和沟道层CH之间***p型半导体层PL1来维持增强耐受电压并提高阈值电压的基本概念时，采取措施以尽可能抑制当由氮化物半导体层形成p型半导体层PL1时变得明显的深能级的产生。下文中，将描述其中实施了上述构思的本发明第一实施例的技术概念。
<根据第一实施例的半导体器件的配置>
图3是示出了根据本发明第一实施例的半导体器件的配置示例的截面图。在本发明第一实施例中，包括高电子迁移率晶体管的功率FET（场效应晶体管）将作为半导体器件的示例进行描述。
如图3所示，在本发明第一实施例的功率FET中，经由包括例如AlN层（氮化铝层）的成核层CL在包括例如硅的半导体衬底1S之上形成包括例如Al0.07Ga0.93N的缓冲层BUF。此外，在缓冲层BUF之上形成超晶格层PSL。通过具有较小带隙的氮化物半导体层LBL与具有比氮化物半导体层LBL更大带隙的氮化物半导体层HBL的层叠结构形成超晶格层PSL。具体地，氮化物半导体层LBL由InGaN层形成，而氮化物半导体层HBL由AlGaN层形成。
此外，在超晶格层PSL之上形成包括例如GaN层的高电子迁移率层（沟道层）CH，以及在沟道层CH之上形成包括例如AlGaN层的电子供应层ES。
此处，形成缓冲层BUF以便弛豫（relax）在形成半导体衬底1S的硅（Si）的晶格间距与形成沟道层CH的氮化镓（GaN）的晶格间距之间的失配。也即，当在包括硅的半导体衬底1S之上直接形成包括氮化镓（GaN）的沟道层CH时，在沟道层CH中形成许多晶格缺陷，并且因此功率FET的性能退化。综上所述，目的在于晶格弛豫的缓冲层BUF被***在半导体衬底1S和沟道层CH之间。能够通过形成缓冲层BUF经由超晶格层PSL增强在缓冲层BUF之上形成的沟道层CH的质量，并且因此可以增强功率FET的性能。
同时，在本发明第一实施例中，已经描述了其中硅（Si）用作半导体衬底1S的示例，但是该示例不限于此，并且可以使用包括碳化硅（SiC）、蓝宝石（Al2O3）、氮化镓（GaN）、钻石（C）等的衬底。
接着，如图3所示，在本发明第一实施例的功率FET中，在电子供应层ES的表面上形成包括例如氮化硅薄膜的绝缘薄膜IF1，并且形成从电子供应层ES的表面延伸越过电子供应层ES和沟道层CH之间的界面而到达沟道层CH的沟槽（凹槽）TR。在沟槽TR的内壁上形成包括例如氧化硅薄膜（SiO2薄膜）和氧化铝薄膜（Al2O3薄膜）的栅极绝缘薄膜GOX，并且栅极电极GE经由栅极绝缘薄膜GOX掩埋在沟槽TR内。
此外，如图3所示，在电子供应层ES之上形成用作欧姆电极的源极电极SE和漏极电极DE，并且例如形成包括氮化硅薄膜的绝缘薄膜IF2和包括氧化硅薄膜的层间绝缘薄膜IL1，以便覆盖源极电极SE和漏极电极DE。接触孔CNT形成在绝缘薄膜IF2和层间绝缘薄膜IL1中以便暴露源极电极SE和漏极电极DE的表面。从接触孔CNT的内部在层间绝缘薄膜IL1之上形成源极布线SL和漏极布线DL。具体地，形成源极布线SL以便电耦合至源极电极SE，形成漏极布线DL以便电耦合至漏极电极DE。
<第一实施例的主要特性>
本发明第一实施例的主要特性是如图3所示的超晶格层PSL的配置，并且因此首先将描述超晶格层PSL的详细配置。
图4A是示出了超晶格层PSL的示意性配置，而图4B是示出了形成超晶格层PSL的每一层的带隙的图。此外，图4C是示出了被引入到超晶格层PSL的每一层中的受主的浓度的图。
如图4A所示，已知的是超晶格层PSL包括包含InGaN层的氮化物半导体层LBL与包含AlGaN层的氮化物半导体层HBL的层叠结构。此外，在超晶格层PSL之上形成沟道层CH。
接着，在图4B中，在包括InGaN层的氮化物半导体层LBL中，示出了价带的顶端部分VB1和导带的底端部分CB1，并且导带的底端部分Cb1与价带的顶端部分Vb1之间的差值示出为带隙BG1。另一方面，在包括AlGaN层的氮化物半导体层HBL中，示出了价带的顶端部分Vb2和导带的底端部分CB2，并且导带的底端部分Cb2与价带的顶端部分Vb2之间的差值示出为带隙BG2。也即，带隙BG2大于带隙BG1。因此，已知的是根据本发明第一实施例的超晶格层PSL具有其中具有带隙BG1的氮化物半导体层LBL与具有比带隙BG1更大的带隙BG2的氮化物半导体层HBL交替层叠的结构。
接着，图4C示出了被引入到包括InGaN层的氮化物半导体层LBL中的受主的浓度D1以及包括AlGaN层的氮化物半导体层HBL中的受主的浓度D2。此时，已知的是被引入到氮化物半导体层LBL中的受主的浓度D1高于被引入到氮化物半导体层HBL中的受主的浓度D2。换言之，被引入到氮化物半导体层HBL中的受主的浓度D2低于被引入到氮化半导体层LBL中受主的浓度D1。
此处，本发明第一实施例的第一特性点在于，假设例如超晶格层PSL被***在缓冲层BUF和沟道层CH之间，则被引入到形成超晶格层PSL的一部分的氮化物半导体层LBL中的受主的浓度高于被引入到形成超晶格层PSL的另一部分的氮化物半导体层HBL中受主的浓度。也即，在本发明第一实施例中，被引入到具有较小带隙的氮化物半导体层LBL中的受主的浓度高于被引入到具有较大带隙的氮化物半导体层HBL中的受主的浓度。具体地，被引入到作为具有较小带隙的氮化物半导体层LBL的InGaN层中的镁（Mg）的浓度高于被引入到作为具有较大带隙的氮化物半导体层HBL的AlGaN层中的镁（Mg）的浓度。
由此，首先，根据本发明第一实施例，超晶格层PSL作为整体用作p型半导体层，并且因此能够提高与作为p型半导体层的超晶格层PSL接触的沟道层CH的导带。这意味着施加至栅极电极GE以便于在栅极电极GE的底部处形成累积区域的正电压增大。也即，在根据本发明第一实施例的功率FET中，作为在沟道层CH下方提供作为p型半导体层的超晶格层PSL的结果，提高了沟道层CH的导带，并且因此能够增大功率FET的阈值电压。例如，根据本发明第一实施的功率FET，能够保证1V或更高的阈值电压。由此，在根据本发明第一实施例的功率FET中，能够增大阈值电压，并且因此可以减小关断泄漏电流。
此处，在本发明第一实施例中，提供了作为作p型半导体层的超晶格层PSL，并且因此提高了形成在超晶格层PSL之上的沟道层CH的导带。虽然这意味着用于在栅极电极GE的底部形成累积区域的阈值电压增大，但是这同时意味着也提高了形成在沟道层CH和电子供应层ES之间的界面处的阱型电势。这意味着存在于沟道层CH和电子供应层ES之间的界面处的二维电子气DEG的量减小。因此，在根据本发明第一实施例的功率FET中，能够增大阈值电压，但是同时关注的是导通电阻随着二维电子气的量减小而增大。
关于这点，即使当沟道层CH中导带提高时，如果可以降低电子供应层ES中的导带，则能够保证在沟道层CH和电子供应层ES之间的界面处形成阱型电势。从这点出发，例如，因为电子供应层ES由AlGaN层形成，能够通过增大AlGaN层中铝（Al）的比例来降低在电子供应层ES一侧上的导电层。这是因为当AlGaN层中铝比例高时，压电极化变大。也即，作为AlGaN层的压电系数变大的事实的结果，导带的能带斜率变得陡峭，并且在与沟道层CH的界面侧上在AlGaN层中形成了压电极化的正电荷。通过正电荷的导带降低效应，保证了在沟道层CH和电子供应层ES之间的界面处形成的阱型电势，并且因此可以增大二维电子气的量。
综上所述，在本发明第一实施例中，通过提供用作p型半导体层的超晶格层PSL，提高了沟道层CH中的导带，并且因此能够增大功率FET的阈值电压。此时，关注的是基于二维电子气的减少而导通电阻增大，但是在本发明第一实施例中，能够通过增加形成电子供应层ES的AlGaN层中铝的比例来抑制二维电子气的减少，并且因此抑制了导通电阻的增加。也即，在本发明第一实施例中，能够增大功率FET的阈值电压，而抑制二维电子气的减少。
此外，在根据其中使用氮化物半导体材料的本发明第一实施例的功率FET中，能够实现与使用硅材料的功率FET相同的阈值电压。综上所述，变得能够采用根据本发明第一实施例的功率FET替换使用硅材料的功率FET，而不改变功率FET的控制电路的设计。
此外，根据本发明第一实施例，被引入到具有较小带隙的氮化物半导体层LBL中的受主的浓度要高于被引入到具有较大带隙的氮化物半导体层HBL中的受主的浓度。也即，被引到入具有较大带隙的氮化物半导体层HBL中的受主的比例较小，并且因此能够抑制容易形成在具有较大带隙的氮化物半导体层中的深能级的产生。结果，根据本发明第一实施例，能够抑制由于深能级导致的电流崩溃的发生。也即，在本发明第一实施例中，通过具有较小带隙的氮化物半导体层LBL与具有较大带隙的氮化物半导体层HBL的层叠结构形成超晶格层PSL，并且在超晶格层PSL中，受主优选地被引入到具有较小带隙的氮化物半导体层LBL中。此时，在具有较小带隙的氮化物半导体层LBL中，受主的激活率高于在具有较大带隙的氮化物半导体层HBL中的受主的激活率。结果，通过优选地将受主引入到具有较小带隙的氮化物半导体层LBL中，能够有效地抑制由于当将整个超晶格层形成为p型半导体层时尚未激活的受主所导致的深能级的产生。因此，根据本发明第一实施例，通过具有前述第一特性点，能够大大减小由于当实现具有低阈值电压的常断型功率FET时深能级的产生而导致的电流崩溃。也即，根据本发明第一实施例，能够增强功率FET的性能。
下文中，将参照附图描述定性机制，其中具有较大带隙的氮化物半导体层HBL中的受主的激活率变得低于具有较小带隙的氮化物半导体层LBL中的受主的激活率。
例如，由具有较小带隙的氮化物半导体层LBL与具有较大带隙的氮化物半导体层HBL形成***在缓冲层BUF和沟道层CH之间的超晶格层PSL，并且将例如由镁（Mg）表示的受主引入氮化物半导体层LBL和氮化物半导体层HBL。
此时，实际上，不仅能够通过添加受主至氮化物半导体层LBL和氮化物半导体层HBL，而且也能通过例如在添加受主至氮化物半导体层LBL和氮化物半导体层HBL之后执行加热处理以由此激活所添加的受主，从而使得氮化物半导体层LBL和氮化物半导体层HBL用作p型半导体层。
图5是示出了其中激活被引入到具有较小带隙的氮化物半导体层LBL中的受主的状态的能带图。如图5所示，例如，在氮化物半导体层LBL中，当形成p型半导体层时，所添加的受主AC的激活率高，因为带隙BG1小。这是因为在氮化物半导体层LBL中，带隙BG1小，并且因此受主AC的受主能级AL与价带的顶端部分VB1之间的差值小，并且结果，电子易于从价带被激发至受主能级AL。也即，在氮化物半导体层LBL中，存在于价带中的电子被激发至受主能级AL并且受主被离子化（激活）的比例大。也即，紧接在受主能级AL处存在的受主AC捕获了来自价带的电子之后，由于损失电子在价带中形成空穴，并且因此能够使得氮化物半导体层LBL用作p型半导体层。
另一方面，图6是示出了其中激活了被引入到具有较大带隙的氮化物半导体层HBL中的受主AC的状态的能带图。如图6所示，例如，在氮化物半导体层HBL中，当形成p型半导体层时，所添加的受主AC的激活率变得低，因为带隙BG2大。这是因为在氮化物半导体层HBL中，带隙BG2大，并且因此受主AC的受主能级AL与价带的顶端部分VB2之间的差值大，并且结果电子难以从价带被激发至受主能级AL。也即，在氮化物半导体层HBL中，存在于价带中的电子被激发至受主能级AL并且受主被离子化（激活）的比例变得小。
如上所述，被引入到具有小带隙BG1的氮化物半导体层LBL中的受主AC的激活率高。另一方面，已知的是被引入到具有大带隙BG2的氮化物半导体层HBL中的受主AC的激活率低。
也即，在氮化物半导体层HBL中，由从价带供应至受主AC的电子所引起的离子化（激活）比例低，并且因此被引入到氮化物半导体层HBL中的受主AC的一部分并未离子化。在该情形下，由于并未离子化的受主AC，存在其中没有电子在高位置处从价带的顶端部分VB2被捕获的受主能级AL，并且受主能级AL形成所谓深能级。当功率FET中这些深能级的数目增大时，存在引起诸如所谓电流崩溃或偏移变化的电流变化的增大的风险。也即，当由氮化物半导体层HBL形成p型半导体层时，在p型半导体层内形成由于并未激活的受主AC引起的深能级，因为受主AC的激活率低。
因此，在本发明第一实施例中，被引入到具有小带隙的氮化物半导体层LBL中的受主AC的浓度设置为高于被引入到具有大带隙的氮化物半导体层HBL中的受主AC的浓度。也即，根据本发明第一实施例，被引入到具有大带隙的氮化物半导体层HBL中的受主AC的比例小，并且因此能够抑制容易形成在具有大带隙的氮化物半导体层HBL中的深能级的产生。结果，根据本发明第一实施例，能够抑制由于深能级引起的电流崩溃的发生。
在该情况下，考虑了不特别形成具有小带隙的氮化物半导体层LBL与具有大带隙的氮化物半导体层HBL的层叠结构的超晶格层PSL，而是简单形成包括具有小带隙的氮化物半导体层LBL的p型半导体层。也在该情形下，p型半导体层形成在缓冲层BUF和沟道层CH之间，并且因此能够增大功率FET的阈值电压。此外，因为受主被引入到具有小带隙的氮化物半导体层LBL中，并且因此可以抑制由于并未激活的受主引起的深能级的产生。由此，考虑了能够抑制由于深能级导致的电流崩溃，甚至当包括具有小带隙的氮化物半导体层LBL的p型半导体层简单地形成在缓冲层BUF和沟道层CH之间时。
在这点上，在本发明的第一实施例中，特别地形成了由具有小带隙的氮化物半导体层LBL与具有大带隙的氮化物半导体层HBL的层叠结构形成的超晶格层PSL。假设形成了超晶格层PSL，存在原因以将被引入到具有小带隙的氮化物半导体层LBL中的受主的浓度设置为高于被引入到具有大带隙的氮化物半导体层HBL中的受主的浓度。下文中，将描述该原因。
从提高功率FET的阈值电压而同时抑制基于深能级的电流崩溃的观点出发，明确地考虑了，甚至在其中包括具有小带隙的氮化物半导体层LBL的p型半导体层简单地形成在缓冲层BUF和沟道层CH之间的配置中，也可以实现该目标。然而，在该配置中，p型半导体层的带隙仍然是小的。因此，即使p型半导体层形成在缓冲层BUF和沟道层CH之间，带隙小于沟道层CH的带隙，并且因此无法抑制泄漏电流。也即，在该配置中，p型半导体层无法充分地用作对于泄漏电流的阻挡层，并且因此难以充分地减少从沟道层CH经由p型半导体层和缓冲层BUF的泄漏电流。因此，在其中包括具有小带隙的氮化物半导体层LBL的p型半导体层简单地形成在缓冲层BUF和沟道层CH之间的配置中，并未充分抑制经由缓冲层BUF在源极电极SE和漏极电极DE之间的泄漏电流，并且因此难以增强源极电极SE和漏极电极DE之间的耐受电压。也即，从增大源极电极SE和漏极电极DE之间耐受电压的观点出发，无法断言其中包括具有小带隙的氮化物半导体层LBL的p型半导体层简单地形成在缓冲层BUF和沟道层CH之间的配置是合适的。
因此，在本发明第一实施例中，从同时实现增大功率FET的阈值电压而抑制基于深能级的电流崩溃、以及增强源极电极SE和漏极电极DE之间耐受电压的观点出发，影响了灵活性。也即，在本发明第一实施例中，超晶格层PSL由具有小带隙的氮化物半导体层LBL和具有大带隙的氮化物半导体层HBL形成，并且被引入到氮化物半导体层LBL中的受主的浓度设置为高于被引入到氮化物半导体层HBL中的受主的浓度。由此，根据本发明第一实施例，能够增大功率FET的阈值电压，并且增强源极电极SE与漏极电极DE之间的耐受电压，而同时抑制了基于深能级的电流崩溃。
下文中，将描述这一点。首先，根据本发明第一实施例，能够提高功率FET的阈值电压而抑制基于深能级的电流崩溃的要点如上所述。另一方面，根据本发明第一实施例，能够增强源极电极SE与漏极电极DE之间耐受电压的要点可以如下所述。在本发明第一实施例中，超晶格层PSL由具有小带隙的氮化物半导体层LBL与具有大带隙的氮化物半导体层HBL形成。在该情形下，整个超晶格层PSL的带隙的大小是氮化物半导体层LBL的带隙与氮化物半导体层HBL的带隙的平均值。本发明第一实施例的第二特性点在于，超晶格层PSL的平均带隙配置为比沟道层CH的带隙更大。由此，根据本发明第一实施例，超晶格层PSL的平均带隙大于沟道层CH的带隙。这意味着超晶格层PSL比沟道层CH更接近于绝缘体。超晶格层PSL具有多层结构，并且因此超晶格层PSL比缓冲层BUF具有更少量的由氮空穴代表的晶格缺陷。因此，根据本发明第一实施例的超晶格层PSL，通过超晶格层PSL的平均带隙大于沟道层CH的带隙的要点与超晶格层PSL中晶格缺陷数目小的要点的协同效应，能够抑制流过超晶格层PSL的泄漏电流的产生。这意味着超晶格层PSL用作对泄漏的阻挡层，并且意味着能够充分地抑制流过形成在超晶格层PSL下方缓冲层BUF的泄漏电流的产生。结果，根据本发明第一实施例，能够抑制经由缓冲层BUF在源极电极SE和漏极电极DE之间泄漏电流的产生，并且因此能够增强源极电极SE和漏极电极DE之间的耐受电压。
综上所述，根据本发明第一实施例，由于具有如上所述第一特性点和第二特性点，能够增大功率FET的阈值电压并且增强源极电极SE与漏极电极DE之间的耐受电压，而抑制了基于深能级导致的电流崩溃。
本发明第一实施例的技术构思是基本上着眼于如果受主被引入到具有小带隙的氮化物半导体层中，则能够抑制受主的激活率的减小并且形成p型半导体层，而抑制由于未激活受主导致的深能级的产生。另一方面，本发明第一实施例的技术构思是着眼于其中当具有良好晶体性以及具有比沟道层CH的带隙更大的带隙的p型半导体层形成在缓冲层BUF与沟道层CH之间时，能够确保耐受电压。也即，在本发明第一实施例中，采取措施以成功地实施看上去相互冲突的两个配置。也即，在本发明第一实施例中，形成了包括具有小带隙的氮化物半导体层LBL与具有大带隙的氮化物半导体层HBL的层叠结构的超晶格层PSL，并且受主优选地被引入到氮化物半导体层LBL中。由此，在本发明第一实施例中，成功地实施了看上去相互冲突的两个配置。因此，本发明第一实施例的技术构思是有效的，并且能够获得提高功率FET阈值电压以及增强源极电极SE与漏极电极DE之间耐受电压的卓越效果，而同时抑制了基于深能级的电流崩溃。
同时，在本发明第一实施例中，例如，假设超晶格层PSL***在缓冲层BUF和沟道层CH之间，被引入到形成超晶格层PSL的一部分的氮化物半导体层LBL中的受主的浓度设置为高于被引入到形成超晶格层PSL的另一部分的氮化物半导体层HBL中的受主的浓度。因此，能够提高功率FET的阈值电压并且增强源极电极SE与漏极电极DE之间的耐受电压，而抑制基于深能级的电流崩溃。然而，将描述更希望的形式。
当受主被引入到具有大带隙的氮化物半导体层HBL中时，产生了大量未激活受主，因为受主的激活率低，并且未激活受主产生了深能级。因此，如果受主未被引入到具有大带隙的氮化物半导体层HBL中，则考虑可以进一步抑制超晶格层PSL中深能级的产生。
因此，本发明第一实施例的更希望的形式是如下配置，其中在形成了超晶格层PSL的氮化物半导体层LBL和氮化物半导体层HBL之中，受主仅被引入到具有小带隙的氮化物半导体层LBL中，而受主并未被引入到具有大带隙的氮化物半导体层HBL中。通过如上所述的配置，能够有效地抑制超晶格层PSL中深能级的产生，并且因此能够大大减小由于深能级导致的电流崩溃。此外在该希望的形式中，能够增大功率FET的阈值电压并且增强源极电极SE与漏极电极DE之间的耐受电压，而同时抑制基于深能级的电流崩溃，并且特别地能够有效地抑制深能级的产生。结果，已知的是本发明第一实施例的希望形式是有效的技术构思，特别是从减小由于深能级的电流崩溃观点出发。
<根据第一实施例的半导体器件的制造方法>
如上所述配置根据本发明第一实施例的半导体器件，并且以下将参照附图描述半导体器件的制造方法。
首先，如图7所示，例如，制备包括硅单晶的半导体衬底1S。随后，在半导体衬底1S之上形成具有例如200nm厚度的包括AlN（氮化铝）的成核层CL，并且在成核层CL之上形成具有例如1400nm厚度的包括Al0.07Ga0.93N层的缓冲层BUF。此后，在缓冲层BUF之上形成具有例如480nm厚度的超晶格层PSL。形成超晶格层PSL以使得交替地层叠包括具有5nm厚度、添加1×1019cm－3的镁（Mg）的In0.07Ga0.93N层的氮化物半导体层LBL，以及包括具有7nm厚度的Al0.35Ga0.65N层的氮化物半导体层HBL。接着，在超晶格层PSL之上形成包括具有例如50nm厚度的GaN层的沟道层CH。此外，在沟道层CH之上形成包括具有例如30nm厚度的Al0.22Ga0.78N层的电子供应层ES。可以通过使用例如MOCVD（金属有机化学气相沉积）方法形成这些层。
此处，通过基于沟道层CH和电子供应层ES的电子亲和性之间的差异的导带偏移效应，以及通过存在于沟道层CH和电子供应层ES中的压电极化和自发极化效应，在靠近沟道层CH与电子供应层ES之间的界面处附近产生了低于费米能级的阱型电势。结果，电子在阱型电势中被累积，并且因此在靠近沟道层CH与电子供应层ES之间的界面处产生了二维电子气DEG。
接着，如图8所示，在电子供应层ES之上形成绝缘薄膜IF1。形成绝缘薄膜IF1以便保护电子供应层ES的表面。绝缘薄膜IF1由具有例如80nm厚度的氮化硅薄膜形成，并且可以通过使用例如PECVD（等离子体增强化学气相沉积）方法来形成。此后，通过使用光刻技术和蚀刻技术图案化绝缘薄膜IF1。图案化绝缘薄膜IF1以使得在栅极电极形成区域中形成开口OP1。此时，主要组分为SF6的气体用于蚀刻绝缘薄膜IF1。
随后，如图9所示，通过使用图案化的绝缘薄膜IF1作为掩模的蚀刻技术移除从开口OP1暴露的电子供应层ES以及一部分沟道层CH。由此，形成了沟槽TR。此时使用的蚀刻气体是主要组分例如为BCl3的气体。
随后，如图10所示，在包括沟槽TR内部的绝缘薄膜IF1之上形成栅极绝缘薄膜GOX。栅极绝缘薄膜GOX由具有例如50nm厚度的氧化铝薄膜（Al2O3）形成，并且可以通过使用例如ALD（原子层沉积）方法来形成。此后，通过使用例如溅射方法在栅极绝缘薄膜GOX之上形成具有500nm厚度的氮化钛（TiN）薄膜。
接着，通过使用光刻技术和蚀刻技术通过图案化氮化钛薄膜而形成栅极电极GE。随后，通过蚀刻移除通过图案化氮化钛薄膜而暴露的栅极绝缘薄膜GOX，并且此外也通过蚀刻移除通过蚀刻栅极绝缘薄膜GOX而暴露的一部分绝缘薄膜IF1。主要组分为BCl3的气体用于蚀刻栅极绝缘薄膜GOX，而主要组分为SF6的气体用于蚀刻绝缘薄膜IF1。
随后，如图11所示，在栅极电极GE形成于其之上的半导体衬底1S的整个表面上形成包括铝的Al层。Al层具有例如400nm的厚度并且可以通过使用例如溅射方法来形成。
接着，通过使用光刻技术和蚀刻技术来图案化Al层。在此处使用的蚀刻技术中，使用含有主要组分例如为Cl2的气体。由此，能够形成包括铝层的欧姆电极。例如，如图11所示，形成成对的欧姆电极以使得欧姆电极夹住栅极电极GE，但是欧姆电极与栅极电极GE分隔开。具体地，图11中所示的成对的欧姆电极的右侧欧姆电极用作漏极电极DE，而左侧欧姆电极用作源极电极SE。在以此方式形成源极电极SE和漏极电极DE之后，例如，对半导体衬底1S执行加热处理。由此，能够减小源极电极SE与作为氮化物半导体层的电极供应层ES之间的接触电阻。以相同的方式，能够减小漏极电极DE与作为氮化物半导体层的电子供应层ES之间的接触电阻。
此后，如图12所示，在其之上形成了栅极电极GE、源极电极SE和漏极电极DE的半导体衬底1S之上形成绝缘薄膜IF2，并且在绝缘薄膜IF2之上形成层间绝缘薄膜IL1。绝缘薄膜IF2例如由氮化硅薄膜形成，并且可以通过使用例如PECVD方法形成。另一方面，层间绝缘薄膜IF1由例如氧化硅薄膜形成，并且可以通过使用例如PECVD方法来形成。
随后，如图13所示，通过使用光刻技术和蚀刻技术形成贯穿层间绝缘薄膜IF1和绝缘薄膜IF2的接触孔CNT。在接触孔的底部，暴露了源极电极SE和漏极电极DE的表面。在此时使用的蚀刻技术中，使用包含主要组分例如为SF6的气体。
接着，如图14所示，在包括接触孔CNT的内部的层间绝缘薄膜IL1之上顺序地层叠并且形成第一阻挡导体层、AlSiCu层和第二阻挡导体层。第一阻挡导体层和第二阻挡导体层包括例如Ti层和TiN层。可以通过使用例如溅射方法来形成这些层。
随后，通过使用光刻技术和蚀刻技术图案化第一阻挡导体层、AlSiCu层和第二阻挡导体层。由此，能够形成包括第一阻挡导体层、AlSiCu层和第二阻挡导体层的布线层。在布线层之中，电耦合至漏极电极DE的布线层是漏极布线DL，而电耦合至源极电极SE的布线层是源极布线SL。
以此方式，可以制造根据本发明第一实施例的半导体器件。根据本发明第一实施例的半导体器件，超晶格层PSL的平均带隙大于沟道层CH的带隙，并且因此能够减小经由超晶格层PSL和缓冲层BUF来自沟道层CH的泄漏电流。结果，在根据本发明第一实施例的半导体器件中，能够实现高耐受电压。此外，用作受主的镁（Mg）被引入到具有小带隙并且包括InGaN层的氮化物半导体层LBL中，并且因此整个超晶格层PSL成为p型半导体层，并且能够在正电势侧将阈值电压增大1V或更多。此外，有意不将镁（Mg）添加至具有低激活率并且包括AlGaN层的氮化物半导体层HBL，并且因此难以产生深能级以及可以抑制电流崩溃。
同时，在本发明第一实施例中，例如，具有约200nm厚度的AlN层（氮化铝层）用作成核层CL。然而，可以取决于用途和将要使用的衬底来选择材料和厚度，并且如果在其中衬底为GaN衬底的情形中不必使用成核层CL，则可以省略成核层CL。
此外，在本发明第一实施例中，具有1400nm厚度的Al0.07Ga0.93N层用作缓冲层BUF。然而，可以取决于用途选择材料和厚度。例如，缓冲层BUF可以包含超晶格层，并且此外整个缓冲层BUF可以是超晶格层。作为将要使用的材料，存在包含主要组分为GaN、AlN、InN或其混合晶体的材料。例如，材料是AlGaN层、InAlN层等。在本发明第一实施例中，尽管并未涉及导电杂质的添加，可以取决于用途而将合适的导电杂质添加至缓冲层BUF。例如，施主（n型杂质）是Si、S、Se等，并且受主（p型杂质）是Be、C、Mg等。然而，在本发明第一实施例中，假设缓冲层BUF的在平面内方向上的晶格常数被在与半导体材料1S的相对侧上的上部层继承，例如被沟道层CH和电子供应层ES继承。因此，在高于缓冲层BUF的区域中，如果形成了具有比缓冲层BUF的晶格常数更大的晶格常数的层，例如Al的组分比例低于缓冲层BUF的比例的InxGa1-xN层（0≤x≤1）或AlGaN层、InAlN层等，则压缩性应变施加至该层。另一方面，在高于缓冲层BUF的区域中，如果形成了具有比缓冲层BUF的晶格常数更小的晶格常数的层，例如铝的组分比例高于缓冲层BUF的比例的AlGaN层、InAlN层等，则拉伸性应变施加至该层。因此，期望的是缓冲层BUF具有晶格常数接近于超晶格层PSL的组分，其中超晶格层PSL具有大于其它上部层的厚度。
在本发明第一实施例中，超晶格层PSL如下结构，其中交替地层叠了包括具有5nm厚度的添加了1×1019cm-3的镁（Mg）的In0.07Ga0.93N层的氮化物半导体层LBL、以及包括具有7nm厚度的In0.35Ga0.65N层的氮化物半导体层HBL。然而，形成超晶格层PSL的氮化物半导体层LBL和氮化物半导体层HBL的每一个可以具有所需的组分和厚度。此外，超晶格层PSL也可以配置为包括两个或者更多类型的超晶格。
同时，形成了超晶格层PSL的氮化物半导体层LBL和氮化物半导体层HBL的每一个具有不同于缓冲层BUF的晶格常数，并且因此希望这些层的每一个具有小于或者等于发生位错处的临界薄膜厚度的厚度，当超晶格层PSL的平均晶格常数不同于缓冲层BUF的晶格常数时，超晶格层PSL的总厚度希望小于或等于临界薄膜厚度。另一方面，考虑到晶体的不完美性，氮化物半导体层LBL和氮化物半导体层HBL的每一个的厚度希望为2nm或更多以用作单层。另一方面，受主的面积密度希望为2×1012cm-2或更多以使得超晶格层PSL用作p型半导体层，以充分发挥以提高阈值电压为代表的本发明第一实施例的效果。因此，假设作为受主的镁的激活率是10％，并且添加的量与本发明第一实施例中的相同，则包括InGaN层的氮化物半导体层LBL的总厚度必需至少例如是20nm或更多，并且超晶格层PSL的总厚度希望是50nm或更多。为了形成具有50nm或更多总厚度的其中不发生位错的超晶格层PSL，超晶格层PSL的平均晶格常数作为与缓冲层BUF的晶格常数失配的程度希望约为±0.005或更小。
可以通过合适的计算方法计算超晶格层PSL的平均晶格常数。例如，通过InxaAlyaGa(1-xa-ya)N层和InxbAlybGa(1-xb-yb)N层的层叠结构形成超晶格层PSL，并且层的薄膜厚度分别为Ta和Tb。在该情形下，超晶格层PSL的平均晶格常数Ls1（）可以通过
((3.548xa+3.112ya+3.189(1-xa-ya))×Ta+(3.548xb+3.112yb+3.189(1-xb-yb)×Tb)/(Ta+Tb)获得。此处，3.548、3.112和3.189分别是InN、AlN和GaN的晶格常数的报告数值。当缓冲层BUF的晶格常数是Lbuf（）时，失配的程度可以通过(Lsl-Lbuf)/Lbuf获得。
在本发明第一实施例中，希望选择超晶格层PSL的组分和厚度以使得超晶格层PSL的平均带隙大于沟道层CH的带隙。此时，以与薄膜厚度相同的方式，可以通过合适的计算方法计算超晶格层PSL的平均带隙（eV）。具体地，通过
((0.7xa+6.12ya+3.42(1-xa-ya))×Ta+(0.7xb+6.12yb+3.42(1-xb-yb)×Tb)/(Ta+Tb)获得超晶格层PSL的平均带隙。此处，0.7、6.12和3.42分别是InN、AlN和GaN的带隙的报告数值。
在根据本发明第一实施例的超晶格层PSL中，添加了镁的InGaN层用作具有小带隙的氮化物半导体层LBL。然而，所添加的掺杂剂可以是用作受主（诸如碳（C））的掺杂剂，并且添加的量可以是所需的数值。然而，目前，具有最高激活率的p型掺杂剂是镁（Mg），并且因此掺杂剂希望是镁。
形成超晶格层PSL的氮化物半导体层LBL与氮化物半导体层HBL的晶格常数不同于缓冲层BUF的晶格常数。在该情形下，氮化物半导体层LBL和氮化物半导体层HBL的薄膜厚度希望小于或等于没有发生位错的临界薄膜厚度。
另一方面，例如，作为受主的镁添加至形成氮化物半导体层LBL的InGaN层中，并且InGaN层变成p型半导体层。此时，从使得InGaN层充分用作p型半导体层的观点出发，希望受主的面积密度高，并且因此希望在临界薄膜厚度的范围内尽可能地提高薄膜厚度。然而，当InGaN层的薄膜厚度太厚时，存在的风险在于，由于基于压电极化的能带斜率而使得InGaN层的一部分导带落至形成超晶格层PSL的InGaN层与AlGaN层的界面处的费米能级以下，以及累积了电子。在该情形下，存在由受主引起空穴偏移的风险，并且因此希望在临界薄膜厚度的范围内合适地调整InGaN层的薄膜厚度。
从根据本发明第一实施例的增大超晶格层PSL的平均带隙的观点出发，希望提高形成氮化物半导体层HBL的AlGaN层中铝的组分比例。然而，当AlGaN层中铝的组分比例太大时，存在的风险是，由于基于压电极化的能带的斜率而在形成超晶格层PSL的InGaN层和AlGaN层的之间的界面处，AlGaN层的一部分导带落至低于费米能级，并且累积了电子。在该情形下，存在由受主引起空穴偏移的风险，并且因此希望在其中AlGaN层的导带不会落至低于费米能级的范围内合理调整AlGaN层中铝的组分比例。
同时，直接与沟道层CH接触的超晶格层PSL的最上层希望不是InGaN层而是AlGaN层。这是因为存在如下可能性，取决于条件，由于InGaN层的压电极化的极性，在InGaN层和形成沟道层CH的GaN层之间的界面处累积了电子。与此相反，当GaN层直接与AlGaN层接触时，AlGaN层的压电极化的极性与InGaN层的相反，并且因此没有累积电子的可能性。
在本发明第一实施例中，具有50nm厚度的GaN层用作沟道层CH，但是可以取决于用途而选择材料和厚度。作为将要使用的材料，存在其主要组分是GaN、AlN、InN或这些的混合晶体的材料。此外，在本发明第一实施例中，尽管导电杂质的添加并未涉及，但是也可以取决于用途而添加合适的导电杂质。例如，施主（n型杂质）是Si、S、Se等，受主（p型杂质）是Be、C、Mg等。然而，电子在沟道层CH中传输，并且因此当添加大量导电杂质时，存在因为库伦散射而导致电子迁移率降低的风险。添加至沟道层CH的导电杂质希望小于或等于1×1017cm-3。类似地，当沟道层CH的薄膜厚度薄时，易于产生由超晶格层PSL中的受主导致的散射，并且因此沟道层CH的薄膜厚度希望大于或等于20nm。此外，沟道层CH包括电子亲和性大于超晶格层PSL和电子供应层ES的材料。如本发明第一实施例中，当沟道层CH包括GaN层时，沟道层CH的晶格常数大于缓冲层BUF，并且因此压缩性应变施加至沟道层CH，以及沟道层CH的厚度希望小于或等于发生位错的临界薄膜厚度。
在本发明第一实施例中，具有30nm厚度的Al0.22Ga0.78N用作电子供应层ES，但是可以取决于用途而选择材料和厚度。此外，电子供应层ES根据目的而可以具有多层的层叠结构，诸如其中铝组分比例改变的多层薄膜。作为将要使用的材料，存在其主要组分是GaN、AlN、InN或这些的混合晶体的材料，并且材料例如是AlGaN层、InAlN层等。在本发明第一实施例中，尽管不涉及添加导电杂质的添加，但是可以取决于用途而添加合适的导电杂质。施主（n型杂质）例如是Si、S、Se等，而受主（p型杂质）是例如Be、C、Mg等。此外，电子供应层ES包括其电子亲和性小于沟道层CH、以及晶格常数小于缓冲层BUF的那些材料。也即，拉伸性应变施加至电子供应层ES，并且电子供应层ES的厚度希望小于或等于发生位错的临界薄膜厚度。然而，当电子供应层ES具有多层的层叠结构时，电子供应层ES可以包括其电子亲和性大于沟道层CH的层，以及其晶格常数大于缓冲层BUF的层，但是要求电子供应层ES包括满足上述条件的至少一个层。
在本发明第一实施例中，具有80nm厚度的氮化硅薄膜用作绝缘薄膜IF1，但是可以取决于用途选择材料和厚度，并且绝缘薄膜IF1可以具有包括多个类型薄膜的层叠结构。也即，与半导体接触的绝缘薄膜IF1希望具有大于最外侧表面的半导体层的带隙，并且具有小于最外侧表面的半导体层的电子亲和性，并且因此希望绝缘薄膜IF1包括满足上述条件的薄膜。绝缘薄膜IF1可以包括大量绝缘薄膜，除了氮化硅薄膜之外，诸如氧化硅薄膜（SiO2薄膜）、氮氧化硅薄膜（SiON薄膜）、SiOC薄膜、氧化铝薄膜（Al2O3薄膜）、氧化铪薄膜（HfO2薄膜）、氧化锆薄膜（ZrO2薄膜），以及有机绝缘薄膜。然而，有源区域中的绝缘薄膜IF1希望是形成在与半导体的界面处的界面态密度较低的薄膜以便于抑制电流崩溃。
在本发明第一实施例中，具有50nm厚度的氧化铝薄膜用作栅极绝缘薄膜GOX，但是可以取决于用途改变材料和厚度，并且栅极绝缘薄膜GOX可以是包括多个类型薄膜的层叠薄膜。栅极绝缘薄膜GOX希望具有大于最外侧表面的半导体层的带隙，并且具有小于最外侧表面的半导体层的电子亲和性，并且因此希望使得满足上述条件的薄膜用作栅极绝缘薄膜GOX。具体地，作为栅极绝缘薄膜GOX的候选材料，可以包括许多薄膜，除了Al2O3之外，诸如SiO2、SiON、SiN、HfO2、ZrO2等。然而，栅极绝缘薄膜GOX的材料影响可以施加至栅极电极GE的电压以及阈值电压，并且因此希望考虑到耐受电压、介电常数、薄膜厚度等来设计栅极绝缘薄膜GOX的材料。特别地，当电场形成在如本发明第一实施例的栅极绝缘薄膜GOX中时，阈值电压与栅极绝缘薄膜的薄膜厚度成比例，并且因此希望对设计做出额外考虑。
在本发明第一实施例中，具有500nm厚度的氮化钛（TiN）用作栅极电极GE，但是可以取决于用途选择材料和厚度，并且此外栅极电极GE可以具有包括多个类型薄膜的层叠结构。然而，希望使得栅极电极GE包括难以与和栅极电极GE接触的绝缘薄膜反应的材料，诸如绝缘薄膜IF1和栅极绝缘薄膜GOX。作为栅极电极GE的候选材料，可以包括添加了诸如硼（B）和磷（P）的掺杂剂的多晶硅、钛（Ti）、铝（Al）、镍（Ni）、金（Au），以及这些材料的硅化物和氮化物。
类似地，在本发明第一实施例中，具有400nm厚度的铝（Al）用作源极电极SE和漏极电极DE，但是源极电极SE和漏极电极DE可以是与半导体层发生欧姆接触的材料，其中半导体层与源极电极SE和漏极电极DE接触。特别地，当半导体层通过离子注入等在晶体生长期间或晶体生长之后用作n型半导体层时，大多数导体与半导体层发生欧姆接触，并且因此能够使用广泛范围的材料。然而，希望使得源极电极SE和漏极电极DE由难以与和每个电极接触的绝缘薄膜反应的材料形成。通常，作为源极电极SE和漏极电极DE的候选材料，可以包括钛（Ti）、铝（Al）、钼（Mo）、铌（Nb）、钒（V）等，以及这些材料的混合物、层叠、硅化合物和氮化合物。
在本发明第一实施例中，仅主要描述了场效应晶体管的基本配置和简单布线层，但是在实际半导体器件中，例如，存在进一步形成多层布线层的情形，本发明第一实施例中省略了这些描述。
（第二实施例）
在根据本发明第二实施例的包括高电子迁移率晶体管的功率FET中，仅仅栅极电极的结构不同于根据第一实施例的功率FET。在示出根据第一实施例的功率FET的图3中，形成沟槽TR，并且形成覆盖沟槽TR的内壁的栅极绝缘薄膜GOX以及与栅极绝缘薄膜GOX接触的栅极电极GE。
另一方面，图15是示出了根据本发明第二实施例的功率FET的配置的截面图。在本发明第二实施例中，如图15所示，p型帽层PCP形成为与电子供应层ES接触，并且栅极电极GE形成在p型帽层PCP之上。此时，希望使得p型帽层PCP和栅极电极GE肖特基耦合至电子。此外，可以在p型帽层PCP和栅极电极GE之间形成包括绝缘薄膜的栅极绝缘薄膜（附图中未示出）。此时，希望使得p型帽层PCP在平视图中形成在栅极电极GE内部。P型帽层PCP可以包括例如超晶格层。也即，第一实施例中所述的超晶格层可以用作p型帽层PCP。
此处，在图15所示功率FET中，p型帽层PCP形成在栅极电极GE下方，并且因此阈值电压可以是正的，也即功率FET可以是常断型器件。例如，当没有p型帽层PCP并且栅极电极GE直接形成在电子供应层ES上时，阈值电压变成负的，也即功率FET变成常通型器件。例如，用作功率控制晶体管的功率FET希望是常断型器件，并且因此提出其中p型帽层PCP形成在栅极电极GE之下的结构作为常断型器件的示例。
例如，当氮化物半导体用作沟道层CH和电子供应层ES时，除了由于沟道层CH和电子供应层ES之间导带偏移导致的阱型电势之外，由于使用氮化物半导体导致的压电极化和自发极化下推了阱型电势的底部。结果，当没有p型帽层PCP时，即便没有电压施加至栅极电极GE，也在靠近沟道层CH和电子供应层ES的界面处产生了二维电子气DEG。结果，产生了常通型器件。
另一方面，在其中p型帽层PCP形成在栅极电极GE之下的图15的情形中，由于p型帽层PCP中的受主的离子化而由负电荷抬升了电子供应层ES的导带。结果，在热平衡状态下，能够防止在沟道层CH中产生二维电子气。以此方式，在具有图15所示配置的功率FET中，能够实现常断型器件。结果，除了其中栅极电极具有根据第一实施例的功率FET中的沟槽结构的情形之外，在如根据本发明第二实施例的其中p型帽层PCP紧接在栅极电极GE之下的情形中，能够实现常断型器件。
此外在本发明第二实施例中，根据第一实施例的技术构思可以适用于p型帽层PCP。也即，在本发明第二实施例中，p型帽层PCP可以由超晶格层形成。在该情形下，被引入到具有小带隙并且形成超晶格层的一部分的氮化物半导体层中的受主的浓度设置为高于被引入到具有大带隙并且形成超晶格层的另一部分的氮化物半导体层中的受主的浓度。由此，在p型帽层PCP中，能够提高受主的激活率并且抑制深能级的产生。结果，根据本发明的第二实施例，能够形成高质量的p型帽层PCP。
特别地，根据本发明第二实施例，能够提高被引入到p型帽层PCP中的受主的激活率，并且因此由于受主离子化而由负电荷有效地抬升了电子供应层ES的导带。结果，根据本发明第二实施例的功率FET，能够获得的优点在于易于实现常断型器件。
此外，本发明第二实施例的更希望形式是如下配置，其中在形成超晶格层的多个氮化物半导体层之中，仅将受主引入到具有小带隙的氮化物半导体层中，而不将受主引入到具有大带隙的氮化物半导体层中。通过上述配置，能够有效地抑制超晶格层中的深能级的产生。
此外在根据本发明第二实施例的功率FET中，如图16所示，假设超晶格层PSL***在缓冲层BUF和沟道层CH之间，能够利用这种配置，其中被引入到形成超晶格层PSL的一部分的氮化物半导体层LBL中的受主的浓度要高于被引入到形成超晶格层PSL的另一部分的氮化物半导体层HBL中的受主的浓度。此外在该情形中，以与第一实施例相同的方式，能够提高功率FET的阈值电压，而抑制基于深能级的电流崩溃以及提高源极电极SE和漏极电极DE之间的耐受电压。
（第三实施例）
在第一实施例和第二实施例中，已经描述了包括高电子迁移率晶体管的功率FET作为技术构思的应用示例，并且在本发明第三实施例中，将描述半导体激光器作为技术构思的应用示例。
<根据第三实施例的半导体激光器的配置>
例如，半导体激光器用于记录并且复制光盘。近些年来，随着光盘容量和密度的增大，短波长半导体激光器已经经常用于记录和复制光盘。也即，作为用于记录光盘的半导体激光器，增大了对于波长短于红光半导体激光器的蓝-紫半导体激光器的需求。
半导体激光器发射对应于半导体材料的带隙幅度的光，并且因此能够使用具有大带隙的半导体材料以便于发射波长短于（能量大于）红光的蓝紫光。因此，具有大带隙的氮化物半导体用于蓝紫半导体激光器。
作为使用这些氮化物半导体的半导体激光器的结构，存在例如所谓的脊式结构。图17是示出了具有脊式结构的半导体激光器的配置的截面图。如图17所示，在半导体衬底SUB的下表面（后表面）上形成n电极NE，而在半导体衬底SUB的上表面（主表面）上形成n型包覆层NCL。此外，在n型包覆层NCL之上形成包括例如多个量子阱结构的有源层MQW，并且在有源层MQW之上形成p型包覆层PCL。在本发明第三实施例中，p型包覆层PCL包括超晶格层PSL。在该超晶格层PSL中，被引入到具有小带隙并且形成超晶格层PSL的一部分的氮化物半导体层LBL中的受主的浓度设置为高于被引入到具有大带隙并且形成超晶格层PSL的另一部分的氮化物半导体层HBL中的受主的浓度。以此方式配置的p型包覆层PCL的上部部分具有台面结构（脊式结构），并且在p型包覆层PCL之上经由p型接触层PCNT形成p电极PE。
此处，脊式结构是如下结构，其通过使得p型包覆层PCL和p型接触层PCNT的宽度变窄来控制从有源层MQW发射出的光的光模式（横向模式）以作为基本模式（第0阶模式）。脊式结构的优点在于可以通过一次连续晶体生长实现由在半导体衬底SUB之上形成的n型包覆层NCL、有源层MQW和p型包覆层PCL代表的半导体层。然而，在脊式结构中，p型包覆层PCL和p型接触层PCNT的宽度小，并且因此元件电阻不可避免地变大，并且也可以说脊式结构是其中难以实现低电压操作的结构。
<根据第三实施例的半导体激光器的操作>
如上所述配置根据本发明实施例的半导体激光器，并且以下将简要描述半导体激光器的操作。首先，正电压施加至p电极PE，而负电压施加至形成在半导体衬底SUB背面之上的n电极NE。由此，在根据本发明第三实施例的半导体激光器中，正向电流从p电极PE流至n电极NE。由此，空穴从p电极PE经由脊式结构部分（p型接触层PCNT和p型包覆层PCL）注入至有源层MQW。
另一方面，电子从n电极NE注入至半导体衬底SUB，并且注入的电子被注入至有源层MQW。在有源层MQW中，通过注入的空穴和电子形成了粒子数反转，并且电子从导带通过受激发射移动至价带，并且因此产生了具有对准的相位的光。每一个具有小于有源层MQW的折射率的围绕的半导体层（p型包覆层PCL和n型包覆层NCL）将有源层MQW中产生的光限制在有源层MQW中。随后，限制在有源层MQW中的光在包括形成于半导体激光器中的解理面的谐振器中往复，并且因此通过进一步受激发射放大了光。此后，激光在有源层MQW中振荡，并且从半导体器件发射出。此时，在有源层MQW中振荡的激光的光学模式（横向模式）变成基本模式（第0阶模式），因为形成了脊式结构。以此方式，操作了根据本发明第三实施例的半导体激光器。特别地，在根据本发明第三实施例的半导体激光器中，通过控制施加至p电极PE的电压以及施加至n电极NE的电压周期性地导通和关断半导体激光器，并且因此能够使得根据本发明第三实施例的半导体激光器执行直接调制操作。
<第三实施例的优点>
本发明第三实施例的优点在于p型包覆层PCL包括超晶格层PSL，以及被引入到具有小带隙的氮化物半导体层LBL中的受主的浓度设置为高于被引入到具有大带隙的氮化物半导体层HBL中的受主的浓度。
例如，p型包覆层PCL限制光在有源层MQW中，并且因此p型包覆层PCL的折射率低于有源层MQW的折射率。也即，p型包覆层PCL包括折射率相对较低的材料。换言之，p型包覆层PCL包括具有大带隙的材料。因此，p型包覆层PCL可以包括AlGaN层等。
以此方式，p型包覆层PCL包括具有大带隙的材料，但是具有大带隙的材料具有受主的激活率低的特性，如第一实施例中所述。因此，也在本发明第三实施例中，当p型包覆层PCL包括具有大带隙的单个半导体层时，由于未激活（离子化）的受主形成了大量深能级。在该情形下，在半导体激光器中，存在基于形成在p型包覆层PCL中的大量深能级而发生电流波动的风险。特别地，半导体激光器可以被配置为执行直接调制，并且在该情形下，在半导体激光器中流动的电流周期性地变化。此时，例如，当p型包覆层PCL中有大量深能级时，深能级根据电流的频率而捕获和释放电子，并且因此由于由深能级捕获电子以及从深能级释放电子而发生电流波动。因此，关注的是电流波动大大影响了半导体激光器的直接调制。
在这点上，在根据本发明第三实施例的半导体激光器中，p型包覆层PCL包括超晶格层PSL，并且被引入到具有小带隙的氮化物半导体层LBL中的受主的浓度设置为高于被引入到具有大带隙氮化物半导体层HBL中的受主的浓度。此外，优选地，配置使得受主仅被引入到具有小带隙的氮化物半导体层LBL中，而受主不被引入到具有大带隙的氮化物半导体层HBL中。
由此，根据本发明第三实施例，被引入到具有大带隙的氮化物半导体层HBL中的受主的比例是小的，并且因此能够抑制易于在具有大带隙的氮化物半导体层HBL中形成的深能级的产生。结果，根据本发明第三实施例，能够抑制由于深能级导致的电流波动的发生。也即，在本发明第三实施例中，通过具有小带隙的氮化物半导体层LBL和具有大带隙的氮化物半导体层HBL的层叠结构形成了超晶格层PSL，并且在超晶格层PSL中，受主优选地被引入到具有小带隙的氮化物半导体层LBL中。此时，在具有小带隙的氮化物半导体层LBL中，受主的激活率变得高于具有大带隙的氮化物半导体层HBL中的比例。因此，通过优选地将受主引入到具有小带隙的氮化物半导体层LBL中，能够有效地抑制由于未激活受主而导致的深能级的产生，而同时形成整个超晶格层PSL作为p型半导体层。
<变形例>
作为使用氮化物半导体的半导体激光器的结构，除了如上所述脊式结构之外还有所谓嵌入式结构。以下参照附图描述具有嵌入式结构的半导体激光器的配置。
<根据变形例的半导体激光器的配置>
图18是示出了具有嵌入式结构的半导体激光器的配置的截面图。在图18中，在具有嵌入式结构的半导体激光器中，包括Ti（钛）/Pt（铂）/Au（金）的n电极NE形成在包括例如n型GaN（氮化镓）的半导体衬底SUB的后表面（下表面）以及包括例如AlGaN（氮化铝镓）的n型包覆层NCL之下，并且其中引入施主（n型杂质）的n型包覆层NCL形成在半导体衬底SUB的表面（上表面、主表面）上。包括例如向其中引入n型杂质的GaN的n型光限制层NL2形成在n型包覆层NCL之上，并且由例如多个量子阱结构形成的有源层MQW形成在n型光限制层NL2之上。包括例如向其中引入受主（p型杂质）的GaN的p型光限制层PL2形成在有源层MQW之上，并且通过例如AlN（氮化铝）形成的电流阻挡层（电流限制层）COL形成在p型光限制层PL2之上。具有条带形状的开口（开口轴向地延伸）形成在电流阻挡层COL中，并且包括例如向其中引入受主（p型杂质）的AlGaN的p型包覆层PCL形成在其中形成了开口的电流阻挡层COL之上。包括例如向其中引入受主（p型杂质）的GaN的p型接触层PCNT形成在p型包覆层PCL之上，并且包括例如Pt/Au/Ti/Pt/Au的p电极PE形成在p型接触层PCNT之上。
在具有如上所述形成的嵌入式结构的半导体激光器中，执行控制以通过在电流阻挡层OCL中提供的开口而缩窄从p型包覆层PCL流至有源层MQW的电流的路径，从而使得从有源层MQW发出的光的光学模式（横向模式）是基本模式（第0阶模式）。因此，可以说具有嵌入式结构的半导体激光器通过电流阻挡层COL的电流限制效应而将光学模式（横向模式）控制为基本模式。因此，在嵌入式结构中，无需如在上述脊式结构中执行的那样缩窄p型包覆层PCL和p型接触层PCNT的宽度，并且因此能够获得与脊式结构相比具有足够大宽度的p型包覆层PCL和p型接触层PCNT。也即，在具有嵌入式结构的半导体激光器中，并未通过p型包覆层PCL和p型接触层PCNT的宽度来控制横向模式，而是执行控制以使得通过电流阻挡层OCL中所提供的开口宽度而使得横向模式是基本模式。因此，在具有嵌入式结构的半导体激光器中，能够增大p型包覆层PCL、p型接触层PCNT和p电极PE的宽度。
特别地，在使用氮化物半导体的半导体激光器中，由p型接触层PCNT和p型包覆层PCL代表的体电阻器构成了大部分元件电阻。因此，在具有其中可以提高p型接触层PCNT和p型包覆层PCL的宽度的嵌入式结构的半导体激光器中，与脊式结构相比能够减小元件电阻。结果，具有嵌入式结构的半导体激光器具有能够工作在低电压下的优点。
<变形例的优点>
此外在根据变形例的半导体激光器中，p型包覆层PCL包括超晶格层PSL，并且被引入到具有小带隙的氮化物半导体层LBL中的受主的浓度设置为高于被引入到具有大带隙的氮化物半导体层HBL中的受主的浓度。此外，优选地，配置使得受主仅被引入到具有小带隙的氮化物半导体层LBL中，而受主不被引入到具有大带隙的氮化物半导体层HBL中。
由此，在本发明变形例中，被引入到具有大带隙的氮化物半导体层HBL中的受主的比例是小的，并且因此能够抑制易于在具有大带隙的氮化物半导体层HBL中形成的深能级的产生。结果，根据本发明变形例，能够抑制由于深能级导致的电流波动的发生。也即，在本发明变形例中，通过具有小带隙的氮化物半导体层LBL与具有大带隙的氮化物半导体层HBL的层叠结构形成超晶格层PSL，并且受主优选地被引入到超晶格层PSL中具有小带隙的氮化物半导体层LBL中。此时，在具有小带隙的氮化物半导体层LBL中，受主的激活率要高于具有大带隙的氮化物半导体层HBL中的比例。因此，通过优选地将受主引入到具有小带隙的氮化物半导体层LBL中，能够有效地抑制由于未激活受主而导致的深能级的产生，同时形成整个超晶格层PSL作为p型半导体层。
尽管已经基于实施例具体描述了由本发明人做出的本发明，但是本发明并非限定于实施例，而毋庸多言地是可以不脱离本发明的范围而对本发明做出各种方式的修改。

Claims (17)

1.一种半导体器件，包括：
超晶格层，包括第一氮化物半导体层和第二氮化物半导体层的层叠结构，所述第二氮化物半导体层具有比所述第一氮化物半导体层的带隙更大的带隙；
其中，被引入到所述第一氮化物半导体层中的导电杂质的浓度大于被引入到所述第二氮化物半导体层中的导电杂质的浓度。
2.根据权利要求1所述的半导体器件，
其中，在所述超晶格层中，导电杂质仅被引入到所述第一氮化物半导体层中，并且导电杂质未被引入到所述第二氮化物半导体层中。
3.根据权利要求1所述的半导体器件，
其中，p型杂质被引入到所述第一氮化物半导体层中。
4.根据权利要求3所述的半导体器件，
其中，所述p型杂质是镁。
5.根据权利要求1所述的半导体器件，
其中，所述第一氮化物半导体层包括InGaN层，并且
其中，所述第二氮化物半导体层包括AlGaN层。
6.根据权利要求1所述的半导体器件，进一步包括：
半导体元件，
其中所述半导体元件包括：
（a）半导体衬底，
（b）沟道层，其被形成在所述半导体衬底之上并且包括氮化物半导体层，
（c）电子供应层，其被形成在所述沟道层之上并且包括氮化物半导体层，以及
（d）所述超晶格层，其被形成在所述半导体衬底与所述沟道层之间。
7.根据权利要求6所述的半导体器件，
其中，所述超晶格层的平均带隙大于所述沟道层的带隙。
8.根据权利要求6所述的半导体器件，
其中，缓冲层被形成，所述缓冲层弛豫在所述半导体衬底与所述超晶格层之间的晶格失配。
9.根据权利要求8所述的半导体器件，
其中，所述第一氮化物半导体层的晶格常数和所述缓冲层的晶格常数互不相同，并且
其中，所述第二氮化物半导体层的晶格常数和所述缓冲层的晶格常数互不相同。
10.根据权利要求9所述的半导体器件，
其中，所述第一氮化物半导体层的厚度小于位错在其发生的临界薄膜厚度，并且
其中，所述第二氮化物半导体层的厚度小于位错在其发生的临界薄膜厚度。
11.根据权利要求8所述的半导体器件，
其中，所述超晶格层的平均晶格常数和所述缓冲层的晶格常数互不相同。
12.根据权利要求11所述的半导体器件，
其中，所述超晶格层的总厚度小于位错在其发生的临界薄膜厚度。
13.根据权利要求6所述的半导体器件，
其中，所述电子供应层的电子亲和性小于所述沟道层的电子亲和性。
14.根据权利要求13所述的半导体器件，
其中，所述半导体元件是高电子迁移率晶体管。
15.根据权利要求14所述的半导体器件，
其中，所述半导体元件是常断型高电子迁移率晶体管。
16.根据权利要求1所述的半导体器件，进一步包括：
半导体元件，
其中所述半导体元件包括
（a）半导体衬底，
（b）沟道层，其被形成在所述半导体衬底之上并且包括氮化物半导体层，
（c）电子供应层，其被形成在所述沟道层之上并且包括氮化物半导体层，以及
（d）p型帽层，其被形成在所述电子供应层之上，并且
其中，所述p型帽层包括所述超晶格层。
17.根据权利要求1所述的半导体器件，进一步包括：
半导体元件，
其中所述半导体元件包括
（a）有源层，其用作光发射层，
（b）p型包覆层，所述p型包覆层的折射率小于所述有源层的折射率，以及
（c）n型包覆层，所述n型包覆层的折射率小于所述有源层的折射率，并且
其中，所述p型包覆层和所述n型包覆层夹住所述有源层，以及
其中，所述p型包覆层包括所述超晶格层。
CN201410090758.9A 2013-03-13 2014-03-12 半导体器件 Active CN104051515B (zh)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
JP2013051047A JP6013948B2 (ja) 2013-03-13 2013-03-13 半導体装置
JP2013-051047 2013-03-13

Publications (2)

Publication Number Publication Date
CN104051515A true CN104051515A (zh) 2014-09-17
CN104051515B CN104051515B (zh) 2018-10-16

Family

ID=51504140

Family Applications (1)

Application Number Title Priority Date Filing Date
CN201410090758.9A Active CN104051515B (zh) 2013-03-13 2014-03-12 半导体器件

Country Status (3)

Country Link
US (1) US9536978B2 (zh)
JP (1) JP6013948B2 (zh)
CN (1) CN104051515B (zh)

Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN108140582A (zh) * 2015-09-30 2018-06-08 三垦电气株式会社 半导体衬底、半导体装置、半导体衬底的制造方法、以及半导体装置的制造方法
CN109425933A (zh) * 2017-09-05 2019-03-05 瑞萨电子株式会社 半导体器件
CN112930587A (zh) * 2018-10-31 2021-06-08 索尼半导体解决方案公司 半导体装置、通信模块和半导体装置的制造方法
TWI774349B (zh) * 2021-04-29 2022-08-11 合晶科技股份有限公司 半導體基板結構

Families Citing this family (18)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2014192493A (ja) * 2013-03-28 2014-10-06 Toyoda Gosei Co Ltd 半導体装置
US10483386B2 (en) * 2014-01-17 2019-11-19 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor device, transistor having doped seed layer and method of manufacturing the same
JP6270572B2 (ja) * 2014-03-19 2018-01-31 株式会社東芝 半導体装置及びその製造方法
US9711683B2 (en) * 2014-09-26 2017-07-18 Epistar Corporation Semiconductor device and the method of manufacturing the same
CN104377241B (zh) * 2014-09-30 2017-05-03 苏州捷芯威半导体有限公司 功率半导体器件及其制造方法
JP6609926B2 (ja) * 2015-01-21 2019-11-27 富士通株式会社 化合物半導体装置及びその製造方法
JP6404738B2 (ja) * 2015-02-10 2018-10-17 Ｄｏｗａエレクトロニクス株式会社 電子デバイス用エピタキシャル基板および高電子移動度トランジスタならびにそれらの製造方法
JP6468886B2 (ja) * 2015-03-02 2019-02-13 ルネサスエレクトロニクス株式会社 半導体装置の製造方法および半導体装置
JP2017054960A (ja) * 2015-09-10 2017-03-16 株式会社東芝 半導体装置
ITUB20155862A1 (it) * 2015-11-24 2017-05-24 St Microelectronics Srl Transistore di tipo normalmente spento con ridotta resistenza in stato acceso e relativo metodo di fabbricazione
JP2018056506A (ja) * 2016-09-30 2018-04-05 ルネサスエレクトロニクス株式会社 半導体装置
JPWO2018109857A1 (ja) * 2016-12-14 2018-12-13 三菱電機株式会社 光半導体装置の製造方法
JP6292361B1 (ja) * 2016-12-14 2018-03-14 三菱電機株式会社 光半導体装置の製造方法
JP6912721B2 (ja) * 2017-09-15 2021-08-04 富士通株式会社 化合物半導体装置及びその製造方法
JP6791083B2 (ja) * 2017-09-28 2020-11-25 豊田合成株式会社 半導体装置の製造方法
US11393905B2 (en) * 2017-12-28 2022-07-19 Rohm Co., Ltd. Nitride semiconductor device
CN112750904B (zh) 2019-10-30 2024-01-02 联华电子股份有限公司 具有应力松弛层的半导体元件
CN114551590A (zh) 2020-11-26 2022-05-27 联华电子股份有限公司 高电子迁移率晶体管及其制作方法

Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20040056259A1 (en) * 2000-12-28 2004-03-25 Osamu Goto Semiconductor light emitting device, its manufacturing method, semiconductor device and its manufacturing method
US20050051804A1 (en) * 2003-09-05 2005-03-10 The Furukawa Electric Co., Ltd. Nitride-based compound semiconductor electron device
CN102113140A (zh) * 2008-06-04 2011-06-29 昭和电工株式会社 Ⅲ族氮化物半导体发光元件的制造方法、ⅲ族氮化物半导体发光元件和灯
US20120326209A1 (en) * 2010-03-01 2012-12-27 Dowa Electronics Materials Co., Ltd. Semiconductor device and method of producing the same
WO2013023197A2 (en) * 2011-08-11 2013-02-14 Sensor Electronic Technology, Inc. Emitting device with compositional and doping inhomogeneities in semiconductor layers

Family Cites Families (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3778765B2 (ja) * 2000-03-24 2006-05-24 三洋電機株式会社 窒化物系半導体素子およびその製造方法
JP4032675B2 (ja) * 2001-07-12 2008-01-16 日亜化学工業株式会社 窒化ガリウム系化合物半導体レーザ
JP2010171032A (ja) * 2009-01-20 2010-08-05 New Japan Radio Co Ltd 窒化物半導体装置形成用基板及び窒化物半導体装置
JP2013207107A (ja) * 2012-03-28 2013-10-07 Fujitsu Ltd 化合物半導体装置及びその製造方法
US8680536B2 (en) * 2012-05-23 2014-03-25 Hrl Laboratories, Llc Non-uniform two dimensional electron gas profile in III-Nitride HEMT devices
JP2014072429A (ja) 2012-09-28 2014-04-21 Fujitsu Ltd 半導体装置

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20040056259A1 (en) * 2000-12-28 2004-03-25 Osamu Goto Semiconductor light emitting device, its manufacturing method, semiconductor device and its manufacturing method
US20050051804A1 (en) * 2003-09-05 2005-03-10 The Furukawa Electric Co., Ltd. Nitride-based compound semiconductor electron device
CN102113140A (zh) * 2008-06-04 2011-06-29 昭和电工株式会社 Ⅲ族氮化物半导体发光元件的制造方法、ⅲ族氮化物半导体发光元件和灯
US20120326209A1 (en) * 2010-03-01 2012-12-27 Dowa Electronics Materials Co., Ltd. Semiconductor device and method of producing the same
WO2013023197A2 (en) * 2011-08-11 2013-02-14 Sensor Electronic Technology, Inc. Emitting device with compositional and doping inhomogeneities in semiconductor layers

Cited By (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN108140582A (zh) * 2015-09-30 2018-06-08 三垦电气株式会社 半导体衬底、半导体装置、半导体衬底的制造方法、以及半导体装置的制造方法
CN109425933A (zh) * 2017-09-05 2019-03-05 瑞萨电子株式会社 半导体器件
CN109425933B (zh) * 2017-09-05 2022-07-01 瑞萨电子株式会社 半导体器件
CN112930587A (zh) * 2018-10-31 2021-06-08 索尼半导体解决方案公司 半导体装置、通信模块和半导体装置的制造方法
TWI774349B (zh) * 2021-04-29 2022-08-11 合晶科技股份有限公司 半導體基板結構

Also Published As

Publication number Publication date
JP6013948B2 (ja) 2016-10-25
US9536978B2 (en) 2017-01-03
US20140264274A1 (en) 2014-09-18
JP2014179389A (ja) 2014-09-25
CN104051515B (zh) 2018-10-16

Similar Documents

Publication Publication Date Title
CN104051515A (zh) 半导体器件
TWI578530B (zh) Semiconductor device and manufacturing method thereof
JP4761319B2 (ja) 窒化物半導体装置とそれを含む電力変換装置
US9171945B2 (en) Switching element utilizing recombination
JP5487550B2 (ja) 電界効果半導体装置及びその製造方法
TWI449173B (zh) 絕緣閘增強型電晶體
US8164117B2 (en) Nitride semiconductor device
JP6754782B2 (ja) 半導体装置
JP5534661B2 (ja) 半導体装置
JP5779284B2 (ja) スイッチング素子
US20080203471A1 (en) Nitride semiconductor device and method for producing nitride semiconductor device
JP5292895B2 (ja) 窒化物半導体トランジスタ
US9680001B2 (en) Nitride semiconductor device
US10050112B2 (en) Electron gas confinement heterojunction transistor
JP5691138B2 (ja) 電界効果トランジスタ及びその製造方法
JP2011009493A (ja) 半導体装置およびその製造方法
JP2009060049A (ja) 窒化物系化合物半導体装置
JP6225584B2 (ja) 半導体装置の評価方法、並びに半導体装置およびその製造方法
JP2010016089A (ja) 電界効果トランジスタ、その製造方法、及び半導体装置
JP2009147264A (ja) 窒化物半導体ヘテロ構造電界効果トランジスタ
JP2010153748A (ja) 電界効果半導体装置の製造方法
JP2013232578A (ja) ショットキーバリアダイオード
US9331169B2 (en) Nitride semiconductor Schottky diode and method for manufacturing same
KR102113253B1 (ko) 질화물계 반도체 소자

Legal Events

Date Code Title Description
C06 Publication
PB01 Publication
CB02 Change of applicant information

Address after: Tokyo, Japan, Japan

Applicant after: Renesas Electronics Corporation

Address before: Kanagawa

Applicant before: Renesas Electronics Corporation

COR Change of bibliographic data
C10 Entry into substantive examination
SE01 Entry into force of request for substantive examination
GR01 Patent grant
GR01 Patent grant