JP2017157711A - 半導体装置 - Google Patents

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Abstract

【課題】ピットやクラックが少ないバッファ層を備えた半導体装置を提供する。【解決手段】半導体装置１は、基板１０を備える。積層部１００は、基板１０の上方に設けられ、アルミニウムを含有する第１窒化物半導体層と、炭素を含有する第２窒化物半導体層と、炭素濃度が第２窒化物半導体層の炭素濃度よりも低い第３窒化物半導体層と、を含む。第４窒化物半導体層６０は、積層部１００の上方に設けられ、炭素濃度が第２窒化物半導体層の炭素濃度よりも低く、第１〜第３窒化物半導体層よりも厚い。第５窒化物半導体層７０は、第４窒化物半導体層６０上に設けられ、アルミニウムを含有する。ゲート電極Ｇは、第５窒化物半導体層７０上に設けられている。【選択図】図１

Description

本発明による実施形態は、半導体装置に関する。
窒化ガリウム（ＧａＮ）系半導体素子等の窒化物半導体素子では、オン電流が低下する電流コラプスが問題となっている。さらに、耐圧の向上、クラックの低減、シリコン基板の反りの抑制も要求されている。このような特性や問題を改善するために、シリコン基板とチャネル部（ＧａＮ層）との間にバッファ層を用いることがある。
バッファ層は厚いほど、耐圧を向上させ、電流コラプスの抑制につながる。しかし、バッファ層にはピット（窪みまたは孔）やクラックが発生しやすく、かつ、バッファ層を厚くするほど、ピットやクラックは拡大する。従って、耐圧を向上させるためにバッファ層を厚くしようとすると、ピットやクラックにより、バッファ層およびチャネル部の表面状態が悪化する。これにより、リーク電流の増加等の半導体素子の電気的特性を劣化させるという問題が発生していた。
国際公開第２０１５／１５２４１１号公報
ピットやクラックが少ないバッファ層を備えた半導体装置を提供する。
本実施形態による半導体装置は、基板を備える。 積層部は、基板の上方に設けられ、アルミニウムを含有する第１窒化物半導体層と、炭素を含有する第２窒化物半導体層と、炭素濃度が前記第２窒化物半導体層の炭素濃度よりも低い第３窒化物半導体層と、を含む。第４窒化物半導体層は、積層部の上方に設けられ、炭素濃度が第２窒化物半導体層の炭素濃度よりも低く、第１〜第３窒化物半導体層よりも厚い。第５窒化物半導体層は、第４窒化物半導体層上に設けられ、アルミニウムを含有する。第１電極は、第５窒化物半導体層上に設けられている。
本実施形態に従った半導体装置１の構成の一例を示す断面図。 第２バッファ層１００の構成の一例を示す断面図。 本実施形態の変形例１に従った半導体装置２の構成の一例を示す断面図。 本実施形態の変形例２に従った半導体装置３の構成の一例を示す断面図。
以下、図面を参照して本発明に係る実施形態を説明する。本実施形態は、本発明を限定するものではない。以下の実施形態において、基板の上下方向は、半導体素子が設けられる面を上とした場合の相対方向を示し、重力加速度に従った上下方向と異なる場合がある。
図１は、本実施形態に従った半導体装置１の構成の一例を示す断面図である。半導体装置１は、基板１０と、第１バッファ層２０と、第２バッファ層１００と、アンドープトＧａＮ（ｕｄ−ＧａＮ）層６０と、ＡｌＧａＮ層７０と、ゲート絶縁膜８０と、層間絶縁膜９０と、ドレイン電極Ｄと、ソース電極Ｓと、ゲート電極Ｇとを備えている。半導体装置１は、例えば、ＭＩＳ(Metal Insulator Semiconductor)型ＧａＮ−ＨＥＭＴ（High Electron Mobility Transistor）である。尚、層間絶縁膜９０内またはその上に設けられた配線やコンタクト等の図示は省略している。
基板１０は、サファイア、ダイアモンド、ＳｉＣ、ＧａＮ、ＢＮ、Ｓｉ、Ｇｅのいずれか１つ以上を含む基板であり、例えば、シリコン基板、ＧａＮ基板またはＳｉＣ基板等である。基板１０の導電型は特に限定しない。
第１バッファ層２０は、基板１０の表面上に設けられている。第１バッファ層２０には、例えば、ＡｌＮ層またはＡｌＧａＮ層、あるいは、ＡｌＮ層またはＡｌＧａＮ層の両方を含む積層を用いている。第１バッファ層２０が基板１０と第２バッファ層１００（３０、４０および５０）との間に介在することによって、基板１０と第２バッファ層１００との格子定数の相違に基づく大きな応力変化を緩和し、基板１０の反りやクラック等を抑制する。尚、基板１０がＧａＮ基板等である場合、第１バッファ層２０は不要となる場合もある。
積層部としての第２バッファ層１００は、基板１０および第１バッファ層２０の上方に設けられている。第２バッファ層１００は、図２（Ａ）および２（Ｂ）に示すように、ＡｌＮ層と、Ｃ−ＧａＮ層と、ｕｄ−ＧａＮ層とを含む。第２バッファ層１００についての詳細な説明は、図２（Ａ）および２（Ｂ）を参照して後で説明する。
第４窒化物半導体層としてのｕｄ−ＧａＮ層６０は、第２バッファ層１００の上方に設けられている。ｕｄ−ＧａＮ層６０には、炭素等の不純物を意図的には導入していないアンドープドＧａＮ層を用いている。従って、ｕｄ−ＧａＮ層６０の不純物濃度（例えば、炭素濃度）は、後述するＣ−ＧａＮ層４０の炭素濃度よりも低い。また、ｕｄ−ＧａＮ層６０は、第２バッファ層１００と同等の厚みを有し、ＡｌＮ層３０、Ｃ−ＧａＮ層４０およびｕｄ−ＧａＮ層５０のいずれよりも厚い。
第５窒化物半導体層としてのＡｌＧａＮ層７０は、ｕｄ−ＧａＮ層６０上に設けられたアルミニウムを含有する窒化物半導体層である。ここで、ｕｄ−ＧａＮ層６０とＡｌＧａＮ層７０とをヘテロ構造にすることによってｕｄ−ＧａＮ層６０とＡｌＧａＮ層７０との界面には、２次元電子ガス（以下、２ＤＥＧ（2 Dimensional Electron Gas）ともいう）層９５が発生する。
第１電極としてのソース電極Ｓおよび第２電極としてのドレイン電極Ｄは、ＡｌＧａＮ層７０上に設けられており、ＡｌＧａＮ層７０を介して２ＤＥＧ層９５と電気的に接続されている。ゲート電極Ｇは、ソース電極Ｓとドレイン電極Ｄとの間においてＡｌＧａＮ層７０上方に設けられている。ゲート電極Ｇは、ゲート絶縁膜８０を介してＡｌＧａＮ層７０上に設けられている。ゲート絶縁膜８０を省略して、ゲート電極ＧをＡｌＧａＮ層７０上に直接接触させてもよい。ソース電極Ｓ、ドレイン電極Ｄおよびゲート電極Ｇには、金属等の導電性材料が用いられる。
層間絶縁膜９０は、ソース電極Ｓ、ドレイン電極Ｄおよびゲート電極Ｇ等を被覆し、これらを保護する。
上述の通り、ｕｄ−ＧａＮ層６０とＡｌＧａＮ層７０との界面には、２ＤＥＧ層９５が発生する。２ＤＥＧ層９５は、ドレイン電極Ｄとソース電極Ｓとの間の電気抵抗を低下させ、半導体装置１のオン抵抗を低下させる役目を果たす。
ゲート電圧が印加されていないときに、ゲート電極Ｇの下方のチャネル部ＣＨに２ＤＥＧ層９５が生じている場合、半導体装置１は、ノーマリオン構造のＧａＮ-ＨＥＭＴとなる。この場合、半導体装置１は、ゲート電圧が負に印加されることによってオフ状態となる。一方、ゲート電圧が印加されていないときに、ゲート電極Ｇの下方のチャネル部ＣＨに２ＤＥＧ層９５が生じていない場合、半導体装置１は、ノーマリオフ構造のＧａＮ-ＨＥＭＴとなる。この場合、半導体装置１は、ゲート電圧が正に印加されることによってオン状態となる。ノーマリオン構造およびノーマリオフ構造のいずれであっても、ドレイン電極Ｄとチャネル部ＣＨとの間の電流経路およびソース電極Ｓとチャネル部ＣＨとの間の電流経路には、２ＤＥＧ層９５が維持される。従って、半導体装置１がオン状態となると、電流は、ドレイン電極Ｄからソース電極Ｓへ２ＤＥＧ層９５およびチャネル部ＣＨを介して低いオン抵抗で流れる。
図２（Ａ）および図２（Ｂ）は、第２バッファ層１００の構成の一例を示す断面図である。積層部としての第２バッファ層１００は、ＡｌＮ層３０と、Ｃ−ＧａＮ層４０と、ｕｄ−ＧａＮ層５０とを含む積層膜である。
ＡｌＮ層３０は、第１窒化物半導体層の一例である。第１窒化物半導体層は、ＡｌｘＧａ（１−ｘ）Ｎ（０＜ｘ≦１）層でもよい。例えば、ＡｌＮ層３０に代えて、ＡｌＧａＮ層を用いてもよい。第１窒化物半導体層は、炭素を含んでいてもよい。第１窒化物半導体層の炭素濃度は、例えば、１×１０１６／ｃｍ３〜１×１０１８／ｃｍ３である。本実施形態では、第１窒化物半導体層の一例として、ＡｌＮ層３０が用いられている。ＡｌＮ層３０の厚みは、例えば、３ｎｍ〜６ｎｍである。
Ｃ−ＧａＮ層４０は、第２窒化物半導体層の一例であり、炭素を含むＧａＮ層である。Ｃ−ＧａＮ層４０の炭素濃度は、例えば、１×１０１８／ｃｍ３〜３×１０１９／ｃｍ３である。Ｃ−ＧａＮ層４０の厚みは、例えば、１０ｎｍ〜４０ｎｍである。
ｕｄ−ＧａＮ層５０は、第３窒化物半導体層の一例であり、炭素をドーピングされていないアンドープドＧａＮ層である。ｕｄ−ＧａＮ層５０の炭素濃度は、Ｃ−ＧａＮ層４０の炭素濃度よりも低く、例えば、１×１０１６／ｃｍ３〜１×１０１７／ｃｍ３である。ｕｄ−ＧａＮ層５０の厚みは、例えば、１０ｎｍ〜４０ｎｍである。
図２（Ａ）および図２（Ｂ）に示す第２バッファ層１００において、第１窒化物半導体層としてのＡｌＮ層３０は、第２窒化物半導体層としてのＣ−ＧａＮ層４０上に設けられている。ＡｌＮ層３０は、Ｃ−ＧａＮ層４０の上に直接設けられており、ＡｌＮ層３０とＣ−ＧａＮ層４０との間の境界部にはｕｄ−ＧａＮ層５０は介在していない。即ち、Ｃ−ＧａＮ層４０の上面にはＡｌＮ層３０が直接接触しており、ＡｌＮ層３０の底面にはＣ−ＧａＮ層４０が直接接触している。このようにＡｌＮ層３０およびＣ−ＧａＮ層４０は、基本的な積層構造ＳＴｂを成している。積層方向Ｄ１（基板１０の素子形成面が向く方向）を上方向とすると、積層構造ＳＴｂの上層はＡｌＮ層３０であり、その下層はＣ−ＧａＮ層４０である。さらに、複数の積層構造ＳＴｂがＣ−ＧａＮ層４０および／またはｕｄ−ＧａＮ層５０を介して積層されている。積層構造ＳＴｂは、例えば、Ｃ−ＧａＮ層４０をエピタキシャル成長させた後、ＡｌＮ層３０をＣ−ＧａＮ層４０上にエピタキシャル成長させることによって形成される。
もし、積層構造ＳＴｂの上層がＡｌＮ層３０であり、その下層がｕｄ−ＧａＮ層５０である場合、ＡｌＮ層３０とｕｄ−ＧａＮ層５０との間の格子定数が大きく相違する。このため、ＡｌＮ層３０とｕｄ−ＧａＮ層５０との界面の結晶構造に歪みが生じ、ピエゾ電界によってｕｄ−ＧａＮ層５０の表面に２ＤＥＧが発生し易くなる。ＡｌＮ層３０とｕｄ−ＧａＮ層５０との界面に２ＤＥＧが生じると、その界面が低抵抗状態となる。これにより、ｕｄ−ＧａＮ層６０と基板１０との間の縦方向および横方向へのリーク電流が増大し、半導体装置１の耐圧の低下を招致する。
一方、本実施形態にように、積層構造ＳＴｂの上層がＡｌＮ層３０であり、その下層がＣ−ＧａＮ層４０である場合、Ｃ−ＧａＮ層４０が比較的高い炭素濃度を有する。このため、Ｃ−ＧａＮ層４０に発生する電荷が炭素によって補償（キャンセル）される。この場合、ＡｌＮ層３０とＣ−ＧａＮ層４０との界面において、２ＤＥＧが発生し難い。従って、ＡｌＮ層３０およびＣ−ＧａＮ層４０は、高抵抗状態を維持し、ｕｄ−ＧａＮ層６０と基板１０との間の縦方向のリーク電流を抑制し、かつ、半導体装置１の耐圧の低下を抑制することができる。尚、ＡｌＮ層３０は、ｕｄ−ＧａＮ層５０の下に設けられていても差し支えない。ｕｄ−ＧａＮ層５０の結晶構造は、積層方向（形成方向）Ｄ１において上下対称でないので、ＡｌＮ層３０がｕｄ−ＧａＮ層５０の下に設けられていても、ｕｄ−ＧａＮ層５０の底面には２ＤＥＧが発生しないからである。
また、ｕｄ−ＧａＮ層５０を用いることなく、ＡｌＮ層３０およびＣ−ＧａＮ層４０を用いて第２バッファ層１００を形成した場合、半導体装置１の耐圧を増大させるために第２バッファ層１００を単純に厚くすると、ピットやクラックが生じ易くなる。例えば、Ｃ−ＧａＮ層のように炭素を導入しながらＧａＮ層を形成すると、ＧａＮ結晶の品質が低下し、ピットやクラックが形成される要因となる。ピットやクラックは、第２バッファ層１００の上に設けられる他の膜（ｕｄ−ＧａＮ層６０、ＡｌＧａＮ層７０等）にも伝播し、さらに大きなピットやクラックになることもある。
そこで、本実施形態によれば、図２（Ａ）および図２（Ｂ）に示すように、ｕｄ−ＧａＮ層５０が、適宜、積層構造ＳＴｂ間に設けられる。結晶品質の良いｕｄ−ＧａＮ層５０を挿入することによって、ｕｄ−ＧａＮ層５０がＡｌＮ層３０またはＣ−ＧａＮ層４０において発生したピットやクラックを埋め込む効果がある。これにより、ピットやクラックの形成を抑制することができる。即ち、本実施形態による構造を用いることによって、ピットやクラックの発生を抑制しつつ、第２バッファ層１００を、例えば、１．０μｍ以上の厚みにすることができる。
図２（Ａ）に示す第２バッファ層１００では、上下に隣接する積層構造ＳＴｂ間にｕｄ−ＧａＮ層５０が設けられている。即ち、ｕｄ−ＧａＮ層５０は、積層構造ＳＴｂのＡｌＮ層３０上、および、Ｃ−ＧａＮ層４０の下にそれぞれ設けられている。さらに換言すると、各積層構造ＳＴｂは、ｕｄ−ＧａＮ層５０によって挟まれている。この場合、第２バッファ層１００の各層３０〜５０は、Ｄ１方向へ向かって、ｕｄ−ＧａＮ層５０、Ｃ−ＧａＮ層４０、ＡｌＮ層３０、ｕｄ−ＧａＮ層５０、Ｃ−ＧａＮ層４０、ＡｌＮ層３０・・・の順番に繰り返し積層されている。
このように、図２（Ａ）に示す第２バッファ層１００では、ＡｌＮ層３０の直下にはｕｄ−ＧａＮ層５０ではなく、Ｃ−ＧａＮ層４０が設けられている。よって、ＡｌＮ層３０とＣ−ＧａＮ層４０との界面に２ＤＥＧはほとんど発生しない。従って、半導体装置１の耐圧は比較的高い状態で維持され得る。一方、Ｄ１方向に隣接する積層構造ＳＴｂ間には、ｕｄ−ＧａＮ層５０が設けられている。これにより、第２バッファ層１００の膜厚を厚くしても、第２バッファ層１００にピットやクラックが生じることを抑制することができる。
図２（Ｂ）に示す第２バッファ層１００では、上下に隣接する積層構造ＳＴｂ間にＣ−ＧａＮ層４０および／またはｕｄ−ＧａＮ層５０が設けられている。ｕｄ−ＧａＮ層５０は、積層構造ＳＴｂのＣ−ＧａＮ層４０の下に設けられており、Ｃ−ＧａＮ層４０はＡｌＮ層３０の上にそれぞれ設けられている。さらに換言すると、各積層構造ＳＴｂは、Ｃ−ＧａＮ層４０とｕｄ−ＧａＮ層５０とによって挟まれている。また、Ｃ−ＧａＮ層４０は、ＡｌＮ層３０の上およびその下に設けられている。即ち、ＡｌＮ層３０は、２つのＣ−ＧａＮ層４０によって挟まれていると言ってもよい。そして、ｕｄ−ＧａＮ層５０は、ＡｌＮ層３０の下にあるＣ−ＧａＮ層４０のさらに下に設けられている。この場合、第２バッファ層１００の各層３０〜５０は、Ｄ１方向へ向かって、ｕｄ−ＧａＮ層５０、Ｃ−ＧａＮ層４０、ＡｌＮ層３０、Ｃ−ＧａＮ層４０、ｕｄ−ＧａＮ層５０、Ｃ−ＧａＮ層４０、ＡｌＮ層３０、Ｃ−ＧａＮ層４０・・・の順番に繰り返し積層されている。
このように、図２（Ｂ）に示す第２バッファ層１００では、ＡｌＮ層３０の直下にはｕｄ−ＧａＮ層５０ではなく、Ｃ−ＧａＮ層４０が設けられている。よって、Ｃ−ＧａＮ層４０の表面に２ＤＥＧはほとんど発生しない。従って、半導体装置１の耐圧は比較的高い状態で維持され得る。一方、Ｄ１方向に隣接する積層構造ＳＴｂ間には、ｕｄ−ＧａＮ層５０および／またはＣ−ＧａＮ層４０が設けられている。これにより、第２バッファ層１００の膜厚を厚くしても、第２バッファ層１００にピットやクラックが生じることを抑制することができる。
第２バッファ層１００の構成は、図２（Ａ）および図２（Ｂ）のいずれでもよい。また、積層構造ＳＴｂが維持されている限りにおいて、ｕｄ−ＧａＮ層５０および／またはＣ−ＧａＮ層４０は、第２バッファ層１００内の任意の位置に挿入可能である。即ち、Ｃ−ＧａＮ層４０の直上にはＡｌＮ層３０が設けられている限りにおいて、ｕｄ−ＧａＮ層５０および／またはＣ−ＧａＮ層４０は、第２バッファ層１００内の任意の位置に挿入可能である。
以上のように、本実施形態によれば、積層構造ＳＴｂの上層がＡｌＮ層３０であり、その下層がＣ−ＧａＮ層４０である。これにより、Ｃ−ＧａＮ層４０の上面において、電荷が発生し難い。従って、半導体装置１の耐圧の低下を抑制することができる。
また、堆積方向に隣接する積層構造ＳＴｂ間にはｕｄ−ＧａＮ層５０が介在する。ｕｄ−ＧａＮ層５０は、形成時にＣ−ＧａＮ層４０よりもピットやクラックが生じ難い。従って、第２バッファ層１００内にＡｌＮ層３０およびＣ−ＧａＮ層４０だけでなく、ｕｄ−ＧａＮ層５０を含めることによって、ピットやクラックを抑制しながら第２バッファ層１００全体の厚みを厚くすることができる。これにより、ピットやクラックを抑制しつつ、半導体装置１の耐圧を増大させることができる。
（変形例１）
図３は、本実施形態の変形例１に従った半導体装置２の構成の一例を示す断面図である。変形例１による半導体装置２は、Ｃ−ＧａＮ層２５と、Ｃ−ＧａＮ層５５とをさらに備えている。変形例１による半導体装置２のその他の構成は、上記半導体装置１の対応する構成と同様でよい。
第６窒化物半導体層としてのＣ−ＧａＮ層２５は、第２バッファ層１００の下に設けられている。第７窒化物半導体層としてのＣ−ＧａＮ層５５は、第２バッファ層１００の上に設けられている。Ｃ−ＧａＮ層２５、５５は、それぞれＡｌＮ層３０、Ｃ−ＧａＮ層４０、ｕｄ−ＧａＮ層５０の厚みよりも厚い。例えば、Ｃ−ＧａＮ層２５、５５の厚みは、０．５μｍ〜２μｍである。しかし、Ｃ−ＧａＮ層２５、５５の炭素濃度は、Ｃ−ＧａＮ層４０の炭素濃度よりも低い。例えば、Ｃ−ＧａＮ層２５、５５の炭素濃度は、１×１０１７／ｃｍ３〜１×１０１９／ｃｍ３である。Ｃ−ＧａＮ層２５、５５が炭素を含有することによって、半導体装置１の耐圧が向上する。一方、Ｃ−ＧａＮ層２５、５５の炭素濃度が高すぎると、炭素がアクセプタとして作用してトラップされる電子が多くなる。この場合、半導体装置１の動作においてオン電流が低下する問題（電流コラプス）が生じる。従って、上述のように、Ｃ−ＧａＮ層２５、５５は炭素を含有するが、その炭素濃度は、Ｃ−ＧａＮ層４０のそれよりも低い。
このように、第２バッファ層１００の下にＣ−ＧａＮ層２５をさらに設け、第２バッファ層１００上にＣ−ＧａＮ層５５をさらに設けることによって、バッファ層１００およびＣ−ＧａＮ層２５、５５の全体の厚みがさらに厚くなり、半導体装置２の耐圧はさらに向上する。また、Ｃ−ＧａＮ層２５、５５は、半導体装置１の電流コラプスを抑制することができる。従って、変形例１による半導体装置２は、ｕｄ−ＧａＮ層６０およびＡｌＧａＮ層７０にピットやクラックの発生を抑制しつつ、半導体装置２の耐圧をさらに向上させ、電流コラプスを抑制することができる。さらに、変形例１は上記実施形態の効果を得ることができる。
（変形例２）
図４は、本実施形態の変形例２に従った半導体装置３の構成の一例を示す断面図である。変形例２による第２バッファ層１００は、ｕｄ−ＧａＮ層２２をさらに備えている。第８窒化物半導体層としてのｕｄ−ＧａＮ層２２は、第１バッファ層２０とＣ−ＧａＮ層２５との間に設けられている。この場合、第９窒化物半導体膜としての第１バッファ層２０は、基板１０とｕｄ−ＧａＮ層２２との間に介在する。変形例２による半導体装置２のその他の構成は、変形例２による半導体装置２の対応する構成と同様でよい。
ｕｄ−ＧａＮ層２２には、ｕｄ−ＧａＮ層６０と同様に、炭素等の不純物を導入していないアンドープドＧａＮ層を用いている。従って、ｕｄ−ＧａＮ層２２の炭素濃度は、Ｃ−ＧａＮ層２５、４０、５５のそれよりも低い。また、ｕｄ−ＧａＮ層２２の厚みは、任意でよい。ｕｄ−ＧａＮ層２２により、半導体装置２の耐圧はさらに向上する。また、ｕｄ−ＧａＮ層２２は、第１バッファ層２０と第２バッファ層１００との間の格子定数の相違に基づくストレスを緩和することができる。さらに、変形例２は、変形例１の効果を得ることができる。
本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれると同様に、特許請求の範囲に記載された発明とその均等の範囲に含まれるものである。
１・・・半導体装置、１０・・・基板、２０・・・第１バッファ層、１００・・・第２バッファ層、３０・・・ＡｌＮ層、４０・・・Ｃ−ＧａＮ層、５０・・・ｕｄ−ＧａＮ層、６０・・・アンドープトＧａＮ層、７０・・・ＡｌＧａＮ層、８０・・・ゲート絶縁膜、９０・・・層間絶縁膜、２５、５５・・・Ｃ−ＧａＮ層、Ｄ・・・ドレイン電極、Ｓ・・・ソース電極、Ｇ・・・ゲート電極

Claims (7)

  1. 基板と、
    前記基板の上方に設けられ、アルミニウムを含有する第１窒化物半導体層と、炭素を含有する第２窒化物半導体層と、炭素濃度が前記第２窒化物半導体層の炭素濃度よりも低い第３窒化物半導体層と、を含む積層部と、
    前記積層部の上方に設けられ、炭素濃度が前記第２窒化物半導体層の炭素濃度よりも低く、前記第１〜第３窒化物半導体層よりも厚い第４窒化物半導体層と、
    前記第４窒化物半導体層上に設けられ、アルミニウムを含有する第５窒化物半導体層と、
    前記第５窒化物半導体層上に設けられた第１電極とを備えた半導体装置。
  2. 前記第１窒化物半導体層の炭素濃度は、１×１０１６／ｃｍ３〜１×１０１８／ｃｍ３であり、
    前記第２窒化物半導体層の炭素濃度は、１×１０１８／ｃｍ３〜３×１０１９／ｃｍ３であり、
    前記第３窒化物半導体層の炭素濃度は、１×１０１６／ｃｍ３〜１×１０１７／ｃｍ３である、請求項１に記載の半導体装置。
  3. 前記第１窒化物半導体層は、ＡｌｘＧａ（１−ｘ）Ｎ（０＜ｘ≦１）層である、請求項１または請求項２に記載の半導体装置。
  4. 前記積層部において、前記第１窒化物半導体層は、前記第２窒化物半導体層上に設けられており、前記第３窒化物半導体層は、前記第１窒化物半導体層上、および、前記第２窒化物半導体層の下にそれぞれ設けられている、請求項１から請求項３のいずれか一項に記載の半導体装置。
  5. 前記積層部は、前記第２窒化物半導体層、前記第１窒化物半導体層、前記第３窒化物半導体層の順番に繰り返し積層されている、請求項４に記載の半導体装置。
  6. 前記積層部において、前記第１窒化物半導体層は、前記第２窒化物半導体層上に設けられており、
    前記第２窒化物半導体層は、前記第１窒化物半導体層上にも設けられており、
    前記第３窒化物半導体層は、前記第１窒化物半導体層の下にある前記第２窒化物半導体層の下に設けられている、請求項１から請求項３のいずれか一項に記載の半導体装置。
  7. 前記積層部は、前記第２窒化物半導体層、前記第１窒化物半導体層、前記第２窒化物半導体層、前記第３窒化物半導体層の順番に繰り返し積層されている、請求項６に記載の半導体装置。
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