WO2011024367A1 - 窒化物半導体装置 - Google Patents

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WO2011024367A1
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nitride semiconductor
region
semiconductor device
layer
electrode
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梅田英和
按田義治
上田哲三
田中毅
上田大助
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パナソニック株式会社
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    • H01L29/10—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode not carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
    • H01L29/1066—Gate region of field-effect devices with PN junction gate

Definitions

  • the present disclosure relates to a nitride semiconductor device, and more particularly, to a semiconductor device using a nitride semiconductor applicable as a power transistor or the like used in a power supply circuit.
  • Nitride semiconductors typified by gallium nitride (GaN) are attracting attention as materials for high-frequency semiconductor devices or high-power semiconductor devices.
  • the use of a silicon (Si) substrate or the like as a substrate for forming a semiconductor device using a nitride semiconductor has been studied.
  • the diameter of the Si substrate can be easily increased. If the Si substrate is used as a substrate on which the nitride semiconductor is grown, the cost of the semiconductor device using the nitride semiconductor can be greatly reduced.
  • a through electrode is provided so as to penetrate the nitride semiconductor layer and the Si substrate, and the electrode formed on the back surface of the Si substrate is connected to the source electrode or the drain electrode via the through electrode. It is done to connect with.
  • the back electrode and the source or drain electrode are electrically connected, a high voltage is applied between the source or drain electrode and the back electrode. For this reason, it is necessary to increase the vertical breakdown voltage of the semiconductor device.
  • the longitudinal breakdown voltage of the semiconductor device formed on the Si substrate is determined by the breakdown voltage of the nitride semiconductor layer grown on the Si substrate and the breakdown voltage of the Si substrate.
  • the breakdown voltage of the nitride semiconductor layer it is necessary to increase the thickness of the nitride semiconductor layer.
  • the lattice constant and the thermal expansion coefficient of Si and nitride semiconductor are greatly different, there is a limit to the thickness of the nitride semiconductor that can be formed on the Si substrate.
  • the present inventors have found that the longitudinal breakdown voltage of the semiconductor device hardly changes even when the breakdown voltage of the Si substrate is increased. It has also been found that similar problems occur not only in the Si substrate but also in other semiconductor substrates such as a silicon carbide (SiC) substrate and a gallium arsenide (GaAs) substrate.
  • SiC silicon carbide
  • GaAs gallium arsenide
  • This disclosure is based on the knowledge found by the inventors of the present application, and an object thereof is to realize a nitride semiconductor device having an improved vertical breakdown voltage when a semiconductor substrate is used.
  • a nitride semiconductor device includes a semiconductor substrate having an interface current blocking region.
  • an exemplary nitride semiconductor device includes a semiconductor substrate, a nitride semiconductor layer formed on the semiconductor substrate, a back electrode formed on a surface of the semiconductor substrate opposite to the nitride semiconductor layer, and nitride
  • the semiconductor substrate has a normal region and an interface current blocking region surrounding the normal region
  • the nitride semiconductor layer has a device region and a through electrode connected to the back surface electrode.
  • the device region has a device isolation region surrounding the device region, the device region is formed on the normal region, and the interface current blocking region contains impurities and has a potential against carriers generated at the interface between the nitride semiconductor layer and the semiconductor substrate. It forms a barrier.
  • the exemplary nitride semiconductor device includes an interface current blocking region that contains an impurity and serves as a potential barrier against carriers generated at the interface between the nitride semiconductor layer and the semiconductor substrate. For this reason, it is possible to suppress the formation of a current path at the interface between the nitride semiconductor layer and the semiconductor substrate. Therefore, the current flows not inside the side surface of the semiconductor substrate but inside the semiconductor substrate, and the vertical breakdown voltage of the semiconductor substrate contributes to the vertical breakdown voltage of the nitride semiconductor device. As a result, the vertical breakdown voltage of the nitride semiconductor device can be significantly improved.
  • the interface current blocking region includes impurities of the same conductivity type as the normal region, and the impurity concentration of the interface current blocking region is different from the normal region even if the impurity concentration is higher than that of the normal region.
  • the structure may include a conductivity type impurity.
  • the first region includes an impurity having the same conductivity type as that of the normal region, and a second region including an impurity having a conductivity type different from that of the normal region, and the impurity concentration of the first region is higher than that of the normal region.
  • the first region and the second region may be formed at a distance from each other.
  • the interface current blocking region may be formed in a portion of the semiconductor substrate except directly under the element region.
  • the interface current blocking region may be exposed on the side surface of the semiconductor substrate.
  • the nitride semiconductor layer may be formed so as to expose the outer edge portion of the semiconductor substrate. With such a configuration, it is possible to avoid the influence of the current path generated in the nitride semiconductor layer.
  • the nitride semiconductor layer includes a first layer and a second layer formed on the first layer and having a band gap larger than that of the first layer. It is good also as a structure.
  • a source electrode, a drain electrode, and a gate electrode may be further provided.
  • the nitride semiconductor layer has a third layer containing p-type impurities selectively formed on the second layer, and the gate electrode is formed on the third layer. It is good also as a structure.
  • the through electrode may be connected to any one of the source electrode, the drain electrode, and the gate electrode.
  • the illustrated nitride semiconductor device may further include a cathode electrode and an anode electrode formed on the nitride semiconductor layer.
  • the through electrode may be connected to the cathode electrode or the anode electrode.
  • the impurity concentration in the current blocking region may be 1 ⁇ 10 16 cm ⁇ 3 or more.
  • the through electrode may be surrounded by the interface current blocking region on the upper surface of the semiconductor substrate.
  • the through electrode may be provided so as to penetrate the interface current blocking region.
  • the vertical breakdown voltage of the nitride semiconductor device can be improved when a semiconductor substrate is used.
  • (A) And (b) shows the semiconductor device which concerns on one Embodiment, (a) is a top view, (b) is sectional drawing in the Ib-Ib line
  • (A) And (b) shows the semiconductor device which concerns on the modification of one Embodiment, (a) is a top view, (b) is sectional drawing in the IIIb-IIIb line
  • (A) And (b) shows the semiconductor device which concerns on the modification of one Embodiment, (a) is a top view, (b) is sectional drawing in the IVb-IVb line
  • (A) And (b) shows the semiconductor device which concerns on the modification of one Embodiment, (a) is a top view, (b) is sectional drawing in the Vb-Vb line
  • AlGaN represents a ternary mixed crystal Al x Ga 1-x N (where 0 ⁇ x ⁇ 1).
  • Multi-element mixed crystals are abbreviated as arrangements of constituent element symbols, such as AlInN, GaInN, and the like.
  • a nitride semiconductor Al x Ga 1 -xy In y N (where 0 ⁇ x ⁇ 1, 0 ⁇ y ⁇ 1, x + y ⁇ 1) is abbreviated as AlGaInN.
  • Undoped means that no impurities are intentionally introduced.
  • a nitride semiconductor layer having a constant film thickness is formed on various p-type Si substrates and n-type Si substrates having different carrier concentrations as an evaluation semiconductor device, and the longitudinal breakdown voltage of the formed evaluation semiconductor device is measured.
  • the longitudinal breakdown voltage of the semiconductor device for evaluation is predicted to be the sum of the vertical breakdown voltage of the Si substrate and the vertical breakdown voltage of the nitride semiconductor layer. It is known that the breakdown voltage of Si greatly changes depending on the carrier concentration. In general, as the carrier concentration of Si is lower, the width of the depletion layer is larger, so that the breakdown voltage tends to increase. Accordingly, it is expected that the vertical breakdown voltage of the evaluation semiconductor device formed on the Si substrate having a low carrier concentration is increased. However, the value of the longitudinal breakdown voltage of the semiconductor device for evaluation obtained by the measurement became almost constant regardless of the carrier concentration of the Si substrate. This indicates that the vertical breakdown voltage of the Si substrate hardly contributes to the vertical breakdown voltage of the semiconductor device for evaluation.
  • the inventors of the present application measured the capacitance of the semiconductor device for evaluation. Thereby, in the nitride semiconductor layer formed on the p-type Si substrate, when a positive voltage is applied to the nitride semiconductor layer with reference to the p-type Si substrate, the vicinity of the interface between the p-type Si substrate and the nitride semiconductor layer is obtained. It was found that p-type Si was inverted to n-type, and a high concentration electron inversion layer was formed. Further, it has been found that when a negative voltage is applied to the nitride semiconductor layer with reference to the p-type Si substrate, a hole accumulation layer is formed at the interface between the p-type Si substrate and the nitride semiconductor layer.
  • nitride semiconductor formed on an n-type Si substrate when a negative voltage is applied to the nitride semiconductor layer with respect to the n-type Si substrate, the n-type near the interface between the n-type Si substrate and the nitride semiconductor is applied. It has been found that the semiconductor layer is inverted to p-type and a high concentration hole inversion layer is formed. It was also found that when a positive voltage is applied to the nitride semiconductor layer with respect to the n-type Si substrate, an electron storage layer is formed at the interface between the n-type Si substrate and the nitride semiconductor layer.
  • the Si substrate When a carrier layer such as an electron inversion layer, an electron accumulation layer, a hole inversion layer, and a hole accumulation layer is formed at the interface between the nitride semiconductor layer and the Si substrate, the Si substrate is formed at the interface between the nitride semiconductor layer and the Si substrate. A current path is formed to reach the side surface. For this reason, when a vertical voltage is applied to the nitride semiconductor layer, the current flows not through the Si substrate but through a current path formed at the interface between the nitride semiconductor layer and the Si substrate and the side surface of the Si substrate. Therefore, the vertical breakdown voltage of the Si substrate hardly contributes to the vertical breakdown voltage of the semiconductor device.
  • a carrier layer such as an electron inversion layer, an electron accumulation layer, a hole inversion layer, and a hole accumulation layer
  • a hole accumulation layer When a carrier layer such as an electron inversion layer, an electron accumulation layer, a hole inversion layer, and a hole accumulation layer is formed at the interface between the nitride semiconductor
  • the formation of the carrier layer at the interface between the nitride semiconductor and the Si substrate can be detected by improving the technique for crystal growth of the nitride semiconductor layer on the Si substrate. Improvement of the crystal growth technique has made it possible to grow a nitride semiconductor having high crystallinity on a Si substrate. Thereby, the composition change at the interface between the Si substrate and the nitride semiconductor layer suddenly occurs in a narrow range, and it is considered that the so-called interface steepness is improved, thereby generating a carrier layer.
  • FIG. 1A and 1B show a semiconductor device according to the first embodiment.
  • FIG. 1A shows a planar configuration
  • FIG. 1B shows a cross-sectional configuration taken along line Ib-Ib in FIG. .
  • the semiconductor device of this embodiment is a heterojunction field effect transistor (HFET), and includes a semiconductor substrate 101 and a nitride semiconductor layer 102 formed on the semiconductor substrate 101.
  • the semiconductor substrate 101 is a p-type Si substrate whose principal surface has a (111) plane orientation.
  • the nitride semiconductor layer 102 includes a buffer layer 121, a channel layer 122, and a cap layer 123 that are sequentially formed on the main surface of the semiconductor substrate 101.
  • the buffer layer 121 is made of, for example, AlN that is a nitride semiconductor.
  • the channel layer 122 is made of undoped GaN having a thickness of 1 ⁇ m, for example.
  • the cap layer 123 is made of undoped AlGaN having a thickness of 25 nm, for example.
  • the Al composition ratio of the cap layer 123 may be about 25%.
  • the nitride semiconductor layer 102 has an element region 102A and an element isolation region 102B formed so as to surround the element region 102A.
  • the element isolation region 102B is formed so as to reach a lower side than the interface between the cap layer 123 and the channel layer 122, and has a higher resistance than the element region 102A.
  • the element isolation region 102B may be formed by ion implantation of a nonconductive impurity such as argon.
  • a source electrode 131, a drain electrode 132, and a gate electrode 133 are formed on the element region 102A.
  • the source electrode 131 and the drain electrode 132 are in ohmic contact with a two-dimensional electron gas layer formed at the interface between the cap layer 123 and the channel layer 122.
  • the source electrode 131 and the drain electrode 132 may be a laminated film of titanium and aluminum, for example.
  • the gate electrode 133 is in Schottky junction with the cap layer 123.
  • the gate electrode 133 may be a stacked film of nickel and gold, for example.
  • the gate electrode 133 is formed so as to cross the element region 102A and straddle the element isolation region 102B. Note that the source electrode 131 and the drain electrode 132 may have the same configuration.
  • a passivation film 141 made of silicon nitride (SiN) having a thickness of 200 nm is formed so as to cover the surface of the nitride semiconductor layer 102.
  • a back electrode 135 made of aluminum or the like is formed on the surface (back surface) opposite to the nitride semiconductor layer 102 in the semiconductor substrate 101.
  • a through electrode 113 is formed so as to penetrate the nitride semiconductor layer 102 and the semiconductor substrate 101, and the through electrode 113 connects the source electrode 131 and the back electrode 135.
  • the semiconductor substrate 101 has a normal region 101A and an interface current blocking region 101B.
  • the interfacial current blocking region 101B is a region containing a higher concentration of p-type impurities than the normal region 101A.
  • the interface current blocking region 101 ⁇ / b> B is in contact with the buffer layer 121. Further, it is formed so as to surround the element region 102 ⁇ / b> A in plan view, and is exposed on the side surface of the semiconductor substrate 101.
  • the through electrode 113 is formed so as to penetrate the element isolation region 102B in the nitride semiconductor layer 102 in order to insulate it from the channel. However, it is not necessarily insulated from the channel. Further, the semiconductor substrate 101 is formed so as to penetrate the interface current blocking region 101B.
  • the occurrence of a current path at the interface between the buffer layer 121 and the semiconductor substrate 101 is suppressed, and the current cannot reach the through electrode 113 and the side surface of the semiconductor substrate 101.
  • the leakage current flows so as to penetrate the semiconductor substrate 101 in the vertical direction, and the vertical breakdown voltage of the semiconductor substrate 101 contributes to the vertical breakdown voltage of the semiconductor device. It becomes possible to greatly improve.
  • the vertical breakdown voltage of the semiconductor device is determined by the vertical breakdown voltage of the nitride semiconductor layer 102 and the vertical breakdown voltage of the semiconductor substrate 101.
  • the vertical breakdown voltage of the semiconductor device increases as the vertical breakdown voltage of the semiconductor substrate 101 increases.
  • the vertical breakdown voltage of the semiconductor substrate 101 is determined by the thickness of the semiconductor substrate 101 and the concentration of impurities contained in the semiconductor substrate 101.
  • FIG. 2 shows the relationship between the thickness and impurity concentration of the Si substrate and the breakdown voltage. As shown in FIG. 2, the lower the impurity concentration contained in the semiconductor substrate 101, the higher the vertical breakdown voltage of the semiconductor substrate 101. Therefore, the impurity concentration of the semiconductor substrate 101 is preferably low.
  • the impurity concentration is preferably set to 1 ⁇ 10 12 cm -3 of about ⁇ 1 ⁇ 10 16 cm -3 or so.
  • the interfacial current blocking region 101B may be a potential barrier against electrons. Therefore, when the semiconductor substrate 101 is p-type, the interface current blocking region 101B may be a region having a higher concentration of p-type impurities than the normal region 101A.
  • concentration of the p-type impurity contained in the normal region 101A is about 1 ⁇ 10 12 cm ⁇ 3 to about 1 ⁇ 10 16 cm ⁇ 3 , it may be about 1 ⁇ 10 16 cm ⁇ 3 or more.
  • it is preferably about 1 ⁇ 10 18 cm ⁇ 3 or more, more preferably about 1 ⁇ 10 19 cm ⁇ 3 or more.
  • the impurity concentration is preferably higher, too high it becomes difficult ion implantation or the like, it is preferably not more than about 1 ⁇ 10 21 cm -3 for influence on the crystallinity of the substrate may occur.
  • the interface current blocking region 101B flows in the vertical direction in the element region 102A, and the current that reaches the interface between the nitride semiconductor layer 102 and the semiconductor substrate 101 laterally passes through the interface between the nitride semiconductor layer 102 and the semiconductor substrate 101. It is only necessary to prevent the through electrode 113 and the side surface of the semiconductor substrate 101 from flowing. For this reason, the interface current blocking region 101B may be formed so as to surround the element region 102A in plan view. In consideration of current spread in the nitride semiconductor layer 102, it is preferable that the interface current blocking region 101 ⁇ / b> B reaches the side surface of the semiconductor substrate 101.
  • the element region 102A is not the interface current blocking region 101B but the normal region 101A.
  • the term “below the element region 102A” refers to a position on the lower side of the element region 102A that overlaps the element region 102A in plan view. However, there is no problem even if a part immediately below the element region 102A becomes the interface current blocking region 101B.
  • the current flowing in the vertical direction by the through electrode 113 may flow in the horizontal direction at the interface between the nitride semiconductor layer 102 and the semiconductor substrate 101.
  • the through electrode 113 is surrounded by the interface current blocking region 101 ⁇ / b> B on the upper surface of the semiconductor substrate 101. For this reason, it is also possible to suppress a current from flowing laterally from the through electrode 113 at the interface between the nitride semiconductor layer 102 and the semiconductor substrate 101.
  • the boundary between the interfacial current blocking region 101B and the normal region 101A is preferably a chamfered shape with no corners in order to suppress local concentration of the electric field.
  • the planar shape of the boundary between the interface current blocking region 101B and the normal region 101A is a rectangular shape with rounded corners, a rounded rectangular shape, an oval shape, or the like. It is preferable to do.
  • the cross-sectional shape may be a rectangular shape or an elliptical fan shape having a curved portion with chamfered corners at the boundary between the interface current blocking region 101B and the normal region 101A. preferable.
  • the boundary between the interface current blocking region 101B and the normal region 101A may have a shape with corners.
  • a positive voltage is applied to the drain electrode 132
  • a negative voltage may be applied to the drain electrode 132 with respect to the source electrode 131 in a state where the channel between the source electrode 131 and the drain electrode 132 is closed.
  • an electric field is formed from the semiconductor substrate 101 toward the drain electrode 132.
  • a hole accumulation region is formed at the interface between the buffer layer 121 and the semiconductor substrate 101. Therefore, in order to suppress the occurrence of a current path at the interface between the buffer layer 121 and the semiconductor substrate 101, an interface current blocking region 101C containing an n-type impurity that serves as a potential barrier against holes as shown in FIG. May be formed.
  • the drain electrode 132 and the back electrode 135 may be connected by the through electrode 113.
  • the concentration of the n-type impurity in the interface current blocking region 101C may be any value as long as a potential barrier can be formed, and may be about 1 ⁇ 10 16 cm ⁇ 3 or more. Furthermore, in order to enhance the function as a potential barrier, it is preferably about 1 ⁇ 10 18 cm ⁇ 3 or more, more preferably about 1 ⁇ 10 19 cm ⁇ 3 or more.
  • the impurity concentration is preferably high, but if it is too high, the crystallinity of the substrate is affected, so that it is preferably about 1 ⁇ 10 21 cm ⁇ 3 or less.
  • an interface current blocking region 101D having a first region 111 containing a p-type impurity and a second region 112 containing an n-type impurity may be formed as shown in FIG.
  • the first region 111 serves as a potential barrier against electrons
  • the second region 112 serves as a potential barrier against holes. Therefore, even when a positive voltage is applied to the drain electrode 132 and a negative voltage is applied to the drain electrode 132, a current path is prevented from being generated at the interface between the buffer layer 121 and the semiconductor substrate 101. be able to.
  • the through electrode 113 is surrounded by a first region 111 formed outside on the upper surface of the semiconductor substrate 101. For this reason, it is possible to suppress a current from flowing laterally from the through electrode 113 at the interface between the nitride semiconductor layer 102 and the semiconductor substrate 101.
  • first region 111 and the second region 112 are formed with a space therebetween. By forming the first region 111 and the second region 112 at an interval, a tunnel current can be prevented from flowing at the interface between the first region 111 and the second region 112.
  • FIG. 4 shows an example in which the first region 111 is formed outside the second region 112, but the second region 112 may be formed outside the first region 111.
  • the through electrode 113 may be surrounded by the second region formed outside.
  • FIG. 4 shows an example in which the first region 111 and the second region 112 are formed one by one, but a plurality of the first regions 111 and the second regions 112 are alternately formed. May be.
  • the through electrode 113 may be surrounded by the first region or the second region formed on the outermost side.
  • the semiconductor substrate 101 may be n-type.
  • the semiconductor substrate 101 may be n-type.
  • an electron storage layer is formed at the interface between the buffer layer 121 and the semiconductor substrate 101 when the positive voltage of the drain electrode 132 is applied with reference to the source electrode 131. . Therefore, by forming the p-type interface current blocking region, it is possible to make it difficult to form a current path at the interface between the buffer layer 121 and the semiconductor substrate 101.
  • a negative voltage of the drain electrode 132 is applied with reference to the source electrode 131, a hole inversion layer is formed at the interface between the buffer layer 121 and the semiconductor substrate 101.
  • the interface current blocking region may be both p-type and n-type.
  • the gate electrode 133 forms a Schottky junction with the cap layer 123.
  • a p-type nitride semiconductor layer 124 made of p-type GaN, AlGaN or the like is formed on the cap layer 123, and the gate electrode 133 forms an ohmic junction with the p-type nitride semiconductor layer 124. You may make it do. In this case, a normally-off transistor can be obtained.
  • the semiconductor element formed on the semiconductor substrate is not limited to a transistor such as an HFET, and may be a diode, for example.
  • a transistor such as an HFET
  • an anode electrode 137 that is a Schottky electrode and a cathode electrode 138 that is an ohmic electrode may be formed on the element region 102A.
  • a PN junction diode can be obtained by forming an anode electrode through a p-type nitride semiconductor layer.
  • the semiconductor device of this embodiment can suppress the generation of a current path at the interface between the nitride semiconductor layer and the semiconductor substrate.
  • a current path may also be formed inside the nitride semiconductor layer.
  • FIG. 8 has a configuration in which the nitride semiconductor layer 102 is selectively removed and the outer edge portion of the semiconductor substrate 101 is exposed. With such a configuration, a leakage current is generated on the side surface of the semiconductor substrate 101 not only through the interface between the buffer layer 121 and the semiconductor substrate 101 but also through a current path generated at the interface between the channel layer 122 and the buffer layer 121. The flow can be avoided. For this reason, the vertical breakdown voltage of the semiconductor device can be improved more effectively.
  • the element isolation region 102B may not be formed. However, if the element isolation region 102B is formed, an effect of reducing the leakage current flowing through the side surface of the nitride semiconductor layer 102 can be obtained.
  • the source electrode 131 and the through electrode 113 may be connected by a wiring 114 formed on the surface of the nitride semiconductor layer 102.
  • the interface current blocking region is a region containing n-type or p-type impurities, but both the region containing n-type impurities and the region containing p-type impurities are used. It is good also as a structure to have.
  • transistors and diodes in which a channel layer and a cap layer are formed of a nitride semiconductor
  • transistors and diodes may be used.
  • a bipolar transistor using a nitride semiconductor, a PN junction diode, a PIN junction diode, or the like may be used.
  • the present invention can be applied to all semiconductor devices having a nitride semiconductor layer and a through electrode penetrating the semiconductor substrate. Note that the through electrode may be configured to be connected to the gate electrode.
  • the semiconductor substrate is an Si substrate.
  • a silicon carbide (SiC) substrate a gallium arsenide (GaAs) substrate, a gallium nitride (GaN) substrate, a zinc oxide (ZnO) substrate, or the like may be used instead of the Si substrate.
  • the p-type impurity may be boron (B) or the like
  • the n-type impurity may be phosphorus (P) or the like.
  • the element isolation region may reach the buffer layer. Further, it may reach the semiconductor substrate.
  • the element isolation region may be formed by implanting impurities that do not contribute to the conductivity type such as argon (Ar).
  • a semiconductor device can improve a vertical breakdown voltage in a semiconductor device using a nitride semiconductor formed on a semiconductor substrate, and is particularly applicable as a power transistor used in a power supply circuit. Useful as a device.

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Abstract

　窒化物半導体装置は、半導体基板１０１と、半導体基板の上に形成された窒化物半導体層１０２と、半導体基板の窒化物半導体層と反対側の面に形成された裏面電極１３５と、窒化物半導体層及び半導体基板を貫通し、裏面電極と接続された貫通電極１１３とを備えている。半導体基板は、通常領域１０１Ａ及び通常領域を囲む界面電流阻止領域１０１Ｂを有している。窒化物半導体層は、素子領域１０２Ａ及び素子領域を囲む素子分離領域１０２Ｂを有している。素子領域は、通常領域の上に形成され、界面電流阻止領域は、不純物を含み且つ窒化物半導体層と半導体基板との界面に生じるキャリアに対してポテンシャル障壁を形成している。

Description

窒化物半導体装置
　本開示は、窒化物半導体装置に関し、特に電源回路に用いるパワートランジスタ等として適用可能な窒化物半導体を用いた半導体装置に関する。
　窒化ガリウム（ＧａＮ）に代表される窒化物半導体は、高周波用半導体装置又は高出力半導体装置の材料として注目されている。窒化物半導体を用いた半導体装置を形成する基板としてシリコン（Ｓｉ）基板等を用いることが検討されている。Ｓｉ基板は容易に大口径化することが可能であり、窒化物半導体を成長させる基板としてＳｉ基板を用いれば、窒化物半導体を用いた半導体装置のコストを大きく低減できる。
　Ｓｉ基板上に窒化物半導体を用いた半導体装置を形成した場合、Ｓｉ基板の電位がデバイス動作に影響を及ぼす。このため、Ｓｉ基板の電位を安定させるために、窒化物半導体層及びＳｉ基板を貫通するように貫通電極を設け、Ｓｉ基板の裏面に形成した電極が貫通電極を介して、ソース電極又はドレイン電極と接続することが行われている。裏面電極とソース電極又はドレイン電極とを電気的に接続すると、ソース電極又はドレイン電極と裏面電極との間に高電圧がかかる。このため、半導体装置の縦方向耐圧を大きくする必要がある。Ｓｉ基板上に形成された半導体装置の縦方向耐圧は、Ｓｉ基板上に成長した窒化物半導体層の耐圧と、Ｓｉ基板の耐圧とによって決まる。窒化物半導体層の耐圧を大きくするためには、窒化物半導体層の膜厚を厚くする必要がある。しかし、Ｓｉと窒化物半導体とは格子定数及び熱膨張係数が大きく異なるため、Ｓｉ基板上に形成できる窒化物半導体の膜厚には限界がある。
　このため、Ｓｉ基板の耐圧を大きくすることにより、半導体装置の縦方向耐圧を向上させることが検討されている（例えば、特許文献１を参照。）。
特開２００５－２１７０４９号公報
　しかしながら、本願発明者らはＳｉ基板の耐圧を大きくしても半導体装置の縦方向耐圧がほとんど変化しないことを見出した。また、Ｓｉ基板だけでなく炭化珪素（ＳｉＣ）基板及び砒化ガリウム（ＧａＡｓ）基板等の他の半導体の基板においても同様の問題が生じることを見出した。
　本開示は、本願発明者らが見出した知見に基づき、半導体基板を用いた場合において、縦方向耐圧を向上した窒化物半導体装置を実現できるようにすることを目的とする。
　前記の目的を達成するため、本開示は窒化物半導体装置を、界面電流阻止領域を有する半導体基板を備えている構成とする。
　具体的に、例示の窒化物半導体装置は半導体基板と、半導体基板の上に形成された窒化物半導体層と、半導体基板の窒化物半導体層と反対側の面に形成された裏面電極と、窒化物半導体層及び半導体基板を貫通し、裏面電極と接続された貫通電極とを備え、半導体基板は、通常領域及び通常領域を囲む界面電流阻止領域を有し、窒化物半導体層は、素子領域及び素子領域を囲む素子分離領域を有し、素子領域は、通常領域の上に形成され、界面電流阻止領域は、不純物を含み且つ窒化物半導体層と半導体基板との界面に生じるキャリアに対してポテンシャル障壁を形成している。
　例示の窒化物半導体装置は、不純物を含み、窒化物半導体層と半導体基板との界面に生じるキャリアに対してポテンシャル障壁となる界面電流阻止領域を有している。このため、窒化物半導体層と半導体基板との界面に電流パスが形成されることを抑えることができる。従って、電流は半導体基板の側面ではなく半導体基板の内部を流れるようになり、窒化物半導体装置の縦方向耐圧に半導体基板の縦方向耐圧が寄与する。その結果、窒化物半導体装置の縦方向耐圧を大幅に向上させることが可能となる。
　例示の窒化物半導体装置において、界面電流阻止領域は、通常領域と同一の導電型の不純物を含み、界面電流阻止領域の不純物濃度は、通常領域よりも高い構成であっても、通常領域と異なる導電型の不純物を含む構成であってもよい。
　さらに、通常領域と同一の導電型の不純物を含む第１の領域と、通常領域と異なる導電型の不純物を含む第２の領域とを有し、第１の領域の不純物濃度は、通常領域よりも高い構成であってもよい。この場合において、第１の領域と第２の領域とは互いに間隔をおいて形成されていてもよい。
　例示の窒化物半導体装置において、界面電流阻止領域は、半導体基板における素子領域の直下を除く部分に形成されていてもよい。
　例示の窒化物半導体装置において、界面電流阻止領域は、半導体基板の側面に露出していてもよい。
　例示の窒化物半導体装置において、窒化物半導体層は、半導体基板の外縁部を露出するように形成されていてもよい。このような構成とすることにより、窒化物半導体層内に生じる電流パスの影響も回避することが可能となる。
　例示の窒化物半導体装置において、窒化物半導体層は、第１の層と、該第１の層の上に形成され第１の層よりもバンドギャップが大きい第２の層とを有している構成としてもよい。この場合において、ソース電極、ドレイン電極及びゲート電極をさらに備えていてもよい。さらに、窒化物半導体層は、第２の層の上に選択的に形成された、ｐ型の不純物を含む第３の層を有し、ゲート電極は第３の層の上に形成されている構成としてもよい。
　例示の窒化物半導体装置において、貫通電極はソース電極、ドレイン電極及びゲート電極のいずれか１つと接続されていてもよい。
　また、例示の窒化物半導体装置は、窒化物半導体層の上に形成されたカソード電極及びアノード電極をさらに備えている構成としてもよい。
　例示の窒化物半導体装置において、貫通電極はカソード電極又はアノード電極と接続されていてもよい。
　例示の窒化物半導体装置において、電流阻止領域の不純物濃度は、１×１０16ｃｍ-3以上とすればよい。
　例示の窒化物半導体装置において、貫通電極は半導体基板の上面において界面電流阻止領域に囲まれていてもよい。
　例示の窒化物半導体装置において、貫通電極は界面電流阻止領域を貫通するように設けられていてもよい。
　本開示に係る半導体装置によれば、半導体基板を用いた場合において、窒化物半導体装置の縦方向耐圧を向上させることができる。
（ａ）及び（ｂ）は一実施形態に係る半導体装置を示し、（ａ）は平面図であり、（ｂ）は（ａ）のＩｂ－Ｉｂ線における断面図である。 シリコン基板のキャリア濃度と耐圧との関係を示すグラフである。 （ａ）及び（ｂ）は一実施形態の変形例に係る半導体装置を示し、（ａ）は平面図であり、（ｂ）は（ａ）のIIIｂ－IIIｂ線における断面図である。 （ａ）及び（ｂ）は一実施形態の変形例に係る半導体装置を示し、（ａ）は平面図であり、（ｂ）は（ａ）のIVｂ－IVｂ線における断面図である。 （ａ）及び（ｂ）は一実施形態の変形例に係る半導体装置を示し、（ａ）は平面図であり、（ｂ）は（ａ）のＶｂ－Ｖｂ線における断面図である。 （ａ）及び（ｂ）は一実施形態の変形例に係る半導体装置を示し、（ａ）は平面図であり、（ｂ）は（ａ）のVIｂ－VIｂ線における断面図である。 （ａ）及び（ｂ）は一実施形態の変形例に係る半導体装置を示し、（ａ）は平面図であり、（ｂ）は（ａ）のVIIｂ－VIIｂ線における断面図である。 （ａ）及び（ｂ）は一実施形態の変形例に係る半導体装置を示し、（ａ）は平面図であり、（ｂ）は（ａ）のVIIIｂ－VIIIｂ線における断面図である。
　本明細書においてＡｌＧａＮとは、３元混晶ＡｌxＧａ1-xＮ（但し０≦ｘ≦１）のことを表す。多元混晶はそれぞれの構成元素記号の配列、例えばＡｌＩｎＮ、ＧａＩｎＮ等と略記する。例えば、窒化物半導体ＡｌxＧａ1-x-yＩｎyＮ（但し０≦ｘ≦１、０≦ｙ≦１、ｘ＋ｙ≦１）はＡｌＧａＩｎＮと略記する。また、アンドープは、不純物が意図的に導入されていないことを意味する。
　まず、本願発明者らが見出した、半導体基板の耐圧と半導体装置の縦方向耐圧との関係について説明する。
　まず、評価用半導体装置としてキャリア濃度が異なる種々のｐ型Ｓｉ基板及びｎ型Ｓｉ基板の上に一定の膜厚の窒化物半導体層を形成し、形成した評価用半導体装置の縦方向耐圧を測定した。評価用半導体装置の縦方向耐圧は、Ｓｉ基板の縦方向耐圧と窒化物半導体層の縦方向耐圧の合計値となることが予測される。Ｓｉは、そのキャリア濃度により破壊耐圧が大きく変化することが知られている。一般に、Ｓｉはキャリア濃度が低いほど空乏層の幅が大きくなるため、破壊耐圧が大きくなる傾向がある。従って、キャリア濃度が低いＳｉ基板上に形成した評価用半導体装置の縦方向耐圧が高くなることが期待される。しかし、測定により得られた評価用半導体装置の縦方向耐圧の値は、Ｓｉ基板のキャリア濃度に依存せずほぼ一定となった。これは、評価用半導体装置の縦方向耐圧にＳｉ基板の縦方向耐圧がほとんど寄与していないことを示している。
　さらに、本願発明者らは評価用半導体装置について電気容量の測定を行った。これにより、ｐ型Ｓｉ基板上に形成した窒化物半導体層において、ｐ型Ｓｉ基板を基準として窒化物半導体層に正の電圧を印加すると、ｐ型Ｓｉ基板と窒化物半導体層との界面付近のｐ型Ｓｉがｎ型に反転し、高濃度の電子反転層が形成されることを見出した。また、ｐ型Ｓｉ基板を基準として窒化物半導体層に負の電圧を印加すると、ｐ型Ｓｉ基板と窒化物半導体層との界面に正孔蓄積層が形成されることを見出した。
　同様に、ｎ型Ｓｉ基板上に形成した窒化物半導体においては、ｎ型Ｓｉ基板を基準として窒化物半導体層に負の電圧を印加すると、ｎ型Ｓｉ基板と窒化物半導体の界面付近のｎ型半導体層がｐ型に反転し、高濃度の正孔反転層が形成されることを見出した。また、ｎ型Ｓｉ基板を基準として窒化物半導体層に正の電圧を印加すると、ｎ型Ｓｉ基板と窒化物半導体層の界面に電子蓄積層が形成されることを見出した。
　窒化物半導体層とＳｉ基板との界面に電子反転層、電子蓄積層、正孔反転層及び正孔蓄積層といったキャリア層が形成されると、窒化物半導体層とＳｉ基板との界面においてＳｉ基板の側面に達する電流パスが形成される。このため、窒化物半導体層に縦方向の電圧を印加すると、電流はＳｉ基板内ではなく、窒化物半導体層とＳｉ基板との界面に形成された電流パス及びＳｉ基板の側面を伝って流れる。従って、Ｓｉ基板の縦方向耐圧は半導体装置の縦方向耐圧にほとんど寄与しない。
　このような、窒化物半導体とＳｉ基板の界面におけるキャリア層の形成は、窒化物半導体層をＳｉ基板上に結晶成長する技術が向上したことにより検出が可能となったと考えられる。結晶成長技術の向上により、高い結晶性を有する窒化物半導体をＳｉ基板上に成長することが可能になった。これにより、Ｓｉ基板と窒化物半導体層との界面における組成の切り替わりが狭い範囲で急激に生じるようになり、いわゆる界面急峻性が向上することにより、キャリア層が生じるためであると考えられる。
　以下に、窒化物半導体層とＳｉ基板との界面に生じる電流パスの影響を抑え、縦方向耐圧を向上した半導体装置について詳細に説明する。
　図１（ａ）及び（ｂ）は第１の実施形態に係る半導体装置であり、（ａ）は平面構成を示し、（ｂ）は（ａ）のＩｂ－Ｉｂ線における断面構成を示している。図１に示すように本実施形態の半導体装置は、ヘテロ接合電界効果トランジスタ（ＨＦＥＴ）であり、半導体基板１０１と、半導体基板１０１の上に形成された窒化物半導体層１０２とを有している。本実施形態において半導体基板１０１は、主面の面方位が（１１１）面であるｐ型Ｓｉ基板である。窒化物半導体層１０２は、半導体基板１０１の主面上に順次形成されたバッファ層１２１と、チャネル層１２２と、キャップ層１２３とを有している。バッファ層１２１は、例えば窒化物半導体であるＡｌＮからなる。チャネル層１２２は、例えば厚さが１μｍのアンドープＧａＮからなる。キャップ層１２３は、例えば厚さが２５ｎｍのアンドープＡｌＧａＮからなる。キャップ層１２３のＡｌ組成比は２５％程度とすればよい。
　窒化物半導体層１０２は、素子領域１０２Ａと素子領域１０２Ａを囲むように形成された素子分離領域１０２Ｂとを有している。素子分離領域１０２Ｂは、キャップ層１２３とチャネル層１２２との界面よりも下側に達するように形成され、素子領域１０２Ａよりも高抵抗な領域である。素子分離領域１０２Ｂは、例えばアルゴン等の非導電性の不純物をイオン注入することにより形成すればよい。
　素子領域１０２Ａの上には、ソース電極１３１、ドレイン電極１３２及びゲート電極１３３が形成されている。ソース電極１３１及びドレイン電極１３２はキャップ層１２３とチャネル層１２２との界面に形成される２次元電子ガス層とオーミック接合している。ソース電極１３１及びドレイン電極１３２は、例えばチタンとアルミニウムとの積層膜等とすればよい。ゲート電極１３３はキャップ層１２３とショットキー接合している。ゲート電極１３３は、例えばニッケルと金との積層膜とすればよい。ゲート電極１３３は、素子領域１０２Ａを横断し、素子分離領域１０２Ｂに跨るように形成されている。なお、ソース電極１３１及びドレイン電極１３２についても同様の構成としてもよい。
　窒化物半導体層１０２の表面を覆うように、厚さが２００ｎｍの窒化シリコン（ＳｉＮ）からなるパッシベーション膜１４１が形成されている。半導体基板１０１における窒化物半導体層１０２と反対側の面（裏面）には、アルミニウム等からなる裏面電極１３５が形成されている。さらに、窒化物半導体層１０２及び半導体基板１０１を貫通するように貫通電極１１３が形成され、貫通電極１１３はソース電極１３１と裏面電極１３５とを接続している。
　半導体基板１０１は、通常領域１０１Ａと界面電流阻止領域１０１Ｂとを有している。界面電流阻止領域１０１Ｂは、通常領域１０１Ａよりも高濃度のｐ型不純物を含む領域である。図１において、界面電流阻止領域１０１Ｂは、バッファ層１２１と接している。また、平面視において素子領域１０２Ａを囲むように形成されており、半導体基板１０１の側面に露出している。貫通電極１１３は、チャネルと絶縁するために窒化物半導体層１０２において素子分離領域１０２Ｂを貫通するように形成されている。但し、必ずしもチャネルと絶縁されている必要はない。また、半導体基板１０１において、界面電流阻止領域１０１Ｂを貫通するように形成されている。
　次に、本実施形態の半導体装置の動作について説明する。ソース電極１３１と貫通電極１１３及び裏面電極１３５とが接続されている場合において、ソース電極１３１の電位を基準として、ドレイン電極１３２に正の電圧が印加されている場合を考える。この場合、ゲート電極１３３に負の電圧が印加されていると、ＨＦＥＴはオフ状態となるため、ドレイン電極１３２から半導体基板１０１に向かって電界が形成される。これにより、ｐ型の半導体基板１０１とバッファ層１２１との界面に電子反転層が形成される。しかし、高濃度のｐ型不純物を含む界面電流阻止領域１０１Ｂは、電子に対してポテンシャル障壁となる。従って、バッファ層１２１と半導体基板１０１との界面に電流パスが生じることが抑えられ、貫通電極１１３及び半導体基板１０１の側面に電流が到達できなくなる。その結果、リーク電流は半導体基板１０１を縦方向に貫通するように流れるようになり、半導体装置の縦方向耐圧に半導体基板１０１の縦方向耐圧が寄与することになり、半導体装置の縦方向耐圧を大幅に向上させることが可能となる。
　本実施形態の半導体装置においては、半導体装置の縦方向耐圧は、窒化物半導体層１０２の縦方向耐圧と半導体基板１０１の縦方向耐圧とによって決まる。窒化物半導体層１０２の膜厚が一定の場合には、半導体装置の縦方向耐圧は半導体基板１０１の縦方向耐圧が大きいほど大きくなる。半導体基板１０１の縦方向耐圧は、半導体基板１０１の厚さと、半導体基板１０１に含まれる不純物の濃度とによって決まる。図２は、Ｓｉ基板の厚さ及び不純物濃度と耐圧との関係を示している。図２に示すように、半導体基板１０１に含まれる不純物濃度が低いほど、半導体基板１０１の縦方向耐圧は高くなる。従って、半導体基板１０１の不純物濃度は低い方が好ましい。半導体基板１０１がＳｉ基板である場合には、不純物濃度は１×１０12ｃｍ-3程度～１×１０16ｃｍ-3程度とすることが好ましい。
　本実施形態の半導体装置においては、界面電流阻止領域１０１Ｂは、電子に対してポテンシャル障壁となればよい。従って、半導体基板１０１がｐ型である場合、界面電流阻止領域１０１Ｂは通常領域１０１Ａよりもｐ型不純物の濃度が高い領域であればよい。通常領域１０１Ａに含まれるｐ型不純物の濃度が１×１０12ｃｍ-3程度～１×１０16ｃｍ-3程度の場合には、１×１０16ｃｍ-3程度以上とすればよい。さらに、ポテンシャル障壁としての機能を高めるためには、１×１０18ｃｍ-3程度以上とすることが好ましく、さらに好ましくは１×１０19ｃｍ-3程度以上とすればよい。不純物濃度は高い方が好ましいが、高くしすぎるとイオン注入等が困難となり、基板の結晶性等にも影響が出るため１×１０21ｃｍ-3程度以下とすることが好ましい。
　界面電流阻止領域１０１Ｂは、素子領域１０２Ａ中を縦方向に流れ、窒化物半導体層１０２と半導体基板１０１との界面に達した電流が、窒化物半導体層１０２と半導体基板１０１との界面を横方向に流れて、貫通電極１１３及び半導体基板１０１の側面に達しないようにできればよい。このため、界面電流阻止領域１０１Ｂは、平面視において素子領域１０２Ａを囲むように形成すればよい。また、窒化物半導体層１０２における電流の拡がりを考慮すると、界面電流阻止領域１０１Ｂが半導体基板１０１の側面に達している方が好ましい。また、半導体基板１０１を縦方向に電流が流れる経路を形成するためには、素子領域１０２Ａの直下は界面電流阻止領域１０１Ｂとせず、通常領域１０１Ａとすることが好ましい。なお、素子領域１０２Ａの直下とは、素子領域１０２Ａの下側のうち、平面視において素子領域１０２Ａと重なり合う位置をいう。但し、素子領域１０２Ａの直下の一部が界面電流阻止領域１０１Ｂとなっていても問題ない。
　また、貫通電極１１３により縦方向に流れる電流は、窒化物半導体層１０２と半導体基板１０１との界面を横方向に流れるおそれがある。しかし、本実施形態においては、貫通電極１１３は半導体基板１０１の上面において界面電流阻止領域１０１Ｂに取り囲まれている。このため、窒化物半導体層１０２と半導体基板１０１との界面において、貫通電極１１３から横方向に電流が流れることを抑えることも可能となる。
　界面電流阻止領域１０１Ｂと通常領域１０１Ａとの境界は、電界の局所的な集中を抑制するため、角がない面取りされた形状とすることが好ましい。例えば、図１（ａ）に示すように、界面電流阻止領域１０１Ｂと通常領域１０１Ａとの境界の平面形状は角部が面取りされ曲線となった長方形状、角丸長方形状又は長円形状等とすることが好ましい。また、図１（ｂ）に示すように断面形状についても、界面電流阻止領域１０１Ｂと通常領域１０１Ａとの境界において角部が面取りされて曲線となった長方形状又は楕円扇形状等とすることが好ましい。但し、界面電流阻止領域１０１Ｂと通常領域１０１Ａとの境界は角部がある形状であってもよい。
　本実施形態において、ドレイン電極１３２に正の電圧が印加される場合について説明した。しかし、半導体装置の用途によっては、ソース電極１３１とドレイン電極１３２との間のチャネルを閉じた状態において、ソース電極１３１を基準としてドレイン電極１３２に負の電圧が印加される場合もある。この場合には、半導体基板１０１からドレイン電極１３２に向かって電界が形成される。これにより、バッファ層１２１と半導体基板１０１との界面には正孔蓄積領域が形成される。従って、バッファ層１２１と半導体基板１０１との界面に電流パスが生じることを抑えるためには、図３に示すように正孔に対してポテンシャル障壁となる、ｎ型不純物を含む界面電流阻止領域１０１Ｃを形成すればよい。また、この場合には、貫通電極１１３によりドレイン電極１３２と裏面電極１３５とを接続すればよい。
　界面電流阻止領域１０１Ｃにおけるｎ型不純物の濃度は、ポテンシャル障壁が形成できればどのような値であってもよく、１×１０16ｃｍ-3程度以上とすればよい。さらに、ポテンシャル障壁としての機能を高めるためには、１×１０18ｃｍ-3程度以上とすることが好ましく、さらに好ましくは１×１０19ｃｍ-3程度以上とすればよい。不純物濃度は高い方が好ましいが、高くしすぎると基板の結晶性等に影響が出るため１×１０21ｃｍ-3程度以下とすることが好ましい。
　また、ドレイン電極１３２に正の電圧が印加される状態と、負の電圧が印加される状態とを切り替える動作が要求される場合がある。この場合には、図４に示すようにｐ型不純物を含む第１の領域１１１とｎ型不純物を含む第２の領域１１２とを有する界面電流阻止領域１０１Ｄを形成すればよい。第１の領域１１１は電子に対してポテンシャル障壁となり、第２の領域１１２は正孔に対してポテンシャル障壁となる。従って、ドレイン電極１３２に正の電圧が印加された状態においても、ドレイン電極１３２に負の電圧が印加された状態においても、バッファ層１２１と半導体基板１０１との界面に電流パスが生じることを抑えることができる。
　図４において、貫通電極１１３は、半導体基板１０１の上面において外側に形成された第１の領域１１１に囲まれている。このため、窒化物半導体層１０２と半導体基板１０１との界面において貫通電極１１３から、横方向に電流が流れることも抑えることができる。
　第１の領域１１１と第２の領域１１２とは互いに間隔をおいて形成されていることが好ましい。第１の領域１１１と第２の領域１１２とを間隔をおいて形成することにより、第１の領域１１１と第２の領域１１２との界面においてトンネル電流が流れることを抑えることができる。
　図４において第１の領域１１１が第２の領域１１２よりも外側に形成された例を示したが、第２の領域１１２が第１の領域１１１よりも外側に形成されていてもよい。この場合には、貫通電極１１３は、外側に形成された第２の領域に囲まれるようにすればよい。
　図４においては、第１の領域１１１と第２の領域１１２とが１つずつ形成されている例を示したが、第１の領域１１１と第２の領域１１２とは交互に複数形成されていてもよい。この場合には、貫通電極１１３は最も外側に形成された第１の領域又は第２の領域に囲まれるようにすればよい。
　本実施形態においては、半導体基板１０１がｐ型である場合について説明した。しかし、半導体基板１０１はｎ型であってもよい。半導体基板１０１がｎ型の場合には、ソース電極１３１を基準としてドレイン電極１３２の正の電圧が印加される場合には、バッファ層１２１と半導体基板１０１との界面に電子蓄積層が形成される。従って、ｐ型の界面電流阻止領域を形成することにより、バッファ層１２１と半導体基板１０１との界面に電流パスが形成されにくくすることができる。一方、ソース電極１３１を基準としてドレイン電極１３２の負の電圧が印加される場合には、バッファ層１２１と半導体基板１０１との界面に正孔反転層が形成される。従って、ｎ型の界面電流阻止領域を形成することにより、バッファ層１２１と半導体基板１０１との界面に電流パスが形成されにくくすることができる。ドレイン電極１３２に正の電圧及び負の電圧のいずれもが印加される場合には、界面電流阻止領域をｐ型とｎ型との両方とすればよい。
　本実施形態において、ゲート電極１３３は、キャップ層１２３とショットキー接合を形成するようにした。しかし、図５に示すようにキャップ層１２３の上にｐ型のＧａＮ又はＡｌＧａＮ等からなるｐ型窒化物半導体層１２４を形成し、ゲート電極１３３はｐ型窒化物半導体層１２４とオーミック接合を形成するようにしてもよい。この場合にはノーマリオフ型のトランジスタとすることが可能となる。
　また、半導体基板の上に形成する半導体素子はＨＦＥＴ等のトランジスタに限らず、例えばダイオードとしてもよい。この場合には、図６及び図７に示すように、素子領域１０２Ａの上にショットキー電極であるアノード電極１３７とオーミック電極であるカソード電極１３８とを形成すればよい。また、ｐ型の窒化物半導体層を介してアノード電極を形成すればＰＮ接合ダイオードとすることができる。
　本実施形態の半導体装置は、窒化物半導体層と半導体基板との界面における電流パスの発生を抑えることができる。しかし、複数の層が積層された窒化物半導体層の場合、窒化物半導体層の内部にも電流パスが形成されるおそれがある。図８に示す例は、窒化物半導体層１０２を選択的に除去し、半導体基板１０１の外縁部が露出した構成を有している。このような構成とすれば、バッファ層１２１と半導体基板１０１との界面だけでなく、チャネル層１２２とバッファ層１２１との界面に生じた電流パスを介して、リーク電流が半導体基板１０１の側面に流れることを回避できる。このため、さらに効果的に半導体装置の縦方向耐圧を向上させることができる。
　図８において、窒化物半導体層１０２は物理的に分離されているため、素子分離領域１０２Ｂは形成しなくてもよい。しかし、素子分離領域１０２Ｂを形成すれば、窒化物半導体層１０２の側面を流れるリーク電流を低減できるという効果が得られる。ソース電極１３１と貫通電極１１３とは、窒化物半導体層１０２の表面に形成した配線１１４により接続すればよい。
　なお、図６～図８に示した例において、界面電流阻止領域はｎ型又はｐ型の不純物を含む領域としたが、ｎ型の不純物を含む領域とｐ型の不純物を含む領域の両方を有する構成としてもよい。
　また、窒化物半導体によりチャネル層及びキャップ層を形成したトランジスタ及びダイオードの例を示したが、他のトランジスタやダイオードでもよい。例えば、窒化物半導体を用いたバイポーラトランジスタ、ＰＮ接合ダイオード及びＰＩＮ接合ダイオード等としてもよい。さらには、窒化物半導体層及び半導体基板を貫通する貫通電極を有する全ての半導体装置に適用することが可能である。なお、貫通電極は、ゲート電極と接続されている構成であってもよい。
　本実施形態において、半導体基板がＳｉ基板である例を示した。しかし、Ｓｉ基板に代えて炭化珪素（ＳｉＣ）基板、砒化ガリウム（ＧａＡｓ）基板、窒化ガリウム（ＧａＮ）基板又は酸化亜鉛（ＺｎＯ）基板等を用いてもよい。半導体基板がＳｉ基板である場合には、ｐ型の不純物はホウ素（Ｂ）等とすればよく、ｎ型の不純物はリン（Ｐ）等とすればよい。
　また、本実施形態において、素子分離領域がバッファ層に達していない例を示した。しかし、素子分離領域はバッファ層に達していてもよい。さらに、半導体基板に達していてもよい。素子分離領域は、アルゴン（Ａｒ）等の導電型に寄与しない不純物を注入することにより形成すればよい。
　本開示に係る半導体装置は、半導体基板の上に形成された窒化物半導体を用いた半導体装置において縦方向耐圧を向上させることができ、特に電源回路に用いるパワートランジスタ等として適用可能な窒化物半導体装置として有用である。
１０１　　　半導体基板
１０１Ａ　　通常領域
１０１Ｂ　　界面電流阻止領域
１０１Ｃ　　界面電流阻止領域
１０１Ｄ　　界面電流阻止領域
１０２　　　窒化物半導体層
１０２Ａ　　素子領域
１０２Ｂ　　素子分離領域
１０６　　　窒化物半導体層
１０６Ａ　　素子領域
１０６Ｂ　　素子分離領域
１１１　　　第１の領域
１１２　　　第２の領域
１１３　　　貫通電極
１１４　　　配線
１２１　　　バッファ層
１２２　　　チャネル層
１２３　　　キャップ層
１２４　　　ｐ型窒化物半導体層
１３１　　　ソース電極
１３２　　　ドレイン電極
１３３　　　ゲート電極
１３５　　　裏面電極
１３７　　　アノード電極
１３８　　　カソード電極
１４１　　　パッシベーション膜

Claims (17)

  1. 　半導体基板と、
    　前記半導体基板の上に形成された窒化物半導体層と、
    　前記半導体基板の前記窒化物半導体層と反対側の面に形成された裏面電極と、
    　前記窒化物半導体層及び半導体基板を貫通し、前記裏面電極と接続された貫通電極とを備え、
    　前記半導体基板は、通常領域及び該通常領域を囲む界面電流阻止領域を有し、
    　前記窒化物半導体層は、素子領域及び該素子領域を囲む素子分離領域を有し、
    　前記素子領域は、前記通常領域の上に形成され、
    　前記界面電流阻止領域は、不純物を含み且つ前記窒化物半導体層と前記半導体基板との界面に生じるキャリアに対してポテンシャル障壁を形成していることを特徴とする窒化物半導体装置。
  2. 　前記界面電流阻止領域は、前記通常領域と同一の導電型の不純物を含み、
    　前記界面電流阻止領域の不純物濃度は、前記通常領域よりも高いことを特徴とする請求項１に記載の窒化物半導体装置。
  3. 　前記界面電流阻止領域は、前記通常領域と異なる導電型の不純物を含むことを特徴とする請求項１に記載の窒化物半導体装置。
  4. 　前記界面電流阻止領域は、前記通常領域と同一の導電型の不純物を含む第１の領域と、前記通常領域と異なる導電型の不純物を含む第２の領域とを有し、
    　前記第１の領域の不純物濃度は、前記通常領域よりも高いことを特徴とする請求項１に記載の窒化物半導体装置。
  5. 　前記第１の領域と前記第２の領域とは互いに間隔をおいて形成されていることを特徴とする請求項４に記載の窒化物半導体装置。
  6. 　前記界面電流阻止領域は、前記半導体基板における前記素子領域の直下を除く部分に形成されていることを特徴とする請求項１に記載の窒化物半導体装置。
  7. 　前記界面電流阻止領域は、前記半導体基板の側面に露出していることを特徴とする請求項１に記載の窒化物半導体装置。
  8. 　前記窒化物半導体層は、前記半導体基板の外縁部を露出するように形成されていることを特徴とする請求項１に記載の窒化物半導体装置。
  9. 　前記窒化物半導体層は、第１の層と、該第１の層の上に形成され前記第１の層よりもバンドギャップが大きい第２の層とを有していることを特徴とする請求項１に記載の窒化物半導体装置。
  10. 　前記窒化物半導体層の上に形成されたソース電極、ドレイン電極及びゲート電極をさらに備えていることを特徴とする請求項１に記載の窒化物半導体装置。
  11. 　前記窒化物半導体層は、前記第２の層の上に選択的に形成された、ｐ型の不純物を含む第３の層を有し、
    　前記ゲート電極は前記第３の層の上に形成されていることを特徴とする請求項１０に記載の窒化物半導体装置。
  12. 　前記貫通電極は、前記ソース電極、ドレイン電極及びゲート電極のいずれか１つと接続されていることを特徴とする請求項１０に記載の窒化物半導体装置。
  13. 　前記窒化物半導体層の上に形成されたカソード電極及びアノード電極をさらに備えていることを特徴とする請求項１に記載の窒化物半導体装置。
  14. 　前記貫通電極は、前記カソード電極又は前記アノード電極と接続されていることを特徴とする請求項１３に記載の窒化物半導体装置。
  15. 　前記電流阻止領域の不純物濃度は、１×１０16ｃｍ-3以上であることを特徴とする請求項１に記載の窒化物半導体装置。
  16. 　前記貫通電極は、前記半導体基板の上面において、前記界面電流阻止領域に囲まれていることを特徴とする請求項１に記載の窒化物半導体装置。
  17. 　前記貫通電極は前記界面電流阻止領域を貫通するように形成されていることを特徴とする請求項１に記載の窒化物半導体装置。
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