WO2015190351A1 - 半導体積層体、半導体積層体の製造方法および半導体装置の製造方法 - Google Patents

半導体積層体、半導体積層体の製造方法および半導体装置の製造方法 Download PDF

Info

Publication number
WO2015190351A1
WO2015190351A1 PCT/JP2015/065895 JP2015065895W WO2015190351A1 WO 2015190351 A1 WO2015190351 A1 WO 2015190351A1 JP 2015065895 W JP2015065895 W JP 2015065895W WO 2015190351 A1 WO2015190351 A1 WO 2015190351A1
Authority
WO
WIPO (PCT)
Prior art keywords
semiconductor
substrate
layer
stacked body
manufacturing
Prior art date
Application number
PCT/JP2015/065895
Other languages
English (en)
French (fr)
Inventor
史典 三橋
祐介 善積
貴司 石塚
上野　昌紀
Original Assignee
住友電気工業株式会社
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 住友電気工業株式会社 filed Critical 住友電気工業株式会社
Priority to US15/315,523 priority Critical patent/US9825134B2/en
Priority to JP2016527754A priority patent/JP6558367B2/ja
Publication of WO2015190351A1 publication Critical patent/WO2015190351A1/ja

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/36—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the concentration or distribution of impurities in the bulk material
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/28—Manufacture of electrodes on semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/268
    • H01L21/283—Deposition of conductive or insulating materials for electrodes conducting electric current
    • H01L21/285—Deposition of conductive or insulating materials for electrodes conducting electric current from a gas or vapour, e.g. condensation
    • H01L21/28506—Deposition of conductive or insulating materials for electrodes conducting electric current from a gas or vapour, e.g. condensation of conductive layers
    • H01L21/28575—Deposition of conductive or insulating materials for electrodes conducting electric current from a gas or vapour, e.g. condensation of conductive layers on semiconductor bodies comprising AIIIBV compounds
    • H01L21/28581—Deposition of Schottky electrodes
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/0603—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions
    • H01L29/0607—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration
    • H01L29/0611—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse biased devices
    • H01L29/0615—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse biased devices by the doping profile or the shape or the arrangement of the PN junction, or with supplementary regions, e.g. junction termination extension [JTE]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/12—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/20—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed including, apart from doping materials or other impurities, only AIIIBV compounds
    • H01L29/2003—Nitride compounds
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66083—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by variation of the electric current supplied or the electric potential applied, to one or more of the electrodes carrying the current to be rectified, amplified, oscillated or switched, e.g. two-terminal devices
    • H01L29/6609—Diodes
    • H01L29/66143—Schottky diodes
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66083—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by variation of the electric current supplied or the electric potential applied, to one or more of the electrodes carrying the current to be rectified, amplified, oscillated or switched, e.g. two-terminal devices
    • H01L29/66196—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by variation of the electric current supplied or the electric potential applied, to one or more of the electrodes carrying the current to be rectified, amplified, oscillated or switched, e.g. two-terminal devices with an active layer made of a group 13/15 material
    • H01L29/66204—Diodes
    • H01L29/66212—Schottky diodes
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/86—Types of semiconductor device ; Multistep manufacturing processes therefor controllable only by variation of the electric current supplied, or only the electric potential applied, to one or more of the electrodes carrying the current to be rectified, amplified, oscillated or switched
    • H01L29/861—Diodes
    • H01L29/872—Schottky diodes

Definitions

  • the present invention relates to a semiconductor stacked body, a method for manufacturing a semiconductor stacked body, and a method for manufacturing a semiconductor device. More specifically, the semiconductor stacked body includes a semiconductor layer having a conductivity type of n-type and made of GaN (gallium nitride). The present invention relates to a method for manufacturing a semiconductor stacked body and a method for manufacturing a semiconductor device.
  • Patent Document 1 proposes a technique for reducing the defect occurrence rate at the time of division into chips in the semiconductor device manufacturing process by managing the defect density of the substrate and improving the yield at the time of manufacturing the semiconductor device. Has been.
  • a semiconductor multilayer body includes a base layer including a substrate, and a semiconductor layer disposed on the base layer and made of GaN of n-type conductivity.
  • the average value of the n-type carrier concentration in the semiconductor layer in the radial direction of the substrate is 1.5 ⁇ 10 16 cm ⁇ 3 or less, and the difference between the maximum value and the minimum value is 1.5 ⁇ 10 15 cm ⁇ . 3 or less.
  • a method for manufacturing a semiconductor stacked body includes a step of preparing a base layer including a substrate, and a step of forming a semiconductor layer made of GaN of n-type conductivity on the base layer. Yes.
  • the average value of n-type carrier concentration in the radial direction of the substrate is 1.5 ⁇ 10 16 cm ⁇ 3 or less, and the difference between the maximum value and the minimum value is 1.5 ⁇ 10 15.
  • the semiconductor layer is formed so as to be equal to or less than cm ⁇ 3 .
  • the semiconductor stacked body and the method for manufacturing a semiconductor stacked body it is possible to provide a semiconductor stacked body and a method for manufacturing the semiconductor stacked body that can improve the yield in manufacturing a semiconductor device.
  • a semiconductor stacked body includes a base layer including a substrate, and a semiconductor layer disposed on the base layer and made of GaN of n-type conductivity.
  • the average value of the n-type carrier concentration in the semiconductor layer in the radial direction of the substrate is 1.5 ⁇ 10 16 cm ⁇ 3 or less, and the difference between the maximum value and the minimum value is 1.5 ⁇ 10 15 cm ⁇ . 3 or less.
  • a semiconductor laminate in which a semiconductor layer made of GaN is formed on a base layer can be used for manufacturing semiconductor devices such as diodes and transistors.
  • An impurity element that generates majority carriers can be introduced into the semiconductor layer for the purpose of imparting a desired conductivity type.
  • an impurity that makes the conductivity type of the semiconductor layer n-type n-type impurity
  • n-type impurity an impurity that makes the conductivity type of the semiconductor layer n-type
  • By introducing n-type impurities electrons (n-type carriers) that are carriers are generated in the semiconductor layer.
  • By setting the conductivity type to n-type electrons having higher mobility than holes become majority carriers, which can contribute to high-speed operation of the semiconductor device.
  • the concentration of the n-type carrier existing in the semiconductor layer made of GaN is not more than a predetermined value, specifically, not more than 1.5 ⁇ 10 16 cm ⁇ 3 .
  • the semiconductor laminated body In some cases, the yield is reduced when a semiconductor device is manufactured using the above.
  • a Schottky barrier diode (SBD) employed when high-speed operation is required can be manufactured using a semiconductor stacked body including a semiconductor layer made of GaN into which an n-type impurity is introduced. .
  • the semiconductor layer made of GaN is used as a drift layer of SBD.
  • the concentration of n-type carriers contained in the semiconductor layer which is the drift layer is lower than that of the pn diode, for example, 1.5 ⁇ 10 16 cm ⁇ 3 or less. There is a need to.
  • the difference between the maximum value and the minimum value of the n-type carrier concentration in the semiconductor layer in the radial direction of the substrate is 1.5 ⁇ 10 15 cm ⁇ 3 or less.
  • the yield can be improved in the manufacture of the semiconductor device.
  • the semiconductor stacked body of the present application it is possible to provide a semiconductor stacked body capable of improving the yield in the manufacture of the semiconductor device.
  • the average value, the maximum value, and the minimum value of the n-type carrier concentration in the semiconductor layer in the radial direction of the substrate can be investigated, for example, by performing CV (capacitance-voltage) measurement.
  • the average value, the maximum value, and the minimum value in the radial direction of the substrate described above are within the region of 80% of the substrate diameter (that is, the substrate outer peripheral region from the substrate end surface to the range corresponding to 10% of the substrate diameter). In the excluded region), they are the arithmetic mean value, the maximum value, and the minimum value, respectively, of the carrier concentration measured at equal intervals along the radial direction from the center of the substrate.
  • the base layer may have a diameter of 74 mm or more (3 inches or more).
  • the diameter of the base layer is preferably 99 mm or more (4 inches or more), 127 mm or more (5 inches or more), and further 150 mm or more (6 inches or more). Also good.
  • the semiconductor layer may be used as an SBD drift layer.
  • the semiconductor layer made of GaN having a low n-type carrier concentration as the SBD drift layer, an SBD with a sufficient withstand voltage can be easily manufactured.
  • a method for manufacturing a semiconductor stacked body includes: a step of preparing a base layer including a substrate; and a step of forming a semiconductor layer made of GaN of n-type conductivity on the base layer. I have.
  • the average value of n-type carrier concentration in the radial direction of the substrate is 1.5 ⁇ 10 16 cm ⁇ 3 or less, and the difference between the maximum value and the minimum value is 1.5 ⁇ 10 15.
  • the semiconductor layer is formed so as to be equal to or less than cm ⁇ 3 .
  • the semiconductor is formed such that the difference between the maximum value and the minimum value of the n-type carrier concentration in the semiconductor layer is 1.5 ⁇ 10 15 cm ⁇ 3 or less.
  • a layer is formed.
  • the yield can be improved in the manufacture of the semiconductor device.
  • a base layer having a diameter of 74 mm or more (3 inches or more) may be prepared.
  • the diameter of the base layer is preferably 99 mm or more (4 inches or more), 127 mm or more (5 inches or more), and further 150 mm or more (6 inches or more). Also good.
  • the method for manufacturing a semiconductor device of this embodiment includes a step of preparing a semiconductor stacked body manufactured by the above-described method for manufacturing a semiconductor stacked body, and a step of forming an electrode on the semiconductor stacked body. According to the method for manufacturing a semiconductor device of the present embodiment, an improvement in yield can be achieved by using the semiconductor stacked body manufactured by the above-described semiconductor stacked body manufacturing method.
  • an electrode that is in Schottky contact with the semiconductor layer may be formed.
  • a semiconductor device using a Schottky barrier such as SBD can be manufactured.
  • a semiconductor stacked body 10 in the present embodiment includes a substrate 1, a buffer layer 2, and a drift layer 3 that is a semiconductor layer.
  • the substrate 1 and the buffer layer 2 constitute a base layer in the present embodiment.
  • the substrate 1 can be made of, for example, GaN.
  • the diameter of the substrate 1 can be 55 mm or more, for example, 3 inches.
  • the diameter of the substrate 1 can be set to 80 mm or more (for example, 4 inches) for the purpose of improving the production efficiency and yield of a semiconductor device using the semiconductor stacked body 10, and is further 105 mm or more (for example, 5 inches), further 130 mm. It can be set to the above (for example, 6 inches).
  • n-type impurities such as oxygen (O) and silicon (Si) are contained in the substrate 1, and the n-type carrier concentration is 1.0 ⁇ 10 17 cm ⁇ 3 or more. It may be introduced so as to be 0 ⁇ 10 18 cm ⁇ 3 or less. Thereby, the resistance of the substrate when a current flows in the thickness direction of the substrate 1 is sufficiently suppressed.
  • the buffer layer 2 is disposed so as to be in contact with one main surface 1A of the substrate 1.
  • the buffer layer 2 is made of, for example, GaN. Even if n-type impurities such as O and Si are introduced into the buffer layer 2 so that the n-type carrier concentration is 1.0 ⁇ 10 17 cm ⁇ 3 or more and 5.0 ⁇ 10 18 cm ⁇ 3 or less. Good.
  • Drift layer 3 is arranged so as to be in contact with main surface 2A of buffer layer 2 opposite to the side facing substrate 1.
  • the drift layer 3 is made of GaN.
  • the conductivity type of the drift layer 3 is n-type.
  • the average value of the n-type carrier concentration in the drift layer 3 in the radial direction of the substrate 1 (the direction along the main surface 3A of the drift layer 3) is 1.5 ⁇ 10 16 cm ⁇ 3 or less, The difference from the minimum value is 1.5 ⁇ 10 15 cm ⁇ 3 or less.
  • the n-type impurity contained in the drift layer 3 for example, O, Si, or the like can be employed.
  • the average value of the n-type carrier concentration in the drift layer 3 in the radial direction of the substrate 1 is preferably 2.5 ⁇ 10 14 cm ⁇ 3 or less.
  • SBD 100 in the present embodiment is manufactured using semiconductor stacked body 10 of the above-described embodiment, and includes substrate 1 and buffer stacked in the same manner as semiconductor stacked body 10. A layer 2 and a drift layer 3 are provided.
  • the SBD 100 further includes an insulating film 81, an ohmic electrode 91, and a Schottky electrode 92.
  • the ohmic electrode 91 is disposed so as to be in contact with the main surface 1B opposite to the side facing the buffer layer 2 of the substrate 1.
  • the ohmic electrode 91 is made of a metal capable of making ohmic contact with the substrate 1, for example, Ti (titanium).
  • the insulating film 81 is disposed so as to be in contact with the main surface 3A of the drift layer 3 opposite to the side facing the buffer layer 2.
  • Insulating film 81 is made of an insulator such as silicon nitride or silicon oxide.
  • the insulating film 81 has an opening 82 that penetrates the insulating film 81 in the thickness direction. In the opening 82, the main surface 3A of the drift layer 3 is exposed.
  • the Schottky electrode 92 is disposed so as to fill the opening 82 of the insulating film 81. More specifically, the Schottky electrode 92 is in contact with the main surface 3A of the drift layer 3 exposed at the opening 82 and the side wall surface of the opening 82, and the upper surface of the insulating film 81 (on the drift layer 3 of the insulating film 81). It is arranged so as to extend in contact with the main surface on the opposite side to the facing side.
  • the Schottky electrode 92 is made of a metal capable of making Schottky contact with the drift layer 3 made of GaN, for example, Ni (nickel).
  • a substrate preparation step is first performed as a step (S10).
  • step (S10) referring to FIG. 4, for example, substrate 1 made of GaN having a diameter of 4 inches (101.6 mm) is prepared. More specifically, the substrate 1 made of GaN is obtained by slicing an ingot made of GaN. After the surface of the substrate 1 is polished, a substrate 1 in which the flatness and cleanliness of the main surface 1A is ensured through a process such as cleaning is prepared.
  • a buffer layer forming step is performed as a step (S20).
  • buffer layer 2 is formed on main surface 1A of substrate 1 prepared in step (S10).
  • the buffer layer 2 can be formed as follows. Referring to FIG. 4, substrate 1 prepared in step (S ⁇ b> 10) is placed in recess 71 that is a holding portion formed in susceptor 70.
  • the source gas is supplied onto the main surface 1A of the substrate 1 by flowing the source gas (for example, trimethylgallium) in the direction of the arrow ⁇ while holding the substrate 1 held in the recess 71 at an appropriate temperature. To do.
  • the buffer layer 2 is formed on the main surface 1A by epitaxial growth.
  • an n-type impurity such as Si can be introduced into the buffer layer 2 by adding an appropriate gas (for example, silane) to the source gas.
  • an appropriate gas for example, silane
  • drift layer 3 of n-type conductivity and made of GaN is formed so as to be in contact with buffer layer 2 formed in step (S20).
  • the average value of n-type carrier concentration in the radial direction of substrate 1 is 1.5 ⁇ 10 16 cm ⁇ 3 or less, and the difference between the maximum value and the minimum value is 1.5 ⁇ 10 6.
  • the drift layer 3 is formed so as to be 15 cm ⁇ 3 or less.
  • the drift layer 3 can be formed in the same apparatus following the step (S20). Specifically, referring to FIG.
  • the source gas is supplied to the main surface 2A of the buffer layer 2 (the main surface of the base layer) by flowing a source gas such as trimethylgallium in a direction along the surface in a region other than 71.
  • a source gas such as trimethylgallium
  • drift layer 3 is formed by epitaxial growth on main surface 2A.
  • an n-type impurity such as Si can be introduced into the drift layer 3 by adding an appropriate gas (for example, silane) to the source gas.
  • the variation in the concentration of the n-type carrier in the radial direction of the substrate 1, that is, the difference between the maximum value and the minimum value is 1.5 ⁇ 10 15 cm ⁇ 3 or less, for example, the flow rate of a gas such as a source gas.
  • the flow rate, the temperature of the base layer composed of the substrate 1 and the buffer layer 2 are appropriately adjusted, and the difference in height between the main surface 2A of the buffer layer 2 (the main surface of the base layer) and the upper surface 72 of the susceptor 70 is controlled.
  • it can be achieved by suppressing the occurrence of turbulent flow in the gas such as the raw material gas.
  • the difference in height between the main surface 2A of the buffer layer 2 and the upper surface 72 of the susceptor 70 is expressed as follows, with the upper direction being positive and the lower direction being negative with respect to the upper surface 72 of the susceptor 70:
  • the range of 0.1 mm to 0 mm is preferable, and the range of ⁇ 0.075 mm to ⁇ 0.025 mm is more preferable.
  • the variation in the n-type carrier concentration in the radial direction of the substrate 1, that is, the difference between the maximum value and the minimum value can be reliably made 1.5 ⁇ 10 15 cm ⁇ 3 or less.
  • an electrode forming step is performed as a step (S40).
  • the ohmic electrode 91, the insulating film 81, and the Schottky electrode 92 are formed on the semiconductor stacked body 10 prepared in the above steps (S10) to (S30).
  • the insulating film 81 made of an insulator such as silicon oxide or silicon nitride is formed by, for example, CVD (Chemical Vapor Deposition). Insulating film 81 is formed to cover main surface 3 ⁇ / b> A of drift layer 3.
  • a mask having an opening at a position corresponding to a region where the opening 82 is to be formed is formed over the insulating film 81, and the insulating film 81 is etched using the mask to form the opening 82.
  • Schottky electrode 92 made of a metal capable of making Schottky contact with GaN constituting drift layer 3, such as Ni, is formed so as to fill the formed opening 82, for example.
  • an ohmic electrode 91 made of a metal such as Ti that can make ohmic contact with the substrate 1 is formed, for example, by vapor deposition so as to come into contact with the main surface 1B opposite to the side facing the buffer layer 2 of the substrate 1.
  • the metal film may be heat-treated at an appropriate temperature.
  • a separation step is performed as a step (S50).
  • the semiconductor stacked body on which the insulating film 81, the Schottky electrode 92, and the ohmic electrode 91 are formed is separated into each element, for example, by dicing.
  • the SBD 100 in the present embodiment is completed by the above procedure (see FIG. 2).
  • the difference between the maximum value and the minimum value of the n-type carrier concentration in the drift layer 3 in the radial direction of the substrate 1 is 1.5 ⁇ 10 15 cm ⁇ 3 or less.
  • a semiconductor laminate 10 is produced.
  • an electrode or the like is formed on the semiconductor laminate 10 in the step (S40), and then separated into each element in the step (S50) to manufacture the SBD 100 which is a semiconductor device.
  • the difference between the maximum value and the minimum value of the n-type carrier concentration in the drift layer 3 in the radial direction of the substrate 1 is 1.5 ⁇ 10 15 cm ⁇ 3 or less. Even if the average value of the n-type carrier concentration in the radial direction of the substrate 1 is 1.5 ⁇ 10 16 cm ⁇ 3 or less, the yield can be improved in the production of the SBD 100.
  • the semiconductor laminated body 10 which has the structure similar to the said embodiment was prepared (refer FIG. 1). Specifically, by introducing Si or O (oxygen) as an n-type impurity, the substrate 1 made of (0001) Ga-plane GaN having an n-type carrier concentration of 2.5 ⁇ 10 18 cm ⁇ 3 and a diameter of 4 inches. Prepared. A buffer layer 2 having an n-type carrier concentration of 1.0 ⁇ 10 18 cm ⁇ 3 was formed on the substrate 1 by introducing Si as an n-type impurity. Further, a drift layer 3 as a semiconductor layer containing Si as an n-type impurity was formed on the buffer layer 2. This obtained the semiconductor laminated body 10 shown in FIG.
  • the average value of the n-type carrier concentration in the drift layer 3 in the radial direction of the substrate 1 was set to 5 ⁇ 10 15 cm ⁇ 3 . Then, by changing the crystal growth conditions when the drift layer 3 is formed, a plurality of semiconductor stacks in which the n-type carrier concentration in the drift layer 3 varies in the radial direction of the substrate 1 (difference between the maximum value and the minimum value). A body 10 was produced.
  • the n-type carrier concentration in the drift layer 3 is determined by CV measurement (measuring point area: diameter 200 ⁇ m) at an interval of 10 mm in the radial direction from the center of the substrate within a region excluding the outer peripheral portion 10 mm.
  • the horizontal axis represents the variation (difference between the maximum value and the minimum value) of the n-type carrier concentration in the drift layer 3 in the radial direction of the substrate 1.
  • the vertical axis represents the yield when the SBD 100 is manufactured from the semiconductor stacked body 10. Referring to FIG. 5, the yield is improved as the variation in n-type carrier concentration is reduced. The yield is drastically improved in the region where the variation is 1.5 ⁇ 10 15 cm ⁇ 3 or less. Further, by setting the variation 0.5 ⁇ 10 15 cm -3 or less (5 ⁇ 10 14 cm -3 or less), have been obtained 40% yield.
  • the variation is 0.25 ⁇ 10 15 cm ⁇ 3 or less (2.5 ⁇ 10 14 cm ⁇ 3 or less)
  • a yield of 80% or more is obtained.
  • the difference between the maximum value and the minimum value of the n-type carrier concentration in the semiconductor layer in the radial direction of the substrate is 1.5 ⁇ 10 15 cm ⁇ 3.
  • a semiconductor stacked body, a semiconductor stacked body manufacturing method, and a semiconductor device manufacturing method include: a semiconductor stacked body having a conductivity type of n-type and including a semiconductor layer made of GaN;
  • the present invention can be applied particularly advantageously to a method for manufacturing a semiconductor device.

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Ceramic Engineering (AREA)
  • Manufacturing & Machinery (AREA)
  • Electrodes Of Semiconductors (AREA)

Abstract

　半導体積層体は、基板およびバッファ層を含むベース層と、ベース層上に配置され、導電型がｎ型であり、ＧａＮからなるドリフト層とを備えている。そして、ドリフト層におけるｎ型不純物の、基板の径方向における濃度の平均値は１．５×１０１６ｃｍ－３以下であり、最大値と最小値との差は１．５×１０１５ｃｍ－３以下である。

Description

半導体積層体、半導体積層体の製造方法および半導体装置の製造方法
　本発明は、半導体積層体、半導体積層体の製造方法および半導体装置の製造方法に関し、より特定的には導電型がｎ型であり、ＧａＮ（窒化ガリウム）からなる半導体層を含む半導体積層体、半導体積層体の製造方法および半導体装置の製造方法に関するものである。
　ベース層上にＧａＮからなる半導体層が形成された半導体積層体は、ダイオード、トランジスタなどの半導体装置の製造に用いることができる。そして、ＧａＮからなる半導体層が形成された半導体積層体を用いて半導体装置を製造することに関しては、種々の検討がなされている。たとえば、特許文献１には、基板の欠陥密度を管理することにより、半導体装置の製造プロセスにおけるチップへの分割時の不良発生率を低減し、半導体装置の製造時における歩留りを向上させる技術が提案されている。
特開２００９－１６４３４５号公報
　上記特許文献１でも課題とされているように、半導体装置の製造における歩留りの向上は重要な課題である。そこで、半導体装置の製造における歩留りの向上を可能とする半導体積層体、半導体積層体の製造方法および半導体装置の製造方法を提供することを目的の１つとする。
　本発明に従った半導体積層体は、基板を含むベース層と、ベース層上に配置され、導電型がｎ型のＧａＮからなる半導体層と、を備えている。そして、この半導体層におけるｎ型キャリア濃度の、基板の径方向における平均値は１．５×１０１６ｃｍ－３以下であり、最大値と最小値との差は１．５×１０１５ｃｍ－３以下である。
　本発明に従った半導体積層体の製造方法は、基板を含むベース層を準備する工程と、ベース層上に、導電型がｎ型でありＧａＮからなる半導体層を形成する工程と、を備えている。そして、半導体層を形成する工程では、ｎ型キャリア濃度の、基板の径方向における平均値が１．５×１０１６ｃｍ－３以下、最大値と最小値との差が１．５×１０１５ｃｍ－３以下となるように上記半導体層が形成される。
　上記半導体積層体および半導体積層体の製造方法によれば、半導体装置の製造における歩留りの向上を可能とする半導体積層体および半導体積層体の製造方法を提供することができる。
半導体積層体の構造の一例を示す概略断面図である。 ショットキーバリアダイオード（ＳＢＤ）の構造の一例を示す概略断面図である。 半導体積層体およびＳＢＤの製造方法の概略を示すフローチャートである。 半導体積層体およびＳＢＤの製造方法の一例を説明するための概略断面図である。 ｎ型キャリア濃度のばらつきと歩留りとの関係を示す図である。
　［本発明の実施形態の説明］
　最初に本発明の実施態様を列記して説明する。本発明の実施形態に係る半導体積層体は、基板を含むベース層と、ベース層上に配置され、導電型がｎ型のＧａＮからなる半導体層と、を備えている。そして、この半導体層におけるｎ型キャリア濃度の、基板の径方向における平均値は１．５×１０１６ｃｍ－３以下であり、最大値と最小値との差は１．５×１０１５ｃｍ－３以下である。
　ベース層上にＧａＮからなる半導体層が形成された半導体積層体は、ダイオード、トランジスタなどの半導体装置の製造に用いることができる。半導体層には、所望の導電型を付与する目的で、多数キャリアを生成する不純物元素を導入することができる。導入される不純物としては、半導体層の導電型をｎ型とする不純物（ｎ型不純物）を採用することができる。ｎ型不純物を導入することにより、半導体層にキャリアである電子（ｎ型キャリア）が生成する。導電型をｎ型とすることにより、正孔に比べて移動度の大きい電子が多数キャリアとなり、半導体装置の高速動作に寄与することができる。
　しかし、本発明者らの検討によれば、ＧａＮからなる半導体層に存在するｎ型キャリアの濃度が所定値以下、具体的には１．５×１０１６ｃｍ－３以下の場合、半導体積層体を用いて半導体装置を製造した場合の歩留りが低下する場合がある。具体的には、たとえば高速動作が求められる場合に採用されるショットキーバリアダイオード（ＳＢＤ）は、ｎ型不純物が導入されたＧａＮからなる半導体層を含む半導体積層体を用いて製造することができる。ここで、ＧａＮからなる半導体層は、ＳＢＤのドリフト層として用いられる。このＳＢＤに十分な耐圧を付与するためには、ドリフト層である半導体層に含まれるｎ型キャリアの濃度を、ｐｎダイオードの場合に比べて低く、たとえば１．５×１０１６ｃｍ－３以下とする必要がある。
　しかし、このような半導体積層体を用いてＳＢＤを作製した場合、ＳＢＤの耐圧、オン抵抗などの特性がばらつき、歩留りが低下する場合がある。この問題の原因および対策を検討したところ、半導体層内の、基板の径方向におけるｎ型キャリア濃度のばらつきが、歩留りに大きな影響を与えていることが明らかとなった。つまり、基板の径方向におけるｎ型キャリア濃度のばらつき（ｎ型キャリア濃度の最大値と最小値との差）を、ｐｎダイオードの作製に用いられる半導体積層体の場合に比べて大幅に抑制することで、歩留りの低下を抑制することができる。具体的には、半導体層内の、基板の径方向におけるｎ型キャリアの濃度の最大値と最小値との差を１．５×１０１５ｃｍ－３以下とすることにより、歩留りを向上させることができる。
　本発明に係る実施形態の半導体積層体では、半導体層におけるｎ型キャリア濃度の、基板の径方向における最大値と最小値との差は１．５×１０１５ｃｍ－３以下である。その結果、半導体層におけるｎ型キャリア濃度の、基板の径方向における平均値が１．５×１０１６ｃｍ－３以下とされていても、半導体装置の製造において歩留りを向上させることができる。このように、本願の半導体積層体によれば、半導体装置の製造における歩留りの向上を可能とする半導体積層体を提供することができる。ここで、半導体層におけるｎ型キャリア濃度の、基板の径方向における平均値、最大値および最小値は、たとえばＣ－Ｖ（静電容量－電圧）測定を行うことにより調査することができる。なお、上記した基板の径方向における平均値、最大値および最小値とは、基板の直径の８０％の領域内（すなわち、基板端面から基板直径の１０％に相当する範囲までの基板外周領域を除外した領域内）において、基板の中心から径方向に沿って等間隔で測定したキャリア濃度の、それぞれ算術平均値、最大値、および最小値である。
　上記半導体積層体においては、上記ベース層の直径が７４ｍｍ以上（３インチ以上）であってもよい。これにより、半導体積層体を用いた半導体装置の製造を効率よく実施することができる。より効率的な半導体装置の製造のためには、上記ベース層の直径は９９ｍｍ以上（４インチ以上）とすることが好ましく、１２７ｍｍ以上（５インチ以上）、さらには１５０ｍｍ以上（６インチ以上）としてもよい。
　上記半導体積層体においては、上記半導体層はＳＢＤのドリフト層として用いられるものであってもよい。ｎ型キャリア濃度が低く設定されたＧａＮからなる上記半導体層をＳＢＤのドリフト層として用いることにより、十分な耐圧が確保されたＳＢＤを容易に製造することができる。
　本発明の実施形態に係る半導体積層体の製造方法は、基板を含むベース層を準備する工程と、ベース層上に、導電型がｎ型でありＧａＮからなる半導体層を形成する工程と、を備えている。そして、半導体層を形成する工程では、ｎ型キャリア濃度の、基板の径方向における平均値が１．５×１０１６ｃｍ－３以下、最大値と最小値との差が１．５×１０１５ｃｍ－３以下となるように上記半導体層が形成される。
　本実施形態の半導体積層体の製造方法では、半導体層におけるｎ型キャリア濃度の、基板の径方向における最大値と最小値との差が１．５×１０１５ｃｍ－３以下となるように半導体層が形成される。その結果、半導体層におけるｎ型キャリア濃度の、基板の径方向における平均値が１．５×１０１６ｃｍ－３以下とされていても、半導体装置の製造において歩留りを向上させることができる。このように、本願の半導体積層体の製造方法によれば、半導体装置の製造における歩留りの向上を可能とする半導体積層体の製造方法を提供することができる。
　上記半導体積層体の製造方法において、上記ベース層を準備する工程では、直径が７４ｍｍ以上（３インチ以上）であるベース層が準備されてもよい。これにより、半導体積層体を用いた半導体装置の製造を効率よく実施することができる。より効率的な半導体装置の製造のためには、上記ベース層の直径は９９ｍｍ以上（４インチ以上）とすることが好ましく、１２７ｍｍ以上（５インチ以上）、さらには１５０ｍｍ以上（６インチ以上）としてもよい。
　本実施形態の半導体装置の製造方法は、上記半導体積層体の製造方法により製造された半導体積層体を準備する工程と、この半導体積層体上に電極を形成する工程と、を備えている。本実施形態の半導体装置の製造方法によれば、上記半導体積層体の製造方法により製造された半導体積層体が用いられることにより、歩留りの向上を達成することができる。
　上記半導体装置の製造方法において、上記電極を形成する工程では、上記半導体層とショットキー接触する電極が形成されてもよい。このようにすることにより、ＳＢＤなどのショットキー障壁を利用した半導体装置を製造することができる。
　［本発明の実施形態の詳細］
　次に、本発明に係る半導体積層体、半導体積層体の製造方法および半導体装置の製造方法の一実施の形態を、以下に図面を参照しつつ説明する。なお、以下の図面において同一または相当する部分には同一の参照番号を付しその説明は繰返さない。
　図１を参照して、本実施の形態における半導体積層体１０は、基板１と、バッファ層２と、半導体層であるドリフト層３とを備えている。基板１およびバッファ層２は、本実施の形態におけるベース層を構成する。
　基板１は、たとえばＧａＮからなるものとすることができる。基板１の直径は５５ｍｍ以上とすることができ、たとえば３インチである。基板１の直径は、半導体積層体１０を用いた半導体装置の生産効率および歩留りの向上を目的として、８０ｍｍ以上（たとえば４インチ）とすることができ、さらに１０５ｍｍ以上（たとえば５インチ）、さらに１３０ｍｍ以上（たとえば６インチ）とすることができる。基板１がＧａＮからなるものである場合、基板１には、たとえば酸素（Ｏ）、珪素（Ｓｉ）などのｎ型不純物が、ｎ型キャリア濃度が１．０×１０１７ｃｍ－３以上５．０×１０１８ｃｍ－３以下となるように導入されてもよい。これにより、基板１の厚み方向に電流が流れる場合における基板の抵抗が十分に抑制される。
　バッファ層２は、基板１の一方の主面１Ａ上に接触するように配置されている。バッファ層２は、たとえばＧａＮからなっている。バッファ層２には、たとえばＯ、Ｓｉなどのｎ型不純物が、ｎ型キャリア濃度が１．０×１０１７ｃｍ－３以上５．０×１０１８ｃｍ－３以下となるように導入されてもよい。
　ドリフト層３は、バッファ層２の、基板１に面する側とは反対側の主面２Ａ上に接触するように配置されている。ドリフト層３はＧａＮからなっている。また、ドリフト層３の導電型はｎ型となっている。そして、ドリフト層３におけるｎ型キャリア濃度の、基板１の径方向（ドリフト層３の主面３Ａに沿った方向）における平均値は１．５×１０１６ｃｍ－３以下であり、最大値と最小値との差は１．５×１０１５ｃｍ－３以下である。ドリフト層３に含まれるｎ型不純物としては、たとえばＯ、Ｓｉなどを採用することができる。また、ドリフト層３におけるｎ型キャリア濃度の、基板１の径方向における平均値を１．０×１０１６ｃｍ－３以下とすることにより、たとえば半導体積層体１０を用いてＳＢＤを作製した場合の耐圧を一層容易に向上させることができる。一方、上記平均値を４．０×１０１５ｃｍ－３以上とすることにより、たとえばＳＢＤを作製した場合に許容可能なオン抵抗を容易に得ることができる。ｎ型キャリアの濃度の平均値が上述のような範囲内である場合、ｎ型キャリアの濃度のばらつきを上記範囲とすることにより、一層確実に歩留りの向上を達成することができる。より高い歩留りを達成するためには、上記最大値と最小値との差は２．５×１０１４ｃｍ－３以下であることが好ましい。
　次に、上記半導体積層体１０から作製される半導体装置の一例であるショットキーバリアダイオード（ＳＢＤ）について説明する。図２を参照して、本実施の形態におけるＳＢＤ１００は、上記実施の形態の半導体積層体１０を用いて作製されたものであって、半導体積層体１０と同様に積層された基板１と、バッファ層２と、ドリフト層３とを備えている。そして、ＳＢＤ１００は、絶縁膜８１と、オーミック電極９１と、ショットキー電極９２とをさらに備えている。
　オーミック電極９１は、基板１のバッファ層２に面する側とは反対側の主面１Ｂ上に接触するように配置されている。オーミック電極９１は、基板１とオーミック接触可能な金属、たとえばＴｉ（チタン）からなっている。
　絶縁膜８１は、ドリフト層３の、バッファ層２に面する側とは反対側の主面３Ａ上に接触するように配置されている。絶縁膜８１は、たとえば窒化珪素、酸化珪素などの絶縁体からなっている。この絶縁膜８１には、絶縁膜８１を厚み方向に貫通する開口部８２が形成されている。この開口部８２内において、ドリフト層３の主面３Ａが露出している。
　ショットキー電極９２は、絶縁膜８１の開口部８２を充填するように配置されている。より具体的には、ショットキー電極９２は、開口部８２において露出するドリフト層３の主面３Ａおよび開口部８２の側壁面に接触し、絶縁膜８１の上面（絶縁膜８１のドリフト層３に面する側とは反対側の主面）にまで接触して延在するように配置されている。ショットキー電極９２は、ＧａＮからなるドリフト層３とショットキー接触可能な金属、たとえばＮｉ（ニッケル）からなっている。
　このＳＢＤ１００に対して順方向に電圧が印加された場合、基板１、バッファ層２およびドリフト層３を介してショットキー電極９２とオーミック電極９１との間に電流が流れる。一方、逆方向に電圧が印加された場合、ドリフト層３においてショットキー電極９２に接触する領域を含むようにドリフト層３内に空乏層が形成されるため、電流は流れない。
　次に、本実施の形態における半導体積層体１０およびＳＢＤ１００の製造方法の概要について説明する。
　図３を参照して、本実施の形態における半導体積層体１０およびＳＢＤ１００の製造方法では、まず工程（Ｓ１０）として基板準備工程が実施される。この工程（Ｓ１０）では、図４を参照して、たとえば直径４インチ（１０１．６ｍｍ）のＧａＮからなる基板１が準備される。より具体的には、ＧａＮからなるインゴットをスライスすることにより、ＧａＮからなる基板１が得られる。この基板１の表面が研磨された後、洗浄等のプロセスを経て主面１Ａの平坦性および清浄性が確保された基板１が準備される。
　次に、工程（Ｓ２０）としてバッファ層形成工程が実施される。この工程（Ｓ２０）では、工程（Ｓ１０）において準備された基板１の主面１Ａ上に、バッファ層２が形成される。このバッファ層２の形成は以下のように実施することができる。図４を参照して、工程（Ｓ１０）において準備された基板１をサセプタ７０に形成された保持部である凹部７１内に配置する。次に、凹部７１内において保持された基板１を適切な温度に保持しつつ、矢印αの向きに原料ガス（たとえばトリメチルガリウムなど）を流すことにより基板１の主面１Ａ上に原料ガスを供給する。これにより、主面１Ａ上にバッファ層２がエピタキシャル成長により形成される。このとき、原料ガスに適切なガス（たとえばシラン）を添加することにより、Ｓｉなどのｎ型不純物をバッファ層２に導入することができる。上記工程（Ｓ１０）および（Ｓ２０）により、基板１およびバッファ層２からなるベース層の準備が完了する。
　次に、工程（Ｓ３０）としてドリフト層形成工程が実施される。この工程（Ｓ３０）では、工程（Ｓ２０）において形成されたバッファ層２上に接触するように導電型がｎ型でありＧａＮからなるドリフト層３が形成される。このとき、図１を参照して、ｎ型キャリア濃度の、基板１の径方向における平均値が１．５×１０１６ｃｍ－３以下、最大値と最小値との差が１．５×１０１５ｃｍ－３以下となるようにドリフト層３が形成される。このドリフト層３の形成は、上記工程（Ｓ２０）に引き続き、同一の装置内において実施することができる。具体的には、図４を参照して、基板１およびバッファ層２からなるベース層をサセプタ７０の凹部７１内に保持した状態で、矢印αに沿った方向（サセプタ７０の上面７２、すなわち凹部７１以外の領域における表面に沿った方向）にトリメチルガリウムなどの原料ガスを流すことにより、バッファ層２の主面２Ａ（ベース層の主面）に原料ガスを供給する。これにより、主面２Ａ上にドリフト層３がエピタキシャル成長により形成される。このとき、原料ガスに適切なガス（たとえばシラン）を添加することにより、Ｓｉなどのｎ型不純物をドリフト層３に導入することができる。また、基板１の径方向におけるｎ型キャリアの濃度のばらつき、すなわち最大値と最小値との差を１．５×１０１５ｃｍ－３以下とすることは、たとえば原料ガス等のガスの流量、流速、基板１およびバッファ層２からなるベース層の温度などを適切に調整するとともに、バッファ層２の主面２Ａ（ベース層の主面）とサセプタ７０の上面７２との高さの差を制御して原料ガスなどのガスに乱流が発生することを抑制することにより達成することができる。具体的には、バッファ層２の主面２Ａとサセプタ７０の上面７２との高さの差は、サセプタ７０の上面７２を基準にして上方向を正、下方向を負と表した場合、－０．１ｍｍ～０ｍｍの範囲が好ましく、－０．０７５ｍｍ～－０．０２５ｍｍの範囲がより好ましい。バッファ層２の主面２Ａとサセプタ７０の上面７２との高さの差を上記範囲に制御することにより、原料ガスなどのガスに乱流が発生することを効果的に抑制できる。その結果、基板１の径方向におけるｎ型キャリアの濃度のばらつき、すなわち最大値と最小値との差を確実に１．５×１０１５ｃｍ－３以下とできる。以上の手順により、本実施の形態における半導体積層体１０が完成する。
　次に、工程（Ｓ４０）として電極形成工程が実施される。この工程（Ｓ４０）では、オーミック電極９１、絶縁膜８１およびショットキー電極９２が上記工程（Ｓ１０）～（Ｓ３０）において準備された半導体積層体１０上に形成される。具体的には、たとえばＣＶＤ（Ｃｈｅｍｉｃａｌ　Ｖａｐｏｒ　Ｄｅｐｏｓｉｔｉｏｎ）により酸化珪素、窒化珪素などの絶縁体からなる絶縁膜８１が形成される。絶縁膜８１は、ドリフト層３の主面３Ａを覆うように形成される。次に、開口８２を形成すべき領域に対応する位置に開口を有するマスクを絶縁膜８１上に形成し、当該マスクを用いて絶縁膜８１をエッチングすることにより開口部８２を形成する。その後、形成された開口部８２を充填するように、たとえば蒸着法によりＮｉなどの、ドリフト層３を構成するＧａＮとショットキー接触することが可能な金属からなるショットキー電極９２が形成される。一方、基板１のバッファ層２に面する側とは反対側の主面１Ｂ上に接触するように、たとえば蒸着法により基板１とオーミック接触可能なＴｉなどの金属からなるオーミック電極９１が形成される。この工程（Ｓ４０）においては、電極となる金属膜が形成された後、当該金属膜が適切な温度で加熱処理されてもよい。
　次に、工程（Ｓ５０）として分離工程が実施される。この工程（Ｓ５０）では、絶縁膜８１、ショットキー電極９２およびオーミック電極９１が形成された半導体積層体が、たとえばダイシングにより各素子に分離される。以上の手順により、本実施の形態におけるＳＢＤ１００が完成する（図２参照）。
　本実施の形態の工程（Ｓ１０）～（Ｓ３０）では、ドリフト層３におけるｎ型キャリア濃度の、基板１の径方向における最大値と最小値との差が１．５×１０１５ｃｍ－３以下である半導体積層体１０が作製される。そして、この半導体積層体１０に、工程（Ｓ４０）において電極等が形成された上で、工程（Ｓ５０）において各素子に分離されて半導体装置であるＳＢＤ１００が製造される。このように、ドリフト層３におけるｎ型キャリア濃度の、基板１の径方向における最大値と最小値との差が１．５×１０１５ｃｍ－３以下とされていることにより、ドリフト層３におけるｎ型キャリア濃度の、基板１の径方向における平均値が１．５×１０１６ｃｍ－３以下とされていても、ＳＢＤ１００の製造において歩留りを向上させることができる。
　半導体層におけるｎ型キャリア濃度の、基板の径方向におけるばらつき（最大値と最小値との差）と半導体装置の製造における歩留りとの関係を確認する実験を行った。実験の手順は以下の通りである。
　まず、上記実施の形態と同様の構造を有する半導体積層体１０を準備した（図１参照）。具体的には、ｎ型不純物であるＳｉまたはＯ（酸素）を導入することでｎ型キャリア濃度が２．５×１０１８ｃｍ－３の直径４インチの（０００１）Ｇａ面ＧａＮからなる基板１を準備した。この基板１上に、ｎ型不純物であるＳｉを導入することでｎ型キャリア濃度が１．０×１０１８ｃｍ－３のバッファ層２を形成した。さらに、バッファ層２上にｎ型不純物であるＳｉを含む半導体層としてのドリフト層３を形成した。これにより、図１に示す半導体積層体１０を得た。このとき、ドリフト層３におけるｎ型キャリア濃度の、基板１の径方向における平均値は５×１０１５ｃｍ－３とした。そして、ドリフト層３形成時の結晶成長条件を変更することにより、ドリフト層３におけるｎ型キャリア濃度の、基板１の径方向におけるばらつき（最大値と最小値との差）が異なる複数の半導体積層体１０を作製した。ここで、ドリフト層３におけるｎ型キャリア濃度は、Ｃ－Ｖ測定（測定点面積：直径２００μｍ）により、基板１の外周部１０ｍｍを除いた領域内で、基板の中心から径方向に１０ｍｍ間隔で５点測定し、平均値、最大値および最小値を算出した。さらに、得られた半導体積層体１０上に電極等を形成して図２に示す構造を有するＳＢＤ１００を作製した。そして、上記ｎ型キャリア濃度のばらつきが異なる各半導体積層体１０から得られたＳＢＤ１００の歩留りを調査した。歩留りは、各半導体積層体１０から作製されたＳＢＤ１００のうち、設計上の許容値である６００Ｖの逆方向電圧時におけるリーク電流値が０．０１ｍＡ以下、かつ順方向電圧時の抵抗が５Ａ／１．５Ｖの条件を満たすＳＢＤ１００の割合を算出することにより導出した。実験の結果を図５に示す。
　図５において横軸はドリフト層３におけるｎ型キャリア濃度の、基板１の径方向におけるばらつき（最大値と最小値との差）である。また、縦軸は、半導体積層体１０からＳＢＤ１００を作製した場合の歩留りを表している。図５を参照して、ｎ型キャリア濃度のばらつきが低減されるにしたがって、歩留りは向上している。そして、ばらつきが１．５×１０１５ｃｍ－３以下の領域で歩留りは急激に向上する。また、ばらつきを０．５×１０１５ｃｍ－３以下（５×１０１４ｃｍ－３以下）とすることにより、４０％以上の歩留りが得られている。さらに、ばらつきを０．２５×１０１５ｃｍ－３以下（２．５×１０１４ｃｍ－３以下）とすることにより、８０％以上の歩留りが得られている。この実験結果より、半導体装置の製造において歩留りを向上させるためには、半導体層におけるｎ型キャリア濃度の、基板の径方向における最大値と最小値との差を１．５×１０１５ｃｍ－３以下とする必要があり、５×１０１４ｃｍ－３以下とすることが好ましく、２．５×１０１４ｃｍ－３以下とすることがより好ましいことが確認される。
　今回開示された実施の形態および実施例はすべての点で例示であって、どのような面からも制限的なものではないと理解されるべきである。本発明の範囲は上記した説明ではなく、請求の範囲によって規定され、請求の範囲と均等の意味および範囲内でのすべての変更が含まれることが意図される。
　本願の半導体積層体、半導体積層体の製造方法および半導体装置の製造方法は、導電型がｎ型であり、ＧａＮからなる半導体層を含む半導体積層体およびその製造方法、ならびにＧａＮからなる半導体層を含む半導体装置の製造方法に、特に有利に適用され得る。
１　基板、１Ａ　基板の主面、１Ｂ　基板の別の主面、２　バッファ層、２Ａ　バッファ層の主面、３　ドリフト層、３Ａ　ドリフト層の主面、１０　半導体積層体、７０　サセプタ、７１　凹部、７２　サセプタの上面、８１　絶縁膜、８２　開口部、９１　オーミック電極、９２　ショットキー電極

Claims (7)

  1. 　基板を含むベース層と、
    　前記ベース層上に配置され、導電型がｎ型のＧａＮからなる半導体層と、を備え、
    　前記半導体層におけるｎ型キャリア濃度の、前記基板の径方向における平均値は１．５×１０１６ｃｍ－３以下であり、最大値と最小値との差は１．５×１０１５ｃｍ－３以下である、半導体積層体。
  2. 　前記ベース層の直径が７４ｍｍ以上である、請求項１に記載の半導体積層体。
  3. 　前記半導体層はショットキーバリアダイオードのドリフト層として用いられる、請求項１または２に記載の半導体積層体。
  4. 　基板を含むベース層を準備する工程と、
    　前記ベース層上に、導電型がｎ型のＧａＮからなる半導体層を形成する工程と、を備え、
    　前記半導体層を形成する工程では、ｎ型キャリア濃度の、前記基板の径方向における平均値が１．５×１０１６ｃｍ－３以下、最大値と最小値との差が１．５×１０１５ｃｍ－３以下となるように前記半導体層が形成される、半導体積層体の製造方法。
  5. 　前記ベース層を準備する工程では、直径が７４ｍｍ以上である前記ベース層が準備される、請求項４に記載の半導体積層体の製造方法。
  6. 　請求項４または５に記載の半導体積層体の製造方法により製造された半導体積層体を準備する工程と、
    　前記半導体積層体上に電極を形成する工程と、を備えた、半導体装置の製造方法。
  7. 　前記電極を形成する工程では、前記半導体層とショットキー接触する前記電極が形成される、請求項６に記載の半導体装置の製造方法。
     
     
PCT/JP2015/065895 2014-06-13 2015-06-02 半導体積層体、半導体積層体の製造方法および半導体装置の製造方法 WO2015190351A1 (ja)

Priority Applications (2)

Application Number Priority Date Filing Date Title
US15/315,523 US9825134B2 (en) 2014-06-13 2015-06-02 Layered semiconductor having base layer including GaN substrate
JP2016527754A JP6558367B2 (ja) 2014-06-13 2015-06-02 半導体積層体、半導体積層体の製造方法および半導体装置の製造方法

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
JP2014-122261 2014-06-13
JP2014122261 2014-06-13

Publications (1)

Publication Number Publication Date
WO2015190351A1 true WO2015190351A1 (ja) 2015-12-17

Family

ID=54833447

Family Applications (1)

Application Number Title Priority Date Filing Date
PCT/JP2015/065895 WO2015190351A1 (ja) 2014-06-13 2015-06-02 半導体積層体、半導体積層体の製造方法および半導体装置の製造方法

Country Status (3)

Country Link
US (1) US9825134B2 (ja)
JP (1) JP6558367B2 (ja)
WO (1) WO2015190351A1 (ja)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2022140445A (ja) * 2020-10-21 2022-09-26 株式会社サイオクス 半導体積層物

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2009252969A (ja) * 2008-04-04 2009-10-29 Sumitomo Electric Ind Ltd サセプタおよび気相成長装置
JP2010248021A (ja) * 2009-04-13 2010-11-04 Hitachi Cable Ltd 窒化物半導体基板
WO2013001014A1 (en) * 2011-06-30 2013-01-03 Soitec Method for manufacturing a thick epitaxial layer of gallium nitride on a silicon or similar substrate and layer obtained using said method
JP2013058626A (ja) * 2011-09-08 2013-03-28 Advanced Power Device Research Association 半導体基板の製造方法及び半導体装置

Family Cites Families (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2000195801A (ja) * 1998-12-24 2000-07-14 Fujitsu Ltd 半導体装置の製造方法
JP4177124B2 (ja) * 2002-04-30 2008-11-05 古河電気工業株式会社 ＧａＮ系半導体装置
JP4720125B2 (ja) * 2004-08-10 2011-07-13 日立電線株式会社 Ｉｉｉ−ｖ族窒化物系半導体基板及びその製造方法並びにｉｉｉ−ｖ族窒化物系半導体
JP2009164345A (ja) 2008-01-07 2009-07-23 Sumitomo Electric Ind Ltd 半導体デバイスの製造方法
JP5453867B2 (ja) * 2009-03-24 2014-03-26 株式会社デンソー ショットキーバリアダイオードを備えた炭化珪素半導体装置およびその製造方法
DE102013216195B4 (de) * 2013-08-14 2015-10-29 Infineon Technologies Ag Verfahren zur Nachdotierung einer Halbleiterscheibe
EP3067935A1 (en) * 2015-03-10 2016-09-14 ABB Technology AG Power semiconductor rectifier with controllable on-state voltage
US9530846B2 (en) * 2015-03-31 2016-12-27 Coorstek Kk Nitride semiconductor substrate

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2009252969A (ja) * 2008-04-04 2009-10-29 Sumitomo Electric Ind Ltd サセプタおよび気相成長装置
JP2010248021A (ja) * 2009-04-13 2010-11-04 Hitachi Cable Ltd 窒化物半導体基板
WO2013001014A1 (en) * 2011-06-30 2013-01-03 Soitec Method for manufacturing a thick epitaxial layer of gallium nitride on a silicon or similar substrate and layer obtained using said method
JP2013058626A (ja) * 2011-09-08 2013-03-28 Advanced Power Device Research Association 半導体基板の製造方法及び半導体装置

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2022140445A (ja) * 2020-10-21 2022-09-26 株式会社サイオクス 半導体積層物
JP7296509B2 (ja) 2020-10-21 2023-06-22 住友化学株式会社 半導体積層物

Also Published As

Publication number Publication date
JP6558367B2 (ja) 2019-08-14
JPWO2015190351A1 (ja) 2017-04-20
US9825134B2 (en) 2017-11-21
US20170207308A1 (en) 2017-07-20

Similar Documents

Publication Publication Date Title
JP6855700B2 (ja) 半導体装置およびその製造方法
CN108807154B (zh) 碳化硅外延晶片、碳化硅绝缘栅双极型晶体管及制造方法
JP2017011060A (ja) ショットキーバリアダイオード
JP6065198B2 (ja) 半導体装置および半導体装置の製造方法
JP2014060276A (ja) 炭化珪素半導体装置
US20140252376A1 (en) Silicon carbide substrate, method for manufacturing same and method for manufacturing silicon carbide semiconductor device
US20130119406A1 (en) Silicon carbide substrate, semiconductor device, and methods for manufacturing them
JP5526291B1 (ja) 半導体装置及びその製造方法
US20160086799A1 (en) Method of Producing Silicon Carbide Epitaxial Substrate, Silicon Carbide Epitaxial Substrate, and Silicon Carbide Semiconductor Device
JP6004561B2 (ja) 炭化珪素半導体素子の製造方法
JP2010050267A (ja) 半導体装置および半導体装置の製造方法
JP2019176142A (ja) 炭化ケイ素内における半導体デバイスの形成
JP2018019047A (ja) 炭化珪素半導体基板、炭化珪素半導体基板の製造方法、半導体装置および半導体装置の製造方法
JP2012186318A (ja) 高耐圧半導体装置
JP5715461B2 (ja) 半導体装置の製造方法
JP2012174895A (ja) 高耐圧半導体装置
JP2015065316A (ja) 炭化珪素半導体装置の製造方法
JP6558367B2 (ja) 半導体積層体、半導体積層体の製造方法および半導体装置の製造方法
US8980732B2 (en) Method for manufacturing silicon carbide schottky barrier diode
JP2022003711A (ja) 半導体装置
JP2012256670A (ja) ショットキーダイオードおよびｐｎダイオード
JP5287796B2 (ja) 半導体装置の製造方法
KR20160121719A (ko) 전계완화형 플로팅 메탈링을 가진 sic쇼트키 다이오드 및 그 제조방법
JP2015149375A (ja) ダイオード
JP2019047096A (ja) ダイヤモンド半導体素子

Legal Events

Date Code Title Description
121 Ep: the epo has been informed by wipo that ep was designated in this application

Ref document number: 15806703

Country of ref document: EP

Kind code of ref document: A1

ENP Entry into the national phase

Ref document number: 2016527754

Country of ref document: JP

Kind code of ref document: A

WWE Wipo information: entry into national phase

Ref document number: 15315523

Country of ref document: US

NENP Non-entry into the national phase

Ref country code: DE

122 Ep: pct application non-entry in european phase

Ref document number: 15806703

Country of ref document: EP

Kind code of ref document: A1