JP5287796B2 - 半導体装置の製造方法 - Google Patents
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本発明は、基板裏面にオートドープ防止膜を形成して基板表面に半導体層をエピタキシャル成長させる半導体装置の製造方法に関し、特にデフォーカスや発塵を防ぐことができる半導体装置の製造方法に関する。
IGBT(Insulated Gate Bipolar Transistor)には、p型半導体基板上にn型バッファ層及びn−型層をエピタキシャル成長させた2層エピタキシャル基板が用いられる。p型半導体基板はコレクタ電極との間で十分に低抵抗なオーミック接触を持つ必要があるため、10〜20mΩ・cm程度の低抵抗なボロンドープのCZ(Czochralski)単結晶基板が用いられる。高速なスイッチング特性のIGBTを実現するには、n型バッファ層を高濃度化して数十〜数百mΩ・cm程度の比較的低抵抗にする必要がある。一方、耐圧を保持するためには、n−型層の抵抗率を数十〜数百Ω・cmの高抵抗にし、かつn−型層の厚さを600Vクラス品で60μm程度又は1200V品で120μm程度にする必要がある。
低抵抗のボロンドープのp型半導体基板上に高抵抗のn−型層をエピタキシャル成長させる場合にオートドープが起きる。このオートドープにより、p型半導体基板からエピ炉中に放出されたボロン原子が、トリクロルシラン等のSiソースガスとともにn−型層中に取り込まれる。従って、n−型層の抵抗率が高くなってしまい、深さ方向のプロファイルがずれてしまう。これを防ぐために、エピ成長前に基板裏面にオートドープ防止膜としてCVD(Chemical Vapor Deposition)酸化膜が設けられる(例えば、特許文献1参照)。
図14は、従来のエピタキシャル基板の端部を示す断面図である。従来の製造方法では、まずp型半導体基板100の裏面と側面にCVD酸化膜102を形成する。ただし、p型半導体基板100の側面には厚く緻密なCVD酸化膜102が形成されない。次に、p型半導体基板100上に半導体層104をエピタキシャル成長させる。
ここで、エピ炉中で半導体層104が成長するのは基板表面だけではない。ある程度の高温条件に保たれてソースガスの供給があれば、基板の裏面や側面でも半導体層104は成長する。従って、基板側面の緻密でないCVD酸化膜102の空隙にも部分的に半導体層104が成長する。そして、供給されるソースガスを小さな底面積で消費するため、基板側面の半導体層104は高さの高い突起状に成長する。これをシリコンノジュール106という。
シリコンノジュール106はウエハプロセス流動時の発塵源や、クラックの起点となる。そこで、シリコンノジュール106を無くすために、実際にはウエハ周辺部分のCVD酸化膜102を一定の幅で削除する。最小の幅でCVD酸化膜102を除去できれば、オートドープを抑えつつ、シリコンノジュール106の発生も防止することができる。
但し、この場合も基板の側面や裏面でのエピタキシャル成長が無くなるわけではなく、これらの部分へのソースガスの供給の多い場合はエピタキシャル成長し易くなる。例えばIGBT用エピウエハでもその大口径化とともに用いられるようになってきた枚葉炉では、基板表面に対し垂直方向の炉体サイズを小さくしソースガスを基板側面から層流として供給する。このようなエピ炉では、従来タイプの炉に比べて基板の側面や裏面でエピタキシャル成長し易くなる。また、加熱方式が誘導加熱のミニバッチ炉の場合、基板をセットするサセプターを誘導加熱するため、基板裏面が高温になり易い。従って、基板の側面や裏面でのエピタキシャル成長が特に顕著である。
図15は、従来のエピタキシャル基板の端部を示す断面図である。ソースガスを基板側面から層流として供給し、かつ誘導加熱のミニバッチ炉を用いている。この場合、基板裏面の最外周部のみならず、CVD酸化膜102との境界部分に、高い突起状の半導体層104が成長しやすい。これを裏面クラウン108という。
この裏面クラウン108が形成された基板を、写真製版時にステッパーなどのアライナーのステージ上に置き、真空吸着等によりステージに吸着させた場合、裏面クラウン108の高さの分だけ基板が押し上げられるため、部分的にマスクパターンのフォーカスが合わないデフォーカスが発生する
基板表面にエピタキシャル成長させる半導体層104が厚いほど裏面クラウン108も高くなる。従って、IGBTのn−型層のように厚さが60〜120μm程度もある半導体層104を成長させる場合は大きな問題である。また、近年パターンの微細化が進んできているIGBTにおいても大きな問題である。
ただし、この問題は、基板を載せるステージを工夫すれば避けることができる。即ち、裏面クラウン108が発生しうる場所においてステージに凹部を形成すれば、裏面クラウン108とステージが接触しないようにできる。また、CVD酸化膜102を除去する幅をできるだけ小さくすれば、裏面クラウン108の発生位置を基板の最外周部分のみにすることができる。従って、デフォーカスの発生を防ぐことができる。
しかし、突起状の裏面クラウンがステージや搬送機構その他と接触して一部損壊し、発塵源となる。IGBTは、非常に多くのユニットセルが並列接続された構造をしている。大電流/高電圧を扱うというIGBTの特性上、一つのユニットセルにパターン異常があった場合の影響は大きく、素子の破壊に直接結びつく可能性が高い。従って、発塵によるパターン異常は近年パターンの微細化が進んできているIGBTにおいても大きな問題である。ただし、各種装置のステージや搬送機構に上記と同様な工夫を加えることで、この問題もある程度防ぐことができる。
特に200mmφ以上のウエハでは、位置合わせのためにオリエンテーションノッチが外周部分に形成される。このオリエンテーションノッチの内壁にピンを接触させることで位置合わせが行われる。従って、オリエンテーションノッチの近傍においてピン等のウエハ位置合わせ機構を設けるため、ステージに凹部を形成するのは難しい。これにより、オリエンテーションノッチの近傍でデフォーカスや発塵が生じる。
また、オリエンテーションノッチの内壁は加工により様々な結晶面が表れている。エピタキシャル成長の速度は面方位により差があるため、オリエンテーションノッチの内壁には部分的に尖った半導体層が成長されやすい。特にエピ厚の大きいIGBT用エピでは尖った半導体層が成長されやすい。この尖った半導体層が、位置合わせに用いるピンと接触して一部損壊し、発塵源になるという問題があった。
本発明は、上述のような課題を解決するためになされたもので、その目的はデフォーカスや発塵を防ぐことができる半導体装置の製造方法を得るものである。
本発明は、第1導電型の半導体基板の外周部の一部にオリエンテーションノッチを形成する工程と、前記半導体基板の裏面にオートドープ防止膜を形成する工程と、前記オリエンテーションノッチ及び前記オートドープ防止膜を形成した後に、前記半導体基板の表面に第1導電型又は第2導電型の半導体層をエピタキシャル成長させる工程とを備え、前記オリエンテーションノッチの近傍における前記半導体基板の外周と前記オートドープ防止膜との間隔を、前記オリエンテーションノッチの近傍以外における前記半導体基板の外周と前記オートドープ防止膜との間隔よりも大きくすることを特徴とする半導体装置の製造方法である。
本発明により、デフォーカスや発塵を防ぐことができる。
本発明の実施の形態に係る半導体装置の製造方法について図面を参照して説明する。同じ構成要素には同じ符号を付し、説明の繰り返しを省略する場合がある。
実施の形態1.
図1は、実施の形態1に係る半導体装置を示す断面図である。この半導体装置は縦型IGBTである。p型半導体基板10上に順にn型バッファ層12とn−型層14が形成されている。n−型層14の表面には、p型不純物を選択的に拡散することによりp型ベース領域16が形成されている。p型ベース領域16の表面には、高濃度のn型不純物を選択的に拡散することによりn+型エミッタ領域18が形成されている。n−型層14とn+型エミッタ領域18で挟まれたp型ベース領域16の表面領域がチャネル領域20となる。このチャネル領域20上にゲート絶縁膜22を介してゲート電極24が形成されている。ゲート電極24は層間絶縁膜26で覆われている。p型ベース領域16とn+型エミッタ領域18に共通してエミッタ電極28が接続されている。p型半導体基板10の裏面にコレクタ電極30が接続されている。
図1は、実施の形態1に係る半導体装置を示す断面図である。この半導体装置は縦型IGBTである。p型半導体基板10上に順にn型バッファ層12とn−型層14が形成されている。n−型層14の表面には、p型不純物を選択的に拡散することによりp型ベース領域16が形成されている。p型ベース領域16の表面には、高濃度のn型不純物を選択的に拡散することによりn+型エミッタ領域18が形成されている。n−型層14とn+型エミッタ領域18で挟まれたp型ベース領域16の表面領域がチャネル領域20となる。このチャネル領域20上にゲート絶縁膜22を介してゲート電極24が形成されている。ゲート電極24は層間絶縁膜26で覆われている。p型ベース領域16とn+型エミッタ領域18に共通してエミッタ電極28が接続されている。p型半導体基板10の裏面にコレクタ電極30が接続されている。
続いて、実施の形態1に係る半導体装置の製造方法について図2〜図4を参照して説明する。図2は、実施の形態1に係るエピタキシャル基板の裏面の端部を示す平面図である。図3は図2のA−A´に沿った断面図であり、図4は図2のB−B´に沿った断面図である。図5は、実施の形態1に係るエピタキシャル基板をステージ上に載せた状態を示す断面図である。
まず、ウエハ状のp型半導体基板10の外周部の一部に、V字状の切り欠きであるオリエンテーションノッチ32を形成する。次に、p型半導体基板10の裏面にオートドープ防止膜34を形成する。その後に、p型半導体基板10の表面に半導体層36をエピタキシャル成長させる。この半導体層36は図1のn型バッファ層12とn−型層14である。このエピタキシャル成長において、オートドープ防止膜34の外周に沿って裏面クラウン38が形成される。
次に、図5に示すように、p型半導体基板10をアライナーのステージ40上に置く。このステージ40には、裏面クラウン38の形成位置に凹部42が形成されている。この凹部42により、裏面クラウン38とステージ40が接触しないようにできる。そして、オリエンテーションノッチ32の内壁にピン44を接触させることで、p型半導体基板10を位置合わせする。位置合わせをした状態で真空吸着等によりp型半導体基板10をステージ40に吸着させる。その後、p型ベース領域16等を形成することで実施の形態1に係る半導体装置が製造される。
本実施の形態では、オリエンテーションノッチ32の近傍におけるp型半導体基板10の外周とオートドープ防止膜34との間隔W1を、オリエンテーションノッチ32の近傍以外におけるp型半導体基板10の外周とオートドープ防止膜34との間隔W2よりも大きくする。これにより、オリエンテーションノッチ32の近傍では他の領域に比べて、裏面クラウン38が基板内側に形成される。従って、オリエンテーションノッチ32の近傍に形成されたピン44等のウエハ位置合わせ機構と干渉することなく、ステージ40の凹部42を裏面クラウン38の形成位置に設けることができる。よって、裏面クラウン38によるデフォーカスや発塵を防ぐことができる。
実施の形態2.
実施の形態2に係る半導体装置の製造方法について図6を参照して説明する。図6は、実施の形態2に係るエピタキシャル基板の裏面の端部を示す平面図である。
実施の形態2に係る半導体装置の製造方法について図6を参照して説明する。図6は、実施の形態2に係るエピタキシャル基板の裏面の端部を示す平面図である。
まず、ウエハ状のp型半導体基板10の外周部の一部に、V字状の切り欠きであるオリエンテーションノッチ32を形成する。次に、650℃前後での減圧CVDにより、オリエンテーションノッチ32の内壁にポリシリコン膜46を形成する。次に、p型半導体基板10の裏面にオートドープ防止膜34を形成する。その後に、p型半導体基板10の表面に半導体層36をエピタキシャル成長させる。この半導体層36は図1のn型バッファ層12とn−型層14に相当する。さらに、p型ベース領域16等を形成することで実施の形態2に係る半導体装置が製造される。
課題の欄で説明したように、オリエンテーションノッチ32の内壁は加工により様々な結晶面が表れているため、この内壁が露出していると半導体層36をエピタキシャル成長させる際に尖った半導体層36が成長されやすい。この尖った半導体層36が、位置合わせに用いるピンと接触すると、一部損壊して発塵源になる。
そこで、本実施の形態では、オリエンテーションノッチ32の内壁にポリシリコン膜46を形成する。エピタキシャル成長工程において、このポリシリコン膜46上に成長する層もポリシリコン膜となる。この際に成長速度は全体として均一化しほぼ一様な厚みの尖らないポリシリコン膜を成長させることができる。従って、このポリシリコン膜に、位置合わせに用いるピン44が接触しても、その一部が欠けて発塵源になることはない。よって、発塵を防ぐことができる。
なお、オリエンテーションノッチ32の内壁のシリコン単結晶の影響を受けず、エピタキシャル成長工程においてポリシリコン膜を成長させるために、内壁に形成するポリシリコン膜46の厚さを1.0μm以上とする。
実施の形態3.
実施の形態3に係る半導体装置の製造方法について図7〜図12を参照して説明する。図7は、実施の形態3に係る半導体装置の製造方法のフローチャートである。図8〜図13は、実施の形態3に係る半導体装置の製造方法を説明するための斜視図である。
実施の形態3に係る半導体装置の製造方法について図7〜図12を参照して説明する。図7は、実施の形態3に係る半導体装置の製造方法のフローチャートである。図8〜図13は、実施の形態3に係る半導体装置の製造方法を説明するための斜視図である。
まず、図8に示すように、CZ法などで単結晶インゴット48を形成する(ステップS1)。単結晶インゴット48はボロンがドープされており、その抵抗は10〜20mΩ・cm程度である。
次に、図9に示すように、単結晶インゴット48の側面を研削して円筒状のブロック50を形成する(ステップS2)。次に、図10に示すように、ブロック50の側面の所定位置に、長さ方向に一本のオリエンテーションノッチ32を形成する(ステップS3)。
次に、図11に示すように、抵抗率などの特性や加工枚数に合わせて、ブロック50を適度な長さに切断する(ステップS4)。切断時の汚染除去のためにブロック50を洗浄する(ステップS5)。酸エッチング等を実施する場合もある。
次に、図12に示すように、650℃前後での減圧CVDにより、ブロック50のオリエンテーションノッチ32の内壁にポリシリコン膜46を形成する(ステップS6)。なお、ブロック50はウエハに比べて熱容量が大きいために、ブロック50状態で上昇できる温度には上限がある。しかし、650℃は可能な範囲の温度である。
次に、図13に示すように、ポリシリコン膜46を形成した後に、ブロック50をウエハ状にスライスして、鏡面研磨などの通常のミラーウエハ加工工程を行って、p型半導体基板10を形成する(ステップS7)。なお、ポリシリコン膜46はオリエンテーションノッチ32だけでなくウエハ外周全体に形成される。ただし、ウエハ加工工程及びその後の面取工程により、オリエンテーションノッチ32以外のポリシリコン膜46を除去することができる。従って、オリエンテーションノッチ32の内部のみにポリシリコン膜46を残せる。
次に、p型半導体基板10の検査及び洗浄を行う(ステップS8)。その後、実施の形態2と同様のエピタキシャル工程を行う。即ち、p型半導体基板10の裏面にオートドープ防止膜34を形成し、p型半導体基板10の表面に半導体層36をエピタキシャル成長させる。さらに、p型ベース領域16等を形成することで実施の形態3に係る半導体装置が製造される。
本実施の形態では、ブロック50の状態でオリエンテーションノッチ32の内壁にポリシリコン膜46を形成する。このため、複数のウエハについて同時にポリシリコン膜46を形成することができる。これにより、実施の形態2と同様の効果が得られるだけでなく、製造工程を簡略化することができる。
10 p型半導体基板(半導体基板)
32 オリエンテーションノッチ
34 オートドープ防止膜
36 半導体層
46 ポリシリコン膜
48 単結晶インゴット
50 ブロック
32 オリエンテーションノッチ
34 オートドープ防止膜
36 半導体層
46 ポリシリコン膜
48 単結晶インゴット
50 ブロック
Claims (4)
- 第1導電型の半導体基板の外周部の一部にオリエンテーションノッチを形成する工程と、
前記半導体基板の裏面にオートドープ防止膜を形成する工程と、
前記オリエンテーションノッチ及び前記オートドープ防止膜を形成した後に、前記半導体基板の表面に第1導電型又は第2導電型の半導体層をエピタキシャル成長させる工程とを備え、
前記オリエンテーションノッチの近傍における前記半導体基板の外周と前記オートドープ防止膜との間隔を、前記オリエンテーションノッチの近傍以外における前記半導体基板の外周と前記オートドープ防止膜との間隔よりも大きくすることを特徴とする半導体装置の製造方法。 - 第1導電型の半導体基板の外周部の一部にオリエンテーションノッチを形成する工程と、
前記オリエンテーションノッチの内壁にポリシリコン膜を形成する工程と、
前記半導体基板の裏面にオートドープ防止膜を形成する工程と、
前記オートドープ防止膜及び前記ポリシリコン膜を形成した後に、前記半導体基板の表面に第1導電型又は第2導電型の半導体層をエピタキシャル成長させる工程とを備えることを特徴とする半導体装置の製造方法。 - 単結晶インゴットの側面を研削して円筒状のブロックを形成する工程と、
前記ブロックに前記オリエンテーションノッチを形成する工程と、
前記ブロックの前記オリエンテーションノッチの内壁に前記ポリシリコン膜を形成する工程と、
前記ポリシリコン膜を形成した後に、前記ブロックをウエハ状にスライスして前記半導体基板を形成する工程とを更に備えることを特徴とする請求項2に記載の半導体装置の製造方法。 - 前記ポリシリコン膜の厚さを1.0μm以上とすることを特徴とする請求項2又は3に記載の半導体装置の製造方法。
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