JP2019176142A - 炭化ケイ素内における半導体デバイスの形成 - Google Patents
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Abstract
Description
例1.方法は、
−炭化ケイ素基材(130)によって支持された炭化ケイ素の(例えば、エピタキシャル炭化ケイ素の)第1層(101)を提供するステップと、
−第1層(101)上においてエピタキシャル炭化ケイ素の第2層(102)を提供するステップと、
−第2層(102)内において複数の半導体デバイス(105、105−1、105−2、105−3)を形成するステップと、
−第1層(101)において第2層(102)から基材(130)を分離するステップと、
を有し、
この場合に、第1層(101)は、複数の空隙(150)を有する。
この場合に、第1層(101)を提供するステップは、複数の空隙(150)を定義するべくトレンチ充填プロセス(2101)を使用するステップを含む。
この場合に、トレンチ充填プロセス(2101)は、リソグラフィによって定義されたトレンチ(160)のドライエッチング、トレンチ(160)のダメージインプランテーション、及びトレンチ(160)の電気化学エッチングのうちの少なくとも1つを有する。
この場合に、第1層(101)を提供するステップは、エピタキシャル成長プロセスを使用するステップを有する。
この場合に、第1層(101)を提供するべく使用されるエピタキシャル成長プロセスは、基材(130)の結晶面との関係におけるオフオリエンテーション方向(161)を使用するステップ制御エピタキシャル成長プロセスであり、
この場合に、トレンチ充填プロセス(2101)のトレンチ(160)は、オフオリエンテーション方向(161)との間において少なくとも1°の、任意選択により、少なくとも5°の、更に任意選択により、少なくとも85°の、角度(162)を有する。
この場合に、第1層(101)のステップ制御エピタキシャル成長プロセスの成長レートは、複数の空隙(150)の空隙(150)を封入するべく、横方向過成長領域(965)内にある。
この場合に、第1層(101)を提供するステップは、リフロープロセスを使用するステップを有し、
この場合に、リフロープロセスの温度は、複数の空隙(150)の空隙(150)を取り囲むべく、横方向閉鎖領域内にある。
この場合に、第1層(101)を提供するステップは、複数の空隙(150)の隣接する空隙(150)の間の***部(152)をエッチングするステップを有する。
この場合に、第1層(101)は、第1空隙密度(301)を有する第1サブ層(101−1)を有し、且つ、第2空隙密度(302)を有する第2サブ層(101−2)を更に有し、
この場合に、第1層(101)の第1サブ層(101−1)は、第1層(101)の第2サブ層(101−2)と基材(130)の間に配置されており、
この場合に、第1空隙密度(301)は、第2空隙密度(302)よりも大きい。
この場合に、第2層(102)を提供するステップは、エピタキシャル成長プロセスを使用するステップを有し、
この場合に、第2層(102)は、第1サブ層(102−1)及び第2サブ層(102−2)を有し、
この場合に、第2層(102)の第1サブ層(102−1)は、第2層(102)の第2サブ層(102−2)と第1層(101)の間に配置されており、
この場合に、第2層(102)の第1サブ層(102−1)のエピタキシャル成長プロセスの成長レート(312−1)は、第2層(102)の第2サブ層(102−2)のエピタキシャル成長プロセスの成長レート(312−2)よりも小さい。
この場合に、複数の空隙(150)の空隙(150)は、細長い形状を有し、
この場合に、複数の空隙(150)における空隙(150)の長手方向軸(151)は、互いにアライメントされている。
この場合に、複数の空隙(150)の空隙(150)は、第1層(101)内において定義された横方向パターンにおいて配列されている。
この場合に、第1層(101)は、第1層(101)の抵抗率を定義するドーパントを有し、この第1層(101)の抵抗率は、基材(130)の抵抗率よりも小さい。
−第2層(102)を提供するステップの前に、第1層(101)を平坦化するステップ、
を更に有する。
この場合に、第1層(101)は、光吸収材料を含み、
この場合に、第2層(102)から基材(130)を分離するステップは、光吸収材料によって吸収されるレーザー光(250)を使用して第1層(101)を損傷させるステップを有する。
この場合に、光吸収材料は、ドーパントと、第1層(101)を提供するべく使用される焼き戻しプロセスから得られる少なくとも1つの炭素層と、のうちの少なくとも1つを有する。
この場合に、第2層(102)から基材(130)を分離するステップは、
−複数の空隙(150)内に流体を注入し、且つ、流体をその凍結点未満に冷却するステップ、
−高速の圧力変化、及び
−第1層(101)における微細電気放電機械加工、
のうちの少なくとも1つを有する。
−第2層(102)内にエッチングされた垂直方向エッジにおいて保護材料を提供するステップ、
を更に有する。
−複数の半導体デバイス(105、105−1、105−2、105−3)の半導体デバイス(105、105−1、105−2、105−3)をシンギュレートするべく第2層(102)を垂直方向においてダイシングするステップ、
を更に有し、
この場合に、第2層(102)は、第2層(102)から基材(130)を分離するステップの前に、ダイシングされる。
−第2層(102)から基材(130)を分離するステップの後に、第1層(101)の残りの部分上においてバックサイド金属化層を堆積させるステップ、
を更に有する。
この場合に、第1層(101)は、第1成長レート(311−1、311−2)において提供され、
この場合に、第2層(102)は、第2成長レート(312−1、312−2)において提供され、
この場合に、第1成長レートは、第2成長レートよりも小さい。
−多孔性炭化ケイ素の第1層(101)を提供するステップと、
−第1層(101)上においてエピタキシャル炭化ケイ素の第2層(102)を提供するステップと、
−第2層(102)内において複数の半導体デバイス(105、105−1、105−2、105−3)を形成するステップと、
−第1層(101)において第2層(102)から基材(130)を分離するステップと、
を有する。
この場合に、第2層(102)の厚さ(102A)は、少なくとも20μmであり、任意選択により、少なくとも50μmであり、或いは、
この場合に、第2層(102)の厚さ(102A)は、最大で30μmであり、任意選択により、最大で20μmである。
−第2層(102)内において複数の半導体デバイス(105、105−1、105−2、105−3)のドリフト領域を定義するステップと、
−第2層(102)内において複数の半導体デバイス(105、105−1、105−2、105−3)のドレイン領域又はバックサイドエミッタ領域を定義するステップと、
を更に有する。
ドレイン領域又はバックサイドエミッタ領域の厚さは、ドリフト領域の厚さよりも大きくてもよく、或いは、そうでなくてもよい。
この場合に、第1層(101)を提供するステップは、電気化学エッチングプロセスを使用するステップを有する。
−炭化ケイ素基材(130)と、
−炭化ケイ素基材(130)によって支持された炭化ケイ素の第1層(101)と、
を有し、
この場合に、第1層(101)は、複数の空隙(150)を有する。
−複数の半導体デバイスのドリフト領域を有する、且つ、複数の半導体デバイスのドレイン領域又はバックサイドエミッタ領域を更に有する、エピタキシャル炭化ケイ素の第2層(102)、
を更に有する。
ドレイン領域又はバックサイドエミッタ領域の厚さは、ドリフト領域の厚さよりも大きくてもよく、或いは、そうでなくてもよい。
この場合に、第2層(102)の厚さ(102A)は、少なくとも20μmであり、任意選択により、少なくとも50μmであり、或いは、
この場合に、第2層(102)の厚さ(102A)は、最大で30μmであり、任意選択により、最大で20μmである。
炭素面と比較された場合に)外向きに対向している際に、電気化学エッチングを実行することが可能であろう。別の選択肢は、インターフェイス層を6H−SiCポリタイプから製造するというものになろう。
101−1 第1サブ層
101−2 第2サブ層
102 第2層
102−1 第1サブ層
102−2 第2サブ層
102A 第2層の厚さ
105、105−1、105−2、105−3 半導体デバイス
130 基材
150 空隙
151 長手方向軸
152 ***部
160 トレンチ
161 オフオリエンテーション方向
162 角度
165 横方向過成長領域
250 レーザー光
301 第1空隙密度
302 第2空隙密度
311−1、311−2 第1成長レート
312−1、312−2 第2成長レート
601 気孔
801 第1気孔密度
802 第2気孔密度
2101 トレンチ充填プロセス
Claims (42)
- −炭化ケイ素基材(130)によって支持された多孔性炭化ケイ素の第1層(101)を提供するステップと、
−前記第1層(101)上においてエピタキシャル炭化ケイ素の第2層(102)を提供するステップと、
−前記第2層(102)内において複数の半導体デバイス(105、105−1、105−2、105−3)を形成するステップと、
−前記第1層(101)において前記第2層(102)から前記基材(130)を分離するステップと、
を有する方法。 - 前記第2層(102)の厚さ(102A)は、少なくとも20μmであり、任意選択により、少なくとも50μmであり、或いは、
前記第2層(102)の厚さ(102A)は、最大で30μmであり、任意選択により、最大で20μmである請求項1に記載の方法。 - 前記第1層(101)の前記多孔性炭化ケイ素は、気孔(601)の相互接続されたネットワークを形成する請求項1又は2に記載の方法。
- 前記第1層(101)は、第1気孔密度(801)を有する第1サブ層(101−1)を有し、且つ、第2気孔密度(802)を有する第2サブ層(101−2)を更に有し、
前記第1層(101)の前記第1サブ層(101−1)は、前記第1層(101)の前記第2サブ層(101−2)と前記基材(130)の間に配置されており、
前記第1気孔密度(801)は、前記第2気孔密度(802)よりも大きい請求項1乃至3のいずれか1項に記載の方法。 - 前記第1層(101)を前記提供するステップは、エピタキシャル成長プロセスを使用するステップを有する請求項1乃至4のいずれか1項に記載の方法。
- 前記第1層(101)を前記提供するステップは、電気化学エッチングプロセスを使用するステップを有する請求項1乃至5のいずれか1項に記載の方法。
- 前記第2層(102)を前記提供するステップは、エピタキシャル成長プロセスを使用するステップを有し、
前記第2層(102)は、第1サブ層(102−1)及び第2サブ層(102−2)を有し、
前記第2層(102)の前記第1サブ層(102−1)は、前記第2層(102)の前記第2サブ層(102−2)と前記第1層(101)の間に配置されており、
前記第2層(102)の前記第1サブ層(102−1)の前記エピタキシャル成長プロセスの成長レート(312−1)は、前記第2層(102)の前記第2サブ層(102−2)の前記エピタキシャル成長プロセスの成長レート(312−2)よりも小さい請求項1乃至6のいずれか1項に記載の方法。 - 前記第1層(101)は、前記第1層(101)の抵抗率を定義するドーパントを有しており、前記第1層(101)の前記抵抗率は、前記基材(130)の抵抗率よりも小さい請求項1乃至7のいずれか1項に記載の方法。
- 前記第2層(102)を前記提供するステップの前に、前記第1層(101)を平坦化するステップを更に有する請求項1乃至8のいずれか1項に記載の方法。
- 前記第1層(101)は、光吸収材料を含み、
前記第2層(102)から前記基材(130)を前記分離するステップは、前記光吸収材料によって吸収されるレーザー光(250)を使用して前記第1層(101)を損傷させるステップを有する請求項1乃至9のいずれか1項に記載の方法。 - 前記光吸収材料は、ドーパントと、前記第1層(101)を提供するべく使用される焼き戻しプロセスから得られる少なくとも1つの炭素層と、のうちの少なくとも1つを有する請求項10に記載の方法。
- 前記第2層(102)から前記基材(130)を前記分離するステップは、
−前記第1層の前記多孔性炭化ケイ素内に流体を注入し、且つ、前記流体をその凍結点未満に冷却するステップと、
−高速の圧力変化と、
−前記第1層(101)における微細電気放電機械加工と、
のうちの少なくとも1つを有する請求項1乃至11のいずれか1項に記載の方法。 - 前記第2層(102)内にエッチングされた垂直方向エッジにおいて保護材料を提供するステップを更に有する請求項1乃至12のいずれか1項に記載の方法。
- −前記複数の半導体デバイス(105、105−1、105−2、105−3)の前記半導体デバイス(105、105−1、105−2、105−3)をシンギュレートするべく前記第2層(102)を垂直方向においてダイシングするステップを更に有し、
前記第2層(102)は、前記第2層(102)から前記基材(130)を前記分離するステップの前に、ダイシングされる請求項1乃至13のいずれか1項に記載の方法。 - 前記第2層(102)から前記基材(130)を前記分離するステップの後に、前記第1層(101)の残りの部分上においてバックサイド金属化層を堆積させるステップを更に有する請求項1乃至14のいずれか1項に記載の方法。
- 前記第1層(101)は、第1成長レート(311−1、311−2)において提供され、
前記第2層(102)は、第2成長レート(312−1、312−2)において提供され、
前記第1成長レートは、前記第2成長レートよりも小さい請求項1乃至15のいずれか1項に記載の方法。 - −前記第2層(102)内において前記複数の半導体デバイス(105、105−1、105−2、105−3)のドリフト領域を定義するステップと
−前記第2層(102)内において前記複数の半導体デバイス(105、105−1、105−2、105−3)のドレイン領域又はバックサイドエミッタ領域を定義するステップと、
を更に有し、
前記ドレイン領域又は前記バックサイドエミッタ領域の厚さは、前記ドリフト領域の厚さよりも大きい請求項1乃至16のいずれか1項に記載の方法。 - −炭化ケイ素基材(130)によって支持された炭化ケイ素の第1層(101)を提供するステップと、
−前記第1層(101)上においてエピタキシャル炭化ケイ素の第2層(102)を提供するステップと、
−前記第2層(102)内において複数の半導体デバイス(105、105−1、105−2、105−3)を形成するステップと、
−前記第1層(101)において前記第2層(102)から前記基材(130)を分離するステップと、
を有し、
前記第1層(101)は、複数の空隙(150)を有する、方法。 - 前記第1層(101)を前記提供するステップは、前記複数の空隙(150)を定義するべくトレンチ充填プロセス(2101)を使用するステップを有する請求項18に記載の方法。
- 前記トレンチ充填プロセス(2101)は、リソグラフィによって定義されたトレンチ(160)のドライエッチング、前記トレンチ(160)のダメージインプランテーション、及び前記トレンチ(160)の電気化学エッチングのうちの少なくとも1つを有する請求項19に記載の方法。
- 前記第1層(101)を前記提供するステップは、エピタキシャル成長プロセスを使用するステップを有する請求項18乃至20のいずれか1項に記載の方法。
- 前記第1層(101)を提供するべく使用される前記エピタキシャル成長プロセスは、前記基材(130)の結晶面との関係におけるオフオリエンテーション方向(161)を使用するステップ制御エピタキシャル成長プロセスであり、
前記トレンチ充填プロセス(2101)のトレンチ(160)は、前記オフオリエンテーション方向(161)との間において少なくとも1度の、任意選択により、少なくとも5°の、更に任意選択により、少なくとも85度の、角度(162)を有する請求項19又は20並びに請求項21に記載の方法。 - 前記第1層(101)の前記ステップ制御エピタキシャル成長プロセスの成長レートは、前記複数の空隙(150)の空隙(150)を封止するべく横方向過成長領域(165)内にある請求項21又は22に記載の方法。
- 前記第1層(101)を前記提供するステップは、リフロープロセスを使用するステップを有し、
前記リフロープロセスの温度は、前記複数の空隙(150)の空隙(150)を封止するべく横方向閉鎖領域内にある請求項18乃至23のいずれか1項に記載の方法。 - 前記第1層(101)を前記提供するステップは、前記複数の空隙(150)の隣接する空隙(150)の間の***部(152)をエッチングするステップを有する請求項18乃至24のいずれか1項に記載の方法。
- 前記第1層(101)は、第1空隙密度(301)を有する第1サブ層(101−1)を有し、且つ、第2空隙密度(302)を有する第2サブ層(101−2)を更に有し、
前記第1層(101)の前記第1サブ層(101−1)は、前記第1層(101)の前記第2サブ層(101−2)と前記基材(130)の間に配置されており、
前記第1空隙密度(301)は、前記第2空隙密度(302)よりも大きい請求項18乃至25のいずれか1項に記載の方法。 - 前記第2層(102)を前記提供するステップは、エピタキシャル成長プロセスを使用するステップを有し、
前記第2層(102)は、第1サブ層(102−1)及び第2サブ層(102−2)を有し、
前記第2層(102)の前記第1サブ層(102−1)は、前記第2層(102)の前記第2サブ層(102−2)と前記第1層(101)の間に配置されており、
前記第2層(102)の前記第1サブ層(102−1)の前記エピタキシャル成長プロセスの成長レート(312−1)は、前記第2層(102)の前記第2サブ層(102−2)の前記エピタキシャル成長プロセスの成長レート(312−2)よりも小さい請求項18乃至26のいずれか1項に記載の方法。 - 前記複数の空隙(150)の空隙(150)は、細長い形状を有し、
前記複数の空隙(150)の前記空隙(150)の長手方向軸(151)は、互いにアライメントされている請求項18乃至27のいずれか1項に記載の方法。 - 前記複数の空隙(150)の空隙(150)は、前記第1層(101)内において定義された横方向パターンにおいて配列されている請求項18乃至28のいずれか1項に記載の方法。
- 前記第1層(101)は、前記第1層(101)の抵抗率を定義するドーパントを有し、前記第1層(101)の前記抵抗率は、前記基材(130)の抵抗率よりも小さい請求項18乃至29のいずれか1項に記載の方法。
- 前記第2層(102)を前記提供するステップの前に、前記第1層(101)を平坦化するステップを更に有する請求項18乃至30のいずれか1項に記載の方法。
- 前記第1層(101)は、光吸収材料を含み、
前記第2層(102)から前記基材(130)を前記分離するステップは、前記光吸収材料によって吸収されるレーザー光(250)を使用して前記第1層(101)を損傷させるステップを有する請求項18乃至31のいずれか1項に記載の方法。 - 前記光吸収材料は、ドーパントと、前記第1層(101)を提供するべく使用される焼き戻しプロセスから得られる少なくとも1つの炭素層と、のうちの少なくとも1つを有する請求項32に記載の方法。
- 前記第2層(102)から前記基材(130)を前記分離するステップは、
−前記複数の空隙(150)内に流体を注入し、且つ、前記流体をその凍結点未満に冷却するステップと、
−高速の圧力変化と、
−前記第1層(101)における微細電気放電機械加工と、
のうちの少なくとも1つを有する請求項18乃至33のいずれか1項に記載の方法。 - 前記第2層(102)内にエッチングされた垂直方向エッジにおいて保護材料を提供するステップを更に有する請求項18乃至34のいずれか1項に記載の方法。
- −前記複数の半導体デバイス(105、105−1、105−2、105−3)の前記半導体デバイス(105、105−1、105−2、105−3)をシンギュレートするべく、前記第2層(102)を垂直方向においてダイシングするステップを更に有し、
前記第2層(102)は、前記第2層(102)から前記基材(130)を前記分離するステップの前に、ダイシングされる請求項18乃至35のいずれか1項に記載の方法。 - 前記第2層(102)から前記基材(130)を前記分離するステップの後に、前記第1層(101)の残りの部分上においてバックサイド金属化層を堆積させるステップを更に有する請求項18乃至36のいずれか1項に記載の方法。
- 前記第1層(101)は、第1成長レート(311−1、311−2)において提供され、
前記第2層(102)は、第2成長レート(312−1、312−2)において提供され、
前記第1成長レートは、前記第2成長レートよりも小さい請求項18乃至37のいずれか1項に記載の方法。 - −前記第2層(102)内において前記複数の半導体デバイス(105、105−1、105−2、105−3)のドリフト領域を定義するステップと。
−前記第2層(102)内において前記複数の半導体デバイス(105、105−1、105−2、105−3)のドレイン領域又はバックサイドエミッタ領域を定義するステップと、
を更に有し、
前記ドレイン領域又は前記バックサイドエミッタ領域の厚さは、前記ドリフト領域の厚さよりも大きい請求項18乃至38のいずれか1項に記載の方法。 - −炭化ケイ素基材(130)と、
−前記炭化ケイ素基材(130)によって支持された多孔性炭化ケイ素の第1層(101)と、
を有するウエハ。 - −炭化ケイ素基材(130)と、
−前記炭化ケイ素基材(130)によって支持された炭化ケイ素の第1層(101)と、
を有し、
前記第1層(101)は、複数の空隙(150)を有する、ウエハ。 - −複数の半導体デバイスのドリフト領域を有する、且つ、前記複数の半導体デバイスのドレイン領域又はバックサイドエミッタ領域を更に有する、エピタキシャル炭化ケイ素の第2層(102)を更に有し、
前記ドレイン領域又は前記バックサイドエミッタ領域の厚さは、前記ドリフト領域の厚さよりも大きい請求項41に記載のウエハ。
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