WO2015089932A1 - 阵列基板行驱动电路 - Google Patents

阵列基板行驱动电路 Download PDF

Info

Publication number
WO2015089932A1
WO2015089932A1 PCT/CN2014/070947 CN2014070947W WO2015089932A1 WO 2015089932 A1 WO2015089932 A1 WO 2015089932A1 CN 2014070947 W CN2014070947 W CN 2014070947W WO 2015089932 A1 WO2015089932 A1 WO 2015089932A1
Authority
WO
WIPO (PCT)
Prior art keywords
array substrate
signal
input end
drain
row driving
Prior art date
Application number
PCT/CN2014/070947
Other languages
English (en)
French (fr)
Inventor
戴超
肖军城
Original Assignee
深圳市华星光电技术有限公司
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 深圳市华星光电技术有限公司 filed Critical 深圳市华星光电技术有限公司
Priority to US14/241,078 priority Critical patent/US9240156B2/en
Priority to JP2016539267A priority patent/JP6240781B2/ja
Priority to GB1607717.4A priority patent/GB2534099B8/en
Priority to KR1020167014118A priority patent/KR101818383B1/ko
Publication of WO2015089932A1 publication Critical patent/WO2015089932A1/zh

Links

Classifications

    • G—PHYSICS
    • G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
    • G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
    • G09G3/00—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes
    • G09G3/20—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters
    • G09G3/34—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters by control of light from an independent source
    • G09G3/36—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters by control of light from an independent source using liquid crystals
    • G09G3/3611—Control of matrices with row and column drivers
    • G09G3/3674—Details of drivers for scan electrodes
    • G09G3/3677—Details of drivers for scan electrodes suitable for active matrices only
    • G—PHYSICS
    • G02—OPTICS
    • G02F—OPTICAL DEVICES OR ARRANGEMENTS FOR THE CONTROL OF LIGHT BY MODIFICATION OF THE OPTICAL PROPERTIES OF THE MEDIA OF THE ELEMENTS INVOLVED THEREIN; NON-LINEAR OPTICS; FREQUENCY-CHANGING OF LIGHT; OPTICAL LOGIC ELEMENTS; OPTICAL ANALOGUE/DIGITAL CONVERTERS
    • G02F1/00—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics
    • G02F1/01—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour 
    • G02F1/13—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour  based on liquid crystals, e.g. single liquid crystal display cells
    • G02F1/133—Constructional arrangements; Operation of liquid crystal cells; Circuit arrangements
    • G02F1/13306—Circuit arrangements or driving methods for the control of single liquid crystal cells
    • G—PHYSICS
    • G02—OPTICS
    • G02F—OPTICAL DEVICES OR ARRANGEMENTS FOR THE CONTROL OF LIGHT BY MODIFICATION OF THE OPTICAL PROPERTIES OF THE MEDIA OF THE ELEMENTS INVOLVED THEREIN; NON-LINEAR OPTICS; FREQUENCY-CHANGING OF LIGHT; OPTICAL LOGIC ELEMENTS; OPTICAL ANALOGUE/DIGITAL CONVERTERS
    • G02F1/00—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics
    • G02F1/01—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour 
    • G02F1/13—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour  based on liquid crystals, e.g. single liquid crystal display cells
    • G02F1/133—Constructional arrangements; Operation of liquid crystal cells; Circuit arrangements
    • G02F1/1333—Constructional arrangements; Manufacturing methods
    • G02F1/1345—Conductors connecting electrodes to cell terminals
    • G02F1/13454—Drivers integrated on the active matrix substrate
    • G—PHYSICS
    • G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
    • G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
    • G09G3/00—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes
    • G09G3/20—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters
    • G09G3/34—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters by control of light from an independent source
    • G09G3/36—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters by control of light from an independent source using liquid crystals
    • G09G3/3607—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters by control of light from an independent source using liquid crystals for displaying colours or for displaying grey scales with a specific pixel layout, e.g. using sub-pixels
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C19/00—Digital stores in which the information is moved stepwise, e.g. shift registers
    • G11C19/28—Digital stores in which the information is moved stepwise, e.g. shift registers using semiconductor elements
    • G—PHYSICS
    • G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
    • G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
    • G09G2300/00—Aspects of the constitution of display devices
    • G09G2300/04—Structural and physical details of display devices
    • G09G2300/0404—Matrix technologies
    • G09G2300/0408—Integration of the drivers onto the display substrate
    • G—PHYSICS
    • G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
    • G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
    • G09G2300/00—Aspects of the constitution of display devices
    • G09G2300/08—Active matrix structure, i.e. with use of active elements, inclusive of non-linear two terminal elements, in the pixels together with light emitting or modulating elements
    • G09G2300/0809—Several active elements per pixel in active matrix panels
    • G—PHYSICS
    • G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
    • G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
    • G09G2310/00—Command of the display device
    • G09G2310/02—Addressing, scanning or driving the display screen or processing steps related thereto
    • G09G2310/0243—Details of the generation of driving signals
    • G09G2310/0248—Precharge or discharge of column electrodes before or after applying exact column voltages
    • G—PHYSICS
    • G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
    • G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
    • G09G2310/00—Command of the display device
    • G09G2310/02—Addressing, scanning or driving the display screen or processing steps related thereto
    • G09G2310/0264—Details of driving circuits
    • G09G2310/0286—Details of a shift registers arranged for use in a driving circuit
    • G—PHYSICS
    • G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
    • G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
    • G09G2320/00—Control of display operating conditions
    • G09G2320/02—Improving the quality of display appearance
    • G09G2320/0242—Compensation of deficiencies in the appearance of colours
    • G—PHYSICS
    • G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
    • G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
    • G09G2320/00—Control of display operating conditions
    • G09G2320/02—Improving the quality of display appearance
    • G09G2320/0252—Improving the response speed

Definitions

  • the present invention relates to the field of liquid crystal display, and in particular to an array substrate row driving circuit. Background technique
  • Liquid crystal display has many advantages such as thin body, power saving, no radiation, etc., and has been widely used. With the development of the liquid crystal display device industry, its performance is also getting higher and higher, such as High resolution, high brightness, wide viewing angle, low power consumption, etc., and their corresponding technologies have been continuously developed.
  • Most of the liquid crystal display devices on the market are backlight type liquid crystal display devices, which include a liquid crystal display panel and a backlight module.
  • the working principle of the liquid crystal display panel is to place liquid crystal molecules in two parallel glass substrates, and the liquid crystal molecules are controlled to change direction by applying a driving voltage on the two glass substrates by using a driving circuit, and the light of the backlight module is refracted to generate a picture.
  • the array substrate row driving technology is to use the front-end array (_Array) process of the existing thin film transistor liquid crystal display to fabricate the gate row scanning driving signal circuit on the array substrate of the liquid crystal display panel to realize the driving technology for gate progressive scanning.
  • _Array front-end array
  • the gate driving integrated circuit portion can be omitted, and the product cost can be reduced from the aspects of material cost and manufacturing process.
  • the gate row scan driving signal circuit integrated on the array substrate by the array substrate row driving technique is also referred to as an array substrate row driving circuit.
  • the array substrate row driving circuit includes a plurality of array substrate row driving units. Please refer to FIG. 1 , which is a circuit diagram of an array substrate row driving unit of the array substrate row driving circuit in the prior art, specifically including: a pull-up circuit 100 , The pull-up control circuit 200, the pull-down circuit 300, the first pull-down maintaining circuit 400, and the second pull-down maintaining circuit 500.
  • the pull-up circuit 100 is mainly responsible for outputting the clock signal CKn as the gate signal G fi ; the pull-up control circuit 200 is responsible for controlling the turn-on time of the pull-up circuit 100, and is generally connected to the downlink transmitted by the upper-level array substrate row driving unit.
  • the array substrate row driving circuit is provided with two low-level signal lines, and the two low-level signal lines are respectively provided.
  • a second low level signal v ss2 using the second low level v ss2 to pull down the voltage difference Vgs between the gate and the source of the pull-up circuit 100 when the scan circuit is in the off (hold) time, reducing the upper Pull circuit 100 and second pull-down sustain circuit 500 function as leakage current;
  • capacitance C b . . St is responsible for the secondary rise of the control signal Q n of the pull-up circuit 100, which facilitates the output of the gate signal G n .
  • the prior art array substrate row driver circuit has the following two disadvantages: First, there is a conduction path between two different negative potentials. 2 is an equivalent circuit diagram of FIG.
  • the leakage current loop of the array substrate row driving unit connection, the array substrate row driving circuit in the prior art will cause a large current between the leakage current loop L100 and L200, and the current magnitude and the pull-down point and the potential of the
  • the second is:
  • the diode design of the thin film transistors T510 and T610 makes the pull-down point?
  • the high potentials of 11 and 1 ⁇ 1 cannot be quickly released, and the resulting voltage changes of the Pn point and the ⁇ « point are as shown in Fig. 3, which increases the main four of the first and second pull-down sustain circuits 400, 500.
  • the stress of the thin film transistors ⁇ 320, ⁇ 420, ⁇ 330, ⁇ 430 will eventually affect the operational life of the array substrate row driver circuit.
  • the object of the present invention is to provide an array substrate row driving circuit, which utilizes the array substrate row driving technology to reduce the cost of the liquid crystal display, and solves the problem that the array substrate driving circuit can be caused by introducing two low level signals into the existing array substrate row driving circuit. Poor functional and long operating life of the array substrate row driver circuit to improve the quality of the display
  • the present invention provides an array substrate row driving circuit comprising a cascaded multi-level array substrate row driving unit, wherein:
  • the n-th array substrate row driving unit has the first input end of the 11th-level signal, a second input end, a ⁇ - ⁇ signal input end, a first output end, and a second output end, wherein the first output end of the nth stage array substrate row driving unit is used to drive the array An active area of the substrate;
  • the first input end of the ⁇ -1 stage signal of the nth stage array substrate driving unit, the second input end of the 1st to 1st stage signal, and the input end of the nth 1st level ⁇ : are electrically connected to the nth The first output end, the second output end, and the n+l-th array substrate row driving unit of the 1-stage array substrate row driving unit
  • the first output end of the n-th array substrate row driving unit is electrically connected to the first input end of the n-th level signal of the ni-level array substrate row driving unit and the n-1th a first stage signal input end of the row array substrate row driving unit, wherein the second output end of the nth stage array substrate row driving unit is electrically connected to the ri-1 level signal of the n+1th array substrate row driving unit
  • the n-th array substrate row driving unit has a first input end of the nth-level signal, and the n-th level signal is second.
  • the n-th stage signal first driving end of the nth stage array substrate driving unit and the nth to first level signal second input end are both used for inputting a pulse activation signal, the n+1th stage signal input
  • the first output end of the row driving unit of the n-th array substrate row is electrically connected to the first output end and the second output end of the n-th array substrate row driving unit respectively a first input end of the n-th stage signal of the array substrate row driving unit and a second input end of the n1-th stage signal;
  • the n-th array substrate row driving unit For the nth-level array substrate row driving unit located at the penultimate stage of the array substrate row driving circuit, the n-th array substrate row driving unit has the first input end of the n-th stage signal, and the n-1th stage signal a second input end, an n+1th stage signal input end, a first output end, and a second output end; the first input end and the second input end of the ninth stage signal of the nth stage array substrate row driving unit Electrically connecting to the first output end and the second output end of the n-th stage array substrate row driving unit, wherein the n+th stage signal input end of the nth stage array substrate row driving unit is configured to input a pulse activation signal
  • the first output end of the 11th stage array substrate row driving unit is electrically connected to the ⁇ + ⁇ 1 stage signal input end of the n-1th stage array substrate row driving unit and the second output end thereof is set to be suspended;
  • the n-th stage array substrate row driving unit further has a clock signal first input end and a first low voltage a first input terminal for inputting a first low level, a second low level input terminal for inputting a second low level, and a second low level input end Said second low level is less than the first low level;
  • Pull-up unit respectively, and pull-up control unit and clock signal first input end, first output The end and the second output are electrically connected;
  • the first pull-down maintaining unit is electrically connected to the first low level input end, the second low level input end, the pull-up control unit and the pull-up unit respectively;
  • a second pull-down maintaining unit electrically connected to the first low level input terminal, the second low level input terminal, the first pull-down maintaining unit, the pull-up control unit, and the pull-up unit;
  • the pull-down unit is respectively connected to the n+l-level signal input terminal, the first low-level input terminal, the pull-up control unit, the pull-up unit, the first pull-down maintaining unit, the second pull-down maintaining unit, and the first output terminal connection.
  • the input signal of the first input end of the clock signal is a first clock signal or a second clock signal, and the first clock signal is opposite in phase to the second clock signal; when the n-th array substrate row of the array substrate row driving circuit
  • the input signal of the first input end of the clock signal of the driving unit is the first clock signal
  • the input signal of the first input end of the clock signal of the n+1th array substrate row driving unit of the array substrate row driving circuit is the second clock signal .
  • the pull-up control unit is a first thin film transistor, the first thin film transistor has a first gate, a first source and a first drain, and the first gate is electrically connected to the n-1th stage a second input end of the signal, the first source is electrically connected to the first input end of the nth stage signal, and the first drain is electrically connected to the first and second pull-down maintaining units, the pull-down unit and the pull-up unit respectively connection.
  • the pull-up unit includes a capacitor, a second thin film transistor, and a third thin film transistor,
  • the pull down unit includes a fourth. a fifth thin film transistor having a fourth gate, a fourth source, and a fourth drain, wherein the fifth thin film transistor has a fifth cabinet, a fifth source, and a fifth drain,
  • the fourth source is electrically connected to the fifth amp-pole and the n+1th-level signal input terminal, and the fourth source is electrically connected to the first low-level input terminal and the fifth source, respectively.
  • the fourth drain is electrically connected to the first drain, the first end of the capacitor, the second gate, the third gate, and the first and second pull-down maintaining units, respectively, and the fifth drain is respectively connected to the first output end,
  • the third source, the other end of the capacitor, and the first and second pull-down maintaining units are electrically connected.
  • the first pull-down maintaining unit includes sixth to ninth thin film transistors, the sixth thin film transistor has a sixth gate, a sixth source, and a sixth drain, and the seventh thin film transistor has a seventh gate a seventh source and a seventh drain, the eighth thin film transistor having an eighth gate and an eighth source And a ninth thin film transistor having a ninth* pole, a ninth source, and a ninth drain, wherein the sixth drain and the seventh drain, the eighth gate, and the ninth gate respectively Electrostatically connected, the seventh gate is electrically connected to the first drain, the ninth drain, the end of the capacitor, the second cabinet, the third gate, the fourth drain, and the second pull-down maintaining unit Connecting, the seventh source is electrically connected to the second low level input end, and the eighth drain is electrically connected to the other end of the capacitor, the fifth drain, the second pull-down maintaining unit, and the first output end respectively Connecting, the eighth source is electrically connected to the first low level input end, and the ninth source is electrically connected to the first low level input end;
  • the second pull-down maintaining unit includes tenth to thirteenth thin film transistors, the tenth thin film transistor has a tenth gate, a tenth source, and a tenth drain, and the eleventh thin film transistor has eleventh a twelfth thin film transistor having a twelfth gate, a twelfth source, and a twelfth drain, wherein the thirteenth thin film transistor has a tenth a third shed-pole, a thirteenth source, and a thirteenth drain, wherein the tenth drain is electrically connected to the eleventh drain, the twelfth gate, and the thirteenth drain, respectively, the tenth a gate is electrically connected to the first drain, the thirteenth drain, the seventh gate, the ninth drain, and one end of the capacitor, and the eleventh source is electrically connected to the second low level
  • the input end, the twelfth drain is electrically connected to the other end of the capacitor, the eighth drain and the first output end, and the twel
  • the 11th array substrate row driving unit of the array substrate row driving circuit further has a clock signal second input end and a clock signal third input end, wherein the sixth gate and the sixth source are both connected to the clock signal second The input end, the tenth gate and the tenth source are both connected to the third input end of the clock signal, the input signal of the second input end of the clock signal is a first clock signal, and the input signal of the third input end of the clock signal Is the second clock signal.
  • the first pull-down maintaining unit further includes a fourteenth thin film transistor, wherein the fourteenth thin film transistor has a fourteenth gate, a fourteenth source, and a fourteenth drain, wherein the fourteenth drain respectively Electrically connecting with the sixth drain, the seventh drain, the eighth gate, and the ninth gate, wherein the fourteenth source is electrically connected to the sixth gate and the sixth source, respectively;
  • the pull-down maintaining unit further includes a fifteenth thin film transistor having a fifteenth gate, a fifteenth source, and a fifteenth drain, wherein the fifteenth drain and the tenth drain respectively And electrically connected to the eleventh drain twelfth gate and the thirteenth cabinet, wherein the fifteenth source is electrically connected to the tenth gate and the tenth source, respectively.
  • the n-th array substrate row driving unit of the array substrate row driving circuit further has a second input end of the clock signal and a third input end of the clock signal, wherein the sixth gate, the sixth source, and the fourteenth source are both Connected to the second input end of the clock signal, the fourteenth gate is connected to the third input end of the clock signal, and the tenth gate, the tenth source and the fifteenth source are both connected to the third signal of the clock signal In the input end, the fifteenth gate is connected to the second input end of the clock signal, the input signal of the second input end of the clock signal is a first clock signal, and the input signal of the third input end of the clock signal is a second clock signal .
  • the n-th array substrate row driving unit of the array substrate row driving circuit further has a first input end of the low frequency signal and a second input end of the low frequency signal, wherein the sixth gate, the sixth source, and the fourteenth source are both Connected to the first input of the low frequency signal, the fourteenth gate is connected to the second input of the low frequency signal, and the tenth*th, tenth and fifteenth sources are both connected to the second input of the low frequency signal End, the fifteenth gate is connected to the first input end of the low frequency signal, the input signal of the first input end of the low frequency signal is a low frequency signal or an ultra low frequency signal, and the input signal of the second input end of the low frequency signal is a low frequency signal or Ultra low frequency signal.
  • the present invention also provides an array substrate row driving circuit comprising a cascaded multi-level array substrate row driving unit, wherein:
  • the n-th array substrate row driving unit has a first input end of the nth-level signal, a second input end of the n-1 stage signal, a signal input terminal of the 11+1th stage, a first output end, and a second output end, wherein the first output end of the nth stage array base driving unit is used for driving An active region of the array substrate; a first input end of the n-1th stage signal of the second stage array substrate driving unit, a second input end of the nth level signal, and an input signal of the nth H level signal respectively Connecting to the first output end of the n-1th stage array base driving unit, the second output end, and the first output end of the nth first level array substrate row driving unit, the nth stage array substrate row driving the first level signal ⁇ ⁇ ⁇ stage n-1 first input signal a first output terminal electrically connected to the first stage unit n +
  • the 11th-level array substrate row driving unit has a first input signal of the nth-level signal, and a second signal of the first-order level-1
  • the first input end of the n-1th stage signal and the second input end of the n-1th stage signal of the nth stage array substrate driving unit are both used for inputting a pulse activation signal, and the nth-th stage signal input end
  • the first output end of the row driving unit of the n+1th array substrate row is electrically connected to the first output end and the second output end of the nth stage array substrate row driving unit respectively electrically connected to the nth 10th level array a first input end of the n-th stage signal of the substrate row driving unit and a second input end
  • the input terminal - the first level input, the second low level input, the second low level input is used to input the first low level, the second low level input For inputting a second low level, and the second low level is less than the first low level;
  • the n-th array substrate driving unit further includes:
  • a pull-up control unit electrically connected to the first input end of the ⁇ 1st stage signal and the second input end of the ⁇ 1st stage signal;
  • a pull-up unit electrically connected to the pull-up control unit, the first input end of the clock signal, the first output end, and the second output end;
  • the first pull-down maintaining unit is respectively connected to the first low level input terminal. Second low level input,
  • a first pull-down maintenance unit electrically connected to the first low level input terminal, the second low level input terminal, the first pull-down maintaining unit, the pull-up control unit, and the pull-up unit;
  • the pull-down unit is respectively connected to the n-th H signal input terminal, the first low level input terminal, the pull-up control unit, the pull-up unit, the first pull-down maintaining unit, the second pull-down maintaining unit, and the first output terminal Connected
  • the input signal of the first input end of the clock signal is a first clock signal or a second clock signal, and the first clock signal is opposite in phase to the second clock signal; when the nth stage array of the array substrate row driving circuit When the input signal of the first input end of the clock signal of the substrate row driving unit is the first clock signal, the input signal of the first input end of the clock signal of the ⁇ ⁇ - 1 array substrate row driving unit of the array substrate row driving circuit is the second Clock signal
  • the pull-up control unit is a first thin film transistor, the first thin film transistor has a first drain, a first source, and a first drain, and the first gate is electrically connected to the nth- a first input terminal of the first-stage signal, the first source is electrically connected to the first input end of the second-i-level signal, The first drain is electrically connected to the first and second pull-down maintaining units, the pull-down unit, and the pull-up unit, respectively.
  • the pull-up unit includes a capacitor, a second thin film transistor, and a third thin film transistor, the second thin film transistor has a second bridge, a second source, and a second drain, and the third thin film transistor has a third gate, a third source, and a third drain, wherein the second gate is electrically connected to one end of the capacitor, the first drain, the third gate, the first second pull-down maintaining unit, and the pull-down unit
  • the second source is electrically connected to the third source and the first input end of the clock signal
  • the second drain is electrically connected to the second output
  • the third drain is respectively connected to the first output end.
  • the first and second pull-down maintaining units, the pull-down unit and the other end of the capacitor are electrically connected;
  • the pull-down unit includes fourth and fifth thin film transistors, the fourth thin film transistor has a fourth bridge, a fourth source, and a fourth drain, and the fifth thin film transistor has a fifth ⁇ -pole, a fifth source and a fifth drain, wherein the fourth gate is electrically connected to the fifth gate and the 11+1th stage signal input end, respectively, wherein the fourth source is respectively connected to the first low level input terminal
  • the fifth source is electrically connected
  • the fourth drain is electrically connected to the first drain, the one end of the capacitor, the second gate, the third gate, and the first and second pull-down maintaining units, respectively.
  • the five drains are electrically connected to the first output end, the third source, the other end of the capacitor, and the first and second pull-down maintaining units, respectively;
  • the first pull-down maintaining unit includes sixth to ninth thin film transistors, the sixth thin film transistor has a sixth* pole, a sixth source, and a sixth drain, and the seventh thin film transistor has a seventh
  • the eighth thin film transistor has an eighth gate, an eighth source, and an eighth drain
  • the ninth thin film transistor has a ninth cabinet and a ninth source
  • the sixth drain is electrically connected to the seventh drain, the eighth bridge, and the ninth gate, respectively, and the seventh gate is respectively connected to the first drain and the ninth drain
  • One end of the capacitor, the second cabinet, the third gate, the fourth drain, and the second pull-down maintaining unit are electrically connected, and the seventh source is electrically connected to the second low-level input end
  • the eighth drain is electrically connected to the other end of the capacitor, the fifth drain, the second pull-down maintaining unit, and the first output end, and the eighth source is electrically connected to the first low-level input end
  • the ninth source is electrically connected to the first low level input terminal;
  • the second pull-down maintaining unit includes tenth to thirteenth thin film transistors, the tenth thin film transistor has a tenth cabinet tenth source and a tenth drain, and the eleventh thin film transistor has an eleventh cabinet a thirteenth source electrode and an eleventh drain electrode, the twelfth thin film transistor has a twelfth*th pole, a twelfth source, and a twelfth drain, and the thirteenth thin film transistor has a thirteenth
  • the tenth drain and the thirteenth drain are electrically connected to the eleventh drain, the twelfth gate and the thirteenth gate, respectively, the eleventh gate
  • the poles are electrically connected to the first drain, the thirteenth drain, the seventh bridge, the ninth drain, and one end of the capacitor, and the eleventh source is electrically connected to the second low-level input.
  • the twelfth drain is respectively connected to the other end of the capacitor and the eighth drain And the first output end is electrically connected, the twelfth source is electrically connected to the first low level input end, and the thirteenth source is electrically connected to the first low level input end.
  • No. 2 input end, 'the clock number is the input end, the six-gate and sixth-pole are connected to the second input end of the clock signal, and the tenth and the tenth source are connected to the clock signal
  • the input signal of the second input end of the clock signal is a first clock signal, and the input signal of the third input end of the clock signal is a second clock signal.
  • the first pull-down maintaining unit further includes a fourteenth thin film transistor, wherein the fourteenth thin film transistor has a fourteenth gate, a fourteenth source, and a fourteenth drain, wherein the fourteenth drain respectively Electrically connecting with the sixth drain, the seventh drain, the eighth gate, and the ninth gate, wherein the fourteenth source is electrically connected to the sixth bridge and the sixth source, respectively;
  • the pull-down maintaining unit further includes a fifteenth thin film transistor having a fifteenth gate, a fifteenth source, and a fifteenth drain, wherein the fifteenth drain and the tenth drain respectively And electrically connected to the eleventh drain, the twelfth gate and the thirteenth grid, wherein the fifteenth source is electrically connected to the tenth gate and the tenth source, respectively.
  • the n-th array substrate row driving unit of the array substrate row driving circuit further has a second input end of the clock signal and a third input end of the clock signal, wherein the sixth gate, the sixth source, and the fourteenth source are both Connected to a second input end of the clock signal, the fourteenth gate is connected to a third input end of the clock signal, and the tenth*th, tenth, and fifteenth sources are all connected to the third input of the clock signal
  • the fifteenth gate is connected to the second input end of the clock signal, the input signal of the second input end of the clock signal is a first clock signal, and the input signal of the third input end of the clock signal is a second clock signal.
  • the n-th array substrate row driving unit of the array substrate row driving circuit further has a first input end of the low frequency signal and a second input end of the low frequency signal, wherein the sixth *pole, the sixth source, and the fourteenth source are both Connected to the first input of the low frequency signal, the fourteenth gate is connected to the second input of the low frequency signal, the tenth* pole.
  • the tenth source and the fifteenth source are both connected to the second input end of the low frequency signal, the fifteenth bridge is connected to the first input end of the low frequency signal, and the input signal of the first input end of the low frequency signal is a low frequency signal or
  • the ultra low frequency signal, the input signal of the second input end of the low frequency signal is a low frequency signal or an ultra low frequency signal.
  • the array substrate row driving circuit of the present invention uses two low-level signals to reduce the leakage current of the thin film transistor in the pull-down sustaining unit, wherein the second low level having a lower potential is only responsible for the pull-down point ⁇ with!
  • the first low level with higher potential is responsible for providing low potential for pull-down point 3 ⁇ 4 and 0 classroom, which can reduce the pull-down point and potential at the pull-down point ( ⁇ and ⁇ open, which is beneficial (3 ⁇ 4 and 0) Charging can also be disconnected between two low level signals in the circuit
  • the leakage circuit greatly reduces the leakage current between the two low-level signals, improves the performance of the array substrate driving circuit, improves the quality of the display picture, and increases the diode design of the original sixth thin film transistor and the tenth thin film transistor.
  • the fourteenth thin film transistor and the fifteenth thin film transistor are responsible for discharging the pull-down points: ⁇ and 13 ⁇ 4, and the potential of the realization and the point changes with the change of the first clock signal CK1 and the second clock signal CK2, resulting in Alternating action, thereby reducing the pressure exerted by the eighth and ninth thin film transistors and the twelfth and thirteenth thin film transistors, prolonging the service life of the array substrate driving circuit, and simultaneously controlling the pull-down sustaining unit by using low frequency or ultra low frequency signals, effectively reducing ⁇ Power consumption of the circuit.
  • FIG. 1 is a circuit diagram of a row substrate driving circuit of the prior art
  • Figure 2 is an equivalent circuit diagram of Figure i;
  • FIG. 3 is a driving timing diagram of the array substrate row driving circuit shown in FIG. 1;
  • FIG. 4 is a circuit diagram of a preferred embodiment of an array substrate row driving circuit of the present invention.
  • FIG. 5 is a driving timing diagram of the array substrate row driving circuit shown in FIG. 4;
  • Figure 6 is a graph of the characteristics of the thin film transistor I-V
  • FIG. 7 is a circuit diagram of another preferred embodiment of an array substrate row driving circuit of the present invention.
  • FIG. 8 is a driving timing diagram of the array substrate row driving circuit shown in FIG. 7;
  • FIG. 9 is a circuit diagram of still another preferred embodiment of the array substrate row driving circuit of the present invention.
  • FIG. 10 is a driving timing diagram of the array substrate row driving circuit shown in FIG. Specific travel mode
  • the present invention provides an array substrate row driving circuit, including a cascaded multi-level array substrate row driving unit, wherein:
  • the n-th array substrate row driving unit has the first! 1-1 level signal first Input terminal 21 (G n-1 ), second n-stage signal second input terminal 22 (ST n-1 ), n+1th level signal input terminal 23 (G n+1 ), first output terminal 27 ( G n) and the second output terminal 28 (ST n), wherein a first output terminal of the n-th row of the array substrate stage driving unit 27 (G n) for the active region of the array substrate; a second ri The first input terminal 21 (G n .i ) of the nth stage signal of the row array substrate row driving unit, the second input terminal 22 (ST n .i ) of the n- 1th stage signal, and the n+th stage signal input terminal 23 ( G n , i ) electrically connected to the first output end 27 of the row driver unit of the iI-level array substrate
  • G n a second output terminal 28 (ST n) a first output terminal and the second row of the array substrate rH i stage drive unit 27 (G a), the n-th row of the array substrate stage driving unit of the first output terminal 27 (G n ) electrically connected to the input terminal 21 ( G n ..i ) of the n 1th stage signal of the ri+1 stage array base driving unit and the n 1st stage array substrate driving unit
  • the second output end 28 ( ST n ) of the n-th array substrate row driving unit is electrically connected to the n-th level signal of the n+i-th array substrate driving unit Input 22 ( ST n- i );
  • the n-th array substrate row driving unit has the first input terminal 21 (G n . , ) of the n-1th order signal, a second input terminal 22 (ST n .i ), an n+1th signal input terminal 23 (G nH ), a first output terminal 27 (G n ), and a second output terminal 28 (ST n )
  • the first output end 27 (G n ) of the n-th array substrate row driving unit is used to drive the active region of the array substrate; the n-th stage of the n-th array substrate row driving unit
  • the signal input terminal 21 (G ni :) and the n-1th signal second input terminal 22 (STn.i:) are both used to input a pulse activation signal, and the n+1th level signal input terminal 23 (G n - H ) electrically connecting the first output end 27 of the n+1th array substrate row driving unit 27 ⁇ G u
  • the n-th array substrate row driving unit For the nth -level array substrate row driving unit located at the penultimate stage of the array substrate row driving circuit, the n-th array substrate row driving unit has the nth-level signal first input terminal 21 (G Thread.i), Level 11-1 signal second input 22 (ST n-! ), n+ 1th signal input 23 (G aH ), first output 27 (G trash) and second output 28 (ST n
  • the first input terminal 21 (G n-1 ) and the second input terminal 22 ( 8 ⁇ ⁇ - ⁇ ) of the nth-level signal of the n-th array substrate row driving unit are electrically connected to the ⁇ -1, respectively.
  • the first output end 27 (G n ) of the n-th array substrate row driving unit is electrically connected to the n-th order array substrate row driving list Element of n- + - i-level signal input terminal 23 (G 11 + 1) and a second output terminal 28 (ST n) is set to any of the suspension on the array substrate to the first row driving circuit of the inverse of the first stage
  • the second-level array substrate row driving unit further has a clock signal first input terminal 24, a first low-level input terminal 25, and a second low-level input terminal 26,
  • the first low level input terminal 25 is for inputting a first low level V ss [
  • the second low level input terminal 26 is for inputting a second low
  • the 'up pull control element 42' and the n-th stage signal are the second stage of the nth stage signal
  • the two input terminals 22 are electrically connected;
  • the pull-up unit 44 is electrically connected to the pull-up control unit 42 and the clock signal first input terminal 24, the first output terminal 27 and the second output terminal 28;
  • the first pull-down maintaining unit 46 is electrically connected to the first low level input terminal 25, the second low level input terminal 26, the pull-up control unit 42 and the pull-up unit 44, respectively;
  • the second pull-down maintaining unit 47 is electrically connected to the first low level input terminal 25, the second low level input terminal 26, the first pull-down maintaining unit 46, the pull-up control unit 42 and the pull-up unit 44, respectively;
  • the pull-down unit 48 is respectively connected to the ri+l-stage signal input terminal 23, the first low-level input terminal 25, the pull-up control unit 42, the pull-up unit 44, the first pull-down maintaining unit 46, and the second pull-down maintaining unit 47.
  • the first output terminal 27 is electrically connected.
  • the n-th array substrate row driving unit of the array substrate row driving circuit further has a clock signal second input terminal 31 and a clock signal third input terminal 32.
  • the input signal of the first input terminal 24 of the clock signal is the first clock signal CK1 or the second clock signal CK2, and the input signal of the second input terminal 3!
  • the clock signal of the 11th stage array substrate driving unit of the array substrate row driving circuit of the array circuit board driving circuit The input signal of the first input terminal 24 is the second clock signal CK2.
  • the pull-up control unit 42 is a first thin film transistor T1, the first thin film transistor T1 has a first gate gl, a first source si, and a first drain dl, and the first gate gl is electrically Connected to the second input terminal 22 of the 11-1th stage signal, the first source Si is electrically connected to the n-1th stage
  • the first input terminal 21 is electrically connected to the first and second pull-down maintaining units 46, 47, the pull-down unit 48, and the pull-up unit 44, respectively.
  • the pull-up unit 44 includes a capacitor C b , a second thin film transistor T2 , and a third thin film transistor T3 .
  • the second thin film transistor T2 has a second gate g2 , a second source s2 , and a second drain d2 .
  • the third thin film transistor T3 has a third gate g3, a third source s3 and a third drain d3, and the second cabinet g2 is respectively connected to one end of the capacitor C b , the first drain dl, and the third cabinet
  • the first and second pull-down maintaining units 46.47 and the pull-down unit 48 are electrically connected to each other, and the second source s2 is electrically connected to the third source s3 and the first signal input terminal 24 of the clock signal, respectively.
  • the second drain (12 is electrically connected to the second output 28, the third drain ⁇ 13 is respectively connected to the first output terminal 27, the first.
  • the second pull-down maintaining unit 46, 47, the pull-down unit 48, and the capacitor Cb The other end is electrically connected.
  • the pull-down unit 48 includes fourth and fifth thin film transistors T4 and ⁇ 5, and the fourth thin film transistor ⁇ 4 has a fourth gate g4, a fourth source s4 and a fourth drain d4, and the fifth thin film transistor T5 has The fifth gate g5, the fifth source s5, and the fifth drain. d5, the fourth gate g4 is electrically connected to the fifth drain g5 and the n-th grade signal input end 23, respectively.
  • the fourth source s4 is electrically connected to the first low level input terminal and the fifth source s5, respectively, and the fourth drain d4 is respectively connected to the first drain capacitor (the end of the ⁇ 2, the second bridge g2, the third The gate g3 and the first and second pull-down maintaining units 46 and 47 are electrically connected, and the fifth drain d5 is respectively connected to the first output terminal 27, the third source s3, the other end of the capacitor Cb , and the first The second pull-down maintaining units 46, 47 are electrically connected.
  • the first pull-down maintaining unit 46 includes sixth to ninth thin film transistors T6, ⁇ 7, ⁇ 8.
  • the sixth thin film transistor T6 has a sixth gate g6, a sixth source s6, and a sixth drain d6, and the seventh thin film transistor T7 has a seventh gate ' 8 ', a seventh source s7, and a seventh drain d7, the eighth thin film transistor has an eighth cabinet g8, an eighth source s8, and an eighth drain d8, wherein the ninth thin film transistor has a ninth gate g9, a ninth source s9, and
  • the ninth drain d9, the sixth tree pole g6 and the sixth source s6 are both connected to the clock signal second input terminal 31, and the sixth drain d6 is respectively connected to the pull-down point Pn and the seventh drain d7.
  • the eighth gate g8 and the ninth gate g9 are electrically connected, and the seventh gate g7 is respectively connected to the first drain d1, the ninth drain d9, one end of the capacitor Cb , the second gate g2, and the third
  • the slab-electrode g3, the fourth drain d4, and the second pull-down maintaining unit 47 are electrically connected, and the seventh source s7 is electrically connected to the second low-level input terminal 26, and the eighth drain d8 is respectively the other end of the capacitance C b
  • the second pull-down maintenance unit (G n) is electrically connected to a first output terminal 47 and 27, the eighth source electrode 25 is electrically connected to s8 a first input terminal of a low level, the S9 ninth source 25 and the first low level electrical input terminal is connected. Connection.
  • the eighth thin film transistor T8 is mainly responsible for maintaining the low potential of the first output terminal 27 (G n ), and the ninth thin film transistor T9 is mainly responsible for maintaining the low potential of the pull-down point 3 ⁇ 4, and the seventh thin film transistor T7 is mainly responsible for being at the 3 ⁇ 4 Pull down point when high? And at low potential, and off
  • the first pull-down maintaining unit 46 prevents the influence of the pull-down point Q n on the first output terminal 27 ( G n ), and the second low level V ss2 is smaller than the first low level V ssi to lower the eighth and nine films Leakage current of transistors T8 and T9.
  • the second pull-down maintaining unit 47 includes tenth to thirteenth thin film transistors ⁇ 10, ⁇ ⁇ ⁇ 12, ⁇ 13, and the tenth thin film transistor T10 has a tenth gate gl 0 , a tenth source s10 and a tenth drain D10, the eleventh thin film transistor Ti l has an eleventh gate gl i , an eleventh source sl l and an eleventh drain di i , and the twelfth thin film transistor T12 has a twelfth drain Gl2, the twelfth source sl2 and the twelfth drain dl2, the thirteenth thin film transistor T13 has a thirteenth gate gl3, a thirteenth source sl3 and a thirteenth drain dl3, the tenth
  • the gate glO and the tenth source s10 are both connected to the third input terminal 32 of the clock signal, and the tenth drain dliO is respectively connected to the pull
  • the twelfth thin film transistor T12 is mainly responsible for maintaining a low potential of the first output terminal 27 (G u ), and the thirteenth thin film transistor T13 is mainly responsible for maintaining a low potential of the pull-down point Q n , and the eleventh thin film transistor T11 is mainly Is it responsible for making the pull-down point when the 3 ⁇ 4 is high? !1 and 1 ⁇ are at a low potential, and the second pull-down maintaining unit 47 is turned off to prevent the pull-down point Q n from affecting the output terminal 27 (the effect of GJ, 3 ⁇ 4 second low level 1 ⁇ 4 3 ⁇ 42 is less than the first low level V Ssi can reduce the leakage current of J 12 and thirteen thin film transistors T12 and T13.
  • the signals CK1 and CK2 refer to the opposite two clock signals during the high 3 ⁇ 4J sample time.
  • the second low level V ss2 is smaller than the first low level ⁇ 0 and (3 11 ⁇ 1 is the phase '
  • the output signal of the second output terminal 27 of the row array substrate row driving unit can be seen that 3 ⁇ 4 and 0 will be pulled to the low potential of V ssl , and ?
  • the first pull-down maintaining unit 46 further includes a fourteenth thin film transistor T14, wherein the The fourteen thin film transistor T14 has a fourteenth gate gl4, a fourteenth source sl4, and a fourteenth drain di4, the fourteenth tree pole g!4 is connected to the third input terminal 32 of the clock signal, and the fourteenth drain di4 is respectively connected to the sixth drain d6 and the seventh drain d7,
  • the octal gate g8 and the ninth gate g9 are electrically connected to each other, and the fourteenth source s14 is electrically connected to the sixth gate g6, the sixth source g6 and the second input terminal 31 of the clock signal.
  • the second pull-down maintaining unit 47 further includes a fifteenth thin film transistor T15 having a fifteenth slab 'pole gl5, a fifteenth source si5, and a fifteenth drain di 5 .
  • the fifteenth cabinet pole gl5 is connected to the second signal input terminal 31 of the clock signal, and the fifteenth source electrode sl5 is electrically connected to the tenth source s10, the tenth gate glO and the third input terminal 32 of the clock signal, respectively.
  • the fifteenth drain (115 is electrically connected to the tenth drain dl 0> and the eleventh drain dl l twelfth gate gl2 and the thirteenth gate gl3, respectively.
  • the first and second pull-down maintaining units 46, 47 improve the defects of the diode design of the original sixth thin film transistor T6 and the tenth thin film transistor T10, and add the fourteenth thin film transistor T14 and the tenth.
  • Five thin film transistors T15 are responsible for the pull-down point? !1 and discharge, will quickly pull down the point? The potential of the sum is pulled to a low potential with the first clock signal CK1 or the second clock signal CK2, and the first and second pull-down maintaining units 46, 47 alternate to realize the potential of the ?
  • the change of the clock signal CK1 and the second clock signal CK2 changes in height, causing an alternating action, thereby reducing the stress applied by the eighth, nine thin film transistors T8, ⁇ 9 and the twelfth thin film transistors T12, T13.
  • the present embodiment is substantially the same as the embodiment shown in FIG. 7. The only difference is that:
  • the second and third input terminals 3, 32 of the first and second pull-down maintaining units 46, 47 are changed to the first and second input terminals 34, 35 of the low frequency signal, and the first and second input terminals 34, 35 of the low frequency signal.
  • the input signals are low frequency or ultra low frequency signals LC1 and LC2, which can reduce the power consumption of the first and second pull-down maintaining units 46, 47, because the first and second pull-down maintaining units 46, 47 are always in operation, and when the array base When the number of stages of the board driving circuit is large, the use of high frequency signals increases the power consumption of the array board row driving circuit.
  • the array substrate row driving circuit of the present invention uses two low-level signals to reduce the leakage current of the thin film transistor in the pull-down sustaining unit, wherein the second low level having a lower potential is only responsible for the pull-down point? 11 and provide a low potential, the first low level of higher potential is responsible for providing a low potential for the pull-down point 3 ⁇ 4 and G n , can the pull-down point be lowered when the pull-down points 3 ⁇ 4 and 0 11 are turned on?
  • the potential of 31 and 1 ⁇ is beneficial to the charging of ( ⁇ and ⁇ , and can also open the leakage circuit between two low-level signals in the circuit, greatly reducing the leakage current between the two low-level signals, and improving the array.
  • the performance of the substrate row driving circuit improves the quality of the display picture, and the fourteenth thin film transistor and the fifteenth thin film transistor are added to the diode design of the original sixth thin film transistor and the tenth thin film transistor.
  • the potentials of the 11 and 1 ⁇ 1 points change with the change of the first clock signal CK1 and the second clock signal CK2, causing an alternating action, thereby reducing the eighth, nine thin film transistors and the twelfth and thirteenth thin film transistors.
  • the pressure function extends the service life of the array substrate driving circuit, and at the same time, the low-frequency or ultra-low frequency signal is used to control the pull-down sustaining unit, thereby effectively reducing the power consumption of the circuit.

Landscapes

  • Physics & Mathematics (AREA)
  • Engineering & Computer Science (AREA)
  • Chemical & Material Sciences (AREA)
  • Crystallography & Structural Chemistry (AREA)
  • General Physics & Mathematics (AREA)
  • Nonlinear Science (AREA)
  • Theoretical Computer Science (AREA)
  • Computer Hardware Design (AREA)
  • Mathematical Physics (AREA)
  • Optics & Photonics (AREA)
  • Control Of Indicators Other Than Cathode Ray Tubes (AREA)
  • Shift Register Type Memory (AREA)
  • Control Of Gas Discharge Display Tubes (AREA)
  • Liquid Crystal Display Device Control (AREA)
  • Logic Circuits (AREA)

Abstract

一种阵列基板行驱动电路，包括级联的多级阵列基板行驱动单元，其中，第n级阵列基板行驱动单元具有第n-1级信号第一输入端（21）、第n-1级信号第二输入端（22）、第n+1级信号输入端（23）、时钟信号第一输入端（24）、第一低电平输入端（25）、第二低电平输入端（26）、第一输出端（27）及第二输出端（28）。第n级阵列基板行驱动单元还包括：上拉控制单元（42）、上拉单元（44）、第一下拉维持单元（46）、第二下拉维持单元（47）及下拉单元（48）。该阵列基板行驱动电路可解决引入两个低电平信号引起的阵列基板行驱动电路功能性不良和电路操作寿命不长的问题，提高显示画面的质量。

Description

本发明涉及液晶显示领域， 尤其涉及一种阵列基板行驱动电路。 背景技术
液晶显示装置 ( LCD, Liquid Crystal Display )具有机身薄、 省电, 无 辐射等众多优点， 得到了广泛的应用， 并随着液晶显示装置产业的发展， 其要求性能也越来越高， 如高分辨率、 高亮度、 广视角、 低功耗等性能， 且其相应的技术也持续被开发出来。 现有市场上的液晶显示装置大部分为 背光型液晶显示装置， 其包括液晶显示面板及背光模组 （ backlight module ) 。 液晶显示面板的工作原理是在两片平行的玻璃基板当中放置液 晶分子， 通过利用驱动电路在两片玻璃基板上施加驱动电压来控制液晶分 子改变方向， 将背光模组的光线折射出来产生画面。
近些年来液晶显示装置的发展呈现出高集成度、 低成本的发展趋势。 其中一项非常重要的技术就是阵列基板行驱动 ( Gate Driver On Array, GOA )技术量产化的实现。 阵列基板行驱动技术就是利用现有的薄膜晶体 管液晶显示器的前段阵列 （_Array )制程将柵极行扫描驱动信号电路制作在 液晶显示面板的阵列基板上， 实现对栅极逐行扫描的驱动技术。 利用阵列 基板行驱动技术将柵极行扫描驱动信号电路集成在液晶显示面板的阵列基 板上， 可以省掉柵极驱动集成电路部分， 从 从材料成本和制作工艺两方 面降低产品成本。 这种利用阵列基板行驱动技术集成在阵列基板上的柵极 行扫描驱动信号电路也称为阵列基板行驱动电路。 其中， 阵列基板行驱动 电路包括若千个阵列基板行驱动单元， 请参阅图 1， 其为现有技术中阵列 基板行驱动电路的阵列基板行驱动单元的电路图， 具体包括： 上拉电路 100、 上拉控制电路 200、 下拉电路 300、 第一下拉维持电路 400以及第二 下拉维持电路 500。 其中， 上拉电路 100主要负责将时钟信号 CKn输出为 柵极信号 Gfi; 上拉控制电路 200负责控制上拉电路 100的打开时间， 一般 连接上一级阵列基板行驱动单元传递过来的下传信号 ST^和其栅极信号 G Ώ-ί; 第一下拉维持电路 400 负责在第一时闾将柵线拉低为低电位， 即关闭 柵极信号； 第二下拉维持电路 500则负责将栅级信号 G η和上拉电路 100的 控制信号 Q 维持在关闭状态（即负电位） ， 通常阵列基板行驱动电路设有 两条低电平信号线， 该两条低电平信号线分别提供第一低电平信号 Vssi.及 第二低电平信号 vss2, 利用该第二低电平 vss2在扫描电路处于关闭 （保持） 时间时拉低上拉电路 100 的栅极和源极之间的电压差 Vgs , 减小上拉电路 100 和第二下拉维持电路 500 漏电流的作用； 电容 Cb。。st则负责上拉电路 100的控制信号 Q n的二次抬升， 这样有利于柵极信号 Gn输出。
但， 现有技术中的阵列基板行驱动电路存在以下两点不足之处： 一是： 两个不同的负电位之间有导通路径。 请参阅图 2 , 为图 1 的等 效电路图， 其中， L100 为通过薄膜晶体管 Ti iO 与上一级阵列基板行驱动 单元连接的漏电流 ( Leakage Current ) 回路， L200为通过薄膜晶体管 T410 与本级阵列基板行驱动单元连接的漏电流回路， 现有技术中的阵列基板行 驱动电路将会导致漏电流回路 L100 与 L200之间产生较大的电流作用， 电 流大小与下拉点 和|^的电位直接相关， 而且导通电流大小与阵列基板行 驱动电路的级数成正比， 这样会增加 VSS 1和 VSS2信号源的负担， 严重的可 能会导致画面显示异常；
二是： 薄膜晶体管 T510 和 T610 的二极体设计使得下拉点？11和1^1的高 电位无法迅速放掉， 最后产生的 Pn点和 Κ«点的电压变化如图 3 所示， 这样 会增加第一、 第二下拉维持电路 400、 500 中主要的四颗薄膜晶体管 Τ320、 Τ420、 Τ330、 Τ430 的应力 （ Stress )作用， 最终会影响阵列基板行 驱动电路的操作寿命„ 发明内容
本发明的目的在于提供一种阵列基板行驱动电路， 利用阵列基板行驱 动技术降低液晶显示器的成本， 解决现有阵列基板行驱动电路中引入两个 低电平信号可能引起的阵列基板行驱动电路功能性不良和阵列基板行驱动 电路操作寿命不长的问题， 提高显示画面的质量
为实现上述目的， 本发明提供一种阵列基板行驱动电路， 包括級联的 多级阵列基板行驱动单元， 其中：
对于位于阵列基板行驱动电路的第二级至倒数第二级的任一第 n级阵 列基板行驱动单元， 所述第 n级阵列基板行驱动单元具有第 11 i 级信号第 一输入端、 第 n— 1级信号第二输入端、 第 η-Η 级信号输入端、 第一输出端 及第二输出端， 其中， 所述第 n级阵列基板行驱动单元的第一输出端用于 驱动阵列基板的有源区；
所述第 n级阵列基板行驱动单元的第 Ώ- 1 级信号第一输入端、 第 11-1 级信号第二输入端及第 n十 1 级^:号输入端分别电性连接至第 n 1 级阵列基 板行驱动单元的第一输出端、 第二输出端及第 n+l 级阵列基板行驱动单元 的第一输出端， 所述第 n级阵列基板行驱动单元的第一输出端分别电性连 接至第 n i级阵列基板行驱动单元的第 n- 1级信号第一输入端及第 n- 1级 阵列基板行驱动单元的第 级信号输入端， 所述第 n级阵列基板行驱动 单元的第二输出端电性连接至第 n+1 级阵列基板行驱动单元的第 ri-1级信 号第二输入端；
对于位于阵列基板行驱动电路的第一级的第 n级阵列基板行驱动单 元， 所述第 n级阵列基板行驱动单元具有第 n 1级信号第一输入端， 第 n- 1 級信号第二输入端、 第 n+1 级信号输入端、 第一输出端及第二输出端， 其中， 所述第 11级阵列基板行驱动单元的第一输出端用于驱动阵列基板的 有源区； 所述第 n级阵列基板行驱动单元的第 n- 1 级信号第一输入端和第 n— 1 级信号第二输入端均用于输入一脉冲激活信号， 所述第 n+1 级.信号输 入端电性连接第 η·Η 级阵列基板行驱动单元的第一输出端， 所述第 n级阵 列基板行驱动单元的第一输出端及第二输出端分别电性连接至第 n+1 级阵 列基板行驱动单元的第 n- 1 级信号第一输入端及第 n 1 级信号第二输入 端；
对于位于阵列基板行驱动电路的倒数第一级的第 n级阵列基板行驱动 单元， 所述第 n级阵列基板行驱动单元具有第 n- 1 级信号第一输入端、 第 n-1 级信号第二输入端、 第 n+1 級信号输入端、 第一输出端及第二输出 端； 所述第 n级阵列基板行驱动单元的第 Ώ- 1级信号第一输入端及第二输 入端分别电性连接至第 n- 1 级阵列基板行驱动单元的第一输出端及第二输 出端， 所述第 n级阵列基板行驱动单元的第 n+ 级信号输入端用于输入一 脉沖激活信号， 所述第 11级阵列基板行驱动单元的第一输出端电性连接至 第 η- 1级阵列基板行驱动单元的第 η+·1 级信号输入端且其第二输出端设置 为悬空；
对于位于阵列基板行驱动电路的第一至倒数第一级的任一第 11级阵列 基板行驱动单元， 所述第 η级阵列基板行驱动单元还具有时钟信号第一输 入端、 第一低电平输入端、 第二低电平输入端， 所述第一低电平输入端用 于输入第一低电平， 所述第二低电平输入端用于输入第二低电平， 且所述 第二低电平小于第一低电平；
对于位于阵列基板行驱动电路的第一至倒数第一级的任一第 η级阵列 上拉控制单元， 与第 11-1 级信号第一输入端及第 Ώ- 1 级信号第二输入 端电性连接；
上拉单元， 分别与上拉控制单元 及时钟信号第一输入端、 第一输出 端及第二输出端电性连接；
第一下拉维持单元， 分别与第一低电平输入端、 第二低电平输入端、 上拉控制单元及上拉单元电性连接;
第二下拉维持单元， 分别与第一低电平输入端、 第二低电平输入端、 第一下拉维持单元、 上拉控制单元及上拉单元电性连接；
下拉单元， 分别与第 n+l 级信号输入端， 第一低电平输入端、 上拉控 制单元、 上拉单元、 第一下拉维持单元、 第二下拉维持单元及第一输出端 电性连接。
所述时钟信号第一输入端的输入信号为第一时钟信号或第二时钟信 号， 所述第一时钟信号与第二时钟信号相位相反； 当所述阵列基板行驱动 电路的第 n级阵列基板行驱动单元的时钟信号第一输入端的输入信号为第 一时钟信号时， 所述阵列基板行驱动电路的第 n+l 级阵列基板行驱动单元 的时钟信号第一输入端的输入信号为第二时钟信号。
所述上拉控制单元为一第一薄膜晶体管， 所述第一薄膜晶体管具有第 一栅极、 第一源极及第一漏极， 所述第一栅极电性连接至第 n-1 級信号第 二输入端， 所述第一源极电性连接至第 n 级信号第一输入端， 所述第一 漏极分别与第一、 第二下拉维持单元、 下拉单元及上拉单元电性连接。
所述上拉单元包括一电容、 第二薄膜晶体管及第三薄膜晶体管， 所述
Figure imgf000006_0001
所述下拉单元包括第四。 五薄膜晶体管， 所述第 薄膜晶体管具有第 四栅极、 第四源极及第四漏极， 所述第五薄膜晶体管具有第五櫥极、 第五 源极及第五漏极， 所述第四楣.极分别与第五棚-极、 第 n+1 级信号输入端电 性连接， 所述第四源极分别与第一低电平输入端及第五源极电性连接， 所 述第四漏极分别与第一漏极、 电容的一端、 第二柵极、 第三柵极及第一、 第二下拉维持单元电性连接， 所述第五漏极分别与第一输出端、 第三源 极、 电容的另一端及第一、 第二下拉维持单元电性连接。
所述第一下拉维持单元包括第六至第九薄膜晶体管， 所述第六薄膜晶 体管具有第六栅极、 第六源极及第六漏极， 所述第七薄膜晶体管具有第七 柵极、 第七源极及第七漏极， 所述第八薄膜晶体管具有第八柵极、 第八源 极及第八漏极， 所述第九薄膜晶体管具有第九 *极、 第九源极及第九漏 极， 所述第六漏极分别与第七漏极、 第八栅极及第九栅极电性连接， 所述 第七柵极分别与第一漏极、 第九漏极、 电容的一端、 第二櫥极、 第三栅 极、 第四漏极、 及第二下拉维持单元电性连接， 所述第七源极电性连接至 第二低电平输入端， 所述第八漏极分别与电容的另一端、 第五漏极、 第二 下拉维持单元及第一输出端电性连接， 所述第八源极与第一低电平输入端 电性连接， 所述第九源极与第一低电平输入端电性连接；
所述第二下拉维持单元包括第十至第十三薄膜晶体管， 所述第十薄膜 晶体管具有第十柵极、 第十源极及第十漏极， 所述第十一薄膜晶体管具有 第十一 极、 第十一源极及第十一漏极， 所述第十二薄膜晶体管具有第十 二栅极、 第十二源极及第十二漏极， 所述第十三薄膜晶体管具有第十三棚- 极、 第十三源极及第十三漏极， 所述第十漏极分别与第十一漏极、 第十二 栅极及第十三槲极电性连接， 所述第十一栅极分别与第一漏极、 第十三漏 极、 第七栅极、 第九漏极及电容的一端电性连接， 所述第十一源极.电性连 接至第二低电平输入端， 所述第十二漏极分别与电容的另一端、 第八漏极 及第一输出端电性连接， 所述第十二源极与第一低电平输入端电性连接， 所述第十三源极与第一低电平输入端电性连接。
所述阵列基板行驱动电路的第 11级阵列基板行驱动单元还具有时钟信 号第二输入端、 时钟信号第三输入端， 所述第六栅极与第六源极均连接至 时钟信号第二输入端， 所述第十柵极与第十源极均连接至时钟信号第三输 入端， 所述时钟信号第二输入端的输入信号为第一时钟信号， 所述时钟信 号第三输入端的输入信号为第二时钟信号。
所述第一下拉维持单元还包括第十四薄膜晶体管， 所述第十四薄膜晶 体管具有第十四柵极、 第十四源极及第十四漏极， 所述第十四漏极分别与 第六漏极、 第七漏极、 第八栅极及第九栅极电性连接， 所述第十四源极分 别与第六柵极及第六源极电性连接； 所述第二下拉维持单元还包括第十五 薄膜晶体管， 所述第十五薄膜晶体管具有第十五栅极、 第十五源极及第十 五漏极， 所述第十五漏极分别与第十漏极、 与第十一漏极 第十二栅极及 第十三櫥极电性连接， 所述第十五源极分别与第十柵极及第十源极电性连 接。
所述阵列基板行驱动电路的第 n級阵列基板行驱动单元还具有时钟信 号第二输入端、 时钟信号第三输入端， 所述第六栅极、 第六源极及第十四 源极均连接至时钟信号第二输入端， 所述第十四柵极连接至时钟信号第三 输入端， 所述第十柵极、 第十源极与第十五源极均连接至时钟信号第三输 入端， 所述第十五栅极连接至时钟信号第二输入端， 所述时钟信号第二输 入端的输入信号为第一时钟信号， 所述时钟信号第三输入端的输入信号为 第二时钟信号。
所述阵列基板行驱动电路的第 n级阵列基板行驱动单元还具有低频信 号第一输入端、 低频信号第二输入端， 所述第六栅极、 第六源极及第十四 源极均连接至低频信号第一输入端， 所述第十四栅极连接至低频信号第二 输入端， 所述第十 *极、 第十源极与第十五源极均连接至低频信号第二输 入端， 所述第十五栅极连接至低频信号第一输入端， 所述低频信号第一输 入端的输入信号为低频信号或超低频信号， 所述低频信号第二输入端的输 入信号为低频信号或超低频信号。
本发明还提供一种阵列基板行驱动电路， 包括级联的多级阵列基板行 驱动单元， 其中：
对于位于阵列基板行驱动电路的第二级至倒数第二級的任一第 n级阵 列基板行驱动单元， 所述第 n级阵列基板行驱动单元具有第 n 1 级信号第 一输入端、 第 n-1级信号第二输入端、 第 11+1 级信号输入端、 第一输出端 及第二输出端， 其中， 所述第 n级阵列基 £行驱动单元的第一输出端用于 驱动阵列基板的有源区； 所述第 II级阵列基板行驱动单元的第 n- 1 级信号 第一输入端， 第 n 1级信号第二输入端及第 n- H级信号输入端分别电性连 接至第 n-1 级阵列基^!行驱动单元的第一输出端、 第二输出端及第 n十 1级 阵列基板行驱动单元的第一输出端， 所述第 n级阵列基板行驱动单元的第 一输出端电性连接至第 n十 1 级阵列基板行驱动单元的第 n-1级信号第一输 入端及第 n- 1级阵列基板行驱动单元的第 η·Η 级信号输入端， 所述第 n级 阵列基板行驱动单元的第二输出端电性连接至第 n+1 级阵列基板行驱动单 元的第 n-1级信号第二输入端；
对于位于阵列基板行驱动电路的第一级的第 n 级阵列基板行驱动单 元， 所述第 11级阵列基板行驱动单元具有第 n 1级信号第一输入端、 第 Ώ- 1 级信号第二输入端、 第 ii+l 级信号输入端、 第一输出端及第二输出端， 其中， 所述第 η级阵列基板行驱动单元的第一输出端用于驱动阵列基板的 有源区； 所述第 η级阵列基板行驱动单元的第 η- 1 级信号第一输入端和第 n-1 级信号第二输入端均用于输入一脉冲激活信号， 所述第 n- H 級信号输 入端电性连接第 n+l级阵列基板行驱动单元的第一输出端， 所述第 n級阵 列基板行驱动单元的第一输出端及第二输出端分别电性连接至第 n十 1 级阵 列基板行驱动单元的第 n- 1 级信号第一输入端及第 n 1 级信号第二输入 端； 对于位于阵列基板行驱动电路的倒数第一级的第 n级阵列基板行驱动 单元， 所述第 n级阵列基板行驱动单元具有第 n-1 级信号第一输入端、 第 n-1 级信号第二输入端、 第 n+1 级信号输入端、 第一输出端及第二输出 端； 所述第 n级阵列基板行驱动单元的第 ri-1级信号第一输入端及第二输 入端分别电性连接至第 n 1 级阵列基板行驱动单元的第一输出端及第二输 出端， 所述第 n级阵列基板行驱动单元的第 η· _级信号输入端用于输入一 脉沖激活信号， 所述第 η级阵列基板行驱动单元的第一输出端电性连接至 第 η— 级阵列基板行驱动单元的第 n- 4 级信号输入端且其第二输出端设置 为悬空； 对于位于阵列基^!行驱动电路的第一至倒数第一级的任一第 n级
—输 端 Γ第-^氏电平输人 、 第二低 ^平输 Λ^， 所述第二低电平输人 端用于输入第一低电平， 所述第二低电平输入端用于输入第二低电平， 且 所述第二低电平小于第一低电平；
对于位于阵列基板行驱动电路的第一至倒数第一级的任一第 η级阵列 基板行驱动单元， 所述第 η级阵列基板行驱动单元还包括：
上拉控制单元， 与第 η 1 级信号第一输入端及第 η 1 级信号第二输入 端电性连接；
上拉单元， 分别与上拉控制单元、 时钟信号第一输入端、 第一输出端 及第二输出端电性连接；
第一下拉维持单元, 分别与第一低电平输入端。 第二低电平输入端、
" 第 下拉维持单 ， 分别与第一低电平输入端、 第二低电平输入端、 第一下拉维持单元、 上拉控制单元及上拉单元电性连接；
下拉单元， 分别与第 n- H 级信号输入端、 第一低电平输入端， 上拉控 制单元、 上拉单元、 第一下拉维持单元、 第二下拉维持单元及第一输出端 电性.连.接；
其中， 所述时钟信号第一输入端的输入信号为第一时钟信号或第二时 钟信号， 所述第一时钟信号与第二时钟信号相位相反; 当所述阵列基板行 驱动电路的第 n级阵列基板行驱动单元的时钟信号第一输入端的输入信号 为第一时钟信号时， 所述阵列基板行驱动电路的第 ιΗ- 1 级阵列基板行驱动 单元的时钟信号第一输入端的输入信号为第二时钟信号；
其中， 所述上拉控制单元为一第一薄膜晶体管， 所述第一薄膜晶体管 具有第一槲极、 第一源极及第一漏极， 所述第一栅极电性连接至第 n— 1 级 信号第二输入端， 所述第一源极电性连接至第 II— i 级信号第一输入端， 所 述第一漏极分别与第一、 第二下拉维持单元、 下拉单元及上拉单元电性连 子 ,
其中， 所述上拉单元包括一电容、 第二薄膜晶体管及第三薄膜晶体 管， 所述第二薄膜晶体管具有第二橋极、 第二源极及第二漏极， 所述第三 薄膜晶体管具有第三柵极、 第三源极及第三漏极， 所述第二栅极分别与电 容的一端、 第一漏极， 第三柵极、 第一 第二下拉维持单元及下拉单元电 性连接， 所述第二源极分别与第三源极、 时钟信号第一输入端电性连接， 所述第二漏极与第二输出电性连接， 所述第三漏极分别与第一输出端、 第 一、 第二下拉维持单元、 下拉单元及电容的另一端电性连接；
其中， 所述下拉单元包括第四、 五薄膜晶体管， 所述第四薄膜晶体管 具有第四橋极、 第四源极及第四漏极， 所述第五薄膜晶体管具有第五楣- 极、 第五源极及第五漏极， 所述第四柵极分别与第五柵极、 第 11+1 级信号 输入端电性连接， 所述第四源极分别与第一低电平输入端及第五 源极电 性连接， 所述第四漏极分别与第一漏极、 电容的一端、 第二栅极、 第三栅 极及第一、 第二下拉维持单元电性连接, 所述第五漏极分别与第一输出 端、 第三源极、 电容的另一端及第一、 第二下拉维持单元电性连接；
其中， 所述第一下拉维持单元包括第六至第九薄膜晶体管， 所述第六 薄膜晶体管具有第六 *极、 第六源极及第六漏极， 所述第七薄膜晶体管具 有第七櫥极、 第七源极及第七漏极， 所述第八薄膜晶体管具有第八栅极、 第八源极及第八漏极， 所述第九薄膜晶体管具有第九櫥极、 第九源极及第 九漏极， 所述第六漏极分别与第七漏极、 第八橋极及第九栅极电性连接， 所述第七柵极分别与第一漏极、 第九漏极、 电容的一端、 第二櫥极， 第三 柵极、 第四漏极、 及第二下拉维持单元电性连接， 所述第七源极电性连接 至第二低电平输入端， 所述第八漏极分别与电容的另一端、 第五漏极、 第 二下拉维持单元及第一输出端电性连接， 所述第八源极与第一低电平输入 端电性连接， 所述第九源极与第一低电平输入端电性连接；
所述第二下拉维持单元包括第十至第十三薄膜晶体管， 所述第十薄膜 晶体管具有第十櫥极 第十源极及第十漏极， 所述第十一薄膜晶体管具有 第十一櫥极 第十一源极及第十一漏极， 所述第十二薄膜晶体管具有第十 二 *极、 第十二源极及第十二漏极， 所述第十三薄膜晶体管具有第十三櫥 极、 第十三源极及第十三漏极， 所述第十漏极分别与第十一漏极、 第十二 柵极及第十三柵极电性连接， 所述第十一栅极分别与第一漏极、 第十三漏 极、 第七橋极、 第九漏极及电容的一端电性连接， 所述第十一源极电性连 接至第二低电平输入端， 所述第十二漏极分别与电容的另一端、 第八漏极 及第一输出端电性连接， 所述第十二源极与第一低电平输入端电性连接， 所述第十三源极与第一低电平输入端电性连接。 号第二输人端 " '时钟 号第 输 端， 所述 六栅极与第六 极 连接至 时钟信号第二输入端， 所述第十棚 ·极与第十源极均连接至时钟信号第三输 入端， 所述时钟信号第二输入端的输入信号为第一时钟信号， 所述时钟信 号第三输入端的输入信号为第二时钟信号。
所述第一下拉维持单元还包括第十四薄膜晶体管， 所述第十四薄膜晶 体管具有第十四柵极、 第十四源极及第十四漏极， 所述第十四漏极分别与 第六漏极、 第七漏极、 第八柵极及第九柵极电性连接， 所述第十四源极分 别与第六橋极及第六源极电性连接； 所述第二下拉维持单元还包括第十五 薄膜晶体管， 所述第十五薄膜晶体管具有第十五柵极、 第十五源极及第十 五漏极， 所述第十五漏极分别与第十漏极、 与第十一漏极， 第十二栅极及 第十三櫥极电性连接， 所述第十五源极分别与第十栅极及第十源极电性连 接。
所述阵列基板行驱动电路的第 η级阵列基板行驱动单元还具有时钟信 号第二输入端、 时钟信号第三输入端， 所述第六栅极、 第六源极及第十四 源极均连接至时钟信号第二输入端， 所述第十四栅极连接至时钟信号第三 输入端， 所述第十 *极、 第十源极与第十五源极均连接至时钟信号第三输 入端， 所述第十五柵极连接至时钟信号第二输入端， 所述时钟信号第二输 入端的输入信号为第一时钟信号， 所述时钟信号第三输入端的输入信号为 第二时钟信号。
所述阵列基板行驱动电路的第 η级阵列基板行驱动单元还具有低频信 号第一输入端、 低频信号第二输入端， 所述第六 *极、 第六源极及第十四 源极均连接至低频信号第一输入端， 所述第十四栅极连接至低频信号第二 输入端， 所述第十 *极.。 第十源极与第十五源极均连接至低频信号第二输 入端， 所述第十五橋极连接至低频信号第一输入端， 所述低频信号第一输 入端的输入信号为低频信号或超低频信号， 所述低频信号第二输入端的输 入信号为低频信号或超低频信号。
本发明的有益效果： 本发明的阵列基板行驱动电路， 利用两个低电平 信号降低下拉维持单元中的薄膜晶体管的漏电流， 其中电位较低的第二低 电平只负责为下拉点 ^和！^提供低电位， 电位较高的第一低电平负责为下 拉点 ¾和0„提供低电位， 既可以在下拉点 (^和^打开时降低下拉点 和 的电位， 有利于 (¾和0的充电， 也可以断开电路中两个低电平信号之间的 漏电回路， 大大降低两个低电平信号之间的漏电流， 提高阵列基板行驱动 电路的性能， 提高显示画面的质量， 且针对原来第六薄膜晶体管和第十薄 膜晶体管的二极体设计增加了第十四薄膜晶体管和第十五薄膜晶体管负责 对下拉点：^和 1¾,进行放电， 实现 和 点的电位会随着第一时钟信号 CK1 和第二时钟信号 CK2 的变化而高低变化， 产生交替作用， 进而降低第八、 九薄膜晶体管及第十二、 十三薄膜晶体管受到的压力作用， 延长阵列基板 行驱动电路的使用寿命， 同时采用低频或者超低频信号控制下拉维持单 元， 有效地降^^电路的功耗。
为了能更进一步了解本发明的特征以及技术内容， 请参阔以下有关本 发明的详细说明与附图， 然而附图仅提供参考与说明用， 并非用来对本发 明加以限制。 附图说明
下面结合附图， 通过对本发明的具体实施方式详细描述， 将使本发明 的技术方案及其它有益效果显而易见。
附图中，
图 i为现有技术中阵列基板行驱动电路的电路图；
图 2为图 i的等效电路图；
图 3为图 1所示的阵列基板行驱动电路的驱动时序图；
图 4为本发明阵列基板行驱动电路一较佳实施例的电路图；
图 5为图 4所示的阵列基板行驱动电路的驱动时序图；
图 6为薄膜晶体管特性 I- V曲线图；
图 7为本发明阵列基板行驱动电路另一较佳实施例的电路图； 图 8为图 7所示的阵列基板行驱动电路的驱动时序图；
图 9为本发明阵列基板行驱动电路又一较佳实施例的电路图； 图 10为图 9所示的阵列基板行驱动电路的驱动时序图。 具体实旅方式
为更进一步阐述本发明所采取的技术手段及其效果， 以下结合本发明 的优选实施例及其附图进.行详细描述.„
请参阅图 4至图 6， 本发明提供一种阵列基板行驱动电路， 包括级联 的多级阵列基板行驱动单元， 其中：
对于位于阵列基板行驱动电路的第二级至倒数第二级的任一第 n级阵 列基板行驱动单元， 所述第 n级阵列基板行驱动单元具有第! 1-1 级信号第一 输入端 21 ( Gn-1 ) 、 第 n- 1 级信号第二输入端 22 ( STn-1 ) 、 第 n+1 级信号 输入端 23 ( Gn+1 ) 、 第一输出端 27 ( Gn)及第二输出端 28 ( STn) , 其 中， 所述第 n级阵列基板行驱动单元的第一输出端 27 ( Gn )用于驱动阵列 基板的有源区； 所述第 ri级阵列基板行驱动单元的第 n 1 级信号第一输入端 21 (Gn.i ) 、 第 n- 1 级信号第二输入端 22 ( STn.i )及第 n+ 级信号输入端 23 ( Gn,i )分别电性连接至第! i-I 级阵列基板行驱动单元的第一输出端 27
(Gn) 、 第二输出端 28 ( STn )及第 rH i 级阵列基板行驱动单元的第一输 出端 27 ( Ga ) , 所述第 n级阵列基板行驱动单元的第一输出端 27 (Gn)分 别电性连接至第 ri+l 级阵列基^!行驱动单元的第 n 1 级信号第 输入端 21 ( Gn..i ) 及第 n 1 级阵列基板行驱动单元的第 n+〗 级信号输入端 23
( Gn-H ) ， 所述第 n级阵列基板行驱动单元的第二输出端 28 ( STn ) 电性连 接至第 n+i 级阵列基板行驱动单元的第 n- 1 级信号第二输入端 22 ( STn- i ) ；
对于位于阵列基板行驱动电路的第一级的第 n級阵列基板行驱动单 元， 所述第 n级阵列基板行驱动单元具有第 n-1 级信号第一输入端 21 ( Gn. , ) 、 第 n -】 级信号第二输入端 22 ( STn.i ) 、 第 n+1 级信号输入端 23 ( GnH ) 、 第一输出端 27 (Gn)及第二输出端 28 ( STn) ， 其中， 所述第 n 级阵列基板行驱动单元的第一输出端 27 ( Gn) 用于驱动阵列基板的有源 区； 所述第 n级阵列基板行驱动单元的第 n-1 级信号第 输入端 21 ( Gn-i：) 和第 n- 1 級信号第二输入端 22 ( STn.i：) 均用于输入一脉冲激活信号， 所述 第 n+1 级信号输入端 23 ( Gn-H ) 电性连接第 n+1 级阵列基板行驱动单元的 第一输出端 27 ί Gu ) ， 所述第 n级阵列基板行驱动单元的第一输出端 27 ( Gn )及第二输出端 28 ( STn )分别电性连接至第 n+1 级阵列基板行驱动 单元的第 n 1 级信号第一输入端 21 ( Gn-1 )及第 n- i 級信号第二输入端 22 ( 1 -1 ，
对于位于阵列基板行驱动电路的倒数第一级的第 n级阵列基板行驱动 单元， 所述第 n级阵列基板行驱动单元具有第 n 1 级信号第一输入端 21 ( G„.i ) 、 第 11- 1 级信号第二输入端 22 ( STn-! ) 、 第 n+1 级信号输入端 23 ( GaH ) 、 第一输出端 27 (G„)及第二输出端 28 ( STn ) ； 所述第 n级阵列 基板行驱动单元的第 n 1 级信号第一输入端 21 ( Gn-1 )及第二输入端 22 ( 8ΤΏ-ί ) 分别电性连接至第 η- 1 级阵列基板行驱动单元的第一输出端 27 (Gn)及第二输出端 28 ( STJ ， 所述第 n级阵列基板行驱动单元的第 n+1 级信号输入端 23 ( Gn-M )用于输入一脉冲激活信号， 所述第 n级阵列基板 行驱动单元的第一输出端 27 ( Gn ) 电性连接至第 n- 1 级阵列基板行驱动单 元的第 n- +- i 级信号输入端 23 ( G11+1 )且其第二输出端 28 ( STn )设置为悬 对于位于阵列基板行驱动电路的第一至倒数第一级的任一第 n级阵列 基板行驱动单元， 所述第 II级阵列基板行驱动单元还具有时钟信号第一输 入端 24、 第一低电平输入端 25、 第二低电平输入端 26， 所述第一低电平 输入端 25 用于输入第一低电平 Vss [， 所述第二低电平输入端 26用于输入 第二低电平 Vss2 , 且所述第二低电平 Vss2小于第一低电平 Vss ί；
对于位于阵列基板行驱动电路的第一至倒数第一级的任一第 η级阵列 ^ '上拉控制 元 42?与第 η- 1 级信号第^ r入端 21 第 n-1级信号第 二输入端 22电性连接；
上拉单元 44, 分别与上拉控制单元 42 及时钟信号第一输入端 24、 第一输出端 27及第二输出端 28电性连接；
第一下拉维持单元 46， 分别与第一低电平输入端 25、 第二低电平输 入端 26、 上拉控制单元 42及上拉单元 44电性连接；
第二下拉维持单元 47， 分别与第一低电平输入端 25、 第二低电平输 入端 26、 第一下拉维持单元 46、 上拉控制单元 42及上拉单元 44电性连 接；
下拉单元 48 , 分别与第 ri+l 级信号输入端 23、 第一低电平输入端 25、 上拉控制单元 42、 上拉单元 44、 第一下拉维持单元 46、 第二下拉维 持单元 47及第一输出端 27电性连接。
本实施例中， 所述阵列基板行驱动电路的第 η级阵列基板行驱动单元 还具有时钟信号第二输入端 31、 时钟信号第三输入端 32。 所述时钟信号 第一输入端 24的输入信号为第一时钟信号 CK1或第二时钟信号 CK2 , 所 述时钟信号第二输入端 3 ! 的输入信号为第一时钟信号 CK1， 所述时钟信 号第三输入端 32 的输入信号为第二时钟信号 CK2 , 所述第一时钟信号 CKJ与第二时钟信号 CK2相位相反， 即信号 CK1和 CK2的高低电位在同 样时间内相反； 当所述阵列基板行驱动电路的第 II级阵列基板行驱动单元 的时钟信号第一输入端 24的输入信号为第一时钟信号 CKi 时， 所述阵列 基板行驱动电路的第 11 1级阵列基板行驱动单元的时钟信号第一输入端 24 的输入信号为第二时钟信号 CK2。
所述上拉控制单元 42 为一第一薄膜晶体管 T1 , 所述第一薄膜晶体管 T1具有第一栅极 gl、 第一源极 si及第一漏极 dl， 所述第一栅极 gl 电性 连接至第 11-1级信号第二输入端 22 , 所述第一源极 si电性连接至第 n-1级 信号第一输入端 21， 所述第一漏极 di 分别与第一、 第二下拉维持单元 46、 47 , 下拉单元 48及上拉单元 44电性连接。
所述上拉单元 44 包括一电容 Cb、 第二薄膜晶体管 T2及第三薄膜晶体 管 T3 , 所述第二薄膜晶体管 T2 具有第二栅极 g2、 第二源极 s2 及第二漏极 d2 , 所述第三薄膜晶体管 T3 具有第三柵极 g3、 第三源极 s3 及第三漏极 d3 , 所述第二櫥极 g2分别与电容 Cb的一端、 第一漏极 dl、 第三櫥极 g3、 第 一、 第二下拉维持单元 46. 47及下拉单元 48电性连接， 所述第二源极 s2 分别与第三源极 s3 , 时钟信号第一输入端 24 电性连接， 所述第二漏极 (12 与第二输出 28电性连接， 所述第三漏极 <13分别与第一输出端 27、 第一。 第二下拉维持单元 46、 47、 下拉单元 48及电容 Cb的另一端电性连接。
所述下拉单元 48 包括第四、 五薄膜晶体管 T4、 Τ5 , 所述第四薄膜晶 体管 Τ4 具有第四柵极 g4、 第四源极 s4 及第四漏极 d4， 所述第五薄膜晶体 管 T5 具有第五栅极 g5、 第五源极 s5及第五漏极. d5， 所述第四栅极 g4分别 与第五槲极 g5、 第 n- H 级信号输入端 23 电性连接， 所述第四源极 s4 分别 与第一低电平输入端及第五源极 s5电性连接， 所述第四漏极 d4分别与第一 漏极 电容 (^的一端、 第二橋极 g2、 第三栅极 g3及第一、 第二下拉维持 单元 46、 47电性连接， 所述第五漏极 d5分别与第一输出端 27、 第三源极 s3、 电容 Cb的另一端及第一、 第二下拉维持单元 46、 47电性连接。
所述第一下拉维持单元 46 包括第六至第九薄膜晶体管 T6、 Τ7、 Τ8。 Τ9， 所述第六薄膜晶体管 Τ6 具有第六柵极 g6、 第六源极 s6 及第六漏极 d6 , 所述第七薄膜晶体管 T7 具有第七棚 '极87、 第七源极 s7 及第七漏极 d7, 所述第八薄膜晶体管具有第八櫥极 g8、 第八源极 s8及第八漏极 d8, 所 述第九薄膜晶体管具有第九柵极 g9、 第九源极 s9及第九漏极 d9, 所述第六 树极 g6 与第六源极 s6 均连接至时钟信号第二输入端 31， 所述第六漏极 d6 分别与下拉点 Pn、 第七漏极 d7、 第八栅极 g8及第九栅极 g9电性连接， 所述 第七栅极 g7 分别与第一漏极 dl、 第九漏极 d9、 电容 Cb的一端、 第二栅极 g2、 第三棚-极 g3、 第四漏极 d4、 及第二下拉维持单元 47 电性连接， 所述 第七源极 s7 电性连接至第二低电平输入端 26, 所述第八漏极 d8 分别与电 容 Cb的另一端、 第二下拉维持单元 47及第一输出端 27 ( Gn ) 电性连接， 所述第八源极 s8与第一低电平输入端 25 电性连接， 所述第九源极 s9与第 一低电平输入端 25电性.连.接。
所述第八薄膜晶体管 T8 主要负责维持第一输出端 27 ( Gn ) 的低电 位， 第九薄膜晶体管 T9 主要负责维持下拉点¾的低电位， 所述第七薄膜 晶体管 T7主要负责在 ¾处于高电位时使下拉点？和 处于低电位， 并关闭 第一下拉维持单元 46, 以防止下拉点 Qn对第一输出端 27 ( Gn ) 的影响， 而第二低电平 Vss2小于第一低电平 Vssi可降低第八、 九薄膜晶体管 T8 、 T9 的漏电流。
所述第二下拉维持单元 47 包括第十至第十三薄膜晶体管 Τ10、 ΊΊ Κ Τ12、 Τ13， 所述第十薄膜晶体管 T10具有第十栅极 gl 0、 第十源极 slO及第 十漏极 dl0， 所述第十一薄膜晶体管 Ti l 具有第十一柵极 gl i、 第十一源极 sl l 及第十一漏极 di i， 所述第十二薄膜晶体管 T12 具有第十二槲极 gl2、 第十二源极 sl2及第十二漏极 dl2 , 所述第十三薄膜晶体管 T13 具有第十三 栅极 gl3、 第十三源极 sl3及第十三漏极 dl3， 所述第十栅极 glO与第十源极 slO 均连接至时钟信号第三输入端 32， 所述第十漏极 dliO 分别与下拉点 Kn、 第十一漏极 dll、 第十二栅极 gl 2及第十三栅极 gl3 电性连接， 所述第 十一柵极 gi i 分别与第一漏极 dl、 第十三漏极 dl3、 第七柵极 g7、 第九漏极 d9及电容 Cb的一端电性连接， 所述第十一源极 si i 电性连接至第二低电平 输入端 26, 所述第十二漏极 di2分别与电容 Cb的另一端、 第八漏极 d8及第 一输出端 27 ( GJ 电性连接， 所述第十二源极 sl2与第一低电平输入端 25 电性连接， 所述第十三源极 sl3与第一低电平输入端电性连接。
所述第十二薄膜晶体管 T12主要负责维持第一输出端 27 ( Gu ) 的低电 位， 第十三薄膜晶体管 T13 主要负责维持下拉点 Qn的低电位， 所述第十一 薄膜晶体管 T11 主要负责在 ¾处于高电位时使下拉点 ？!1和1^处于低电位， 并关闭第二下拉维持单元 47， 以防止下拉点 Qn对第 输出端 27 ( GJ 的 影响， ，¾第二低电平 ¼¾2小于第一低电平 Vssi可降低 J 十二、 十三薄膜晶体 管 T12 、 T13的漏电流。
请参阅图 5， 图中信号 CK1 和 CK2是指高 ¾J司样时间内相反的 两个时钟信号， 第二低电平 Vss2小于第一低电平 Ί 0和(311÷1为相' 级阵列基板行驱动单元的第二输出端 27 的输出信号， 可以看出 ¾和0会 被拉到 Vssl的低电位， ?!1和1^在¾和0!1高电位时会被拉到 vss2的低电位， 这 样第八、 九薄膜晶体管 T8 、 T9及第十二、 十三薄膜晶体管 ΊΊ 2 、 ΤΊ3 的 柵极和源极的相对电位 Vgs小于 0 ( Vgs=Vss2 ν88ί ) , 因通常薄膜晶体管的关 态漏电 如图 6 所示 )
Figure imgf000016_0001
、 九薄 膜晶体管 T8 、 T9及第十二、 十三薄膜晶体管 ΊΊ2 、 ΤΊ3的漏电流。
请参阅图 7 至图 8， 其为本发明提供阵列基板行驱动电路的另一实施 例， 本实施例中， 所述第一下拉维持单元 46 还包括第十四薄膜晶体管 T14, 所述第十四薄膜晶体管 T14具有第十四栅极 gl4、 第十四源极 sl4及 第十四漏极 di4 , 所述第十四树极 g!4连接至时钟信号第三输入端 32 , 所 述第十四漏极 di4分别与第六漏极 d6、 第七漏极 d7、 第八柵极 g8及第九 栅极 g9电性连接， 所述第十四源极 sl4分别与第六栅极 g6、 第六源极 g6 及时钟信号第二输入端 31 电性连接。 所述第二下拉维持单元 47还包括第 十五薄膜晶体管 T15， 所述第十五薄膜晶体管 ΊΊ 5具有第十五棚 '极 gl5、 第十五源极 si5及第十五漏极 di 5 , 所述第十五櫥极 gl5连接至时钟信号 第二输入端 31， 所述第十五源极 sl5 分别与第十源极 sl0、 第十栅极 glO 及时钟信号第三输入端 32 电性连接， 所述第十五漏极（115 分别与第十漏 极 dl 0> 与第十一漏极 dl l 第十二栅极 gl2及第十三柵极 gl3 电性连 接。
本实施例中， 第一、 二下拉维持单元 46、 47 针对原来第六薄膜晶体 管 T6和第十薄膜晶体管 T10的二极体设计的缺陷进行了改进， 增加了第十 四薄膜晶体管 T14 和第十五薄膜晶体管 T15 负责对下拉点？!1和 进行放 电， 快速将下拉点？和 的电位拉到与第一时钟信号 CK1 或者第二时钟信 号 CK2 的低电位， 通过第一、 二下拉维持单元 46、 47 的交替作用， 实现 ?„和1^点的电位会随着第一时钟信号 CK1和第二时钟信号 CK2的变化而高 低变化， 产生交替作用， 进而降低第八， 九薄膜晶体管 T8、 Τ9 及第十 二 十三薄膜晶体管 T12 , T13受到的应力（Stress)作用。
请参阅图 9至图 10， 其为本发明提供阵列基板行驱动电路的又一实施 例， 本实施例与图 7所示的实施例基本相同, 唯一区别之处在于： 本实施 例中的第一、 二下拉维持单元 46、 47 的时钟信号第二、 三输入端 3】、 32 改成了低频信号第一、 二输入端 34、 35 , 所述低频信号第一、 二输入端 34、 35输入的信号为低频或者超低频信号 LC1 和 LC2 , 这样可以降低第 一、 二下拉维持单元 46、 47 的功耗， 因为第一、 二下拉维持单元 46、 47 一直处于工作状态， 且当阵列基.板行驱动电路的級数较多时， 采用高频讯 号会增加阵列基板行驱动电路的功耗。
综上所述， 本发明的阵列基板行驱动电路， 利用两个低电平信号降低 下拉维持单元中的薄膜晶体管的漏电流， 其中电位较低的第二低电平只负 责为下拉点？11和 提供低电位， 电位较高的第一低电平负责为下拉点 ¾和 Gn提供低电位， 既可以在下拉点¾和011打开时降低下拉点？31和1^的电位， 有利于 (^和^的充电， 也可以断开电路中两个低电平信号之间的漏电回 路， 大大降低两个低电平信号之间的漏电流， 提高阵列基板行驱动电路的 性能， 提高显示画面的质量， 且针对原来第六薄膜晶体管和第十薄膜晶体 管的二极体设计增加了第十四薄膜晶体管和第十五薄膜晶体管负责对下拉 点？!1和 进行放电， 实现？11和1^1点的电位会随着第一时钟信号 CK1 和第二 时钟信号 CK2 的变化而高低变化， 产生交替作用， 进而降低第八、 九薄膜 晶体管及第十二、 十三薄膜晶体管受到的压力作用， 延长阵列基板行驱动 电路的使用寿命， 同时采用低频或者超低频信号控制下拉维持单元， 有效 地降低电路的功耗。
以上所述， 对于本领域的普通技术人员来说， 可以根据本发明的技术 方案和技术构思作出其他各种相应的改变和变形， 而所有这些改变和变形 都应属于本发明权利要求的保护范围„

Claims

权 利 要 求
】、 一种阵列基板行驱动电路， 包括级联的多级阵列基板行驱动单 元， 其中：
对于位于阵列基板行驱动电路的第二级至倒数第二级的任一第 11级阵 列基板行驱动单元， 所述第 n级阵列基板行驱动单元具有第 n 1 级信号第 一输入端、 第 n-1級信号第二输入端、 第 n+1 级信号输入端、 第一输出端 及第二输出端， 其中， 所述第 n级阵列基板行驱动单元的第一输出端用于 驱动阵列基板的有源区； 所述第 n级阵列基板行驱动单元的第 n 1级信号 第一输入端、 第 n 级信号第二输入端及第 n+1 级^:号输入端分别电性连 接至第 n- 1级阵列基板行驱动单元的第一输出端、 第二输出端及第 n+1级 阵列基板行驱动单元的第一输出端， 所述第 n级阵列基板行驱动单元的第 一输出端电性连接至第 n+1级阵列基板行驱动单元的第 n- 1级信号第一输 入端及第 n- 1级阵列基板行驱动单元的第 n+1级信号输入端， 所述第 n级 阵列基板行驱动单元的第二输出端电性连接至第 n+ 级阵列基板行驱动单 元的第 n 1级信号第二输入端；
对于位于阵列基板行驱动电路的第一级的第 n 级阵列基板行驱动单 元， 所述第 11级阵列基板行驱动单元具有第 n 1级信号第一输入端、 第 Ώ- 1 級信号第二输入端、 第 n+1 级信号输入端、 第一输出端及第二输出端， 其中， 所述第 ri级阵列基板行驱动单元的第一输出端用于驱动阵列基板的 有源区； 所述第 n级阵列基板行驱动单元的第 n- 1 级信号第一输入端和第 n~l 级信号第二输入端均用于输入一脉冲激活信号， 所述第 rrH 级信号输 入端电性连接第 n-H级阵列基板行驱动单元的第一输出端， 所述第 n級阵 列基板行驱动单元的第一输出端及第二输出端分别电性连接至第 n十 1 级阵 列基板行驱动单元的第 n-1 级信号第一输入端及第 n 1 级信号第二输入 端；
对于位于阵列基板行驱动电路的倒数第一级的第 n级阵列基板行驱动 单元， 所述第 n级阵列基板行驱动单元具有第 n- 1 级信号第一输入端、 第 n-1 级信号第二输入端、 第 n+1 級信号输入端、 第一输出端及第二输出 端； 所述第 n级阵列基板行驱动单元的第 n-1级信号第一输入端及第二输 入端分别电性连接至第 n- 1 级阵列基板行驱动单元的第一输出端及第二输 出端， 所述第 n级阵列基板行驱动单元的第 n+ 级信号输入端用于输入一 脉沖激活信号， 所述第 11级阵列基板行驱动单元的第一输出端电性连接至 第 n— 级阵列基板行驱动单元的第 11- H 级信号输入端且其第二输出端设置 为悬空； 对于 动电路的第一至倒数第一级的任一第 n级 二输. 端、 第
Figure imgf000020_0001
第 ^低 平输 ^端， 所述第二低电平输∑ 端用于输入第一低电平， 所述第二低电平输入端用于输入第二低电平， 且 所述第二低电平小于第一低电平；
对于位于阵列基板行驱动电路的第一至倒数第一级的任一第 n级阵列 基板行驱动单元， 所述第 n级阵列基板行驱动单元还包括：
上拉控制单元， 与第 n-1 级信号第- 输入端及第 n-1 级信号第二输入 端电性连接；
上拉单元， 分别与上拉控制单元、 时钟信号第一输入端、 第一输出端 及第二输出端电性连接；
第一下拉维持单元， 分别与第一低电平输入端、 第二低电平输入端、 上拉控制单元及上拉单元电性连接；
第二下拉维持单元, 分别与第一低电平输入端、 第二低电平输入端、 第一下拉维持单元、 上拉控制单元及上拉单元电性连接；
下拉单元， 分别与第 η+·1 级信号输入端、 第一低电平输入端， 上拉控 制单元、 上拉单元、 第一下拉维持单元， 第二下拉维持单元及第一输出端 电性.连.接。
2、 如权利要求 1 所述的阵列基板行驱动电路， 其中， 所述时钟信号 第一输入端的输入信号为第一时钟信号或第二时钟信号， 所述第一时钟信 号与第二时钟信号相位相反； 当所述阵列基板行驱动电路的第 η级阵列基 板行驱动单元的时钟信号第一输入端的输入信号为第一时钟信号时， 所述 阵列基板行驱动电路的第 11- Η 级阵列基板行驱动单元的时钟信号第一输入 端的输入信号为第二时钟信号。
3、 如权利要求 1 所述的阵列基板行驱动电路， 其中， 所述上拉控制 单元为一第一薄膜晶体管， 所述第一薄膜晶体管具有第一柵极、 第一源极 及第一漏极， 所述第一栅极电性连接至第 n- 1 级信号第二输入端， 所述第 一源极电性连接至第 η- 1 级信号第一输入端， 所述第一漏极分别与第一、 第二下拉维持单元、 下拉单元及上拉单元电性连接。
4、 如权利要求 3 所述的阵列基板行驱动电路， 其中， 所述上拉单元 包括一电容、 第二薄膜晶体管及第三薄膜晶体管， 所述第二薄膜晶体管具 有第二柵极、 第二源极及第二漏极， 所述第三薄膜晶体管具有第三柵极、 第三源极及第三漏极， 所述第二櫥极分别与电容的一端、 第一漏极， 第三 栅极、 第一、 第二下拉维持单元及下拉单元电性连接， 所述第二源极分别 与第三源极， 时钟信号第一输入端电性连接， 所述第二漏极与第二输出电 性连接， 所述第三漏极分别与第一输出端、 第一、 第二下拉维持单元、 下 拉单元及电容.的另一端电性连接。
5、 如权利要求 4 所述的阵列基板行驱动电路， 其中， 所述下拉单元 包括第四、 五薄膜晶体管， 所述第四薄膜晶体管具有第四柵极、 第四源极 及第四漏极， 所述第五薄膜晶体管具有第五櫥极， 第五源极及第五漏极， 所述第四栅极分别与第五栅极、 第 n+1 级信号输入端电性连接， 所述第四 源极分别与第一低电平输入端及第五 源极电性.连.接， 所述第四漏极分别 与第一漏极、 电容的一端、 第二棚 '极、 第三棚 ·极及第一、 第二下拉维持单 元电性连接， 所述第五漏极分别与第一输出端、 第三源极、 电容的另一端 及第一、 第二下拉维持单元电性连接。
6 > 如权利要求 5 所述的阵列基板行驱动电路， 其中， 所述第一下拉 维持单元包括第六至第九薄膜晶体管， 所述第六薄膜晶体管具有第六槲 极、 第六源极及第六漏极， 所述第七薄膜晶体管具有第七栅极、 第七源极 及第七漏极， 所述第八薄膜晶体管具有第八柵极、 第八源极及第八漏极， 所述第九薄膜晶体管具有第九柵极、 第九源极及第九漏极， 所述第六漏极 分别与第七漏极、 第八栅极及第九 *极电性连接， 所述第七栅极分别与第 - 漏极、 第九漏极、 电容的一端、 第二栅极、 第三栅极、 第四漏极、 及第 二下拉维持单元电性连接， 所述第七源极电性连接至第二低电平输入端, 所述第八漏极分别与电容的另一端、 第五漏极、 第二下拉维持单元及第一 输出端电性连接， 所述第八源极与第一低电平输入端电性连接， 所述第九 源极与第一低电平输入端电性连接;
所述第二下拉维持单元包括第十至第十三薄膜晶体管， 所述第十薄膜 晶体管具有第十櫥极、 第十源极及第十漏极， 所述第十一薄膜晶体管具有 第十一櫥极、 第十一源极及第十一漏极， 所述第十二薄膜晶体管具有第十 二栅极、 第十二源极及第十二漏极， 所述第十三薄膜晶体管具有第十三栅 极 第十三源极及第十三漏极， 所述第十漏极分别与第十一漏极、 第十二 柵极及第十三柵极电性连接， 所述第十一柵极分别与第一漏极、 第十三漏 极.， 第七树极.、 第九漏极及电容的一端电性连接， 所述第十一源极电性连 接至第二低电平输入端， 所述第十二漏极分别与电容的另一端、 第八漏极 及第一输出端电性连接， 所述第十二源极与第一低电平输入端电性连接， 所述第十三源极与第一低电平输入端电性连接。
7、 如权利要求 6 所述的阵列基板行驱动电路， 其中， 所述阵列基板 行驱动电路的第 n级阵列基板行驱动单元还具有时钟信号第二输入端、 时 钟信号第三输入端， 所述第六槲极与第六源极均连接至时钟信号第二输入 端， 所述第十柵极与第十源极均连接至时钟信号第三输入端， 所述时钟信 号第二输入端的输入信号为第一时钟信号， 所述时钟信号第三输入端的输 / ^f吕 - 为弟—一 H 中 吕 - 。
8 如权利要求 6 所述的阵列基板行驱动电路， 其中， 所述第一下拉 维持单元还包括第十 薄膜晶体管， 所述第十四薄膜晶体管具有第十四柵 极, 第十四源极及第十四漏极， 所述第十四漏极分别与第六漏极 > 第七漏 极、 第八柵极及第九栅极电性连接， 所述第十四源极分别与第六柵极及第 六源极电性连接； 所述第二下拉维持单元还包括第十五薄膜晶体管， 所述 第十五薄膜晶体管具有第十五楣-极、 第十五源极及第十五漏极， 所述第十 五漏极分别与第十漏极、 与第十一漏极、 第十二柵极及第十三櫥极电性连 接， 所述第十五源极分别与第十栅极及第十源极电性连接。
9、 如权利要求 8 所述的阵列基板行驱动电路， 其中， 所述阵列基板 行驱动电路的第 Ώ级阵列基板行驱动单元还具有时钟信号第二输入端、 时 钟信号第三输入端， 所述第六楣-极、 第六源极及第十四源极均连接至时钟 信号第二输入端， 所述第十四柵极连接至时钟信号第三输入端， 所述第十 栅极、 第十源极与第十五源极均连接至时钟信号第三输入端， 所述第十五 *极连接至时钟信号第二输入端， 所述时钟信号第二输入端的输入信号为 第一时钟信号， 所述时钟信号第三输入端的输入信号为第二时钟信号。
】0、 如权利要求 8所述的阵列基板行驱动电路， 其中， 所述阵列基板 行驱动电路的第 η级阵列基板行驱动单元还具有低频信号第一输入端、 低 频信号第二输入端， 所述第六栅极、 第六源极及第十四源极均连接至低频 信号第一输入端， 所述第十四槲极连接至低频信号第二输入端， 所述第十 柵极、 第十源极与第十五源极均连接至低频信号第二输入端， 所述第十五 *极连接至低频信号第一输入端， 所述低频信号第一输入端的输入信号为 低频信号或超低频信号， 所述低频信号第二输入端的输入信号为低频信号 或超低频信号。
11、 一种阵列基板行驱动电路， 包括级联的多级阵列基板行驱动单 元， 其中：
对于位于阵列基板行驱动电路的第二级至倒数第二级的任一第 η级阵 列基板行驱动单元， 所述第 11级阵列基板行驱动单元具有第 n-1 級信号第 一输入端、 第 η 1 级^ Τ号第二输入端、 第 n+1 级信号输入端、 第一输出端 及第二输出端， 其中， 所述第 n级阵列基板行驱动单元的第一输出端用于 驱动阵列基板的有源区； 所述第 n级阵列基板行驱动单元的第 ii-ί级信号 第一输入端、 第 n- 1级信号第二输入端及第 n+1级信号输入端分别电性连 接至第 n- 1级阵列基板行驱动单元的第一输出端、 第二输出端及第 11+1级 阵列基板行驱动单元的第一输出端， 所述第 n级阵列基板行驱动单元的第 一输出端电性连接至第 n+ 级阵列基板行驱动单元的第 n 1 级信号第一输 入端及第 11-1级阵列基板行 ·驱动单元的第 n+i级信号输入端， 所述第 11级 阵列基板行驱动单元的第二输出端电性连接至第 rH- 1 級阵列基板行驱动单 元的第 n- i级信号第二输入端；
对于位于阵列基板行驱动电路的第一级的第 n级阵列基板行驱动单 元， 所述第 n级阵列基板行驱动单元具有第 n 1级信号第一输入端、 第 n- 1 级.信号第二输入端、 第 η+〗 级信号输入端、 第一输出端及第二输出端， 其中， 所述第 η 级阵列基板行驱动单元的第一输出端用于驱动阵列基板的 有源区； 所述第 η级阵列基板行驱动单元的第 n- i 级信号第一输入端和第 n-1 级信号第二输入端均用于输入一脉冲激活信号， 所述第 n+ i 级信号输 入端电性连.接第 ri+l级阵列基板行驱动单元的第一输出端， 所述第 n级阵 列基板行驱动单元的第一输出端及第二输出端分别电性连接至第 n+ 级阵 列基板行驱动单元的第 n- 1 级信号第一输入端及第 η- 1 级信号第二输入 端；
对于位于阵列基板行驱动电路的倒数第一级的第 n级阵列基板行驱动 单元， 所述第 n级阵列基板行驱动单元具有第 n- 1 级信号第一输入端、 第 n— 1 级信号第二输入端、 第 n+1 级信号输入端、 第-—输出端及第二输出 端； 所述第 n级阵列基板行驱动单元的第 n- 1 级信号第一输入端及第二输 入端分别电性连接至第 n-1 级阵列基板行驱动单元的第一输出端及第二输 出端， 所述第 n级阵列基板行驱动单元的第 ii 级信号输入端用于输入一 脉冲激活信号， 所述第 n级阵列基板行驱动单元的第一输出端电性连接至 第 n— 1級阵列基板行驱动单元的第 n十 1级信号输入端且其第二输出端设置 为悬空； 对于位于阵列基板行驱动电路的第一至倒数第一级的任一第 n级 阵列基板行驱动单元， 所述第 η级阵列基板行驱动单元还具有时钟信号第 一输入端、 第一低电平输入端、 第二低电平输入端， 所述第一低电平输入 端用于输入第一低电平， 所述第二低电平输入端用于输入第二低电平， 且 所述第二低电平小于第一低电平；
对于位于阵列基板行驱动电路的第一至倒数第一级的任一第 11级阵列 基板行驱动单元， 所述第 η级阵列基板行驱动单元还包括：
上拉控制单元， 与第 η-1 级信号第一输入端及第 η-1 级信号第二输入
信具述
端有号电第性连 -接；
第上其第拉单元， 分别与上拉控制单元， 时钟信号第一输入端、 第一输出端 及第二输出端电性连.接；
第一下拉维持单元， 分别与第一低电平输入端、 第二低电平输入端、 上拉控制单元及上拉单元电性连接；
第二下拉维持单元， 分别与第一低电平输入端、 第二低电平输入端、 第一下拉维持单元、 上拉控制单元及上拉单元电性连接；
下拉单元， 分别与第 n+1 级信号输入端， 第一低电平输入端、 上拉控 制单元、 上拉单元、 第一下拉维持单元、 第二下拉维持单元及第一输出端 电性连接 ξ
其中， 所述时钟信号第一输入端的输入信号为第一时钟信号或第二时 钟信号， 所述第一时钟信号与第二时钟信号相位相反； 当所述阵列基板行- 驱动电路的第 n級阵列基板行驱动单元的时钟信号第一输入端的输入信号 为第一时钟信号时， 所述阵列基板行驱动电路的第 n- H 级阵列基板行驱动 单元的时钟信号第一输入端的输入.信号为第二时钟信号；
中， 所述上拉控制单元为一第一薄膜晶体管， 所述第一薄膜晶体管 -一槲极、 第一源极及第一漏极， 所述第一棚-极电性连接至第 n- 1 级 二输入端， 所述第一源极电性连接至第 n- 1 级信号第一输入端， 所 漏极分别与第一、 第二下拉维持单元、 下拉单元及上拉单元电性连 接；
其中， 所述上拉单元包括一电容、 第二薄膜晶体管及第三薄膜晶体 管， 所述第二薄膜晶体管具有第二柵极、 第二源极及第二漏极， 所述第三 薄膜晶体管具有第三柵极、 第三源极及第三漏极， 所述第二柵极分别与电 容的一端、 第一漏极、 第三栅极、 第一、 第二下拉维持单元及下拉单元电 性连接， 所述第二源极分别与第三源极、 时钟信号第一输入端电性连接， 所述第二漏极与第二输出电性连接， 所述第三漏极分别与第一输出端、 第 一、 第二下拉维持单元、 下拉单元及电容的另一端电性连接；
其中， 所述下拉单元包括第四、 五薄膜晶体管， 所述第 IS?薄膜晶体管 具有第四柵极、 第四源极及第四漏极， 所述第五薄膜晶体管具有第五栅 极.、 第五源极及第五漏极， 所述第四 t极.分别与第五 t极、 第 n- H 级信号 输入端电性连接， 所述第四源极分别与第一低电平输入端及第五 源极电 性连接， 所述第四漏极分别与第一漏极、 电容的一端、 第二栅极、 第三櫥 极及第一、 第二下拉维持单元电性连接， 所述第五漏极分别与第一输出 端、 第三源极、 电容的另一端及第一、 第二下拉维持单元电性连接； 其中， 所述第一下拉维持单元包括第六至第九薄膜晶体管， 所述第六 薄膜晶体管具有第六栅极、 第六源极及第六漏极， 所述第七薄膜晶体管具 有第七柵极、 第七源极及第七漏极， 所述第八薄膜晶体管具有第八栅极、 第八源极及第八漏极， 所述第九薄膜晶体管具有第九棚 ·极、 第九源极及第 九漏极， 所述第六漏极分别与第七漏极、 第八柵极及第九柵极电性连接， 所述第七柵极分别与第一漏极、 第九漏极、 电容的一端、 第二柵极、 第三 栅极、 第四漏极、 及第二下拉维持单元电性连接， 所述第七源极电性连接 至第二低电平输入端， 所述第八漏极分别与电容的另一端， 第五漏极、 第 二下拉维持单元及第一输出端电性连接， 所述第八源极与第一低电平输入 端电性连接， 所述第九源极与第一低电平输入端电性连接；
所述第二下拉维持单元包括第十至 葶膜晶体管， 所述第十薄膜 体管具有第十柵极、 第 -·]· 漏极， 所述第十一薄膜晶体管具有 第十一柵极、 第十一源极及第十一漏极， 所述第十二薄膜晶体管具有第十 二栅极、 第十二源极及第十二漏极， 所述第十三薄膜晶体管具有第十三栅 极、 第十三源极及第十三漏极， 所述第十漏极分别与第十一漏极、 第十二 栅极及第十三栅极电性连接， 所述第十一栅极分别与第一漏极、 第十三漏 极、 第七柵极、 第九漏极及电容的一端电性连接， 所述第十一源极电性连 接至第二低电平输入端， 所述第十二漏极分别与电容的另一端、 第八漏极 及第一输出端电性连接， 所述第十二源极与第一低电平输入端电性连接， 所述第十三源极与第一低电平输入端电性连.接。
】2、 如权利要求 11 所述的阵列基板行驱动电路， 其中， 所述阵列基 板行驱动电路的第 n级阵列基板行驱动单元还具有时钟信号第二输入端、 三输入端， 所述第六栅极与第
Figure imgf000025_0001
连接至时钟信4 入端， 所述第十柵极与第十源极均连接至时钟信号第三输入端， 所述时钟 信号第二输入端的输入信号为第一时钟信号， 所述时钟信号第三输入端的 输入信号为第二时钟信号。
13、 如权利要求 11 所述的阵列基板行驱动电路， 其中， 所述第一下 拉维持单 十四薄膜晶体管具有第十四 捬极、
Figure imgf000025_0002
漏极分别与第六漏极、 第七 漏极、 第八栅极及第九栅极电性连接， 所述第十四源极分别与第六栅极及 第六源极电性连接； 所述第二下拉维持单元还包括第十五薄膜晶体管， 所 述第十五薄膜晶体管具有第十五柵极、 第十五源极及第十五漏极， 所述第 十五漏极分别与第十漏极、 与第十一漏极、 第十二栅极及第十三橋极电性 连接， 所述第十五源极分别与第十櫥极及第十源极电性连接。 14、 如权利要求 13 所述的阵列基板行驱动电路， 其中， 所述阵列基 板行驱动电路的第
时钟信号第三输入端
Figure imgf000026_0001
钟信号第二输入端， 所述第十四柵极连接至时钟信号第三输入端， 所述第 十柵极、 第十源极与第十五源极均连接至时钟信号第三输入端， 所述第十 五柵极连接至时钟信号第二输入端， 所述时钟信号第二输入端的输入信号 为第一时钟信号， 所述时钟信号第三输入端的输入信号为第二时钟信号。
15、 如权利要求 13 所述的阵列基板行驱动电路， 其中， 所述阵列基 板行驱动电路的第 n級阵列基板行驱动单元还具有低频信号第一输入端。 低频信号第二输入端， 所述第六棚 '极、 第六源极及第十四源极均连接至低 频信号第一输入端， 所述第十四柵极连接至低频信号第二输入端， 所述第 十栅极、 第十源极与第十五源极均连接至低频信号第二输入端， 所述第十 五 *极连接至低频信号第一输入端， 所述低频信号第一输入端的输入信号 为低频信号或超低频信号， 所述低频信号第二输入端的输入信号为低频信 号或超低频信号。
PCT/CN2014/070947 2013-12-20 2014-01-21 阵列基板行驱动电路 WO2015089932A1 (zh)

Priority Applications (4)

Application Number Priority Date Filing Date Title
US14/241,078 US9240156B2 (en) 2013-12-20 2014-01-21 Gate-driver-on-array (GOA) circuit
JP2016539267A JP6240781B2 (ja) 2013-12-20 2014-01-21 アレイ基板行駆動回路
GB1607717.4A GB2534099B8 (en) 2013-12-20 2014-01-21 Gate-driver-on-array (GOA) circuit
KR1020167014118A KR101818383B1 (ko) 2013-12-20 2014-01-21 게이트 드라이버 온 어레이 회로

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
CN201310712607.8 2013-12-20
CN201310712607.8A CN103680453B (zh) 2013-12-20 2013-12-20 阵列基板行驱动电路

Publications (1)

Publication Number Publication Date
WO2015089932A1 true WO2015089932A1 (zh) 2015-06-25

Family

ID=50317816

Family Applications (1)

Application Number Title Priority Date Filing Date
PCT/CN2014/070947 WO2015089932A1 (zh) 2013-12-20 2014-01-21 阵列基板行驱动电路

Country Status (6)

Country Link
US (1) US9240156B2 (zh)
JP (1) JP6240781B2 (zh)
KR (1) KR101818383B1 (zh)
CN (1) CN103680453B (zh)
GB (1) GB2534099B8 (zh)
WO (1) WO2015089932A1 (zh)

Families Citing this family (71)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN103928007B (zh) * 2014-04-21 2016-01-20 深圳市华星光电技术有限公司 一种用于液晶显示的goa电路及液晶显示装置
CN103928008B (zh) * 2014-04-24 2016-10-05 深圳市华星光电技术有限公司 一种用于液晶显示的goa电路及液晶显示装置
US9501989B2 (en) 2014-04-29 2016-11-22 Shenzhen China Star Optoelectronics Technology Co. Gate driver for narrow bezel LCD
CN103928009B (zh) * 2014-04-29 2017-02-15 深圳市华星光电技术有限公司 用于窄边框液晶显示器的栅极驱动器
TWI486959B (zh) * 2014-05-05 2015-06-01 Au Optronics Corp 移位暫存器電路
CN104008742B (zh) 2014-05-20 2016-06-29 深圳市华星光电技术有限公司 一种扫描驱动电路及一种液晶显示装置
CN104008741A (zh) * 2014-05-20 2014-08-27 深圳市华星光电技术有限公司 一种扫描驱动电路及液晶显示装置
CN104008739B (zh) 2014-05-20 2017-04-12 深圳市华星光电技术有限公司 一种扫描驱动电路和一种液晶显示装置
CN104050941B (zh) 2014-05-27 2016-03-30 深圳市华星光电技术有限公司 一种栅极驱动电路
CN104091577B (zh) * 2014-07-15 2016-03-09 深圳市华星光电技术有限公司 应用于2d-3d信号设置的栅极驱动电路
CN104064158B (zh) * 2014-07-17 2016-05-04 深圳市华星光电技术有限公司 具有自我补偿功能的栅极驱动电路
CN104078021B (zh) * 2014-07-17 2016-05-04 深圳市华星光电技术有限公司 具有自我补偿功能的栅极驱动电路
CN104078022B (zh) * 2014-07-17 2016-03-09 深圳市华星光电技术有限公司 具有自我补偿功能的栅极驱动电路
CN104078019B (zh) * 2014-07-17 2016-03-09 深圳市华星光电技术有限公司 具有自我补偿功能的栅极驱动电路
CN104064159B (zh) * 2014-07-17 2016-06-15 深圳市华星光电技术有限公司 具有自我补偿功能的栅极驱动电路
CN104064160B (zh) * 2014-07-17 2016-06-15 深圳市华星光电技术有限公司 具有自我补偿功能的栅极驱动电路
CN104252853A (zh) * 2014-09-04 2014-12-31 京东方科技集团股份有限公司 移位寄存器单元及驱动方法、栅极驱动电路及显示器件
CN104157260B (zh) * 2014-09-10 2016-09-28 深圳市华星光电技术有限公司 基于igzo制程的栅极驱动电路
CN104157259B (zh) * 2014-09-10 2016-06-22 深圳市华星光电技术有限公司 基于igzo制程的栅极驱动电路
US9514695B2 (en) * 2014-10-31 2016-12-06 Shenzhen China Star Optoelectronics Technology Co., Ltd. Gate driver on array circuit and liquid crystal display device
CN104464658B (zh) * 2014-11-03 2016-11-16 深圳市华星光电技术有限公司 基于低温多晶硅半导体薄膜晶体管的goa电路
CN104409055B (zh) 2014-11-07 2017-01-11 深圳市华星光电技术有限公司 用于氧化物半导体薄膜晶体管的扫描驱动电路
CN104392701B (zh) * 2014-11-07 2016-09-14 深圳市华星光电技术有限公司 用于氧化物半导体薄膜晶体管的扫描驱动电路
CN104392700B (zh) * 2014-11-07 2016-09-14 深圳市华星光电技术有限公司 用于氧化物半导体薄膜晶体管的扫描驱动电路
CN104409057B (zh) * 2014-11-14 2017-09-29 深圳市华星光电技术有限公司 一种扫描驱动电路
CN104409058B (zh) * 2014-11-14 2017-02-22 深圳市华星光电技术有限公司 一种扫描驱动电路
CN104409056B (zh) 2014-11-14 2017-01-11 深圳市华星光电技术有限公司 一种扫描驱动电路
CN104464665B (zh) * 2014-12-08 2017-02-22 深圳市华星光电技术有限公司 一种扫描驱动电路
CN104464671B (zh) * 2014-12-12 2017-01-11 深圳市华星光电技术有限公司 一种扫描驱动电路
CN104505036B (zh) * 2014-12-19 2017-04-12 深圳市华星光电技术有限公司 一种栅极驱动电路
US9484111B2 (en) * 2014-12-30 2016-11-01 Shenzhen China Star Optoelectronics Technology Co., Ltd. Bidirectional scanning GOA circuit
CN104517577B (zh) * 2014-12-30 2016-10-12 深圳市华星光电技术有限公司 液晶显示装置及其栅极驱动器
CN104537991B (zh) * 2014-12-30 2017-04-19 深圳市华星光电技术有限公司 正反向扫描的栅极驱动电路
CN104966489B (zh) * 2015-06-30 2017-10-03 信利（惠州）智能显示有限公司 阵列基板行驱动电路
CN105047174B (zh) * 2015-09-16 2017-10-17 京东方科技集团股份有限公司 移位寄存器单元及其驱动方法、栅极驱动装置以及显示装置
US11127336B2 (en) 2015-09-23 2021-09-21 Boe Technology Group Co., Ltd. Gate on array (GOA) unit, gate driver circuit and display device
CN105096811B (zh) * 2015-09-23 2017-12-08 京东方科技集团股份有限公司 Goa单元、栅极驱动电路及显示装置
TWI574276B (zh) * 2015-12-23 2017-03-11 友達光電股份有限公司 移位暫存器及其控制方法
CN105469763B (zh) * 2015-12-28 2018-09-11 深圳市华星光电技术有限公司 栅极驱动单元、栅极驱动电路及显示装置
CN105528983B (zh) * 2016-01-25 2018-07-17 武汉华星光电技术有限公司 扫描驱动电路及具有该电路的平面显示装置
CN106157914B (zh) * 2016-08-31 2019-05-03 深圳市华星光电技术有限公司 一种栅极驱动电路
CN106297704B (zh) * 2016-08-31 2019-06-11 深圳市华星光电技术有限公司 一种栅极驱动电路
CN106251817B (zh) * 2016-08-31 2019-01-18 深圳市华星光电技术有限公司 一种goa驱动电路
CN108022560B (zh) 2016-11-01 2023-10-10 合肥鑫晟光电科技有限公司 栅极驱动电路及其驱动方法、显示基板和显示装置
CN106652918A (zh) * 2017-03-20 2017-05-10 京东方科技集团股份有限公司 一种goa单元及其驱动方法、goa电路、显示装置
CN107039016B (zh) * 2017-06-07 2019-08-13 深圳市华星光电技术有限公司 Goa驱动电路及液晶显示器
CN107146589A (zh) * 2017-07-04 2017-09-08 深圳市华星光电技术有限公司 Goa电路及液晶显示装置
CN107154244B (zh) * 2017-07-10 2019-08-02 深圳市华星光电技术有限公司 Goa电路及液晶显示装置
CN107358923B (zh) * 2017-07-12 2018-09-18 深圳市华星光电半导体显示技术有限公司 扫描驱动电路及显示装置
US10475390B2 (en) 2017-07-12 2019-11-12 Shenzhen China Star Optoelectronics Semiconductor Display Technology Co., Ltd Scanning driving circuit and display apparatus
CN107331360B (zh) * 2017-08-14 2019-12-24 深圳市华星光电半导体显示技术有限公司 Goa电路及液晶显示装置
CN109473069B (zh) * 2017-09-07 2021-03-23 瀚宇彩晶股份有限公司 栅极驱动电路和显示面板
CN107799083B (zh) * 2017-11-17 2020-02-07 武汉华星光电技术有限公司 一种goa电路
CN107993620B (zh) * 2017-11-17 2020-01-10 武汉华星光电技术有限公司 一种goa电路
US11004416B2 (en) * 2017-12-26 2021-05-11 HKC Corporation Limited Shift register circuit and display panel using the same
US11004415B2 (en) * 2017-12-26 2021-05-11 HKC Corporation Limited Shift register circuit and display panel using the same
CN107967889B (zh) * 2018-01-02 2021-08-03 京东方科技集团股份有限公司 移位寄存器单元、栅极驱动电路以及控制方法
CN108597431A (zh) * 2018-02-12 2018-09-28 京东方科技集团股份有限公司 移位寄存器单元及其控制方法、栅极驱动电路、显示装置
US20190285930A1 (en) * 2018-03-13 2019-09-19 Shenzhen China Star Optoelectronics Semiconductor Display Technology Co., Ltd. Gate driver on array (goa) unit, goa circuit, and liquid crystal display (lcd) panel
CN108922488B (zh) 2018-08-31 2020-05-12 重庆惠科金渝光电科技有限公司 阵列基板、显示面板及显示装置
CN109192154B (zh) * 2018-09-11 2021-08-06 昆山龙腾光电股份有限公司 栅极驱动电路及显示装置
CN109616060B (zh) * 2018-11-12 2021-02-05 福建华佳彩有限公司 一种低功耗电路
CN109272960B (zh) * 2018-11-13 2021-08-06 昆山龙腾光电股份有限公司 栅极驱动电路及显示装置
CN109410820B (zh) * 2018-12-15 2020-05-22 深圳市华星光电半导体显示技术有限公司 Goa电路及显示面板
CN109658858B (zh) * 2019-01-28 2021-01-26 合肥鑫晟光电科技有限公司 移位寄存器及其驱动方法、栅极驱动电路和显示装置
CN109935191A (zh) * 2019-04-10 2019-06-25 深圳市华星光电技术有限公司 Goa电路及显示面板
KR102275323B1 (ko) 2019-07-02 2021-07-09 박동산 낚싯대용 뒷받침대
KR102418561B1 (ko) 2020-04-29 2022-07-06 박동산 낚시대용 받침대의 고정장치
CN112562562B (zh) * 2020-12-01 2022-09-23 惠科股份有限公司 一种移位元暂存电路及显示面板
KR20220115484A (ko) 2021-02-10 2022-08-17 (주)다마스쿠스 낚시대 앞받침대 각도 조절장치
CN113270075A (zh) * 2021-04-25 2021-08-17 成都中电熊猫显示科技有限公司 Goa电路及液晶显示器

Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20080048712A1 (en) * 2006-08-24 2008-02-28 Samsung Electronics Co., Ltd. Gate driving circuit and display apparatus having the same
CN101639598A (zh) * 2008-08-01 2010-02-03 三星电子株式会社 显示装置
US20100260312A1 (en) * 2009-04-08 2010-10-14 Tsung-Ting Tsai Shift register of lcd devices
CN102136241A (zh) * 2010-12-30 2011-07-27 友达光电股份有限公司 移位暂存器电路
CN103021360A (zh) * 2012-10-11 2013-04-03 友达光电股份有限公司 可防止漏电的栅极驱动电路
CN103310755A (zh) * 2013-07-03 2013-09-18 深圳市华星光电技术有限公司 阵列基板行驱动电路

Family Cites Families (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP5128102B2 (ja) 2006-02-23 2013-01-23 三菱電機株式会社 シフトレジスタ回路およびそれを備える画像表示装置
TWI407443B (zh) * 2009-03-05 2013-09-01 Au Optronics Corp 移位暫存器
TWI397259B (zh) * 2010-05-10 2013-05-21 Au Optronics Corp 移位暫存器電路
KR102005485B1 (ko) * 2011-11-04 2019-07-31 삼성디스플레이 주식회사 표시 패널
CN102982777B (zh) * 2012-12-07 2015-10-07 京东方科技集团股份有限公司 显示装置的栅极驱动电路
CN103021466B (zh) * 2012-12-14 2016-08-03 京东方科技集团股份有限公司 移位寄存器及其工作方法、栅极驱动装置、显示装置
CN103345941B (zh) * 2013-07-03 2016-12-28 京东方科技集团股份有限公司 移位寄存器单元及驱动方法、移位寄存器电路及显示装置
KR102085152B1 (ko) * 2013-07-24 2020-03-06 삼성디스플레이 주식회사 게이트 구동회로 및 이를 포함하는 표시 장치
KR20150081872A (ko) * 2014-01-07 2015-07-15 삼성디스플레이 주식회사 표시 장치

Patent Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20080048712A1 (en) * 2006-08-24 2008-02-28 Samsung Electronics Co., Ltd. Gate driving circuit and display apparatus having the same
CN101639598A (zh) * 2008-08-01 2010-02-03 三星电子株式会社 显示装置
US20100260312A1 (en) * 2009-04-08 2010-10-14 Tsung-Ting Tsai Shift register of lcd devices
CN102136241A (zh) * 2010-12-30 2011-07-27 友达光电股份有限公司 移位暂存器电路
CN103021360A (zh) * 2012-10-11 2013-04-03 友达光电股份有限公司 可防止漏电的栅极驱动电路
CN103310755A (zh) * 2013-07-03 2013-09-18 深圳市华星光电技术有限公司 阵列基板行驱动电路

Also Published As

Publication number Publication date
KR101818383B1 (ko) 2018-01-12
US20150279288A1 (en) 2015-10-01
GB2534099A (en) 2016-07-13
CN103680453A (zh) 2014-03-26
JP6240781B2 (ja) 2017-11-29
US9240156B2 (en) 2016-01-19
GB2534099B8 (en) 2020-12-09
GB2534099B (en) 2020-11-04
JP2017509908A (ja) 2017-04-06
CN103680453B (zh) 2015-09-16
GB2534099A8 (en) 2020-12-09
GB201607717D0 (en) 2016-06-15
KR20160078438A (ko) 2016-07-04

Similar Documents

Publication Publication Date Title
WO2015089932A1 (zh) 阵列基板行驱动电路
CN102682699B (zh) 栅极驱动电路及显示器
WO2019134221A1 (zh) Goa电路
CN101122720B (zh) 栅极驱动器和具有所述栅极驱动器的显示装置
KR101478667B1 (ko) 표시 장치 및 이의 구동 방법
CN106128379B (zh) Goa电路
KR101471553B1 (ko) 게이트 구동 회로 및 이를 갖는 표시 장치
WO2015000187A1 (zh) 阵列基板行驱动电路
CN102467890B (zh) 移位寄存器单元、栅极驱动装置及液晶显示器
US8537094B2 (en) Shift register with low power consumption and liquid crystal display having the same
CN103985363B (zh) 栅极驱动电路、tft阵列基板、显示面板及显示装置
US9535275B2 (en) Array substrate driving circuit, array substrate, and corresponding liquid crystal display
WO2016161694A1 (zh) 基于p型薄膜晶体管的goa电路
WO2019095435A1 (zh) 一种goa电路
JP6231692B2 (ja) ゲート駆動回路及び駆動方法
WO2015018149A1 (zh) 移位寄存单元、移位寄存器、栅极驱动器和显示面板
WO2015018141A1 (zh) 移位寄存器单元及其驱动方法、移位寄存器与显示装置
WO2015100813A1 (zh) Goa电路结构
WO2015010382A1 (zh) 像素驱动电路和方法、阵列基板及液晶显示装置
KR20100094613A (ko) 게이트 구동회로 및 이를 구비한 표시 장치
WO2016008193A1 (zh) 具有自我补偿功能的栅极驱动电路
WO2022007147A1 (zh) Goa电路以及显示面板
KR20100075019A (ko) 게이트 구동 장치 및 이를 포함하는 액정 표시 장치
WO2015106464A1 (zh) 集成栅极驱动电路及具有集成栅极驱动电路的显示面板
US9799294B2 (en) Liquid crystal display device and GOA scanning circuit of the same

Legal Events

Date Code Title Description
WWE Wipo information: entry into national phase

Ref document number: 14241078

Country of ref document: US

121 Ep: the epo has been informed by wipo that ep was designated in this application

Ref document number: 14871722

Country of ref document: EP

Kind code of ref document: A1

ENP Entry into the national phase

Ref document number: 201607717

Country of ref document: GB

Kind code of ref document: A

Free format text: PCT FILING DATE = 20140121

ENP Entry into the national phase

Ref document number: 20167014118

Country of ref document: KR

Kind code of ref document: A

ENP Entry into the national phase

Ref document number: 2016539267

Country of ref document: JP

Kind code of ref document: A

NENP Non-entry into the national phase

Ref country code: DE

122 Ep: pct application non-entry in european phase

Ref document number: 14871722

Country of ref document: EP

Kind code of ref document: A1