KR101818383B1 - 게이트 드라이버 온 어레이 회로 - Google Patents

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Abstract

직렬 연결된 다단계 게이트 드라이버 온 어레이 유닛을 포함하는 게이트 드라이버 온 어레이 회로는, 제n단계 게이트 드라이버 온 어레이 유닛은 제(n-1)단계신호 제1입력단(21), 제(n-1)단계신호 제2입력단(22), 제(n+1)단계신호 입력단(23), 클럭신호 제1입력단(24), 제1로우레벨 입력단(25), 제2로우레벨 입력단(26), 제1출력단(27) 및 제2출력단(28)을 포함한다. 상기 제n단계 게이트 드라이버 온 어레이 유닛은 풀업제어유닛(42), 풀업유닛(44), 제1풀다운유지유닛(46), 제2풀다운유지유닛(47), 풀다운유닛(48)을 더 포함한다. 상기 게이트 드라이버 온 어레이 회로는 두 개의 로우레벨 신호를 도입하여 야기되는 게이트 드라이버 온 어레이의 기능성 불량과 회로의 짧은 운전 수명의 문제를 해결하여, 디스플레이 화면의 품질을 향상시킬 수 있다.

Description

게이트 드라이버 온 어레이 회로 {ARRAY SUBSTRATE ROW DRIVE CIRCUIT}
본 발명은 액정 디스플레이 분야에 관한 것으로, 특히 게이트 드라이버 온 어레이 회로에 관한 것이다.
액정 디스플레이(LCD, Liquid Crystal Display)는 얇은 몸체, 저전력 소모, 무방사선 등 다양한 장점이 있어, 광범위하게 적용되고 있다. 액정 디스플레이 장치 산업의 발전에 따라, 고해상도, 고휘도, 광시야각, 저전력소모 등과 같은 성능에 대한 요구 역시 점점 높아지고 있으며, 상응하는 기술 역시 지속적으로 개발되고 있다. 현재 시중의 액정 디스플레이 장치는 대부분 백라이트형 액정 디스플레이 장치로서, 액정 디스플레이 패널 및 백라이트 모듈(backlight module)을 포함한다. 액정 디스플레이 패널의 작동 원리는 두 장의 평행한 유리기판에 액정분자를 설치하고, 구동 회로를 이용하여 두 장의 유리기판에 구동전압을 인가하는 방식을 통해 액정분자의 방향 전환을 제어함으로써, 백라이트 모듈의 빛을 굴절시켜 화면을 생성하는 것이다.
최근 액정 디스플레이 장치의 발전은 고집적도, 저비용의 발전 추세를 보이고 있다. 그 중, 매우 중요한 기술 중 하나가 바로 게이트 드라이버 온 어레이(Gate Driver On Array, GOA)기술의 양상화의 구현이다. 게이트 드라이버 온 어레이 기술은 종래의 박막트랜지스터 액정 디스플레이의 전단계 어레이(Array) 공정을 이용하여 게이트 라인 스캔 구동신호 회로를 액정 디스플레이 패널의 어레이 기판에 제작함으로써, 게이트에 대한 순차적인 스캔을 구현하는 구동 기술이다. 게이트 드라이버 온 어레이 기술을 이용하여 게이트 라인 스캔 구동신호 회로를 액정 디스플레이 패널의 어레이 기판에 집적하면, 게이트 구동 집적회로 부분을 생략할 수 있으므로, 재료원가 및 제조공정 두 가지 방면에서 제품의 원가를 절감할 수 있다. 이러한 게이트 드라이버 온 어레이 기술을 이용하여 어레이 기판에 집적된 게이트 라인 스캔 구동신호 회로는 게이트 드라이버 온 어레이 회로라고도 칭한다. 게이트 드라이버 온 어레이 회로는 소량의 게이트 드라이버 온 어레이 유닛을 포함하며, 종래 기술 중 게이트 드라이버 온 어레이 회로의 게이트 드라이버 온 어레이 유닛의 회로도인 도 1을 참조하면, 구체적으로 풀업회로(100), 풀업제어회로(200), 풀다운회로(300), 제1풀다운유지회로(400) 및 제2풀다운유지회로(500)를 포함한다. 풀업회로(100)는 주로 클럭신호(CKn)를 게이트신호(Gn)로 출력하는 것을 담당하고; 풀업제어회로(200)는 풀업회로(100)의 턴온 시간을 제어하는 것을 담당하여, 일반적으로 이전 단계 게이트 드라이버 온 어레이 유닛이 전달하는 전송신호(STn-1)및 게이트신호(Gn-1)를 연결하며; 제1풀다운유지회로(400)는 제1시간에 게이트라인을 저전위로 풀다운시키는 것, 즉 게이트신호의 턴 오프를 담당하고; 제2풀다운유지회로(500)는 게이트신호(Gn)및 풀업회로(100)의 제어신호(Qn)를 오프 상태(즉, 음전위)로 유지시키는 것을 담당한다. 일반적으로 게이트 드라이버 온 어레이 회로에 두 줄의 로우레벨 신호라인이 설치되고, 상기 두 줄의 로우레벨 신호라인은 각각 제1로우레벨 신호(Vss1)및 제2로우레벨 신호(Vss2)를 제공하며, 상기 제2로우레벨(Vss2)을 이용하여 스캔회로가 턴 오프(유지) 시간에 있을경우 풀업회로(100)의 게이트 및 소스 사이의 전압차(Vgs)를 풀다운시킴으로써 풀업회로(100) 및 제2풀다운유지회로(500)의 누설전류를 감소시키는 작용을 하며; 콘덴서(Cboost)는 풀업회로(100)의 제어신호(Qn)의 2차 상승을 담당하므로, 게이트신호(Gn)출력에 유리하다.
그러나, 종래 기술의 게이트 드라이버 온 어레이 회로는 다음의 두 가지 단점이 있다.
첫째, 두 개의 상이한 음전위 사이에 도통 경로가 있다. 도 1의 등가 회로도인 도 2를 참조하면, L100은 박막트랜지스터(T100)를 통해 이전 단계의 게이트 드라이버 온 어레이 유닛과 연결되는 누설전류(Leakage Current) 루프회로이고, L200은 박막트랜지스터(T410)를 통해 본 단계의 게이트 드라이버 온 어레이 유닛과 연결되는 누설전류 루프회로이며, 종래 기술 중의 게이트 드라이버 온 어레이 회로는 누설전류 루프회로 L100과 L200 사이에 비교적 큰 전류 작용을 일으킬 수 있고, 전류의 크기는 풀다운포인트 Pn및 Kn의 전위와 직접적인 연관이 있으며, 도통 전류의 크기 역시 게이트 드라이버 온 어레이 회로의 단계 개수와 정비례하므로, Vss1및 Vss2신호원의 부담이 증가하게 되어, 화면 디스플레이의 심각한 이상을 야기할 수 있다.
둘째, 박막트랜지스터 T510 및 T610의 다이오드 설계는 풀다운포인트 Pn및 Kn의 고전위를 신속하게 방출할 수 없고, 마지막에 발생되는 Pn포인트 및 Kn포인트의 전압의 변화는 도 3에 도시된 바와 같으므로, 제1, 제2풀다운유지회로(400, 500)의 주요한 4개의 박막트랜지스터 T320, T420, T330, T430의 응력(Stress)을 증가시키게 되며, 최종적으로 게이트 드라이버 온 어레이 회로의 운전 수명에 영향을 줄 수 있다.
본 발명의 목적은 게이트 드라이버 온 어레이 기술을 이용하여 액정 디스플레이의 원가를 절감하고, 종래의 게이트 드라이버 온 어레이 회로에 두 개의 로우레벨 신호를 도입함으로 인하여 야기되는 게이트 드라이버 온 어레이 회로의 기능성 불량 및 게이트 드라이버 온 어레이 회로의 짧은 운전 수명의 문제를 해결하여, 디스플레이 화면의 품질을 향상시키는 게이트 드라이버 온 어레이 회로를 제공하는 것이다.
상술한 목적을 실현하기 위하여, 본 발명은 직렬 연결된 다단계 게이트 드라이버 온 어레이 유닛을 포함하는 게이트 드라이버 온 어레이 회로를 제공하고,
게이트 드라이버 온 어레이 회로의 제2단계 내지 마지막 제2단계에 위치하는 어느 하나의 제n단계 게이트 드라이버 온 어레이 유닛에 있어서, 상기 제n단계 게이트 드라이버 온 어레이 유닛은, 제(n-1)단계신호 제1입력단, 제(n-1)단계신호 제2입력단, 제(n+1)단계신호 입력단, 제1출력단 및 제2출력단을 구비하며, 상기 제n단계 게이트 드라이버 온 어레이 유닛의 제1출력단은 어레이 기판의 활성 영역을 구동하기 위한 것이고; 상기 제n단계 게이트 드라이버 온 어레이 유닛의 제(n-1)단계신호 제1입력단, 제(n-1)단계신호 제2입력단 및 제(n+1)단계신호 입력단은 각각 제(n-1)단계 게이트 드라이버 온 어레이 유닛의 제1출력단, 제2출력단 및 제(n+1)단계 어레이 기판 유닛의 제1출력단과 전기적으로 연결되고, 상기 제n단게 게이트 드라이버 온 어레이 유닛의 제1출력단은 각각 제(n+1)단계 게이트 드라이버 온 어레이 유닛의 제(n-1)단계신호 제1입력단 및 제(n-1)단계 게이트 드라이버 온 어레이 유닛의 제(n+1)단계신호 입력단과 전기적으로 연결되며, 상기 제n단계 게이트 드라이버 온 어레이 유닛의 제2출력단은 제(n+1)단계 게이트 드라이버 온 어레이 유닛의 제(n-1)단계신호 제2입력단과 전기적으로 연결되고;
게이트 드라이버 온 어레이 회로의 제1단계에 위치한 제n단계 게이트 드라이버 온 어레이 유닛에 있어서, 상기 제n단계 게이트 드라이버 온 어레이 유닛은 제(n-1)단계신호 제1입력단, 제(n-1)단계신호 제2입력단, 제(n+1)단계신호 입력단, 제1출력단 및 제2출력단을 구비하며, 상기 제n단계 게이트 드라이버 온 어레이 유닛의 제1출력단은 어레이 기판의 활성 영역을 구동하기 위한 것이고; 상기 제n단계 게이트 드라이버 온 어레이 유닛의 제(n-1)단계신호 제1입력단 및 제(n-1)단계신호 제2입력단은 모두 펄스 활성화 신호를 입력하기 위한 것이며, 상기 제(n+1)단계신호 입력단은 제(n+1)단계 게이트 드라이버 온 어레이 유닛의 제1출력단과 전기적으로 연결되고, 상기 제n단계 게이트 드라이버 온 어레이 유닛의 제1출력단 및 제2출력단은 각각 제(n+1)단계 게이트 드라이버 온 어레이 유닛의 제(n-1)단계신호 제1입력단 및 제(n-1)단계신호 제2입력단과 전기적으로 연결되며;
게이트 드라이버 온 어레이 회로의 마지막 제1단계에 위치하는 제n단계 게이트 드라이버 온 어레이 유닛에 있어서, 상기 제n단계 게이트 드라이버 온 어레이 유닛은 제(n-1)단계신호 제1입력단, 제(n-1)단계신호 제2입력단, 제(n+1)단계신호 입력단, 제1출력단 및 제2출력단을 포함하고; 상기 제n단계 게이트 드라이버 온 어레이 유닛의 제(n-1)단계신호 제1입력단 및 제2입력단은 각각 제(n-1)단계 게이트 드라이버 온 어레이 유닛의 제1출력단 및 제2출력단과 전기적으로 연결되고, 상기 제n단계 게이트 드라이버 온 어레이 유닛의 제(n+1)단계신호 입력단은 펄스 활성화 신호를 입력하기 위한 것이며, 상기 제n단계 게이트 드라이버 온 어레이 유닛의 제1출력단은 제(n-1)단계 게이트 드라이버 온 어레이 유닛의 제(n+1)단계신호 입력단과 전기적으로 연결되며, 제2출력단은 개방되어 설치되고; 게이트 드라이버 온 어레이 회로의 제1 내지 마지막 제1단계에 위치하는 어느 하나의 제n단계 게이트 드라이버 온 어레이 유닛에 있어서, 상기 제n단계 게이트 드라이버 온 어레이 유닛은 클럭신호 제1입력단, 제1로우레벨 입력단, 제2로우레벨 입력단을 더 구비하고, 상기 제1로우레벨 입력단은 제1로우레벨을 입력하기 위한 것이고, 상기 제2로우레벨 입력단은 제2로우레벨을 입력하기 위한 것으로, 상기 제2로우레벨은 제1로우레벨 보다 작으며;
게이트 드라이버 온 어레이 회로의 제1 내지 마지막 제1단계에 위치한 어느 하나의 제n단계 게이트 드라이버 온 어레이 유닛에 있어서, 상기 제n단계 게이트 드라이버 온 어레이 유닛은,
제(n-1)단계신호 제1입력단 및 제(n-1)단계신호 제2입력단과 전기적으로 연결되는 풀업제어유닛;
각각 풀업제어유닛, 클럭신호 제1입력단, 제1출력단 및 제2출력단과 전기적으로 연결되는 풀업유닛;
각각 제1로우레벨 입력단, 제2로우레벨 입력단, 풀업제어유닛 및 풀업유닛과 전기적으로 연결되는 제1풀다운유지유닛;
각각 제1로우레벨 입력단, 제2로우레벨 입력단, 제1풀다운유지유닛, 풀업제어유닛 및 풀업유닛과 전기적으로 연결되는 제2풀다운유지유닛;
각각 제(n+1)단계신호 입력단, 제1로우레벨 입력단, 풀업제어유닛, 풀업유닛, 제1풀다운유지유닛, 제2풀다운유지유닛 및 제1출력단과 전기적으로 연결되는 풀다운유닛을 더 포함한다.
상기 클럭신호 제1입력단의 입력신호는 제1클럭신호 혹은 제2클럭신호이며, 상기 제1클럭신호와 제2클럭신호의 위상은 반대이며; 상기 게이트 드라이버 온 어레이 회로의 제n단계 게이트 드라이버 온 어레이 유닛의 클럭신호 제1입력단의 입력신호가 제1클럭신호일 때, 상기 게이트 드라이버 온 어레이 회로의 제(n+1)단계 게이트 드라이버 온 어레이 유닛의 클럭신호 제1입력단의 입력신호는 제2클럭신호이다.
상기 풀업제어유닛은 제1박막트랜지스터이고, 상기 제1박막트랜지스터는 제1게이트, 제1소스 및 제1드레인을 포함하고, 상기 제1게이트는 제(n-1)단계신호 제2입력단과 전기적으로 연결되고, 상기 제1소스는 제(n-1)단계신호 제1입력단과 전기적으로 연결되며, 상기 제1드레인은 각각 제1, 제2풀다운유지유닛, 풀다운유닛 및 풀업유닛과 전기적으로 연결된다.
상기 풀업유닛은 콘덴서, 제2박막트랜지스터 및 제3박막트랜지스터를 포함하고, 상기 제2박막트랜지스터는 제2게이트, 제2소스 및 제2드레인을 구비하며, 상기 제3박막트랜지스터는 제3게이트, 제3소스 및 제3드레인을 구비하고, 상기 제2게이트는 각각 콘덴서의 일단, 제1드레인, 제3게이트, 제1, 제2풀다운유지유닛 및 풀다운유닛과 전기적으로 연결되며, 상기 제2소스는 각각 제3소스, 클럭신호 제1입력단과 전기적으로 연결되고, 상기 제2드레인은 제2출력단과 전기적으로 연결되며, 상기 제3드레인은 각각 제1출력단, 제1, 제2풀다운유기유닛, 풀다운유닛 및 콘텐서의 타단과 전기적으로 연결된다.
상기 풀다운유닛은 제4, 5박막트랜지스터를 포함하고, 상기 제4박막트랜지스터는 제4게이트, 제4소스 및 제4드레인을 구비하고, 상기 제5박막트랜지스터는 제5게이트, 제5소스 및 제5드레인을 구비하며, 상기 제4게이트는 각각 제5게이트, 제(n+1)단계신호 입력단과 전기적으로 연결되고, 상기 제4소스는 각각 제1로우레벨 입력단 및 제5소스와 전기적으로 연결되며, 상기 제4드레인는 각각 제1드레인, 콘덴서의 일단, 제2게이트, 제3게이트 및 제1, 제2풀다운유지유닛과 전기적으로 연결되며, 상기 제5드레인은 각각 제1출력단, 제3소스, 콘덴서의 타단 및 제1, 제2풀다운유지유닛과 전기적으로 연결된다.
상기 제1풀다운유지회로는 제6 내지 제9박막트랜지스터를 포함하고, 상기 제6박막트랜지스터는 제6게이트, 제6소스 및 제6드레인을 구비하며, 상기 제7박막트랜지스터는 제7게이트, 제7소스 및 제7드레인을 구비하고, 상기 제8박막트랜지스터는 제8게이트, 제8소스 및 제8드레인을 구비하며, 상기 제9박막트랜지스터는 제9게이트, 제9소스 및 제9드레인을 구비하고, 상기 제6드레인은 각각 제7드레인, 제8게이트 및 제9게이트와 전기적으로 연결되고, 상기 제7게이트는 각각 제1드레인, 제9드레인, 콘덴서의 일단, 제2게이트, 제3게이트, 제4드레인 및 제2풀다운유지유닛과 전기적으로 연결되며, 상기 제7소스는 제2로우레벨 입력단과 전기적으로 연결되고, 상기 제8드레인은 각각 콘덴서의 타단, 제5드레인, 제2풀다운유지유닛 및 제1출력단과 전기적으로 연결되고, 상기 제8소스는 제1로우레벨 입력단과 전기적으로 연결되며, 상기 제9소스는 제1로우레벨 입력단과 전기적으로 연결되고;
상기 제2풀다운유지회로는 제10 내지 제13 박막트랜지스터를 포함하고, 상기 제10박막트랜지스터는 제10게이트, 제10소스 및 제10드레인을 구비하고, 상기 제11박막트랜지스터는 제11게이트, 제11소스 및 제11드레인을 구비하며, 상기 제12박막트랜지스터는 제12게이트, 제12소스 및 제12드레인을 구비하고, 상기 제13박막트랜지스터는 제13게이트, 제13소스 및 제13드레인을 구비하며, 상기 제10드레인은 각각 제11드레인, 제12게이트 및 제13게이트와 전기적으로 연결되고, 상기 11게이트는 각각 제1드레인, 제13드레인, 제7게이트, 제9드레인 및 콘덴서의 일단과 전기적으로 연결되며, 상기 제11소스는 제2로우레벨 입력단과 전기적으로 연결되고, 상기 제12드레인은 각각 콘덴서의 타단, 제8드레인 및 제1출력단과 전기적으로 연결되며, 상기 제12소스는 제1로우레벨 입력단과 전기적으로 연결되고, 상기 제13소스는 제1로우레벨 입력단과 전기적으로 연결된다.
상기 게이트 드라이버 온 어레이 회로의 제n단계 게이트 드라이버 온 어레이 유닛은 클럭신호 제2입력단, 클럭신호 제3입력단을 더 구비하며, 상기 제6게이트 및 제6소스는 모두 클럭신호의 제2입력단에 연결되고, 상기 제10게이트와 제10소스는 모두 클럭신호 제3입력단에 연결되며, 상기 클럭신호 제2입력단의 입력신호는 제1클럭신호이고, 상기 클럭신호 제3입력단의 입력신호는 제2클럭신호이다.
상기 제1풀다운유지유닛은 제14박막트랜지스터를 더 포함하며, 제14박막트랜지스터는 제14게이트, 제14소스 및 제14드레인을 구비하고, 상기 제14드레인은 각각 제6드레인, 제7드레인, 제8게이트 및 제9게이트와 전기적으로 연결되며, 상기 제14소스는 각각 제6게이트 및 제6소스와 전기적으로 연결되고; 상기 제2풀다운유지유닛은 제15박막트랜지스터를 더 포함하며, 제15박막트랜지스터는 제15게이트, 제15소스 및 제15드레인을 구비하고, 상기 제15드레인은 각각 제10드레인, 제11드레인, 제12게이트 및 제13게이트와 전기적으로 연결되며, 상기 제15소스는 각각 제10게이트 및 제10소스와 전기적으로 연결된다.
상기 게이트 드라이버 온 어레이 회로의 제n단계 게이트 드라이버 온 어레이 유닛은 클럭신호 제2입력단, 클럭신호 제3입력단을 더 구비하며, 상기 제6게이트, 제6소스 및 제14소스는 모두 클럭신호 제2입력단에 연결되고, 상기 제14게이트는 클럭신호 제3입력단에 연결되며, 상기 제10게이트, 제10소스 및 제15소스는 모두 클럭신호 제3입력단에 연결되고, 상기 제15게이트는 클럭신호 제2입력단에 연결되며, 상기 클럭신호 제2입력단의 입력신호는 제1클럭신호이고, 상기 클럭신호 제3입력단의 입력신호는 제2클럭신호이다.
상기 게이트 드라이버 온 어레이 회로의 제n단계 게이트 드라이버 온 어레이 유닛은 저주파신호 제1입력단, 저주파신호 제2입력단을 더 구비하며, 상기 제6게이트, 제6소스 및 제14소스는 모두 저주파신호 제1입력단에 연결되고, 상기 제14게이트는 저주파신호 제2입력단에 연결되며, 상기 제10게이트, 제10소스 및 제15소스는 모두 저주파신호 제2입력단에 연결되고, 상기 제15게이트는 저주파신호 제1입력단에 연결되며, 상기 저주파신호 제1입력단의 입력신호는 저주파신호 혹은 초저주파신호이고, 상기 저주파신호 제2입력단의 입력신호는 저주파신호 혹은 초저주파신호이다.
본 발명은 본 발명은 직렬 연결된 다단계 게이트 드라이버 온 어레이 유닛을 포함하는 게이트 드라이버 온 어레이 회로를 더 제공하며,
게이트 드라이버 온 어레이 회로의 제2단계 내지 마지막 제2단계에 위치하는 어느 하나의 제n단계 게이트 드라이버 온 어레이 유닛에 있어서, 상기 제n단계 게이트 드라이버 온 어레이 유닛은, 제(n-1)단계신호 제1입력단, 제(n-1)단계신호 제2입력단, 제(n+1)단계신호 입력단, 제1출력단 및 제2출력단을 구비하며, 상기 제n단계 게이트 드라이버 온 어레이 유닛의 제1출력단은 어레이 기판의 활성 영역을 구동하기 위한 것이고; 상기 제n단계 게이트 드라이버 온 어레이 유닛의 제(n-1)단계신호 제1입력단, 제(n-1)단계신호 제2입력단 및 제(n+1)단계신호 입력단은 각각 제(n-1)단계 게이트 드라이버 온 어레이 유닛의 제1출력단, 제2출력단 및 제(n+1)단계 어레이 기판 유닛의 제1출력단과 전기적으로 연결되고, 상기 제n단게 게이트 드라이버 온 어레이 유닛의 제1출력단은 각각 제(n+1)단계 게이트 드라이버 온 어레이 유닛의 제(n-1)단계신호 제1입력단 및 제(n-1)단계 게이트 드라이버 온 어레이 유닛의 제(n+1)단계신호 입력단과 전기적으로 연결되며, 상기 제n단계 게이트 드라이버 온 어레이 유닛의 제2출력단은 제(n+1)단계 게이트 드라이버 온 어레이 유닛의 제(n-1)단계신호 제2입력단과 전기적으로 연결되고;
게이트 드라이버 온 어레이 회로의 제1단계에 위치한 제n단계 게이트 드라이버 온 어레이 유닛에 있어서, 상기 제n단계 게이트 드라이버 온 어레이 유닛은 제(n-1)단계신호 제1입력단, 제(n-1)단계신호 제2입력단, 제(n+1)단계신호 입력단, 제1출력단 및 제2출력단을 구비하며, 상기 제n단계 게이트 드라이버 온 어레이 유닛의 제1출력단은 어레이 기판의 활성 영역을 구동하기 위한 것이고; 상기 제n단계 게이트 드라이버 온 어레이 유닛의 제(n-1)단계신호 제1입력단 및 제(n-1)단계신호 제2입력단은 모두 펄스 활성화 신호를 입력하기 위한 것이며, 상기 제(n+1)단계신호 입력단은 제(n+1)단계 게이트 드라이버 온 어레이 유닛의 제1출력단과 전기적으로 연결되고, 상기 제n단계 게이트 드라이버 온 어레이 유닛의 제1출력단 및 제2출력단은 각각 제(n+1)단계 게이트 드라이버 온 어레이 유닛의 제(n-1)단계신호 제1입력단 및 제(n-1)단계신호 제2입력단과 전기적으로 연결되며;
게이트 드라이버 온 어레이 회로의 마지막 제1단계에 위치하는 제n단계 게이트 드라이버 온 어레이 유닛에 있어서, 상기 제n단계 게이트 드라이버 온 어레이 유닛은 제(n-1)단계신호 제1입력단, 제(n-1)단계신호 제2입력단, 제(n+1)단계신호 입력단, 제1출력단 및 제2출력단을 포함하고; 상기 제n단계 게이트 드라이버 온 어레이 유닛의 제(n-1)단계신호 제1입력단 및 제2입력단은 각각 제(n-1)단계 게이트 드라이버 온 어레이 유닛의 제1출력단 및 제2출력단과 전기적으로 연결되고, 상기 제n단계 게이트 드라이버 온 어레이 유닛의 제(n+1)단계신호 입력단은 펄스 활성화 신호를 입력하기 위한 것이며, 상기 제n단계 게이트 드라이버 온 어레이 유닛의 제1출력단은 제(n-1)단계 게이트 드라이버 온 어레이 유닛의 제(n+1)단계신호 입력단과 전기적으로 연결되며, 제2출력단은 개방되어 설치되고; 게이트 드라이버 온 어레이 회로의 제1 내지 마지막 제1단계에 위치하는 어느 하나의 제n단계 게이트 드라이버 온 어레이 유닛에 있어서, 상기 제n단계 게이트 드라이버 온 어레이 유닛은 클럭신호 제1입력단, 제1로우레벨 입력단, 제2로우레벨 입력단을 더 구비하고, 상기 제1로우레벨 입력단은 제1로우레벨을 입력하기 위한 것이고, 상기 제2로우레벨 입력단은 제2로우레벨을 입력하기 위한 것으로, 상기 제2로우레벨은 제1로우레벨 보다 작으며;
게이트 드라이버 온 어레이 회로의 제1 내지 마지막 제1단계에 위치한 어느 하나의 제n단계 게이트 드라이버 온 어레이 유닛에 있어서, 상기 제n단계 게이트 드라이버 온 어레이 유닛은,
제(n-1)단계신호 제1입력단 및 제(n-1)단계신호 제2입력단과 전기적으로 연결되는 풀업제어유닛;
각각 풀업제어유닛, 클럭신호 제1입력단, 제1출력단 및 제2출력단과 전기적으로 연결되는 풀업유닛;
각각 제1로우레벨 입력단, 제2로우레벨 입력단, 풀업제어유닛 및 풀업유닛과 전기적으로 연결되는 제1풀다운유지유닛;
각각 제1로우레벨 입력단, 제2로우레벨 입력단, 제1풀다운유지유닛, 풀업제어유닛 및 풀업유닛과 전기적으로 연결되는 제2풀다운유지유닛;
각각 제(n+1)단계신호 입력단, 제1로우레벨 입력단, 풀업제어유닛, 풀업유닛, 제1풀다운유지유닛, 제2풀다운유지유닛 및 제1출력단과 전기적으로 연결되는 풀다운유닛을 더 포함하고;
상기 클럭신호 제1입력단의 입력신호는 제1클럭신호 혹은 제2클럭신호이며, 상기 제1클럭신호와 제2클럭신호의 위상은 반대이며; 상기 게이트 드라이버 온 어레이 회로의 제n단계 게이트 드라이버 온 어레이 유닛의 클럭신호 제1입력단의 입력신호가 제1클럭신호일 때, 상기 게이트 드라이버 온 어레이 회로의 제(n+1)단계 게이트 드라이버 온 어레이 유닛의 클럭신호 제1입력단의 입력신호는 제2클럭신호이며;
상기 풀업제어유닛은 제1박막트랜지스터이고, 상기 제1박막트랜지스터는 제1게이트, 제1소스 및 제1드레인을 포함하고, 상기 제1게이트는 제(n-1)단계신호 제2입력단과 전기적으로 연결되고, 상기 제1소스는 제(n-1)단계신호 제1입력단과 전기적으로 연결되며, 상기 제1드레인은 각각 제1, 제2풀다운유지유닛, 풀다운유닛 및 풀업유닛과 전기적으로 연결되고;
상기 풀업유닛은 콘덴서, 제2박막트랜지스터 및 제3박막트랜지스터를 포함하고, 상기 제2박막트랜지스터는 제2게이트, 제2소스 및 제2드레인을 구비하며, 상기 제3박막트랜지스터는 제3게이트, 제3소스 및 제3드레인을 구비하고, 상기 제2게이트는 각각 콘덴서의 일단, 제1드레인, 제3게이트, 제1, 제2풀다운유지유닛 및 풀다운유닛과 전기적으로 연결되며, 상기 제2소스는 각각 제3소스, 클럭신호 제1입력단과 전기적으로 연결되고, 상기 제2드레인은 제2출력단과 전기적으로 연결되며, 상기 제3드레인은 각각 제1출력단, 제1, 제2풀다운유기유닛, 풀다운유닛 및 콘텐서의 타단과 전기적으로 연결되며;
상기 풀다운유닛은 제4, 5박막트랜지스터를 포함하고, 상기 제4박막트랜지스터는 제4게이트, 제4소스 및 제4드레인을 구비하고, 상기 제5박막트랜지스터는 제5게이트, 제5소스 및 제5드레인을 구비하며, 상기 제4게이트는 각각 제5게이트, 제(n+1)단계신호 입력단과 전기적으로 연결되고, 상기 제4소스는 각각 제1로우레벨 입력단 및 제5소스와 전기적으로 연결되며, 상기 제4드레인는 각각 제1드레인, 콘덴서의 일단, 제2게이트, 제3게이트 및 제1, 제2풀다운유지유닛과 전기적으로 연결되며, 상기 제5드레인은 각각 제1출력단, 제3소스, 콘덴서의 타단 및 제1, 제2풀다운유지유닛과 전기적으로 연결되고;
상기 제1풀다운유지회로는 제6 내지 제9박막트랜지스터를 포함하고, 상기 제6박막트랜지스터는 제6게이트, 제6소스 및 제6드레인을 구비하며, 상기 제7박막트랜지스터는 제7게이트, 제7소스 및 제7드레인을 구비하고, 상기 제8박막트랜지스터는 제8게이트, 제8소스 및 제8드레인을 구비하며, 상기 제9박막트랜지스터는 제9게이트, 제9소스 및 제9드레인을 구비하고, 상기 제6드레인은 각각 제7드레인, 제8게이트 및 제9게이트와 전기적으로 연결되고, 상기 제7게이트는 각각 제1드레인, 제9드레인, 콘덴서의 일단, 제2게이트, 제3게이트, 제4드레인 및 제2풀다운유지유닛과 전기적으로 연결되며, 상기 제7소스는 제2로우레벨 입력단과 전기적으로 연결되고, 상기 제8드레인은 각각 콘덴서의 타단, 제5드레인, 제2풀다운유지유닛 및 제1출력단과 전기적으로 연결되고, 상기 제8소스는 제1로우레벨 입력단과 전기적으로 연결되며, 상기 제9소스는 제1로우레벨 입력단과 전기적으로 연결되고;
상기 제2풀다운유지회로는 제10 내지 제13 박막트랜지스터를 포함하고, 상기 제10박막트랜지스터는 제10게이트, 제10소스 및 제10드레인을 구비하고, 상기 제11박막트랜지스터는 제11게이트, 제11소스 및 제11드레인을 구비하며, 상기 제12박막트랜지스터는 제12게이트, 제12소스 및 제12드레인을 구비하고, 상기 제13박막트랜지스터는 제13게이트, 제13소스 및 제13드레인을 구비하며, 상기 제10드레인은 각각 제11드레인, 제12게이트 및 제13게이트와 전기적으로 연결되고, 상기 11게이트는 각각 제1드레인, 제13드레인, 제7게이트, 제9드레인 및 콘덴서의 일단과 전기적으로 연결되며, 상기 제11소스는 제2로우레벨 입력단과 전기적으로 연결되고, 상기 제12드레인은 각각 콘덴서의 타단, 제8드레인 및 제1출력단과 전기적으로 연결되며, 상기 제12소스는 제1로우레벨 입력단과 전기적으로 연결되고, 상기 제13소스는 제1로우레벨 입력단과 전기적으로 연결된다.
상기 게이트 드라이버 온 어레이 회로의 제n단계 게이트 드라이버 온 어레이 유닛은 클럭신호 제2입력단, 클럭신호 제3입력단을 더 구비하며, 상기 제6게이트 및 제6소스는 모두 클럭신호의 제2입력단에 연결되고, 상기 제10게이트와 제10소스는 모두 클럭신호 제3입력단에 연결되며, 상기 클럭신호 제2입력단의 입력신호는 제1클럭신호이고, 상기 클럭신호 제3입력단의 입력신호는 제2클럭신호이다.
상기 제1풀다운유지유닛은 제14박막트랜지스터를 더 포함하며, 제14박막트랜지스터는 제14게이트, 제14소스 및 제14드레인을 구비하고, 상기 제14드레인은 각각 제6드레인, 제7드레인, 제8게이트 및 제9게이트와 전기적으로 연결되며, 상기 제14소스는 각각 제6게이트 및 제6소스와 전기적으로 연결되고; 상기 제2풀다운유지유닛은 제15박막트랜지스터를 더 포함하며, 제15박막트랜지스터는 제15게이트, 제15소스 및 제15드레인을 구비하고, 상기 제15드레인은 각각 제10드레인, 제11드레인, 제12게이트 및 제13게이트와 전기적으로 연결되며, 상기 제15소스는 각각 제10게이트 및 제10소스와 전기적으로 연결된다.
상기 게이트 드라이버 온 어레이 회로의 제n단계 게이트 드라이버 온 어레이 유닛은 클럭신호 제2입력단, 클럭신호 제3입력단을 더 구비하며, 상기 제6게이트, 제6소스 및 제14소스는 모두 클럭신호 제2입력단에 연결되고, 상기 제14게이트는 클럭신호 제3입력단에 연결되며, 상기 제10게이트, 제10소스 및 제15소스는 모두 클럭신호 제3입력단에 연결되고, 상기 제15게이트는 클럭신호 제2입력단에 연결되며, 상기 클럭신호 제2입력단의 입력신호는 제1클럭신호이고, 상기 클럭신호 제3입력단의 입력신호는 제2클럭신호이다.
상기 게이트 드라이버 온 어레이 회로의 제n단계 게이트 드라이버 온 어레이 유닛은 저주파신호 제1입력단, 저주파신호 제2입력단을 더 구비하며, 상기 제6게이트, 제6소스 및 제14소스는 모두 저주파신호 제1입력단에 연결되고, 상기 제14게이트는 저주파신호 제2입력단에 연결되며, 상기 제10게이트, 제10소스 및 제15소스는 모두 저주파신호 제2입력단에 연결되고, 상기 제15게이트는 저주파신호 제1입력단에 연결되며, 상기 저주파신호 제1입력단의 입력신호는 저주파신호 혹은 초저주파신호이고, 상기 저주파신호 제2입력단의 입력신호는 저주파신호 혹은 초저주파신호이다.
본 발명의 게이트 드라이브 온 어레이 회로는, 두 개의 로우레벨 신호를 이용하여 풀다운유지유닛의 박막트랜지스터의 누설전류를 저하시키고, 그 중 전위가 비교적 낮은 제2로우레벨은 풀다운포인트 Pn및 Kn에 저전위를 제공하는 것만 담당하고, 전위가 비교적 높은 제1로우레벨은 풀다운포인트 Qn및 Gn에 저전위를 제공하는 것을 담당하여, 풀다운포인트 Qn및 Gn의 개방 시 풀다운포인트 Pn및 Kn의 전위를 저하시킬 수 있으므로 Qn및 Gn의 충전에 유리할 뿐만 아니라, 회로의 두 개의 로우레벨 신호 사이의 누설전류 루프회로를 차단하여, 두 개의 로우레벨 신호 사이의 누설전류를 대폭 감소시킬 수 있으므로, 게이트 드라이브 온 어레이 회로의 성능을 향상시키고, 디스플레이 화면의 품질이 향상되며, 또한 원래의 제6박막트랜지스터 및 제10박막트랜지스터의 다이오드 설계에 제14박막트랜지스터 및 제15박막트랜지스터를 추가하여, 풀다운포인트 Pn및 Kn에 대해 방전을 수행함으로써, Pn및 Kn포인트의 전위가 제1클럭신호(CK1) 및 제2클럭신호(CK2)의 변화에 따라 고, 저의 변화를 구현하고, 교체 작용을 발생할 수 있으므로 제8, 9박막트랜지스터 및 제12, 13박막트랜지스터가 받은 압력 작용을 감소시켜 게이트 드라이브 온 어레이 회로의 사용 수명을 연장시킴과 동시에, 저주파 또는 초저주파신호를 이용하여 풀다운유지유닛을 제어함으로써 회로의 전력 소모를 효과적으로 감소시킬 수 있다.
이하 첨부도면을 결합하여, 본 발명의 구체적인 실시예에 대해 상세히 설명하며, 본 발명의 기술 방안 및 기타 유익한 효과가 자명해질 것이다.
도면 중,
도 1은 종래 기술 중의 게이트 드라이버 온 어레이 회로의 회로도이다.
도 2는 도 1의 등가 회로도이다.
도 3은 도 1의 게이트 드라이브 온 어레이 회로의 구동 시퀀스도이다.
도 4는 본 발명의 게이트 드라이브 온 어레이 회로의 바람직한 일실시예의 회로도이다.
도 5는 도 4의 게이트 드라이브 온 어레이 회로의 구동 시퀀스도이다.
도 6은 박막트랜지스터 특성 Ⅰ-Ⅴ 곡선도이다.
도 7은 본 발명의 게이트 드라이브 온 어레이 회로의 다른 바람직한 일실시예의 회로도이다.
도 8은 도 7의 게이트 드라이브 온 어레이 회로의 구동 시퀀스도이다.
도 9는 본 발명의 게이트 드라이브 온 어레이 회로의 또 다른 바람직한 일실시예의 회로도이다.
도 10은 도 9의 게이트 드라이브 온 어레이 회로의 구동 시퀀스도이다.
본 발명의 특징 및 기술 내용을 더욱 구체적으로 이해할 수 있도록, 이하 본 발명과 관련된 상세한 설명과 첨부도면을 참조하기 바라며, 단 첨부도면은 단지 참고 및 설명용으로만 제공될 뿐, 본 발명을 제한하기 위한 것이 아니다.
본 발명이 채택한 기술 수단 및 그 효과를 더욱 구체적으로 밝히기 위하여, 이하 본 발명의 바람직한 실시예 및 그 도면을 결합하여 상세히 설명한다.
도 4 내지 도 6을 참조하면, 본 발명은 직렬 연결된 다단계 게이트 드라이버 온 어레이 유닛을 포함하는 게이트 드라이버 온 어레이 회로를 제공하고,
게이트 드라이버 온 어레이 회로의 제2단계 내지 마지막 제2단계에 위치하는 어느 하나의 제n단계 게이트 드라이버 온 어레이 유닛에 있어서, 상기 제n단계 게이트 드라이버 온 어레이 유닛은, 제(n-1)단계신호 제1입력단(21)(Gn-1),제(n-1)단계신호 제2입력단(22)(STn-1),제(n+1)단계신호 입력단(23)(Gn+1),제1출력단(27)(Gn)및 제2출력단(28)(STn)을 구비하며, 상기 제n단계 게이트 드라이버 온 어레이 유닛의 제1출력단(27)(Gn)은 어레이 기판의 활성 영역을 구동하기 위한 것이고; 상기 제n단계 게이트 드라이버 온 어레이 유닛의 제(n-1)단계신호 제1입력단(21)(Gn-1),제(n-1)단계신호 제2입력단(22)(STn-1)및 제(n+1)단계신호 입력단(23)(Gn+1)은 각각 제(n-1)단계 게이트 드라이버 온 어레이 유닛의 제1출력단(27)(Gn),제2출력단(28)(STn)및 제(n+1)단계 어레이 기판 유닛의 제1출력단(27)(Gn)과 전기적으로 연결되고, 상기 제n단게 게이트 드라이버 온 어레이 유닛의 제1출력단(27)(Gn)은 각각 제(n+1)단계 게이트 드라이버 온 어레이 유닛의 제(n-1)단계신호 제1입력단(21)(Gn-1)및 제(n-1)단계 게이트 드라이버 온 어레이 유닛의 제(n+1)단계신호 입력단(23)(Gn+1)과 전기적으로 연결되며, 상기 제n단계 게이트 드라이버 온 어레이 유닛의 제2출력단(28)(STn)은 제(n+1)단계 게이트 드라이버 온 어레이 유닛의 제(n-1)단계신호 제2입력단(22)(STn-1)과 전기적으로 연결되고;
게이트 드라이버 온 어레이 회로의 제1단계에 위치한 제n단계 게이트 드라이버 온 어레이 유닛에 있어서, 상기 제n단계 게이트 드라이버 온 어레이 유닛은 제(n-1)단계신호 제1입력단(21)(Gn-1),제(n-1)단계신호 제2입력단(22)(STn-1),제(n+1)단계신호 입력단(23)(Gn+1),제1출력단(27)(Gn)및 제2출력단(28)(STn)을 구비하며, 상기 제n단계 게이트 드라이버 온 어레이 유닛의 제1출력단(27)(Gn)은 어레이 기판의 활성 영역을 구동하기 위한 것이고; 상기 제n단계 게이트 드라이버 온 어레이 유닛의 제(n-1)단계신호 제1입력단(21)(Gn-1)및 제(n-1)단계신호 제2입력단(22)(STn-1)은 모두 펄스 활성화 신호를 입력하기 위한 것이며, 상기 제(n+1)단계신호 입력단(23)(Gn+1)은 제(n+1)단계 게이트 드라이버 온 어레이 유닛의 제1출력단(27)(Gn)과 전기적으로 연결되고, 상기 제n단계 게이트 드라이버 온 어레이 유닛의 제1출력단(27)(Gn)및 제2출력단(28)(STn)은 각각 제(n+1)단계 게이트 드라이버 온 어레이 유닛의 제(n-1)단계신호 제1입력단(21)(Gn-1)및 제(n-1)단계신호 제2입력단(22)(STn-1)과 전기적으로 연결되고;
게이트 드라이버 온 어레이 회로의 마지막 제1단계에 위치한 제n단계 게이트 드라이버 온 어레이 유닛에 있어서, 상기 제n단계 게이트 드라이버 온 어레이 유닛은 제(n-1)단계신호 제1입력단(21)(Gn-1),제(n-1)단계신호 제2입력단(22)(STn-1),제(n+1)단계신호 입력단(23)(Gn+1),제1출력단(27)(Gn)및 제2출력단(28)(STn)을 포함하고; 상기 제n단계 게이트 드라이버 온 어레이 유닛의 제(n-1)단계신호 제1입력단(21)(Gn-1)및 제2입력단(22)(STn-1)은 각각 제(n-1)단계 게이트 드라이버 온 어레이 유닛의 제1출력단(27)(Gn)및 제2출력단(28)(STn)과 전기적으로 연결되고, 상기 제n단계 게이트 드라이버 온 어레이 유닛의 제(n+1)단계신호 입력단(23)(Gn+1)은 펄스 활성화 신호를 입력하기 위한 것이며, 상기 제n단계 게이트 드라이버 온 어레이 유닛의 제1출력단(27)(Gn)은 제(n-1)단계 게이트 드라이버 온 어레이 유닛의 제(n+1)단계신호 입력단(23)(Gn+1)과 전기적으로 연결되며, 제2출력단(28)(STn)은 개방되어 설치되고;
게이트 드라이버 온 어레이 회로의 제1 내지 마지막 제1단계에 위치하는 어느 하나의 제n단계 게이트 드라이버 온 어레이 유닛에 있어서, 상기 제n단계 게이트 드라이버 온 어레이 유닛은 클럭신호 제1입력단(24), 제1로우레벨 입력단(25), 제2로우레벨 입력단(26)을 더 포함하고, 상기 제1로우레벨 입력단(25)은 제1로우레벨(Vss1)을 입력하고, 상기 제2로우레벨 입력단(26)은 제2로우레벨(Vss2)을 입력하며, 상기 제2로우레벨(Vss2)은 제1로우레벨(Vss1)보다 작으며;
게이트 드라이버 온 어레이 회로의 제1 내지 마지막 제1단계에 위치한 어느 하나의 제n단계 게이트 드라이버 온 어레이 유닛에 있어서, 상기 제n단계 게이트 드라이버 온 어레이 유닛은,
제(n-1)단계신호 제1입력단(21) 및 제(n-1)단계신호 제2입력단(22)과 전기적으로 연결되는 풀업제어유닛(42);
각각 풀업제어유닛(42), 클럭신호 제1입력단(21), 제1출력단(27) 및 제2출력단(28)과 전기적으로 연결되는 풀업유닛(44);
각각 제1로우레벨 입력단(25), 제2로우레벨 입력단(26), 풀업제어유닛(42) 및 풀업유닛(44)과 전기적으로 연결되는 제1풀다운유지유닛(46);
각각 제1로우레벨 입력단(25), 제2로우레벨 입력단(26), 제1풀다운유지유닛(46), 풀업제어유닛(42) 및 풀업유닛(44)과 전기적으로 연결되는 제2풀다운유지유닛(47);
각각 제(n+1)단계신호 입력단(23), 제1로우레벨 입력단(25), 풀업제어유닛(42), 풀업유닛(44), 제1풀다운유지유닛(46), 제2풀다운유지유닛(47) 및 제1출력단(27)과 전기적으로 연결되는 풀다운유닛(48)을 더 포함한다.
본 실시예에서, 상기 게이트 드라이버 온 어레이 회로의 제n단계 게이트 드라이버 온 어레이 유닛은 클럭신호 제2입력단(31), 클럭신호 제3입력단(31)를 더 구비한다. 상기 클럭신호 제1입력단(24)의 입력신호는 제1클럭신호(CK1) 혹은 제2클럭신호(CK2)이며, 상기 클럭신호 제2입력단(31)의 입력신호는 제1클럭신호(CK1)이고, 상기 클럭신호 제3입력단(32)의 입력신호는 제2클럭신호(CK2)이며, 상기 제1클럭신호(CK1)와 제2클럭신호(CK2)의 위상은 반대이며; 즉, 신호 CK1 및 CK2의 고, 저 전위는 동일한 시간 내에서 서로 반대이며; 상기 게이트 드라이버 온 어레이 회로의 제n단계 게이트 드라이버 온 어레이 유닛의 클럭신호 제1입력단(24)의 입력신호가 제1클럭신호(CK1)일 경우, 상기 게이트 드라이버 온 어레이 회로의 제(n+1)단계 게이트 드라이버 온 어레이 유닛의 클럭신호 제1입력단(24)의 입력신호는 제2클럭신호(CK2)이다.
상기 풀업제어유닛(42)은 제1박막트랜지스터(T1)이고, 상기 제1박막트랜지스터(T1)는 제1게이트(g1), 제1소스(s1) 및 제1드레인(d1)을 포함하고, 상기 제1게이트(g1)는 제(n-1)단계신호 제2입력단(22)과 전기적으로 연결되고, 상기 제1소스(s1)는 제(n-1)단계신호 제1입력단(21)과 전기적으로 연결되며, 상기 제1드레인(d1)은 각각 제1, 제2풀다운유지유닛(46, 47), 풀다운유닛(48) 및 풀업유닛(44)과 전기적으로 연결된다.
상기 풀업유닛(44)은 콘덴서(Cb),제2박막트랜지스터(T2) 및 제3박막트랜지스터(T3)를 포함하고, 상기 제2박막트랜지스터(T2)는 제2게이트(g2), 제2소스(s2) 및 제2드레인(d2)을 포함하며, 상기 제3박막트랜지스터(T3)는 제3게이트(g3), 제3소스(s3) 및 제3드레인(d3)을 포함하고, 상기 제2게이트(g2)는 각각 콘덴서(Cb)의 일단, 제1드레인(g1), 제3게이트(g3), 제1, 제2풀다운유지유닛(46, 47) 및 풀다운유닛(48)과 전기적으로 연결되며, 상기 제2소스(s2)는 각각 제3소스(s3), 클럭신호 제1입력단(24)과 전기적으로 연결되고, 상기 제2드레인(d2)은 제2출력단(28)과 전기적으로 연결되며, 상기 제3드레인(d3)은 각각 제1출력단(27), 제1, 제2풀다운유기유닛(46, 47), 풀다운유닛(48) 및 콘텐서(Cb)의 타단과 전기적으로 연결된다.
상기 풀다운유닛(48)은 제4, 5박막트랜지스터(T4, T5)를 포함하고, 상기 제4박막트랜지스터(T4)는 제4게이트(g4), 제4소스(s4) 및 제4드레인(d4)을 포함하고, 상기 제5박막트랜지스터(T5)는 제5게이트(g5), 제5소스(s5) 및 제5드레인(g5)을 포함하며, 상기 제4게이트(g4)는 각각 제5게이트(g5), 제(n+1)단계신호 입력단(23)과 전기적으로 연결되고, 상기 제4게이트(g4)는 각각 제1로우레벨 입력단 및 제5소스(s1)와 전기적으로 연결되며, 제4드레인(d4)는 각각 제1드레인(d1), 콘덴서(Cb)의 일단, 제2게이트(g2), 제3게이트(g3) 및 제1, 제2풀다운유지유닛(46, 47)과 전기적으로 연결되며, 상기 제5드레인(d5)은 각각 제1입력단(27), 제3소스(s3), 콘덴서(Cb)의 타단 및 제1, 제2풀다운유지유닛(46, 47)과 전기적으로 연결된다.
상기 제1풀다운유지회로(46)는 제6 내지 제9박막트랜지스터(T6, T7, T8, T9)를 포함하고, 상기 제6박막트랜지스터(T6)는 제6게이트(g6), 제6소스(s6) 및 제6드레인(d6)을 포함하며, 상기 제7박막트랜지스터(T7)는 제7게이트(g7), 제7소스(s7) 및 제7드레인(d7)을 포함하고, 상기 제8박막트랜지스터(T8)는 제8게이트(g8), 제8소스(s8) 및 제8드레인(d8)을 포함하며, 상기 제9박막트랜지스터(T9)는 제9게이트(g9), 제9소스(s9) 및 제9드레인(d9)을 포함하고, 상기 제6게이트(g6)와 제6소스(s6)는 모두 클럭신호 제2입력단(31)에 연결되며, 상기 제6드레인(d6)은 각각 풀다운포인트(Pn),제7드레인(d7), 제8게이트(g8) 및 제9게이트(g9)와 전기적으로 연결되고, 상기 제7게이트(g7)는 각각 제1드레인(d1), 제9드레인(d9), 콘덴서(Cb)의 일단, 제2게이트(g2), 제3게이트(g3), 제4드레인(d4) 및 제2풀다운유지유닛(47)과 전기적으로 연결되며, 상기 제7소스(s7)는 제2로우레벨 입력단(26)과 전기적으로 연결되고, 상기 제8드레인(d8)은 각각 콘덴서(Cb)의 타단, 제2풀다운유지유닛(47) 및 제1출력단(27)(Gn)과 전기적으로 연결되며, 상기 제8소스(s8)는 제1로우레벨 입력단(25)과 전기적으로 연결되고, 상기 제9소스(s9)는 제1로우레벨 입력단(25)과 전기적으로 연결된다.
상기 제8박막트랜지스터(T8)는 주로 제1출력단(27)(Gn)의 저전위 유지를 담당하고, 제9박막트랜지스터(T9)는 주로 풀다운포인트(Qn)의 저전위 유지를 담당하며, 제7박막트랜지스터(T7)는 주로 Qn이 고전위에 있을 때 풀다운포인트Pn과 Kn을 저전위에 놓이도록 함과 아울러, 제1풀다운유지유닛(46)을 턴오프하여 풀다운포인트(Qn)가 제1출력단(27)(Gn)에 영향을 주는 것을 방지하는 것을 담당하며, 제2로우레벨(Vss2)이 제1로우레벨(Vss1)보다 작으므로 제8, 9박막 트랜지스터(T8, T9)의 누설전류를 저하시킬 수 있다.
상기 제2풀다운유지회로(47)는 제10 내지 제13박막트랜지스터(T10, T11, T12, T13)를 포함하고, 상기 제10박막트랜지스터(T10)는 제10게이트(g10), 제10소스(s10) 및 제10드레인(d10)을 포함하고, 상기 제11박막트랜지스터(T11)는 제11게이트(g11), 제11소스(s11) 및 제11드레인(d11)을 포함하며, 상기 제12박막트랜지스터(T12)는 제12게이트(g12), 제12소스(s12) 및 제12드레인(d12)을 포함하고, 상기 제13박막트랜지스터(T13)는 제13게이트(g13), 제13소스(s13) 및 제13드레인(d13)을 포함하며, 상기 제10게이트(g10)와 제10소스(s10)는 모두 클럭신호 제3입력단(32)과 연결되고, 상기 제10드레인(d10)은 각각 풀다운포인트(Kn),제11드레인(d11), 제12게이트(g12) 및 제13게이트(g13)와 전기적으로 연결되고, 상기 제11게이트(g11)는 각각 제1드레인(d1), 제13드레인(d13), 제7게이트(g7), 제9드레인(d9) 및 콘덴서(Cb)의 일단과 전기적으로 연결되며, 상기 제11소스(s11)는 제2로우레벨 입력단(26)과 전기적으로 연결되고, 상기 제12드레인(d12)은 각각 콘덴서(Cb)의 타단, 제8드레인(d8) 및 제1출력단(27)(Gn)과 전기적으로 연결되며, 상기 제12소스(s12)는 제1로우레벨 입력단(25)과 전기적으로 연결되고, 상기 제13소스(s13)는 제1로우레벨 입력단과 전기적으로 연결된다.
상기 제12박막트랜지스터(T12)는 주로 제1출력단(27)(Gn)의 저전위 유지를 담당하고, 제13박막트랜지스터(T13)는 주로 풀다운포인트(Qn)의 저전위 유지를 담당하며, 제11박막트랜지스터(T7)는 주로 Qn이 고전위에 있을 때 풀다운포인트 Pn및 Kn을 저전위에 놓이도록 함과 아울러, 제2풀다운유지유닛(47)을 턴오프하여 풀다운포인트(Qn)이 제1출력단(27)(Gn)에 영향을 주는 것을 방지하는 것을 담당하며, 제2로우레벨(Vss2)이 제1로우레벨(Vss1)보다 작으므로 제12, 13박막 트랜지스터(T12, T13)의 누설전류를 저하시킬 수 있다.
도 5를 참조하면, 도면 중 신호 CK1 및 CK2는 동일한 시간 내에 고, 저 전위가 서로 반대되는 두 개의 클럭신호를 뜻하며, 제2로우레벨(Vss2)은 제1로우레벨(Vss1)보다 작고, Gn및 Gn+1은 이웃한 두 단계의 게이트 드라이버 온 어레이 유닛의 제2출력단(27)의 출력신호이며, Qn및 Gn은 Vss1의 저전위까지 풀다운될 수 있고, Pn및 Kn은 Qn및 Gn이 고전위일 때 Vss2의 저전위까지 풀다운될 수 있음을 볼 수 있으며, 이러한 제8, 9박막트랜지스터(T8, T9) 및 제12, 13박막트랜지스터(T12, T13)의 게이트 및 소스의 상대 전위(Vgs)는 0보다 작고(Vgs=Vss2-Vss1),통상적으로 박막트랜지스터의 오프 상태 누설전류가 최저인 위치는 게이트 및 소스의 상대 전위(Vgs)가 0보다 작은 위치에 있기 때문에(예를 들면, 도 6), 본 실시예의 게이트 드라이버 온 어레이 회로는 제8, 제9박막트랜지스터(T8, T9) 및 제12, 13박막트랜지스터(T12, T13)의 누설전류를 효과적으로 감소시킬 수 있다.
본 발명이 제공하는 게이트 드라이버 온 어레이 회로의 다른 실시예인 도 7 내지 도 8을 참조하면, 본 실시예에서 상기 제1풀다운유지유닛(46)은 제14박막트랜지스터(T14)를 더 포함하며, 제14박막트랜지스터(T14)는 제14게이트(g14), 제14소스(s14) 및 제14드레인(d14)을 포함하며, 상기 제14게이트(g14)는 클럭신호 제3입력단(32)과 연결되고, 상기 제14드레인(d14)은 각각 제6드레인(d6), 제7드레인(d7), 제8게이트(g8) 및 제9게이트(g9)와 전기적으로 연결되고, 상기 제14소스(s14)는 각각 제6게이트(g6), 제6소스(g6 ) 및 클럭신호 제2입력단(31)과 전기적으로 연결된다. 상기 제2풀다운유지유닛(47)은 제15박막트랜지스터(T15)를 더 포함하며, 상기 제15박막트랜지스터(T15)는 제15게이트(g15), 제15소스(s15) 및 제15드레인(d15)을 포함하며, 상기 제15게이트(g15)는 클럭신호 제2입력단(31)과 연결되고, 상기 제15소스(s15)는 각각 제10소스(s10), 제10게이트(g10) 및 클럭신호 제3입력단(32)과 연결되고, 상기 제15드레인(d15)은 각각 제10드레인(d10), 제11드레인(d11), 제12게이트(g12) 및 제13게이트(g13)와 전기적으로 연결된다.
본 실시예에서, 제1, 2풀다운유지유닛(46, 47)은 원래의 제6박막 트랜지스터(T6) 및 제10박막 트랜지스터(T10)의 다이오드 설계의 결함에 대하여 개선하였으며, 풀다운포인트 Pn및 Kn에 대한 방전 수행을 담당하는 제14박막트랜지스터(T14) 및 제15박막트랜지스터(T15)를 추가하여, 풀다운포인트 Pn및 Kn의 전위를 제1클럭신호(CK1) 또는 제2클럭신호(CK2)의 저전위까지 신속하게 풀다운하고, 제1, 2풀다운유지유닛(46, 47)의 교체 작용을 통해 Pn및 Kn포인트의 전위가 제1클럭신호(CK1) 및 제2클럭신호(CK2)의 변화를 따라 고, 저의 변화를 구현함으로써, 교체 작용을 발생시킬 수 있고, 더 나아가 제8, 9박막트랜지스터(T8, T9) 및 제12, 13박막트랜지스터(T12, T13)가 받은 응력(Stress) 작용을 감소시킬 수 있다.
본 발명이 제공하는 게이트 드라이버 온 어레이 회로의 또 다른 일실시예인 도 9 내지 도 10을 참조하면, 본 실시예는 도 7에 도시된 실시예와 기본적으로 동일하며, 유일하게 다른 점은 본 실시예의 제1, 2풀다운유지유닛(46, 47)의 클럭신호 제2, 3입력단(31, 32)은 저주파신호 제1, 제입력단(34, 35)으로 변경되고, 상기 저주파신호 제1, 2입력단(34, 35)의 입력되는 신호는 저주파 또는 초저주파신호 LC1 및 LC2인 것이며, 이렇게 하여 제1, 2풀다운유지유닛(46, 47)의 전력 소모를 감소시킬 수 있고, 제1, 2풀다운유지유닛(46, 47)이 계속 작동 상태에 있기 때문에, 게이트 드라이버 온 어레이 회로의 단계 수가 비교적 많을 경우, 고주파신호를 사용하여 게이트 드라이버 온 어레이 회로의 전력소모를 증가시킬 수 있다.
상술한 바를 종합해보면, 본 발명의 게이트 드라이브 온 어레이 회로는 두 개의 로우레벨 신호를 이용하여 풀다운유지유닛의 박막트랜지스터의 누설전류를 저하시키고, 전위가 비교적 낮은 제2로우레벨은 풀다운포인트 Pn및 Kn에 저전위를 제공하는 것만 담당하고, 전위가 비교적 높은 제1로우레벨은 풀다운포인트 Qn및 Gn에 저전위를 제공하는 것만 담당하므로, 즉 풀다운포인트 Qn및 Gn의 개방 시 풀다운포인트 Pn및 Kn의 전위를 저하시킬 수 있으므로, Qn및 Gn의 충전에 유리하며, 또한 회로 중 두 개의 로우레벨 신호 사이의 누설전류 회로를 차단하여, 두 개의 로우레벨 신호 사이의 누설전류를 대폭 감소시킬 수 있으므로, 게이트 드라이브 온 어레이 회로의 성능을 향상시키고, 디스플레이 화면의 품질이 향상되며, 또한 원래의 제6박막트랜지스터 및 제10박막트랜지스터의 다이오드 설계에 제14박막트랜지스터 및 제15박막트랜지스터를 추가하여, 풀다운포인트 Pn및 Kn에 대해 방전을 수행함으로써, Pn및 Kn포인트의 전위가 제1클럭신호(CK1) 및 제2클럭신호(CK2)의 변화에 따라 고, 저의 변화를 구현하고, 교체 작용을 발생할 수 있으므로 제8, 9박막트랜지스터 및 제12, 13박막트랜지스터가 받은 압력 작용을 감소시켜 게이트 드라이브 온 어레이 회로의 사용 수명을 연장시킴과 동시에, 저주파 또는 초저주파신호를 이용하여 풀다운유지유닛을 제어함으로써 회로의 전력 소모를 효과적으로 감소시킬 수 있다.
이상으로, 본 분야의 보통 기술자라면 본 발명의 기술방안과 기술 구상에 따라 기타 각종 상응하는 변경과 변형을 실시할 수 있으며, 이러한 변경과 변형은 모두 본 발명의 청구항의 보호범위에 속하여야 한다.

Claims (15)

  1. 직렬 연결된 다단계 게이트 드라이버 온 어레이 유닛을 포함하는 게이트 드라이버 온 어레이 회로에 있어서,
    게이트 드라이버 온 어레이 회로의 제2단계 내지 마지막 제2단계에 위치하는 어느 하나의 제n단계 게이트 드라이버 온 어레이 유닛에 있어서, 상기 제n단계 게이트 드라이버 온 어레이 유닛은, 제(n-1)단계신호 제1입력단, 제(n-1)단계신호 제2입력단, 제(n+1)단계신호 입력단, 제1출력단 및 제2출력단을 구비하며, 상기 제n단계 게이트 드라이버 온 어레이 유닛의 제1출력단은 어레이 기판의 활성 영역을 구동하기 위한 것이고; 상기 제n단계 게이트 드라이버 온 어레이 유닛의 제(n-1)단계신호 제1입력단, 제(n-1)단계신호 제2입력단 및 제(n+1)단계신호 입력단은 각각 제(n-1)단계 게이트 드라이버 온 어레이 유닛의 제1출력단, 제2출력단 및 제(n+1)단계 어레이 기판 유닛의 제1출력단과 전기적으로 연결되고, 상기 제n단계 게이트 드라이버 온 어레이 유닛의 제1출력단은 각각 제(n+1)단계 게이트 드라이버 온 어레이 유닛의 제(n-1)단계신호 제1입력단 및 제(n-1)단계 게이트 드라이버 온 어레이 유닛의 제(n+1)단계신호 입력단과 전기적으로 연결되며, 상기 제n단계 게이트 드라이버 온 어레이 유닛의 제2출력단은 제(n+1)단계 게이트 드라이버 온 어레이 유닛의 제(n-1)단계신호 제2입력단과 전기적으로 연결되고;
    게이트 드라이버 온 어레이 회로의 제1단계에 위치한 제n단계 게이트 드라이버 온 어레이 유닛에 있어서, 상기 제n단계 게이트 드라이버 온 어레이 유닛은 제(n-1)단계신호 제1입력단, 제(n-1)단계신호 제2입력단, 제(n+1)단계신호 입력단, 제1출력단 및 제2출력단을 구비하며, 상기 제n단계 게이트 드라이버 온 어레이 유닛의 제1출력단은 어레이 기판의 활성 영역을 구동하기 위한 것이고; 상기 제n단계 게이트 드라이버 온 어레이 유닛의 제(n-1)단계신호 제1입력단 및 제(n-1)단계신호 제2입력단은 모두 펄스 활성화 신호를 입력하기 위한 것이며, 상기 제(n+1)단계신호 입력단은 제(n+1)단계 게이트 드라이버 온 어레이 유닛의 제1출력단과 전기적으로 연결되고, 상기 제n단계 게이트 드라이버 온 어레이 유닛의 제1출력단 및 제2출력단은 각각 제(n+1)단계 게이트 드라이버 온 어레이 유닛의 제(n-1)단계신호 제1입력단 및 제(n-1)단계신호 제2입력단과 전기적으로 연결되며;
    게이트 드라이버 온 어레이 회로의 마지막 제1단계에 위치하는 제n단계 게이트 드라이버 온 어레이 유닛에 있어서, 상기 제n단계 게이트 드라이버 온 어레이 유닛은 제(n-1)단계신호 제1입력단, 제(n-1)단계신호 제2입력단, 제(n+1)단계신호 입력단, 제1출력단 및 제2출력단을 포함하고; 상기 제n단계 게이트 드라이버 온 어레이 유닛의 제(n-1)단계신호 제1입력단 및 제2입력단은 각각 제(n-1)단계 게이트 드라이버 온 어레이 유닛의 제1출력단 및 제2출력단과 전기적으로 연결되고, 상기 제n단계 게이트 드라이버 온 어레이 유닛의 제(n+1)단계신호 입력단은 펄스 활성화 신호를 입력하기 위한 것이며, 상기 제n단계 게이트 드라이버 온 어레이 유닛의 제1출력단은 제(n-1)단계 게이트 드라이버 온 어레이 유닛의 제(n+1)단계신호 입력단과 전기적으로 연결되며, 제2출력단은 개방되어 설치되고; 게이트 드라이버 온 어레이 회로의 제1 내지 마지막 제1단계에 위치하는 어느 하나의 제n단계 게이트 드라이버 온 어레이 유닛에 있어서, 상기 제n단계 게이트 드라이버 온 어레이 유닛은 클럭신호 제1입력단, 제1로우레벨 입력단, 제2로우레벨 입력단을 더 구비하고, 상기 제1로우레벨 입력단은 제1로우레벨을 입력하기 위한 것이고, 상기 제2로우레벨 입력단은 제2로우레벨을 입력하기 위한 것으로, 상기 제2로우레벨은 제1로우레벨 보다 작으며;
    게이트 드라이버 온 어레이 회로의 제1 내지 마지막 제1단계에 위치한 어느 하나의 제n단계 게이트 드라이버 온 어레이 유닛에 있어서, 상기 제n단계 게이트 드라이버 온 어레이 유닛은,
    제(n-1)단계신호 제1입력단 및 제(n-1)단계신호 제2입력단과 전기적으로 연결되는 풀업제어유닛;
    각각 풀업제어유닛, 클럭신호 제1입력단, 제1출력단 및 제2출력단과 전기적으로 연결되는 풀업유닛;
    각각 제1로우레벨 입력단, 제2로우레벨 입력단, 풀업제어유닛 및 풀업유닛과 전기적으로 연결되는 제1풀다운유지유닛;
    각각 제1로우레벨 입력단, 제2로우레벨 입력단, 제1풀다운유지유닛, 풀업제어유닛 및 풀업유닛과 전기적으로 연결되는 제2풀다운유지유닛;
    각각 제(n+1)단계신호 입력단, 제1로우레벨 입력단, 풀업제어유닛, 풀업유닛, 제1풀다운유지유닛, 제2풀다운유지유닛 및 제1출력단과 전기적으로 연결되는 풀다운유닛을 더 포함하고;
    상기 풀업제어유닛은 제1박막트랜지스터이고, 상기 제1박막트랜지스터는 제1게이트, 제1소스 및 제1드레인을 포함하고, 상기 제1게이트는 제(n-1)단계신호 제2입력단과 전기적으로 연결되고, 상기 제1소스는 제(n-1)단계신호 제1입력단과 전기적으로 연결되며, 상기 제1드레인은 각각 제1, 제2풀다운유지유닛, 풀다운유닛 및 풀업유닛과 전기적으로 연결되고;
    상기 풀업유닛은 콘덴서, 제2박막트랜지스터 및 제3박막트랜지스터를 포함하고, 상기 제2박막트랜지스터는 제2게이트, 제2소스 및 제2드레인을 구비하며, 상기 제3박막트랜지스터는 제3게이트, 제3소스 및 제3드레인을 구비하고, 상기 제2게이트는 각각 콘덴서의 일단, 제1드레인, 제3게이트, 제1, 제2풀다운유지유닛 및 풀다운유닛과 전기적으로 연결되며, 상기 제2소스는 각각 제3소스, 클럭신호 제1입력단과 전기적으로 연결되고, 상기 제2드레인은 제2출력단과 전기적으로 연결되며, 상기 제3드레인은 각각 제1출력단, 제1, 제2풀다운유기유닛, 풀다운유닛 및 콘텐서의 타단과 전기적으로 연결되고;
    상기 풀다운유닛은 제4, 5박막트랜지스터를 포함하고, 상기 제4박막트랜지스터는 제4게이트, 제4소스 및 제4드레인을 구비하고, 상기 제5박막트랜지스터는 제5게이트, 제5소스 및 제5드레인을 구비하며, 상기 제4게이트는 각각 제5게이트, 제(n+1)단계신호 입력단과 전기적으로 연결되고, 상기 제4소스는 각각 제1로우레벨 입력단 및 제5소스와 전기적으로 연결되며, 상기 제4드레인는 각각 제1드레인, 콘덴서의 일단, 제2게이트, 제3게이트 및 제1, 제2풀다운유지유닛과 전기적으로 연결되며, 상기 제5드레인은 각각 제1출력단, 제3소스, 콘덴서의 타단 및 제1, 제2풀다운유지유닛과 전기적으로 연결되고;
    상기 제1풀다운유지회로는 제6 내지 제9박막트랜지스터를 포함하고, 상기 제6박막트랜지스터는 제6게이트, 제6소스 및 제6드레인을 구비하며, 상기 제7박막트랜지스터는 제7게이트, 제7소스 및 제7드레인을 구비하고, 상기 제8박막트랜지스터는 제8게이트, 제8소스 및 제8드레인을 구비하며, 상기 제9박막트랜지스터는 제9게이트, 제9소스 및 제9드레인을 구비하고, 상기 제6드레인은 각각 제7드레인, 제8게이트 및 제9게이트와 전기적으로 연결되고, 상기 제7게이트는 각각 제1드레인, 제9드레인, 콘덴서의 일단, 제2게이트, 제3게이트, 제4드레인 및 제2풀다운유지유닛과 전기적으로 연결되며, 상기 제7소스는 제2로우레벨 입력단과 전기적으로 연결되고, 상기 제8드레인은 각각 콘덴서의 타단, 제5드레인, 제2풀다운유지유닛 및 제1출력단과 전기적으로 연결되고, 상기 제8소스는 제1로우레벨 입력단과 전기적으로 연결되며, 상기 제9소스는 제1로우레벨 입력단과 전기적으로 연결되고;
    상기 제2풀다운유지회로는 제10 내지 제13 박막트랜지스터를 포함하고, 상기 제10박막트랜지스터는 제10게이트, 제10소스 및 제10드레인을 구비하고, 상기 제11박막트랜지스터는 제11게이트, 제11소스 및 제11드레인을 구비하며, 상기 제12박막트랜지스터는 제12게이트, 제12소스 및 제12드레인을 구비하고, 상기 제13박막트랜지스터는 제13게이트, 제13소스 및 제13드레인을 구비하며, 상기 제10드레인은 각각 제11드레인, 제12게이트 및 제13게이트와 전기적으로 연결되고, 상기 11게이트는 각각 제1드레인, 제13드레인, 제7게이트, 제9드레인 및 콘덴서의 일단과 전기적으로 연결되며, 상기 제11소스는 제2로우레벨 입력단과 전기적으로 연결되고, 상기 제12드레인은 각각 콘덴서의 타단, 제8드레인 및 제1출력단과 전기적으로 연결되며, 상기 제12소스는 제1로우레벨 입력단과 전기적으로 연결되고, 상기 제13소스는 제1로우레벨 입력단과 전기적으로 연결되고;
    상기 제1풀다운유지유닛은 제14박막트랜지스터를 더 포함하며, 제14박막트랜지스터는 제14게이트, 제14소스 및 제14드레인을 구비하고, 상기 제14드레인은 각각 제6드레인, 제7드레인, 제8게이트 및 제9게이트와 전기적으로 연결되며, 상기 제14소스는 각각 제6게이트 및 제6소스와 전기적으로 연결되고; 상기 제2풀다운유지유닛은 제15박막트랜지스터를 더 포함하며, 제15박막트랜지스터는 제15게이트, 제15소스 및 제15드레인을 구비하고, 상기 제15드레인은 각각 제10드레인, 제11드레인, 제12게이트 및 제13게이트와 전기적으로 연결되며, 상기 제15소스는 각각 제10게이트 및 제10소스와 전기적으로 연결되는 게이트 드라이버 온 어레이 회로.
  2. 제1항에 있어서,
    상기 클럭신호 제1입력단의 입력신호는 제1클럭신호 혹은 제2클럭신호이며, 상기 제1클럭신호와 제2클럭신호의 위상은 반대이며; 상기 게이트 드라이버 온 어레이 회로의 제n단계 게이트 드라이버 온 어레이 유닛의 클럭신호 제1입력단의 입력신호가 제1클럭신호일 때, 상기 게이트 드라이버 온 어레이 회로의 제(n+1)단계 게이트 드라이버 온 어레이 유닛의 클럭신호 제1입력단의 입력신호는 제2클럭신호인 게이트 드라이버 온 어레이 회로.
  3. 제1항에 있어서,
    상기 게이트 드라이버 온 어레이 회로의 제n단계 게이트 드라이버 온 어레이 유닛은 클럭신호 제2입력단, 클럭신호 제3입력단을 더 구비하며, 상기 제6게이트, 제6소스 및 제14소스는 모두 클럭신호 제2입력단에 연결되고, 상기 제14게이트는 클럭신호 제3입력단에 연결되며, 상기 제10게이트, 제10소스 및 제15소스는 모두 클럭신호 제3입력단에 연결되고, 상기 제15게이트는 클럭신호 제2입력단에 연결되며, 상기 클럭신호 제2입력단의 입력신호는 제1클럭신호이고, 상기 클럭신호 제3입력단의 입력신호는 제2클럭신호인 게이트 드라이버 온 어레이 회로.
  4. 제1항에 있어서,
    상기 게이트 드라이버 온 어레이 회로의 제n단계 게이트 드라이버 온 어레이 유닛은 저주파신호 제1입력단, 저주파신호 제2입력단을 더 구비하며, 상기 제6게이트, 제6소스 및 제14소스는 모두 저주파신호 제1입력단에 연결되고, 상기 제14게이트는 저주파신호 제2입력단에 연결되며, 상기 제10게이트, 제10소스 및 제15소스는 모두 저주파신호 제2입력단에 연결되고, 상기 제15게이트는 저주파신호 제1입력단에 연결되며, 상기 저주파신호 제1입력단의 입력신호는 저주파신호 혹은 초저주파신호이고, 상기 저주파신호 제2입력단의 입력신호는 저주파신호 혹은 초저주파신호인 게이트 드라이버 온 어레이 회로.
  5. 직렬 연결된 다단계 게이트 드라이버 온 어레이 유닛을 포함하는 게이트 드라이버 온 어레이 회로에 있어서,
    게이트 드라이버 온 어레이 회로의 제2단계 내지 마지막 제2단계에 위치하는 어느 하나의 제n단계 게이트 드라이버 온 어레이 유닛에 있어서, 상기 제n단계 게이트 드라이버 온 어레이 유닛은, 제(n-1)단계신호 제1입력단, 제(n-1)단계신호 제2입력단, 제(n+1)단계신호 입력단, 제1출력단 및 제2출력단을 구비하며, 상기 제n단계 게이트 드라이버 온 어레이 유닛의 제1출력단은 어레이 기판의 활성 영역을 구동하기 위한 것이고; 상기 제n단계 게이트 드라이버 온 어레이 유닛의 제(n-1)단계신호 제1입력단, 제(n-1)단계신호 제2입력단 및 제(n+1)단계신호 입력단은 각각 제(n-1)단계 게이트 드라이버 온 어레이 유닛의 제1출력단, 제2출력단 및 제(n+1)단계 어레이 기판 유닛의 제1출력단과 전기적으로 연결되고, 상기 제n단계 게이트 드라이버 온 어레이 유닛의 제1출력단은 각각 제(n+1)단계 게이트 드라이버 온 어레이 유닛의 제(n-1)단계신호 제1입력단 및 제(n-1)단계 게이트 드라이버 온 어레이 유닛의 제(n+1)단계신호 입력단과 전기적으로 연결되며, 상기 제n단계 게이트 드라이버 온 어레이 유닛의 제2출력단은 제(n+1)단계 게이트 드라이버 온 어레이 유닛의 제(n-1)단계신호 제2입력단과 전기적으로 연결되고;
    게이트 드라이버 온 어레이 회로의 제1단계에 위치한 제n단계 게이트 드라이버 온 어레이 유닛에 있어서, 상기 제n단계 게이트 드라이버 온 어레이 유닛은 제(n-1)단계신호 제1입력단, 제(n-1)단계신호 제2입력단, 제(n+1)단계신호 입력단, 제1출력단 및 제2출력단을 구비하며, 상기 제n단계 게이트 드라이버 온 어레이 유닛의 제1출력단은 어레이 기판의 활성 영역을 구동하기 위한 것이고; 상기 제n단계 게이트 드라이버 온 어레이 유닛의 제(n-1)단계신호 제1입력단 및 제(n-1)단계신호 제2입력단은 모두 펄스 활성화 신호를 입력하기 위한 것이며, 상기 제(n+1)단계신호 입력단은 제(n+1)단계 게이트 드라이버 온 어레이 유닛의 제1출력단과 전기적으로 연결되고, 상기 제n단계 게이트 드라이버 온 어레이 유닛의 제1출력단 및 제2출력단은 각각 제(n+1)단계 게이트 드라이버 온 어레이 유닛의 제(n-1)단계신호 제1입력단 및 제(n-1)단계신호 제2입력단과 전기적으로 연결되며;
    게이트 드라이버 온 어레이 회로의 마지막 제1단계에 위치하는 제n단계 게이트 드라이버 온 어레이 유닛에 있어서, 상기 제n단계 게이트 드라이버 온 어레이 유닛은 제(n-1)단계신호 제1입력단, 제(n-1)단계신호 제2입력단, 제(n+1)단계신호 입력단, 제1출력단 및 제2출력단을 포함하고; 상기 제n단계 게이트 드라이버 온 어레이 유닛의 제(n-1)단계신호 제1입력단 및 제2입력단은 각각 제(n-1)단계 게이트 드라이버 온 어레이 유닛의 제1출력단 및 제2출력단과 전기적으로 연결되고, 상기 제n단계 게이트 드라이버 온 어레이 유닛의 제(n+1)단계신호 입력단은 펄스 활성화 신호를 입력하기 위한 것이며, 상기 제n단계 게이트 드라이버 온 어레이 유닛의 제1출력단은 제(n-1)단계 게이트 드라이버 온 어레이 유닛의 제(n+1)단계신호 입력단과 전기적으로 연결되며, 제2출력단은 개방되어 설치되고; 게이트 드라이버 온 어레이 회로의 제1 내지 마지막 제1단계에 위치하는 어느 하나의 제n단계 게이트 드라이버 온 어레이 유닛에 있어서, 상기 제n단계 게이트 드라이버 온 어레이 유닛은 클럭신호 제1입력단, 제1로우레벨 입력단, 제2로우레벨 입력단을 더 구비하고, 상기 제1로우레벨 입력단은 제1로우레벨을 입력하기 위한 것이고, 상기 제2로우레벨 입력단은 제2로우레벨을 입력하기 위한 것으로, 상기 제2로우레벨은 제1로우레벨 보다 작으며;
    게이트 드라이버 온 어레이 회로의 제1 내지 마지막 제1단계에 위치한 어느 하나의 제n단계 게이트 드라이버 온 어레이 유닛에 있어서, 상기 제n단계 게이트 드라이버 온 어레이 유닛은,
    제(n-1)단계신호 제1입력단 및 제(n-1)단계신호 제2입력단과 전기적으로 연결되는 풀업제어유닛;
    각각 풀업제어유닛, 클럭신호 제1입력단, 제1출력단 및 제2출력단과 전기적으로 연결되는 풀업유닛;
    각각 제1로우레벨 입력단, 제2로우레벨 입력단, 풀업제어유닛 및 풀업유닛과 전기적으로 연결되는 제1풀다운유지유닛;
    각각 제1로우레벨 입력단, 제2로우레벨 입력단, 제1풀다운유지유닛, 풀업제어유닛 및 풀업유닛과 전기적으로 연결되는 제2풀다운유지유닛;
    각각 제(n+1)단계신호 입력단, 제1로우레벨 입력단, 풀업제어유닛, 풀업유닛, 제1풀다운유지유닛, 제2풀다운유지유닛 및 제1출력단과 전기적으로 연결되는 풀다운유닛을 더 포함하고;
    상기 클럭신호 제1입력단의 입력신호는 제1클럭신호 혹은 제2클럭신호이며, 상기 제1클럭신호와 제2클럭신호의 위상은 반대이며; 상기 게이트 드라이버 온 어레이 회로의 제n단계 게이트 드라이버 온 어레이 유닛의 클럭신호 제1입력단의 입력신호가 제1클럭신호일 때, 상기 게이트 드라이버 온 어레이 회로의 제(n+1)단계 게이트 드라이버 온 어레이 유닛의 클럭신호 제1입력단의 입력신호는 제2클럭신호이며;
    상기 풀업제어유닛은 제1박막트랜지스터이고, 상기 제1박막트랜지스터는 제1게이트, 제1소스 및 제1드레인을 포함하고, 상기 제1게이트는 제(n-1)단계신호 제2입력단과 전기적으로 연결되고, 상기 제1소스는 제(n-1)단계신호 제1입력단과 전기적으로 연결되며, 상기 제1드레인은 각각 제1, 제2풀다운유지유닛, 풀다운유닛 및 풀업유닛과 전기적으로 연결되고;
    상기 풀업유닛은 콘덴서, 제2박막트랜지스터 및 제3박막트랜지스터를 포함하고, 상기 제2박막트랜지스터는 제2게이트, 제2소스 및 제2드레인을 구비하며, 상기 제3박막트랜지스터는 제3게이트, 제3소스 및 제3드레인을 구비하고, 상기 제2게이트는 각각 콘덴서의 일단, 제1드레인, 제3게이트, 제1, 제2풀다운유지유닛 및 풀다운유닛과 전기적으로 연결되며, 상기 제2소스는 각각 제3소스, 클럭신호 제1입력단과 전기적으로 연결되고, 상기 제2드레인은 제2출력단과 전기적으로 연결되며, 상기 제3드레인은 각각 제1출력단, 제1, 제2풀다운유기유닛, 풀다운유닛 및 콘텐서의 타단과 전기적으로 연결되며;
    상기 풀다운유닛은 제4, 5박막트랜지스터를 포함하고, 상기 제4박막트랜지스터는 제4게이트, 제4소스 및 제4드레인을 구비하고, 상기 제5박막트랜지스터는 제5게이트, 제5소스 및 제5드레인을 구비하며, 상기 제4게이트는 각각 제5게이트, 제(n+1)단계신호 입력단과 전기적으로 연결되고, 상기 제4소스는 각각 제1로우레벨 입력단 및 제5소스와 전기적으로 연결되며, 상기 제4드레인는 각각 제1드레인, 콘덴서의 일단, 제2게이트, 제3게이트 및 제1, 제2풀다운유지유닛과 전기적으로 연결되며, 상기 제5드레인은 각각 제1출력단, 제3소스, 콘덴서의 타단 및 제1, 제2풀다운유지유닛과 전기적으로 연결되고;
    상기 제1풀다운유지회로는 제6 내지 제9박막트랜지스터를 포함하고, 상기 제6박막트랜지스터는 제6게이트, 제6소스 및 제6드레인을 구비하며, 상기 제7박막트랜지스터는 제7게이트, 제7소스 및 제7드레인을 구비하고, 상기 제8박막트랜지스터는 제8게이트, 제8소스 및 제8드레인을 구비하며, 상기 제9박막트랜지스터는 제9게이트, 제9소스 및 제9드레인을 구비하고, 상기 제6드레인은 각각 제7드레인, 제8게이트 및 제9게이트와 전기적으로 연결되고, 상기 제7게이트는 각각 제1드레인, 제9드레인, 콘덴서의 일단, 제2게이트, 제3게이트, 제4드레인 및 제2풀다운유지유닛과 전기적으로 연결되며, 상기 제7소스는 제2로우레벨 입력단과 전기적으로 연결되고, 상기 제8드레인은 각각 콘덴서의 타단, 제5드레인, 제2풀다운유지유닛 및 제1출력단과 전기적으로 연결되고, 상기 제8소스는 제1로우레벨 입력단과 전기적으로 연결되며, 상기 제9소스는 제1로우레벨 입력단과 전기적으로 연결되고;
    상기 제2풀다운유지회로는 제10 내지 제13 박막트랜지스터를 포함하고, 상기 제10박막트랜지스터는 제10게이트, 제10소스 및 제10드레인을 구비하고, 상기 제11박막트랜지스터는 제11게이트, 제11소스 및 제11드레인을 구비하며, 상기 제12박막트랜지스터는 제12게이트, 제12소스 및 제12드레인을 구비하고, 상기 제13박막트랜지스터는 제13게이트, 제13소스 및 제13드레인을 구비하며, 상기 제10드레인은 각각 제11드레인, 제12게이트 및 제13게이트와 전기적으로 연결되고, 상기 11게이트는 각각 제1드레인, 제13드레인, 제7게이트, 제9드레인 및 콘덴서의 일단과 전기적으로 연결되며, 상기 제11소스는 제2로우레벨 입력단과 전기적으로 연결되고, 상기 제12드레인은 각각 콘덴서의 타단, 제8드레인 및 제1출력단과 전기적으로 연결되며, 상기 제12소스는 제1로우레벨 입력단과 전기적으로 연결되고, 상기 제13소스는 제1로우레벨 입력단과 전기적으로 연결되고;
    상기 제1풀다운유지유닛은 제14박막트랜지스터를 더 포함하며, 제14박막트랜지스터는 제14게이트, 제14소스 및 제14드레인을 구비하고, 상기 제14드레인은 각각 제6드레인, 제7드레인, 제8게이트 및 제9게이트와 전기적으로 연결되며, 상기 제14소스는 각각 제6게이트 및 제6소스와 전기적으로 연결되고; 상기 제2풀다운유지유닛은 제15박막트랜지스터를 더 포함하며, 제15박막트랜지스터는 제15게이트, 제15소스 및 제15드레인을 구비하고, 상기 제15드레인은 각각 제10드레인, 제11드레인, 제12게이트 및 제13게이트와 전기적으로 연결되며, 상기 제15소스는 각각 제10게이트 및 제10소스와 전기적으로 연결되는 게이트 드라이버 온 어레이 회로.
  6. 제5항에 있어서,
    상기 게이트 드라이버 온 어레이 회로의 제n단계 게이트 드라이버 온 어레이 유닛은 클럭신호 제2입력단, 클럭신호 제3입력단을 더 구비하며, 상기 제6게이트, 제6소스 및 제14소스는 모두 클럭신호 제2입력단에 연결되고, 상기 제14게이트는 클럭신호 제3입력단에 연결되며, 상기 제10게이트, 제10소스 및 제15소스는 모두 클럭신호 제3입력단에 연결되고, 상기 제15게이트는 클럭신호 제2입력단에 연결되며, 상기 클럭신호 제2입력단의 입력신호는 제1클럭신호이고, 상기 클럭신호 제3입력단의 입력신호는 제2클럭신호인 게이트 드라이버 온 어레이 회로.
  7. 제5항에 있어서,
    상기 게이트 드라이버 온 어레이 회로의 제n단계 게이트 드라이버 온 어레이 유닛은 저주파신호 제1입력단, 저주파신호 제2입력단을 더 구비하며, 상기 제6게이트, 제6소스 및 제14소스는 모두 저주파신호 제1입력단에 연결되고, 상기 제14게이트는 저주파신호 제2입력단에 연결되며, 상기 제10게이트, 제10소스 및 제15소스는 모두 저주파신호 제2입력단에 연결되고, 상기 제15게이트는 저주파신호 제1입력단에 연결되며, 상기 저주파신호 제1입력단의 입력신호는 저주파신호 혹은 초저주파신호이고, 상기 저주파신호 제2입력단의 입력신호는 저주파신호 혹은 초저주파신호인 게이트 드라이버 온 어레이 회로.
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