WO2019095435A1 - 一种goa电路 - Google Patents

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WO2019095435A1
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管延庆
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武汉华星光电技术有限公司
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Definitions

  • the present invention relates to the field of display technologies, and in particular, to a GOA circuit.
  • a liquid crystal display device has been widely used as a display component of an electronic device in various electronic products, and an array substrate driving a Gate Driver On Array (GOA) is a thin film transistor (TFT) liquid crystal.
  • the display array process fabricates the gate row scan driving signal circuit on the array substrate to realize the driving mode of the gate progressive scanning, which has the advantages of reducing the production cost and realizing the narrow frame design of the panel, and is used for various displays.
  • Display panels based on Low Temperature Poly-silicon (LTPS) technology can be classified into NMOS type, PMOS type, and CMOS type and PMOS type according to the type of thin film transistor (TFT) used in the panel.
  • TFT thin film transistor
  • GOA circuits are divided into NMOS circuits, PMOS circuits, and CMOS circuits.
  • the NMOS circuit saves the PP (P-doping, that is, phosphorus ion doping) layer mask and process, which is beneficial to improving the yield and reducing the cost, so the development is stable.
  • the NMOS circuit has realistic industrial needs.
  • the large-size liquid crystal display panel has become a major trend in the industry.
  • the GOA load also increases accordingly. Therefore, the size and panel frame of each TFT in the GOA increase, which is disadvantageous. Achieve a narrow bezel of the liquid crystal display panel, and an increase in load will also increase the power consumption of the GOA module.
  • the present invention provides a GOA circuit which can reduce the number of TFTs in a GOA circuit, realize a narrow bezel design, and reduce the power consumption of the GOA circuit.
  • the embodiment of the present invention provides a GOA circuit for use in a liquid crystal display panel, comprising: a cascaded multi-level GOA circuit repeating unit, each stage of the GOA circuit repeating unit includes: a first pull-up control module 101, a first pull-down maintaining module 102, a first pull-down module 106, a first bootstrap capacitor module 103, a first output module 104, a second output module 105, a second pull-up control module 201, a second pull-down maintaining module 202, a second pull-down module 206, a second bootstrap capacitor module 203, a third output module 204, and a fourth output module 205; wherein:
  • the first pull-up control module 101, the first pull-down maintaining module 102, the first pull-down module 106, the first bootstrap capacitor module 103, the first output module 104, and the second output module 105 are all electrically connected to the first The node Q(n);
  • the second pull-up control module 201, the second pull-down maintaining module 202, the second pull-down module 206, the second bootstrap capacitor module 203, the third output module 204, and the fourth output module 205 are all powered Connected to the second node Q'(n);
  • M and N be positive integers, except for the repeating unit of the first-stage GOA circuit, in the repeating unit of the n-th GOA circuit:
  • the first output module 104, the second output module 105, the third output module 204, and the fourth output module 205 respectively access the mth clock signal CKm, the m+2th clock signal CKm+2, and the m+4 a clock signal CKm+4 and an m+6th clock signal CKm+6, and sequentially output the nth by using the mth, m+2th, m+4th, and m+6th clock signals, respectively.
  • the first pull-up control module 101 accesses the n-2th scan signal Gn-2 outputted by the repeating unit of the upper n-1th stage GOA circuit, and uses the n-2th scan signal as the first
  • the node Q(n) is charged to control the first output module and the second output module to be turned on for scanning signal output
  • the second pull-up control module 201 is connected to the n+2th scanning of the output of the n-th stage GOA circuit repeating unit Signaling Gn+2, and charging the second node Q'(n) by using the n+2th scan signal to control the second output module and the third output module to be turned on for scanning signal output;
  • the first pull-down module 106 is connected to at least an n+4th scan signal Gn+4 and a constant voltage low potential VGL outputted by the n-th stage GOA circuit repeating unit, and is controlled to be pulled down by the n+4 scan signals. Lowering the potential of the first node to turn off the first output module and the second output module; the second pull-down module 206 is connected to at least the n+8th output of the next n+1th GOA circuit repeating unit output Scanning signal Gn+8 and constant voltage low potential VGL, and pulling down the potential of the second node Q'(n) under the control of the n+8th scan signal to turn off the third and fourth output modules;
  • the first pull-down maintaining module 102 accesses at least a first scan control signal, a second scan control signal, an m+4th clock signal CKm+4, an m+6th clock signal CKm+6, and Pulling down the nth scan signal Gn and the n+2th scan under the control of the first scan control signal, the second scan control signal, the m+4th clock signal, the m+6th clock signal, and the first node The potential of the signal Gn+2; the second pull-down maintaining module 202 accesses at least the first scan control signal, the second scan control signal, the mth clock signal CKm, the m+2th clock signal CKm+2, and Pulling down the n+4th scan signal Gn+4 and the nth under the control of the first scan control signal, the second scan control signal, the mth clock signal, the m+2th clock signal, and the second node +6 potentials of the scanning signal Gn+6;
  • the first scan control signal and the second scan control signal are opposite in phase.
  • the first pull-up control module 101 includes: a tenth thin film transistor T10 and a tenth capacitor C10, wherein the gate of the tenth thin film transistor is connected to the nth of the output of the upper n-1th GOA circuit repeating unit.
  • Two scan signals Gn-2 whose source is connected to the first scan control signal, whose drain is electrically connected to the first node Q(n), and the tenth capacitor C10 is connected to the gate of the tenth thin film transistor T10. The other end is connected to a constant voltage and a low voltage;
  • the second pull-up control module 201 includes: a twentieth thin film transistor T20 and a twentieth capacitor C20, and the gate of the twentieth thin film transistor is connected to the n+2th output of the nth stage GOA circuit repeating unit
  • the scan signal Gn+2 has a source connected to the first scan control signal, a drain electrically connected to the second node Q'(n), and a second end of the twentieth capacitor C20 connected to the gate of the twentieth thin film transistor T20 The other end is connected to a constant voltage low potential.
  • the gate of the tenth thin film transistor T10 is connected to the circuit start signal STV.
  • the first output module 104 includes: a thirtieth thin film transistor T30, a third eleventh The thin film transistor T31 and the thirty-second thin film transistor T32, the source of the thirtieth thin film transistor T30 is electrically connected to the first node Q(n), and the gate thereof is connected to a constant voltage high potential; the thirty-first thin film transistor T31 The gate is connected to the drain of the thirtieth thin film transistor, the drain thereof is connected to the mth clock signal CKm; the gate of the thirty-second thin film transistor T30 is connected to the third node P(n), the source thereof Connecting a constant voltage low potential, the drain thereof is connected to the source of the 31st thin film transistor T31, and is electrically connected to the nth scan signal Gn outputted by the nth stage GOA circuit repeating unit;
  • the second output module 105 includes: a thirteenth thin film transistor T33, a thirty-fourth thin film transistor T34, and a thirty-fifth thin film transistor T35.
  • the third thirteenth thin film transistor T33 is electrically connected to the first node Q.
  • the gate thereof is connected to a constant voltage high potential;
  • the gate of the thirty-fourth thin film transistor T34 is connected to the drain of the thirty-third thin film transistor, and the drain thereof is connected to the m+2th clock signal CKm +2;
  • the gate of the thirty-fifth thin film transistor T35 is connected to the fourth node P'(n), the source thereof is connected to the constant voltage low potential, the drain thereof and the source of the thirty-fourth thin film transistor T34 Connected and electrically connected to the n+2th scan signal Gn+2 outputted by the nth stage GOA circuit repeating unit;
  • the third output module 204 includes: a forty-th thin film transistor T40, a forty-first thin film transistor T41, and a forty-second thin film transistor T42.
  • the source of the fortieth thin film transistor T40 is electrically connected to the second node Q' ( n), the gate is connected to a constant voltage high potential;
  • the fourth eleventh thin film transistor T41 is connected to the drain of the fortyth thin film transistor, and the drain thereof is connected to the m+4th clock signal CKm+4
  • the gate of the forty-second thin film transistor T40 is connected to the fourth node P'(n), the source thereof is connected to the constant voltage low potential, and the drain thereof is connected to the source of the forty-th thin film transistor T41.
  • the fourth output module 205 includes: a forty-third thin film transistor T43, a forty-fourth thin film transistor T44, and a forty-fifth thin film transistor T45.
  • the fourth thirteenth thin film transistor T43 is electrically connected to the second node Q.
  • the forty-fourth thin film transistor T44 is connected to the drain of the forty-third thin film transistor, and its drain is connected to the m+6th clock signal CKm+6;
  • the gate of the forty-fifth thin film transistor T45 is connected to the fourth node P'(n), the source thereof is connected to the constant voltage low potential, and the drain thereof and the source of the forty-fourth thin film transistor T44
  • the poles are connected and electrically connected to the n+6th scan signal Gn+6 outputted by the nth stage GOA circuit repeating unit.
  • the first pull-down module 106 includes: a fourteenth thin film transistor T14, a fifteenth thin film transistor T15, and a sixteenth thin film transistor T16, and the fourteenth thin film transistor T14 is connected to the drain.
  • the n+4th scan signal Gn+4 outputted to the nth stage GOA circuit repeating unit the drain thereof is connected to the second scan control signal, and the source thereof is electrically connected to the first node Q(n);
  • the gate of the thin film transistor T15 is electrically connected to the first node Q(n), the drain thereof is connected to the constant voltage low potential, the source thereof is connected to the third node P(n);
  • the gate connection of the sixteenth thin film transistor T16 is a three-node P(n) having a drain connected to the first node Q(n) and a source connected to a constant voltage low potential;
  • the second pull-down module 206 includes: a twenty-fourth thin film transistor T24, a twenty-fifth thin film transistor T25, and a twenty-sixth thin film transistor T26, and the drain of the twenty-fourth thin film transistor T24 is connected to the next level.
  • the n+1th GOA circuit repeats the output of the n+8th scan signal Gn+8, the drain thereof is connected to the second scan control signal, and the source thereof is electrically connected to the second node Q'(n); the second The gate of the fifteen thin film transistor T25 is electrically connected to the second node Q'(n), the drain thereof is connected to the constant voltage low potential, the source thereof is connected to the fourth node P'(n); the twenty-sixth thin film transistor T26 The gate is connected to the fourth node P'(n), the drain thereof is connected to the second node Q'(n), and the source thereof is connected to the constant voltage low potential.
  • the first pull-down module 106 further includes an eleventh capacitor C11, one end of which is connected to a constant voltage low potential, and the other end of which is connected to the gate of the fourteenth thin film transistor T14;
  • the second pull-down module 206 further includes a twenty-first capacitor C21 having one end connected to a constant voltage low potential and the other end connected to the gate of the twenty-fourth thin film transistor T24.
  • the first pull-down maintaining module 102 includes: an eleventh thin film transistor T11, a twelfth thin film transistor T12, and a thirteenth thin film transistor T13.
  • the gate of the eleventh thin film transistor T11 is connected to the first scan. a control signal, the drain of which is connected to the m+4th clock signal CKm+4; the gate of the twelfth thin film transistor T12 is connected to the second scan control signal, and the source thereof is connected to the m+6th clock signal CKm+6;
  • the gate of the thirteenth thin film transistor T13 is connected to the source of the eleventh thin film transistor T11 and the drain of the twelfth thin film transistor T12, and the drain thereof is connected to a constant voltage a potential whose source is connected to the third node P(n);
  • the second pull-down maintaining module 202 includes: a twenty-first thin film transistor T21, a twenty-second thin film transistor T22, and a twenty-third thin film transistor T23, and the gate of the twenty-first thin film transistor T21 is connected to the first Scanning the control signal, the drain of which is connected to the mth clock signal CKm; the gate of the 22nd thin film transistor T22 is connected to the second scan control signal, and the source thereof is connected to the m+2th clock signal CKm+ 2; a gate of the twenty-third thin film transistor T23 is connected to a source of the twenty-first thin film transistor T21 and a drain of the second twelve thin film transistor T22, Its drain is connected to a constant voltage high potential, and its source is connected to the fourth node P'(n).
  • the first bootstrap capacitor module 103 includes a twelfth capacitor C12 and a thirteenth capacitor C13, and one end of the twelfth capacitor C12 is connected to the first node Q(n), and the other end is connected to a constant voltage low potential;
  • the thirteenth capacitor C13 has one end connected to the third node P(n), and the other end is connected to the constant voltage low potential;
  • the second bootstrap capacitor module 203 includes a twenty-second capacitor C22 and a twenty-third capacitor C23. One end of the twenty-second capacitor C22 is connected to the second node Q'(n), and the other end is connected to a constant voltage low potential. One end of the twenty-third capacitor C23 is connected to the fourth node P'(n), and the other end is connected to the constant voltage low potential.
  • the thin film transistors are N-channel thin film transistors.
  • the GOA circuit provided by the present invention, by designing the GOA circuit, forms a GOA circuit repeating unit in the adjacent GOA circuit in the conventional GOA circuit, and in the GOA circuit repeating unit, the first two stages
  • the GOA unit shares a control node and shares a pull-up control module, a pull-down module, and a pull-down maintenance module.
  • the latter two stages of the GOA unit share another control node and share a pull-up control module, a pull-down module, and a pull-down maintenance module, which can reduce the GOA circuit.
  • the number of thin film transistors and the reduction of the wiring design are beneficial to reduce the design space of the GOA circuit to achieve a narrow bezel design, and at the same time, the power consumption of the GOA circuit can be reduced by simplifying the GOA circuit;
  • the scan signal entering the pull-up control module and the second pull-up control module can be made gentler, thereby reducing the display panel.
  • the effect of the high frequency coupling of the display area (AA area) on the GOA circuit enhances the stability of the GOA circuit.
  • 1 is an nth stage GOA circuit in an embodiment of a GOA circuit provided by the present invention. Repeat the circuit diagram of the unit.
  • FIG. 2 is a timing diagram of signals of the repeating unit of the first stage GOA circuit of FIG. 1.
  • the GOA circuit is used in a liquid crystal display panel, and includes: a cascaded multi-level GOA circuit repeating unit, each stage of the GOA circuit repeating unit includes: a first pull-up control module 101, and a first The pull-down maintaining module 102, the first pull-down module 106, the first bootstrap capacitor module 103, the first output module 104, the second output module 105, the second pull-up control module 201, the second pull-down maintaining module 202, and the second a pull-down module 206, a second bootstrap capacitor module 203, a third output module 204, and a fourth output module 205; wherein:
  • the first pull-up control module 101, the first pull-down maintaining module 102, the first pull-down module 106, the first bootstrap capacitor module 103, the first output module 104, and the second output module 105 are all electrically connected to the first The node Q(n);
  • the second pull-up control module 201, the second pull-down maintaining module 202, the second pull-down module 206, the second bootstrap capacitor module 203, the third output module 204, and the fourth output module 205 are all powered Connected to the second node Q'(n);
  • M and N be positive integers, except for the repeating unit of the first-stage GOA circuit, in the repeating unit of the n-th GOA circuit:
  • the first output module 104, the second output module 105, the third output module 204, and the fourth output module 205 respectively access the mth clock signal CKm, the m+2th clock signal CKm+2, and the m+4 a clock signal CKm+4, an m+6th clock signal CKm+6, and respectively utilizing the
  • the mth, m+2th, m+4th, and m+6th clock signals sequentially output the nth scan signal Gn, the n+2th scan signal Gn+2, and the n+4th scan signal Gn+4, the n+6th scanning signal Gn+6;
  • the first pull-up control module 101 accesses the n-2th scan signal Gn-2 outputted by the repeating unit of the upper n-1th stage GOA circuit, and uses the n-2th scan signal as the first
  • the node Q(n) is charged to control the first output module and the second output module to be turned on for scanning signal output
  • the second pull-up control module 201 is connected to the n+2th scanning of the output of the n-th stage GOA circuit repeating unit Signaling Gn+2, and charging the second node Q'(n) by using the n+2th scan signal to control the second output module and the third output module to be turned on for scanning signal output;
  • the first pull-down module 106 is connected to at least an n+4th scan signal Gn+4 and a constant voltage low potential VGL outputted by the n-th stage GOA circuit repeating unit, and is controlled to be pulled down by the n+4 scan signals. Lowering the potential of the first node to turn off the first output module and the second output module; the second pull-down module 206 is connected to at least the n+8th output of the next n+1th GOA circuit repeating unit output Scanning signal Gn+8 and constant voltage low potential VGL, and pulling down the potential of the second node Q'(n) under the control of the n+8th scan signal to turn off the third and fourth output modules;
  • the first pull-down maintaining module 102 accesses at least a first scan control signal (such as a normal phase scan control signal U2D), a second scan control signal (such as an inverted scan control signal D2U), and an m+4th clock signal CKm.
  • a first scan control signal such as a normal phase scan control signal U2D
  • a second scan control signal such as an inverted scan control signal D2U
  • an m+4th clock signal CKm an m+4th clock signal
  • the second pulldown maintenance module 202 accessing at least the first scan control signal, the second scan control signal, the mth a clock signal CKm, an m+2th clock signal CKm+2, and the first scan control signal, the second scan control signal, the mth clock signal, the m+2th clock signal, and the second node Controlling, lowering the potential of the n+4th scanning signal Gn+4 and the n+6th scanning signal Gn+6;
  • the first scan control signal and the second scan control signal are opposite in phase.
  • the first pull-up control module 101 includes: a tenth thin film transistor T10 and a tenth capacitor C10,
  • the gate of the tenth thin film transistor is connected to the n-2th scan signal Gn-2 outputted by the repeating unit of the upper n-1th stage GOA circuit, and the source thereof is connected to the first scan control signal, and the drain thereof is electrically connected
  • Connecting the first node Q(n) the tenth capacitor C10 is connected to the gate of the tenth thin film transistor T10, and the other end is connected to a constant voltage and a low voltage;
  • the second pull-up control module 201 includes: a twentieth thin film transistor T20 and a twentieth capacitor C20, and the gate of the twentieth thin film transistor is connected to the n+2th output of the nth stage GOA circuit repeating unit
  • the scan signal Gn+2 has a source connected to the first scan control signal, a drain electrically connected to the second node Q'(n), and a second end of the twentieth capacitor C20 connected to the gate of the twentieth thin film transistor T20 The other end is connected to a constant voltage low potential.
  • the tenth capacitor C10 is disposed in the first pull-up control module 101
  • the twentieth capacitor C20 is disposed in the second pull-up control module 201
  • the tenth capacitor C10 and the twentieth capacitor C20 are both As a filter capacitor
  • the scan signal entering the tenth thin film transistor T10 and the twentieth thin film transistor T20 can be made gentler, thereby reducing the influence of the high frequency coupling of the display area (AA area) of the display panel on the GOA circuit, and enhancing GOA circuit stability.
  • the gate of the tenth thin film transistor T10 is connected to the circuit start signal STV.
  • the first output module 104 includes: a thirtieth thin film transistor T30, a thirty-first thin film transistor T31, and a thirty-second thin film transistor T32.
  • the source of the thirtieth thin film transistor T30 is electrically connected to the first node Q.
  • the gate thereof is connected to a constant voltage high potential;
  • the 31st thin film transistor T31 is connected to the drain of the thirtieth thin film transistor, and the drain thereof is connected to the mth clock signal CKm;
  • the gate of the thirty-second thin film transistor T30 is connected to the third node P(n), the source thereof is connected to the constant voltage low potential, the drain thereof is connected to the source of the thirty-first thin film transistor T31, and is electrically connected The nth scan signal Gn outputted by the nth stage GOA circuit repeating unit;
  • the second output module 105 includes: a thirteenth thin film transistor T33, a thirty-fourth thin film transistor T34, and a thirty-fifth thin film transistor T35.
  • the third thirteenth thin film transistor T33 is electrically connected to the first node Q.
  • the gate thereof is connected to a constant voltage high potential;
  • the gate of the thirty-fourth thin film transistor T34 is connected to the drain of the thirty-third thin film transistor, and the drain thereof is connected to the m+2th clock signal CKm +2;
  • the gate of the thirty-fifth thin film transistor T35 is connected to the fourth node P'(n), the source thereof is connected to the constant voltage low potential, the drain thereof and the source of the thirty-fourth thin film transistor T34 Connected, And electrically connected to the n+2th scan signal Gn+2 outputted by the nth stage GOA circuit repeating unit;
  • the third output module 204 includes: a forty-th thin film transistor T40, a forty-first thin film transistor T41, and a forty-second thin film transistor T42.
  • the source of the fortieth thin film transistor T40 is electrically connected to the second node Q' ( n), the gate is connected to a constant voltage high potential;
  • the fourth eleventh thin film transistor T41 is connected to the drain of the fortyth thin film transistor, and the drain thereof is connected to the m+4th clock signal CKm+4
  • the gate of the forty-second thin film transistor T40 is connected to the fourth node P'(n), the source thereof is connected to the constant voltage low potential, and the drain thereof is connected to the source of the forty-th thin film transistor T41.
  • the fourth output module 205 includes: a forty-third thin film transistor T43, a forty-fourth thin film transistor T44, and a forty-fifth thin film transistor T45.
  • the fourth thirteenth thin film transistor T43 is electrically connected to the second node Q.
  • the forty-fourth thin film transistor T44 is connected to the drain of the forty-third thin film transistor, and its drain is connected to the m+6th clock signal CKm+6;
  • the gate of the forty-fifth thin film transistor T45 is connected to the fourth node P'(n), the source thereof is connected to the constant voltage low potential, and the drain thereof and the source of the forty-fourth thin film transistor T44
  • the poles are connected and electrically connected to the n+6th scan signal Gn+6 outputted by the nth stage GOA circuit repeating unit.
  • the first pull-down module 106 includes: a fourteenth thin film transistor T14, a fifteenth thin film transistor T15, and a sixteenth thin film transistor T16.
  • the drain of the fourteenth thin film transistor T14 is connected to the nth stage GOA circuit.
  • the n+4th scan signal Gn+4 outputted by the repeating unit has its drain connected to the second scan control signal, and its source is electrically connected to the first node Q(n); the gate of the fifteenth thin film transistor T15 Electrically connecting the first node Q(n), the drain thereof is connected to the constant voltage low potential, the source thereof is connected to the third node P(n); the gate of the sixteenth thin film transistor T16 is connected to the third node P(n) , the drain thereof is connected to the first node Q(n), and the source thereof is connected to the constant voltage low potential;
  • the second pull-down module 206 includes: a twenty-fourth thin film transistor T24, a twenty-fifth thin film transistor T25, and a twenty-sixth thin film transistor T26, and the drain of the twenty-fourth thin film transistor T24 is connected to the next level.
  • the n+1th GOA circuit repeats the output of the n+8th scan signal Gn+8, the drain thereof is connected to the second scan control signal, and the source thereof is electrically connected to the second node Q'(n); the second The gate of the fifteen thin film transistor T25 is electrically connected to the second node Q'(n), the drain thereof is connected to the constant voltage low potential, the source thereof is connected to the fourth node P'(n); the twenty-sixth thin film transistor T26 The gate is connected to the fourth node P'(n), the drain thereof is connected to the second node Q'(n), and the source thereof is connected to the constant voltage low potential.
  • the first pull-down module 106 further includes an eleventh capacitor C11, one end of which is connected to a constant voltage low potential, and the other end of which is connected to the gate of the fourteenth thin film transistor T14;
  • the second pull-down module 206 further includes a twenty-first capacitor C21 having one end connected to a constant voltage low potential and the other end connected to the gate of the twenty-fourth thin film transistor T24.
  • the first pull-down maintaining module 102 includes: an eleventh thin film transistor T11, a twelfth thin film transistor T12, and a thirteenth thin film transistor T13.
  • the gate of the eleventh thin film transistor T11 is connected to the first scan. a control signal, the drain of which is connected to the m+4th clock signal CKm+4; the gate of the twelfth thin film transistor T12 is connected to the second scan control signal, and the source thereof is connected to the m+6th clock signal CKm+6;
  • the gate of the thirteenth thin film transistor T13 is connected to the source of the eleventh thin film transistor T11 and the drain of the twelfth thin film transistor T12, and the drain thereof is connected to a constant voltage a potential whose source is connected to the third node P(n);
  • the second pull-down maintaining module 202 includes: a twenty-first thin film transistor T21, a twenty-second thin film transistor T22, and a twenty-third thin film transistor T23, and the gate of the twenty-first thin film transistor T21 is connected to the first Scanning the control signal, the drain of which is connected to the mth clock signal CKm; the gate of the 22nd thin film transistor T22 is connected to the second scan control signal, and the source thereof is connected to the m+2th clock signal CKm+ 2; a gate of the twenty-third thin film transistor T23 is connected to a source of the twenty-first thin film transistor T21, a drain of the second twelve thin film transistor T22, and a drain thereof is connected to a constant voltage High potential, the source of which is connected to the fourth node P'(n).
  • the first bootstrap capacitor module 103 includes a twelfth capacitor C12 and a thirteenth capacitor C13, and one end of the twelfth capacitor C12 is connected to the first node Q(n), and the other end is connected to a constant voltage low potential;
  • the thirteenth capacitor C13 has one end connected to the third node P(n), and the other end is connected to the constant voltage low potential;
  • the second bootstrap capacitor module 203 includes a twenty-second capacitor C22 and a twenty-third capacitor C23. One end of the twenty-second capacitor C22 is connected to the second node Q'(n), and the other end is connected to a constant voltage low potential. One end of the twenty-third capacitor C23 is connected to the fourth node P'(n), and the other end is connected to the constant voltage low potential.
  • all of the thin film transistors are N-channel thin film transistors, and the drain and source of each thin film transistor are interchangeable.
  • the GOA circuit in the present invention can use the forward scanning state of the liquid crystal display panel (ie, the first scan control signal U2D is high, and the second scan control signal D2U is low). Potential), the reverse scan state can also be used (ie, the first scan control signal U2D is low and the second scan control signal D2U is high) to enable the thin film transistor of the pixel unit to be turned on line by line.
  • FIG. 2 a timing chart of signals of the first stage GOA circuit repeating unit of FIG. 1 of the present invention is shown.
  • both n and m in the circuit diagram take a value of 1.
  • the gate of the thin film transistor T10 is connected to the circuit start signal STV.
  • the STV signal is at a high level
  • the thin film transistor T10 is turned on, and the Q(n) potential is pulled high, when CK1 (ie, CKm) is high.
  • G3 ie, Gn+2
  • the thin film transistor T20 is turned on, and the Q'(n) potential is pulled high.
  • CK5 ie, CKm+4
  • the thin film transistor T41 is turned on.
  • the output of G5 ie, Gn+4
  • CK7 ie, CKm+6
  • the thin film transistor T44 is turned on, and the output of G7 (ie, Gn+6) is high.
  • G1 ie, Gn
  • G3 ie, Gn+2
  • G5 ie, Gn+4
  • G7 ie, Gn+6 row by row.
  • the GOA circuit provided by the present invention, by designing the GOA circuit, forms a GOA circuit repeating unit in the adjacent GOA circuit in the conventional GOA circuit, and in the GOA circuit repeating unit, the first two stages
  • the GOA unit shares a control node and shares a pull-up control module, a pull-down module, and a pull-down maintenance module.
  • the latter two stages of the GOA unit share another control node and share a pull-up control module, a pull-down module, and a pull-down maintenance module, which can reduce the GOA circuit.
  • the number of thin film transistors and the reduction of wiring design help to reduce the design space of the GOA circuit to achieve a narrow bezel design, while reducing the GOA due to the simplified GOA circuit Power consumption of the circuit;
  • the scan signal entering the pull-up control module and the second pull-up control module can be made gentler, thereby reducing the display panel.
  • the effect of the high frequency coupling of the display area (AA area) on the GOA circuit enhances the stability of the GOA circuit.

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Abstract

本方案提供一种GOA电路，包括级联的多级GOA电路重复单元，每一级GOA电路重复单元均包括：第一上拉控制模块(101)、第一下拉维持模块(102)、第一下拉模块(106)、第一自举电容模块(103)、第一输出模块(104)、第二输出模块(105)、第二上拉控制模块(201)、第二下拉维持模块(202)、第二下拉模块(206)、第二自举电容模块(203)、第三输出模块(204)以及第四输出模块(205)。本方案可以减少GOA电路中TFT的数量，实现窄边框设计，同时降低GOA电路的功耗。

Description

一种GOA电路
本申请要求于2017年11月17日提交中国专利局、申请号为201711148866.7、发明名称为“一种GOA电路”的中国专利申请的优先权，上述专利的全部内容通过引用结合在本申请中。
技术领域
本发明涉及显示技术领域，尤其涉及一种GOA电路。
背景技术
目前，液晶显示装置作为电子设备的显示部件已经广泛的应用于各种电子产品中，而阵列基板行驱动抚州(Gate Driver On Array，简称GOA)，是利用薄膜晶体管(Thin Film Transistor，TFT)液晶显示器阵列制程将栅极行扫描驱动信号电路制作在阵列基板上，以实现对栅极逐行扫描的驱动方式，具有降低生产成本和实现面板窄边框设计的优点，为多种显示器所使用。
基于低温多晶硅(Low Temperature Poly-silicon，简称LTPS)技术的显示面板，根据面板内采用的薄膜晶体管(TFT)类型，可以分为NMOS型，PMOS型，以及皆有NMOS和PMOS型的CMOS。类似的，GOA电路分为NMOS电路，PMOS电路以及CMOS电路。NMOS电路相比于CMOS电路而言，由于NMOS电路省去PP(P掺杂，即磷离子参杂)这一层光罩及工序，对于提高良率以及降低成本都大有裨益，所以开发稳定的NMOS电路具有现实的产业需求。
当前大尺寸液晶显示面板已成为行业内发展的主要趋势，随着面板尺寸和栅极驱动行数的增加，GOA负载也相应增大，因而GOA中各TFT的尺寸和面板边框会增加，不利于实现液晶显示面板的窄边框，同时负载增大也会使GOA模块功耗增加。
发明内容
为解决上述技术问题，本发明提供一种GOA电路，可以减少GOA电路中TFT的数量，实现窄边框设计，同时降低GOA电路的功耗。
相应地，本发明实施例提供一种GOA电路，用于液晶显示面板中，包括：级联的多级GOA电路重复单元，每一级GOA电路重复单元均包括：第一上拉控制模块101、第一下拉维持模块102、第一下拉模块106、第一自举电容模块103、第一输出模块104、第二输出模块105、第二上拉控制模块201、第二下拉维持模块202、第二下拉模块206、第二自举电容模块203、第三输出模块204以及第四输出模块205；其中：
所述第一上拉控制模块101、第一下拉维持模块102、第一下拉模块106、第一自举电容模块103、第一输出模块104以及第二输出模块105均电连接于第一节点Q(n)；所述第二上拉控制模块201、第二下拉维持模块202、第二下拉模块206、第二自举电容模块203、第三输出模块204以及第四输出模块205均电连接于第二节点Q’(n)；
设M和N均为正整数，除第一级GOA电路重复单元外，在第n级GOA电路重复单元中：
所述第一输出模块104、第二输出模块105、第三输出模块204以及第四输出模块205分别接入第m条时钟信号CKm、第m+2条时钟信号CKm+2、第m+4条时钟信号CKm+4、第m+6条时钟信号CKm+6，并分别利用所述第m条、第m+2条、第m+4条、第m+6条时钟信号依次输出第n条扫描信号Gn、第n+2条扫描信号Gn+2、第n+4条扫描信号Gn+4、第n+6条扫描信号Gn+6；
所述第一上拉控制模块101接入上一级第n-1级GOA电路重复单元输出的第n-2条扫描信号Gn-2，并利用所述第n-2条扫描信号为第一节点Q(n)充电，以控制第一输出模块和第二输出模块打开进行扫描信号输出；所述第二上拉控制模块201接入第n级GOA电路重复单元输出的第n+2条扫描信号Gn+2，并利用所述第n+2条扫描信号为第二节点Q’(n)充电，以控制第二输出模块和第三输出模块打开进行扫描信号输出；
所述第一下拉模块106至少接入第n级GOA电路重复单元输出的第n+4条扫描信号Gn+4和恒压低电位VGL，并在所述n+4条扫描信号的控制下拉 低第一节点的电位，以关闭所述第一输出模块和第二输出模块；所述第二下拉模块206至少接入下一级第n+1级GOA电路重复单元输出的第n+8条扫描信号Gn+8和恒压低电位VGL，并在所述第第n+8条扫描信号的控制下拉低第二节点Q’(n)的电位，以关闭第三和第四输出模块；
所述第一下拉维持模块102至少接入第一扫描控制信号、第二扫描控制信号、第m+4条时钟信号CKm+4、第m+6条时钟信号CKm+6，并在所述第一扫描控制信号、第二扫描控制信号、第m+4条时钟信号、第m+6条时钟信号以及第一节点的控制下，拉低第n条扫描信号Gn和第n+2条扫描信号Gn+2的电位；所述第二下拉维持模块202至少接入第一扫描控制信号、第二扫描控制信号、第m条时钟信号CKm、第m+2条时钟信号CKm+2，并在所述第一扫描控制信号、第二扫描控制信号、第m条时钟信号、第m+2条时钟信号以及第二节点的控制下，拉低第n+4条扫描信号Gn+4和第n+6条扫描信号Gn+6的电位；
所述第一扫描控制信号、第二扫描控制信号相位相反。
其中，除第一级GOA电路重复单元外，在第n级GOA电路重复单元中：
所述第一上拉控制模块101包括：第十薄膜晶体管T10和第十电容C10，所述第十薄膜晶体管的栅极接入上一级第n-1级GOA电路重复单元输出的第n-2条扫描信号Gn-2，其源极接第一扫描控制信号，其漏极电连接第一节点Q(n)，所述第十电容C10一端接所述第十薄膜晶体管T10的栅极，另一端连接恒压低电压；
所述第二上拉控制模块201包括：第二十薄膜晶体管T20和第二十电容C20，所述第二十薄膜晶体管的栅极接入第n级GOA电路重复单元输出的第n+2条扫描信号Gn+2，其源极接第一扫描控制信号，其漏极电连接第二节点Q’(n)，所述第二十电容C20一端接所述第二十薄膜晶体管T20的栅极，另一端连接恒压低电位。
其中，在第一级GOA电路重复单元中，所述第十薄膜晶体管T10的栅极接入电路起始信号STV。
其中，所述第一输出模块104包括：第三十薄膜晶体管T30、第三十一 薄膜晶体管T31以及第三十二薄膜晶体管T32，所述第三十薄膜晶体管T30源极电连接第一节点Q(n)，其栅极连接恒压高电位；所述第三十一薄膜晶体管T31栅极连接所述第三十薄膜晶体管的漏极，其漏极接入第m条时钟信号CKm；所述第三十二薄膜晶体管T30的栅极连接第三节点P(n)，其源极连接恒压低电位，其漏极与所述第三十一薄膜晶体管T31的源极相连接，并电连接于第n级GOA电路重复单元输出的第n条扫描信号Gn；
所述第二输出模块105包括：第三十三薄膜晶体管T33、第三十四薄膜晶体管T34以及第三十五薄膜晶体管T35，所述第三十三薄膜晶体管T33源极电连接第一节点Q(n)，其栅极连接恒压高电位；所述第三十四薄膜晶体管T34栅极连接所述第三十三薄膜晶体管的漏极，其漏极接入第m+2条时钟信号CKm+2；所述第三十五薄膜晶体管T35的栅极连接第四节点P’(n)，其源极连接恒压低电位，其漏极与所述第三十四薄膜晶体管T34的源极相连接，并电连接于第n级GOA电路重复单元输出的第n+2条扫描信号Gn+2；
所述第三输出模块204包括：第四十薄膜晶体管T40、第四十一薄膜晶体管T41以及第四十二薄膜晶体管T42，所述第四十薄膜晶体管T40源极电连接第二节点Q’(n)，其栅极连接恒压高电位；所述第四十一薄膜晶体管T41栅极连接所述第四十薄膜晶体管的漏极，其漏极接入第m+4条时钟信号CKm+4；所述第四十二薄膜晶体管T40的栅极连接第四节点P’(n)，其源极连接恒压低电位，其漏极与所述第四十一薄膜晶体管T41的源极相连接，并电连接于第n级GOA电路重复单元输出的第n+4条扫描信号Gn+4；
所述第四输出模块205包括：第四十三薄膜晶体管T43、第四十四薄膜晶体管T44以及第四十五薄膜晶体管T45，所述第四十三薄膜晶体管T43源极电连接第二节点Q’(n)，其栅极连接恒压高电位；所述第四十四薄膜晶体管T44栅极连接所述第四十三薄膜晶体管的漏极，其漏极接入第m+6条时钟信号CKm+6；所述第四十五薄膜晶体管T45的栅极连接第四节点P’(n)，其源极连接恒压低电位，其漏极与所述第四十四薄膜晶体管T44的源极相连接，并电连接于第n级GOA电路重复单元输出的第n+6条扫描信号Gn+6。
其中，所述第一下拉模块106包括：第十四薄膜晶体管T14、第十五薄膜晶体管T15以及第十六薄膜晶体管T16，所述第十四薄膜晶体管T14漏极接 入第n级GOA电路重复单元输出的第n+4条扫描信号Gn+4，其漏极接入第二扫描控制信号，其源极电连接第一节点Q(n)；所述第十五薄膜晶体管T15的栅极电连接第一节点Q(n)，其漏极连接恒压低电位，其源极连接第三节点P(n)；所述第十六薄膜晶体管T16的栅极连接第三节点P(n)，其漏极连接第一节点Q(n)，其源极连接恒压低电位；
所述第二下拉模块206包括：第二十四薄膜晶体管T24、第二十五薄膜晶体管T25以及第二十六薄膜晶体管T26，所述第二十四薄膜晶体管T24漏极接入下一级第n+1级GOA电路重复单元输出的第n+8条扫描信号Gn+8，其漏极接入第二扫描控制信号，其源极电连接第二节点Q’(n)；所述第二十五薄膜晶体管T25的栅极电连接第二节点Q’(n)，其漏极连接恒压低电位，其源极连接第四节点P’(n)；所述第二十六薄膜晶体管T26的栅极连接第四节点P’(n)，其漏极连接第二节点Q’(n)，其源极连接恒压低电位。
其中，所述第一下拉模块106进一步包括第十一电容C11，其一端接入恒压低电位，另一端连接第十四薄膜晶体管T14的栅极；
所述第二下拉模块206进一步包括第二十一电容C21，其一端接入恒压低电位，另一端连接第二十四薄膜晶体管T24的栅极。
其中，所述第一下拉维持模块102包括：第十一薄膜晶体管T11、第十二薄膜晶体管T12以及第十三薄膜晶体管T13，所述第十一薄膜晶体管T11的栅极接入第一扫描控制信号，其漏极接入第m+4条时钟信号CKm+4；所述第十二薄膜晶体管T12的栅极接入第二扫描控制信号，其源极接入第m+6条时钟信号CKm+6；所述第十三薄膜晶体管T13的栅极与所述第十一薄膜晶体管T11的源极、所述第十二薄膜晶体管T12的漏极相连接，其漏极接入恒压高电位，其源极连接第三节点P(n)；
所述第二下拉维持模块202包括：第二十一薄膜晶体管T21、第二十二薄膜晶体管T22以及第二十三薄膜晶体管T23，所述第二十一薄膜晶体管T21的栅极接入第一扫描控制信号，其漏极接入第m条时钟信号CKm；所述第二十二薄膜晶体管T22的栅极接入第二扫描控制信号，其源极接入第m+2条时钟信号CKm+2；所述第二十三薄膜晶体管T23的栅极与所述第二十一薄膜晶体管T21的源极、所述第二十二薄膜晶体管T22的漏极相连接， 其漏极接入恒压高电位，其源极连接第四节点P’(n)。
其中，所述第一自举电容模块103包括第十二电容C12以及第十三电容C13，所述第十二电容C12一端连接第一节点Q(n)，另一端连接恒压低电位；所述第十三电容C13一端连接第三节点P(n)，另一端连接恒压低电位；
所述第二自举电容模块203包括第二十二电容C22以及第二十三电容C23，所述第二十二电容C22一端连接第二节点Q’(n)，另一端连接恒压低电位；所述第二十三电容C23一端连接第四节点P’(n)，另一端连接恒压低电位。
其中，所述所有薄膜晶体管均为N沟道的薄膜晶体管。
实施本发明，具有如下有益效果：
综上所述，本发明所提供的GOA电路，通过对GOA电路进行设计，将传统的GOA电路中相邻的四级GOA单元构成一个GOA电路重复单元，在GOA电路重复单元中，前两级GOA单元共用一个控制节点以及共用一个上拉控制模块、下拉模块和下拉维持模块，而后两级GOA单元共用另一个控制节点以及共用一个上拉控制模块、下拉模块和下拉维持模块，可以减少GOA电路中薄膜晶体管的数量，并减少布线设计，有利于减少GOA电路设计空间，以实现窄边框设计，同时由于简化了GOA电路，可以降低GOA电路的功耗；
另外，由于在第一上拉控制模块和第二上拉控制模块中增加了滤波电容，其可以使进入上拉控制模块和第二上拉控制模块的扫描信号更加平缓，从而可以降低显示面板的显示区域(AA区)的高频耦合对GOA电路的影响，增强了GOA电路稳定性。
附图说明
为了更清楚地说明本发明实施例或现有技术中的技术方案，下面将对实施例或现有技术描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本发明的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。
图1是本发明提供的一种GOA电路的一个实施例中第n级GOA电路 重复单元的电路图。
图2是图1中第一级GOA电路重复单元的各信号的时序图。
具体实施方式
下面将结合本发明实施例中的附图，对本发明实施例中的技术方案进行清楚完整地描述，显然，所描述的实施例仅仅是本发明的一部分实施例，而不是全部的实施例。基于本发明中的实施例，本领域普通技术人员在没有做出创造性劳动的前提下所获得的所有其它实施例，都属于本发明保护的范围。
在此，还需要说明的是，为了避免因不必要的细节而模糊了本发明，在附图中仅仅示出了与根据本发明的方案密切相关的结构和/或处理步骤，而省略了与本发明关系不大的其他细节。
如图1所示，示出了本发明提供的一种GOA电路的一个实施例中第n级GOA电路重复单元的电路图。在该实施例中，所述GOA电路用于液晶显示面板中，其包括：级联的多级GOA电路重复单元，每一级GOA电路重复单元均包括：第一上拉控制模块101、第一下拉维持模块102、第一下拉模块106、第一自举电容模块103、第一输出模块104、第二输出模块105、第二上拉控制模块201、第二下拉维持模块202、第二下拉模块206、第二自举电容模块203、第三输出模块204以及第四输出模块205；其中：
所述第一上拉控制模块101、第一下拉维持模块102、第一下拉模块106、第一自举电容模块103、第一输出模块104以及第二输出模块105均电连接于第一节点Q(n)；所述第二上拉控制模块201、第二下拉维持模块202、第二下拉模块206、第二自举电容模块203、第三输出模块204以及第四输出模块205均电连接于第二节点Q’(n)；
设M和N均为正整数，除第一级GOA电路重复单元外，在第n级GOA电路重复单元中：
所述第一输出模块104、第二输出模块105、第三输出模块204以及第四输出模块205分别接入第m条时钟信号CKm、第m+2条时钟信号CKm+2、第m+4条时钟信号CKm+4、第m+6条时钟信号CKm+6，并分别利用所述 第m条、第m+2条、第m+4条、第m+6条时钟信号依次输出第n条扫描信号Gn、第n+2条扫描信号Gn+2、第n+4条扫描信号Gn+4、第n+6条扫描信号Gn+6；
所述第一上拉控制模块101接入上一级第n-1级GOA电路重复单元输出的第n-2条扫描信号Gn-2，并利用所述第n-2条扫描信号为第一节点Q(n)充电，以控制第一输出模块和第二输出模块打开进行扫描信号输出；所述第二上拉控制模块201接入第n级GOA电路重复单元输出的第n+2条扫描信号Gn+2，并利用所述第n+2条扫描信号为第二节点Q’(n)充电，以控制第二输出模块和第三输出模块打开进行扫描信号输出；
所述第一下拉模块106至少接入第n级GOA电路重复单元输出的第n+4条扫描信号Gn+4和恒压低电位VGL，并在所述n+4条扫描信号的控制下拉低第一节点的电位，以关闭所述第一输出模块和第二输出模块；所述第二下拉模块206至少接入下一级第n+1级GOA电路重复单元输出的第n+8条扫描信号Gn+8和恒压低电位VGL，并在所述第第n+8条扫描信号的控制下拉低第二节点Q’(n)的电位，以关闭第三和第四输出模块；
所述第一下拉维持模块102至少接入第一扫描控制信号(如正相扫描控制信号U2D)、第二扫描控制信号(如反相扫描控制信号D2U)、第m+4条时钟信号CKm+4、第m+6条时钟信号CKm+6，并在所述第一扫描控制信号、第二扫描控制信号、第m+4条时钟信号、第m+6条时钟信号以及第一节点的控制下，拉低第n条扫描信号Gn和第n+2条扫描信号Gn+2的电位；所述第二下拉维持模块202至少接入第一扫描控制信号、第二扫描控制信号、第m条时钟信号CKm、第m+2条时钟信号CKm+2，并在所述第一扫描控制信号、第二扫描控制信号、第m条时钟信号、第m+2条时钟信号以及第二节点的控制下，拉低第n+4条扫描信号Gn+4和第n+6条扫描信号Gn+6的电位；
所述第一扫描控制信号、第二扫描控制信号相位相反。
其中，除第一级GOA电路重复单元外，在第n级GOA电路重复单元中：
所述第一上拉控制模块101包括：第十薄膜晶体管T10和第十电容C10， 所述第十薄膜晶体管的栅极接入上一级第n-1级GOA电路重复单元输出的第n-2条扫描信号Gn-2，其源极接第一扫描控制信号，其漏极电连接第一节点Q(n)，所述第十电容C10一端接所述第十薄膜晶体管T10的栅极，另一端连接恒压低电压；
所述第二上拉控制模块201包括：第二十薄膜晶体管T20和第二十电容C20，所述第二十薄膜晶体管的栅极接入第n级GOA电路重复单元输出的第n+2条扫描信号Gn+2，其源极接第一扫描控制信号，其漏极电连接第二节点Q’(n)，所述第二十电容C20一端接所述第二十薄膜晶体管T20的栅极，另一端连接恒压低电位。
可以理解的是，在第一上拉控制模块101中设置第十电容C10，以及在第二上拉控制模块201中设置第二十电容C20，所述第十电容C10和第二十电容C20均为滤波电容，其可以使进入第十薄膜晶体管T10和第二十薄膜晶体管T20的扫描信号更加平缓，从而可以降低显示面板的显示区域(AA区)的高频耦合对GOA电路的影响，增强了GOA电路稳定性。
可以理解的是，在第一级GOA电路重复单元中，所述第十薄膜晶体管T10的栅极接入电路起始信号STV。
其中，所述第一输出模块104包括：第三十薄膜晶体管T30、第三十一薄膜晶体管T31以及第三十二薄膜晶体管T32，所述第三十薄膜晶体管T30源极电连接第一节点Q(n)，其栅极连接恒压高电位；所述第三十一薄膜晶体管T31栅极连接所述第三十薄膜晶体管的漏极，其漏极接入第m条时钟信号CKm；所述第三十二薄膜晶体管T30的栅极连接第三节点P(n)，其源极连接恒压低电位，其漏极与所述第三十一薄膜晶体管T31的源极相连接，并电连接于第n级GOA电路重复单元输出的第n条扫描信号Gn；
所述第二输出模块105包括：第三十三薄膜晶体管T33、第三十四薄膜晶体管T34以及第三十五薄膜晶体管T35，所述第三十三薄膜晶体管T33源极电连接第一节点Q(n)，其栅极连接恒压高电位；所述第三十四薄膜晶体管T34栅极连接所述第三十三薄膜晶体管的漏极，其漏极接入第m+2条时钟信号CKm+2；所述第三十五薄膜晶体管T35的栅极连接第四节点P’(n)，其源极连接恒压低电位，其漏极与所述第三十四薄膜晶体管T34的源极相连接， 并电连接于第n级GOA电路重复单元输出的第n+2条扫描信号Gn+2；
所述第三输出模块204包括：第四十薄膜晶体管T40、第四十一薄膜晶体管T41以及第四十二薄膜晶体管T42，所述第四十薄膜晶体管T40源极电连接第二节点Q’(n)，其栅极连接恒压高电位；所述第四十一薄膜晶体管T41栅极连接所述第四十薄膜晶体管的漏极，其漏极接入第m+4条时钟信号CKm+4；所述第四十二薄膜晶体管T40的栅极连接第四节点P’(n)，其源极连接恒压低电位，其漏极与所述第四十一薄膜晶体管T41的源极相连接，并电连接于第n级GOA电路重复单元输出的第n+4条扫描信号Gn+4；
所述第四输出模块205包括：第四十三薄膜晶体管T43、第四十四薄膜晶体管T44以及第四十五薄膜晶体管T45，所述第四十三薄膜晶体管T43源极电连接第二节点Q’(n)，其栅极连接恒压高电位；所述第四十四薄膜晶体管T44栅极连接所述第四十三薄膜晶体管的漏极，其漏极接入第m+6条时钟信号CKm+6；所述第四十五薄膜晶体管T45的栅极连接第四节点P’(n)，其源极连接恒压低电位，其漏极与所述第四十四薄膜晶体管T44的源极相连接，并电连接于第n级GOA电路重复单元输出的第n+6条扫描信号Gn+6。
其中，所述第一下拉模块106包括：第十四薄膜晶体管T14、第十五薄膜晶体管T15以及第十六薄膜晶体管T16，所述第十四薄膜晶体管T14漏极接入第n级GOA电路重复单元输出的第n+4条扫描信号Gn+4，其漏极接入第二扫描控制信号，其源极电连接第一节点Q(n)；所述第十五薄膜晶体管T15的栅极电连接第一节点Q(n)，其漏极连接恒压低电位，其源极连接第三节点P(n)；所述第十六薄膜晶体管T16的栅极连接第三节点P(n)，其漏极连接第一节点Q(n)，其源极连接恒压低电位；
所述第二下拉模块206包括：第二十四薄膜晶体管T24、第二十五薄膜晶体管T25以及第二十六薄膜晶体管T26，所述第二十四薄膜晶体管T24漏极接入下一级第n+1级GOA电路重复单元输出的第n+8条扫描信号Gn+8，其漏极接入第二扫描控制信号，其源极电连接第二节点Q’(n)；所述第二十五薄膜晶体管T25的栅极电连接第二节点Q’(n)，其漏极连接恒压低电位，其源极连接第四节点P’(n)；所述第二十六薄膜晶体管T26的栅极连接第四节点P’(n)，其漏极连接第二节点Q’(n)，其源极连接恒压低电位。
其中，所述第一下拉模块106进一步包括第十一电容C11，其一端接入恒压低电位，另一端连接第十四薄膜晶体管T14的栅极；
所述第二下拉模块206进一步包括第二十一电容C21，其一端接入恒压低电位，另一端连接第二十四薄膜晶体管T24的栅极。
其中，所述第一下拉维持模块102包括：第十一薄膜晶体管T11、第十二薄膜晶体管T12以及第十三薄膜晶体管T13，所述第十一薄膜晶体管T11的栅极接入第一扫描控制信号，其漏极接入第m+4条时钟信号CKm+4；所述第十二薄膜晶体管T12的栅极接入第二扫描控制信号，其源极接入第m+6条时钟信号CKm+6；所述第十三薄膜晶体管T13的栅极与所述第十一薄膜晶体管T11的源极、所述第十二薄膜晶体管T12的漏极相连接，其漏极接入恒压高电位，其源极连接第三节点P(n)；
所述第二下拉维持模块202包括：第二十一薄膜晶体管T21、第二十二薄膜晶体管T22以及第二十三薄膜晶体管T23，所述第二十一薄膜晶体管T21的栅极接入第一扫描控制信号，其漏极接入第m条时钟信号CKm；所述第二十二薄膜晶体管T22的栅极接入第二扫描控制信号，其源极接入第m+2条时钟信号CKm+2；所述第二十三薄膜晶体管T23的栅极与所述第二十一薄膜晶体管T21的源极、所述第二十二薄膜晶体管T22的漏极相连接，其漏极接入恒压高电位，其源极连接第四节点P’(n)。
其中，所述第一自举电容模块103包括第十二电容C12以及第十三电容C13，所述第十二电容C12一端连接第一节点Q(n)，另一端连接恒压低电位；所述第十三电容C13一端连接第三节点P(n)，另一端连接恒压低电位；
所述第二自举电容模块203包括第二十二电容C22以及第二十三电容C23，所述第二十二电容C22一端连接第二节点Q’(n)，另一端连接恒压低电位；所述第二十三电容C23一端连接第四节点P’(n)，另一端连接恒压低电位。
可以理解的是，在上述的说明中，在一个例子中，所述所有薄膜晶体管均为N沟道的薄膜晶体管，且每一薄膜晶体管的漏极和源极可以互换。
可以理解的是，本发明中的GOA电路既可以使用液晶显示面板的正向扫描状态(即第一扫描控制信号U2D为高电位，第二扫描控制信号D2U为低 电位)，也可以使用反向扫描状态，(即第一扫描控制信号U2D为低电位，第二扫描控制信号D2U为高电位)可以实现像素单元的薄膜晶体管逐行打开。
如图2所示，示出了本发明图1中第一级GOA电路重复单元的各信号的时序图。
从中可以看出，在正扫时(即第一扫描控制信号U2D信号为高电平，第二扫描控制信号D2U为低电位)，此时，电路图中的n和m均取值为1。此时薄膜晶体管T10的栅极连接的为电路起始信号STV，当STV信号为高电平时，薄膜晶体管T10导通，Q(n)电位被拉高，当CK1(即CKm)为高电位时，薄膜晶体管T31导通，则G1(即Gn)输出为高电位；当CK3(即CKm+2)为高电位时，薄膜晶体管T34导通，则G3(即Gn+2)输出为高电位；
同理，当G3(即Gn+2)为高电位时，薄膜晶体管T20导通，Q’(n)电位被拉高，当CK5(即CKm+4)为高电位时，薄膜晶体管T41导通，则G5(即Gn+4)输出为高电位；当CK7(即CKm+6)为高电位时，薄膜晶体管T44导通，则G7(即Gn+6)输出为高电位。
与此同时，在CK5为高位时，薄膜晶体管T11、T13、T16导通，从而将Q(n)电位下拉到低电平；而当CK1再次为高电平时，薄膜晶体管T21、T23、T26导通，从而将Q’(n)电位下拉到低电平。
从而可以实现依序对G1(即Gn)、G3(即Gn+2)、G5(即Gn+4)、G7(即Gn+6)逐行打开。
可以理解的是，其他级GOA电路重复单元的原理与上述基本类似，在此不进行详述。
综上所述，本发明所提供的GOA电路，通过对GOA电路进行设计，将传统的GOA电路中相邻的四级GOA单元构成一个GOA电路重复单元，在GOA电路重复单元中，前两级GOA单元共用一个控制节点以及共用一个上拉控制模块、下拉模块和下拉维持模块，而后两级GOA单元共用另一个控制节点以及共用一个上拉控制模块、下拉模块和下拉维持模块，可以减少GOA电路中薄膜晶体管的数量，并减少布线设计，有利于减少GOA电路设计空间，以实现窄边框设计，同时由于简化了GOA电路，可以降低GOA 电路的功耗；
另外，由于在第一上拉控制模块和第二上拉控制模块中增加了滤波电容，其可以使进入上拉控制模块和第二上拉控制模块的扫描信号更加平缓，从而可以降低显示面板的显示区域(AA区)的高频耦合对GOA电路的影响，增强了GOA电路稳定性。
需要说明的是，在本文中，诸如第一和第二等之类的关系术语仅仅用来将一个实体或者操作与另一个实体或操作区分开来，而不一定要求或者暗示这些实体或操作之间存在任何这种实际的关系或者顺序。而且，术语“包括”、“包含”或者其任何其他变体意在涵盖非排他性的包含，从而使得包括一系列要素的过程、方法、物品或者设备不仅包括那些要素，而且还包括没有明确列出的其他要素，或者是还包括为这种过程、方法、物品或者设备所固有的要素。在没有更多限制的情况下，由语句“包括一个......”限定的要素，并不排除在包括所述要素的过程、方法、物品或者设备中还存在另外的相同要素。
以上内容是结合具体的优选实施方式对本发明所作的进一步详细说明，不能认定本发明的具体实施只局限于这些说明。对于本发明所属技术领域的普通技术人员来说，在不脱离本发明构思的前提下，还可以做出若干简单推演或替换，都应当视为属于本发明的保护范围。

Claims (17)

  1. 一种GOA电路，用于液晶显示面板中，其中，包括级联的多级GOA电路重复单元，每一级GOA电路重复单元均包括：第一上拉控制模块(101)、第一下拉维持模块(102)、第一下拉模块(106)、第一自举电容模块(103)、第一输出模块(104)、第二输出模块(105)、第二上拉控制模块(201)、第二下拉维持模块(202)、第二下拉模块(206)、第二自举电容模块(203)、第三输出模块(204)以及第四输出模块(205)；其中：
    所述第一上拉控制模块(101)、第一下拉维持模块(102)、第一下拉模块(106)、第一自举电容模块(103)、第一输出模块(104)以及第二输出模块(105)均电连接于第一节点(Q(n))；所述第二上拉控制模块(201)、第二下拉维持模块(202)、第二下拉模块(206)、第二自举电容模块(203)、第三输出模块(204)以及第四输出模块(205)均电连接于第二节点(Q’(n))；
    设m和n均为正整数，除第一级GOA电路重复单元外，在第n级GOA电路重复单元中：
    所述第一输出模块(104)、第二输出模块(105)、第三输出模块(204)以及第四输出模块(205)分别接入第m条时钟信号(CKm)、第m+2条时钟信号(CKm+2)、第m+4条时钟信号(CKm+4)、第m+6条时钟信号(CKm+6)，并分别利用所述第m条、第m+2条、第m+4条、第m+6条时钟信号依次输出第n条扫描信号(Gn)、第n+2条扫描信号(Gn+2)、第n+4条扫描信号(Gn+4)、第n+6条扫描信号(Gn+6)；
    所述第一上拉控制模块(101)接入上一级第n-1级GOA电路重复单元输出的第n-2条扫描信号(Gn-2)，并利用所述第n-2条扫描信号为第一节点(Q(n))充电，以控制第一输出模块和第二输出模块打开进行扫描信号输出；所述第二上拉控制模块(201)接入第n级GOA电路重复单元输出的第n+2条扫描信号(Gn+2)，并利用所述第n+2条扫描信号为第二节点(Q’(n))充电，以控制第二输出模块和第三输出模块打开进行扫描信号输出；
    所述第一下拉模块(106)至少接入第n级GOA电路重复单元输出的第n+4条扫描信号(Gn+4)和恒压低电位(VGL)，并在所述n+4条扫描信号的控制下拉低第一节点的电位，以关闭所述第一输出模块和第二输出模块； 所述第二下拉模块(206)至少接入下一级第n+1级GOA电路重复单元输出的第n+8条扫描信号(Gn+8)和恒压低电位(VGL)，并在所述第第n+8条扫描信号的控制下拉低第二节点(Q’(n))的电位，以关闭第三和第四输出模块；
    所述第一下拉维持模块(102)至少接入第一扫描控制信号、第二扫描控制信号、第m+4条时钟信号(CKm+4)、第m+6条时钟信号(CKm+6)，并在所述第一扫描控制信号、第二扫描控制信号、第m+4条时钟信号、第m+6条时钟信号以及第一节点的控制下，拉低第n条扫描信号(Gn)和第n+2条扫描信号(Gn+2)的电位；所述第二下拉维持模块(202)至少接入第一扫描控制信号、第二扫描控制信号、第m条时钟信号(CKm)、第m+2条时钟信号(CKm+2)，并在所述第一扫描控制信号、第二扫描控制信号、第m条时钟信号、第m+2条时钟信号以及第二节点的控制下，拉低第n+4条扫描信号(Gn+4)和第n+6条扫描信号(Gn+6)的电位；
    所述第一扫描控制信号、第二扫描控制信号相位相反。
  2. 如权利要求1所述的电路，其中，除第一级GOA电路重复单元外，在第n级GOA电路重复单元中：
    所述第一上拉控制模块(101)包括：第十薄膜晶体管(T10)和第十电容(C10)，所述第十薄膜晶体管的栅极接入上一级第n-1级GOA电路重复单元输出的第n-2条扫描信号(Gn-2)，其源极接第一扫描控制信号，其漏极电连接第一节点(Q(n))，所述第十电容(C10)一端接所述第十薄膜晶体管(T10)的栅极，另一端连接恒压低电压；
    所述第二上拉控制模块(201)包括：第二十薄膜晶体管(T20)和第二十电容(C20)，所述第二十薄膜晶体管的栅极接入第n级GOA电路重复单元输出的第n+2条扫描信号(Gn+2)，其源极接第一扫描控制信号，其漏极电连接第二节点(Q’(n))，所述第二十电容(C20)一端接所述第二十薄膜晶体管(T20)的栅极，另一端连接恒压低电位。
  3. 如权利要求2所述的GOA电路，其中，在第一级GOA电路重复单 元中，所述第十薄膜晶体管(T10)的栅极接入电路起始信号(STV)。
  4. 如权利要求1所述的GOA电路，其中，所述第一输出模块(104)包括：第三十薄膜晶体管(T30)、第三十一薄膜晶体管(T31)以及第三十二薄膜晶体管(T32)，所述第三十薄膜晶体管(T30)源极电连接第一节点Q(n)，其栅极连接恒压高电位；所述第三十一薄膜晶体管(T31)栅极连接所述第三十薄膜晶体管的漏极，其漏极接入第m条时钟信号(CKm)；所述第三十二薄膜晶体管(T30)的栅极连接第三节点(P(n))，其源极连接恒压低电位，其漏极与所述第三十一薄膜晶体管(T31)的源极相连接，并电连接于第n级GOA电路重复单元输出的第n条扫描信号(Gn)；
    所述第二输出模块(105)包括：第三十三薄膜晶体管(T33)、第三十四薄膜晶体管(T34)以及第三十五薄膜晶体管(T35)，所述第三十三薄膜晶体管(T33)源极电连接第一节点(Q(n))，其栅极连接恒压高电位；所述第三十四薄膜晶体管(T34)栅极连接所述第三十三薄膜晶体管的漏极，其漏极接入第m+2条时钟信号(CKm+2)；所述第三十五薄膜晶体管(T35)的栅极连接第四节点(P’(n))，其源极连接恒压低电位，其漏极与所述第三十四薄膜晶体管(T34)的源极相连接，并电连接于第n级GOA电路重复单元输出的第n+2条扫描信号(Gn+2)；
    所述第三输出模块(204)包括：第四十薄膜晶体管(T40)、第四十一薄膜晶体管(T41)以及第四十二薄膜晶体管(T42)，所述第四十薄膜晶体管(T40)源极电连接第二节点(Q’(n))，其栅极连接恒压高电位；所述第四十一薄膜晶体管(T41)栅极连接所述第四十薄膜晶体管的漏极，其漏极接入第m+4条时钟信号(CKm+4)；所述第四十二薄膜晶体管(T40)的栅极连接第四节点(P’(n))，其源极连接恒压低电位，其漏极与所述第四十一薄膜晶体管(T41)的源极相连接，并电连接于第n级GOA电路重复单元输出的第n+4条扫描信号(Gn+4)；
    所述第四输出模块(205)包括：第四十三薄膜晶体管(T43)、第四十四薄膜晶体管(T44)以及第四十五薄膜晶体管(T45)，所述第四十三薄膜晶体管(T43)源极电连接第二节点(Q’(n))，其栅极连接恒压高电位；所 述第四十四薄膜晶体管(T44)栅极连接所述第四十三薄膜晶体管的漏极，其漏极接入第m+6条时钟信号(CKm+6)；所述第四十五薄膜晶体管(T45)的栅极连接第四节点(P’(n))，其源极连接恒压低电位，其漏极与所述第四十四薄膜晶体管(T44)的源极相连接，并电连接于第n级GOA电路重复单元输出的第n+6条扫描信号(Gn+6)。
  5. 如权利要求1所述的GOA电路，其中，所述第一下拉模块(106)包括：第十四薄膜晶体管(T14)、第十五薄膜晶体管(T15)以及第十六薄膜晶体管(T16)，所述第十四薄膜晶体管(T14)漏极接入第n级GOA电路重复单元输出的第n+4条扫描信号(Gn+4)，其漏极接入第二扫描控制信号，其源极电连接第一节点(Q(n))；所述第十五薄膜晶体管(T15)的栅极电连接第一节点(Q(n))，其漏极连接恒压低电位，其源极连接第三节点(P(n))；所述第十六薄膜晶体管(T16)的栅极连接第三节点(P(n))，其漏极连接第一节点(Q(n))，其源极连接恒压低电位；
    所述第二下拉模块(206)包括：第二十四薄膜晶体管(T24)、第二十五薄膜晶体管(T25)以及第二十六薄膜晶体管(T26)，所述第二十四薄膜晶体管(T24)漏极接入下一级第n+1级GOA电路重复单元输出的第n+8条扫描信号(Gn+8)，其漏极接入第二扫描控制信号，其源极电连接第二节点(Q’(n))；所述第二十五薄膜晶体管(T25)的栅极电连接第二节点(Q’(n))，其漏极连接恒压低电位，其源极连接第四节点(P’(n))；所述第二十六薄膜晶体管(T26)的栅极连接第四节点(P’(n))，其漏极连接第二节点(Q’(n))，其源极连接恒压低电位。
  6. 如权利要求5所述的GOA电路，其中，所述第一下拉模块(106)进一步包括第十一电容(C11)，其一端接入恒压低电位，另一端连接第十四薄膜晶体管(T14)的栅极；
    所述第二下拉模块(206)进一步包括第二十一电容(C21)，其一端接入恒压低电位，另一端连接第二十四薄膜晶体管(T24)的栅极。
  7. 如权利要求1所述的GOA电路，其中，所述第一下拉维持模块(102)包括：第十一薄膜晶体管(T11)、第十二薄膜晶体管(T12)以及第十三薄膜晶体管(T13)，所述第十一薄膜晶体管(T11)的栅极接入第一扫描控制信号，其漏极接入第m+4条时钟信号(CKm+4)；所述第十二薄膜晶体管(T12)的栅极接入第二扫描控制信号，其源极接入第m+6条时钟信号(CKm+6)；所述第十三薄膜晶体管(T13)的栅极与所述第十一薄膜晶体管(T11)的源极、所述第十二薄膜晶体管(T12)的漏极相连接，其漏极接入恒压高电位，其源极连接第三节点(P(n))；
    所述第二下拉维持模块(202)包括：第二十一薄膜晶体管(T21)、第二十二薄膜晶体管(T22)以及第二十三薄膜晶体管(T23)，所述第二十一薄膜晶体管(T21)的栅极接入第一扫描控制信号，其漏极接入第m条时钟信号(CKm)；所述第二十二薄膜晶体管(T22)的栅极接入第二扫描控制信号，其源极接入第m+2条时钟信号(CKm+2)；所述第二十三薄膜晶体管(T23)的栅极与所述第二十一薄膜晶体管(T21)的源极、所述第二十二薄膜晶体管(T22)的漏极相连接，其漏极接入恒压高电位，其源极连接第四节点(P’(n))。
  8. 如权利要求1所述的GOA电路，其中，所述第一自举电容模块(103)包括第十二电容(C12)以及第十三电容(C13)，所述第十二电容(C12)一端连接第一节点(Q(n))，另一端连接恒压低电位；所述第十三电容(C13)一端连接第三节点(P(n))，另一端连接恒压低电位；
    所述第二自举电容模块(203)包括第二十二电容(C22)以及第二十三电容(C23)，所述第二十二电容(C22)一端连接第二节点(Q’(n))，另一端连接恒压低电位；所述第二十三电容(C23)一端连接第四节点(P’(n))，另一端连接恒压低电位。
  9. 根据权利要求8所述的GOA电路，其中，所述所有薄膜晶体管均为N沟道的薄膜晶体管。
  10. 一种GOA电路，用于液晶显示面板中，其中，包括级联的多级GOA电路重复单元，每一级GOA电路重复单元均包括：第一上拉控制模块(101)、第一下拉维持模块(102)、第一下拉模块(106)、第一自举电容模块(103)、第一输出模块(104)、第二输出模块(105)、第二上拉控制模块(201)、第二下拉维持模块(202)、第二下拉模块(206)、第二自举电容模块(203)、第三输出模块(204)以及第四输出模块(205)；其中：
    所述第一上拉控制模块(101)、第一下拉维持模块(102)、第一下拉模块(106)、第一自举电容模块(103)、第一输出模块(104)以及第二输出模块(105)均电连接于第一节点(Q(n))；所述第二上拉控制模块(201)、第二下拉维持模块(202)、第二下拉模块(206)、第二自举电容模块(203)、第三输出模块(204)以及第四输出模块(205)均电连接于第二节点(Q’(n))；
    设m和n均为正整数，除第一级GOA电路重复单元外，在第n级GOA电路重复单元中：
    所述第一输出模块(104)、第二输出模块(105)、第三输出模块(204)以及第四输出模块(205)分别接入第m条时钟信号(CKm)、第m+2条时钟信号(CKm+2)、第m+4条时钟信号(CKm+4)、第m+6条时钟信号(CKm+6)，并分别利用所述第m条、第m+2条、第m+4条、第m+6条时钟信号依次输出第n条扫描信号(Gn)、第n+2条扫描信号(Gn+2)、第n+4条扫描信号(Gn+4)、第n+6条扫描信号(Gn+6)；
    所述第一上拉控制模块(101)接入上一级第n-1级GOA电路重复单元输出的第n-2条扫描信号(Gn-2)，并利用所述第n-2条扫描信号为第一节点(Q(n))充电，以控制第一输出模块和第二输出模块打开进行扫描信号输出；所述第二上拉控制模块(201)接入第n级GOA电路重复单元输出的第n+2条扫描信号(Gn+2)，并利用所述第n+2条扫描信号为第二节点(Q’(n))充电，以控制第二输出模块和第三输出模块打开进行扫描信号输出；
    所述第一下拉模块(106)至少接入第n级GOA电路重复单元输出的第n+4条扫描信号(Gn+4)和恒压低电位(VGL)，并在所述n+4条扫描信号的控制下拉低第一节点的电位，以关闭所述第一输出模块和第二输出模块；所述第二下拉模块(206)至少接入下一级第n+1级GOA电路重复单元输出 的第n+8条扫描信号(Gn+8)和恒压低电位(VGL)，并在所述第第n+8条扫描信号的控制下拉低第二节点(Q’(n))的电位，以关闭第三和第四输出模块；
    所述第一下拉维持模块(102)至少接入第一扫描控制信号、第二扫描控制信号、第m+4条时钟信号(CKm+4)、第m+6条时钟信号(CKm+6)，并在所述第一扫描控制信号、第二扫描控制信号、第m+4条时钟信号、第m+6条时钟信号以及第一节点的控制下，拉低第n条扫描信号(Gn)和第n+2条扫描信号(Gn+2)的电位；所述第二下拉维持模块(202)至少接入第一扫描控制信号、第二扫描控制信号、第m条时钟信号(CKm)、第m+2条时钟信号(CKm+2)，并在所述第一扫描控制信号、第二扫描控制信号、第m条时钟信号、第m+2条时钟信号以及第二节点的控制下，拉低第n+4条扫描信号(Gn+4)和第n+6条扫描信号(Gn+6)的电位；
    所述第一扫描控制信号、第二扫描控制信号相位相反，所述所有薄膜晶体管均为N沟道的薄膜晶体管。
  11. 如权利要求10所述的电路，其中，除第一级GOA电路重复单元外，在第n级GOA电路重复单元中：
    所述第一上拉控制模块(101)包括：第十薄膜晶体管(T10)和第十电容(C10)，所述第十薄膜晶体管的栅极接入上一级第n-1级GOA电路重复单元输出的第n-2条扫描信号(Gn-2)，其源极接第一扫描控制信号，其漏极电连接第一节点(Q(n))，所述第十电容(C10)一端接所述第十薄膜晶体管(T10)的栅极，另一端连接恒压低电压；
    所述第二上拉控制模块(201)包括：第二十薄膜晶体管(T20)和第二十电容(C20)，所述第二十薄膜晶体管的栅极接入第n级GOA电路重复单元输出的第n+2条扫描信号(Gn+2)，其源极接第一扫描控制信号，其漏极电连接第二节点(Q’(n))，所述第二十电容(C20)一端接所述第二十薄膜晶体管(T20)的栅极，另一端连接恒压低电位。
  12. 如权利要求11所述的GOA电路，其中，在第一级GOA电路重复 单元中，所述第十薄膜晶体管(T10)的栅极接入电路起始信号(STV)。
  13. 如权利要求12所述的GOA电路，其中，所述第一输出模块(104)包括：第三十薄膜晶体管(T30)、第三十一薄膜晶体管(T31)以及第三十二薄膜晶体管(T32)，所述第三十薄膜晶体管(T30)源极电连接第一节点Q(n)，其栅极连接恒压高电位；所述第三十一薄膜晶体管(T31)栅极连接所述第三十薄膜晶体管的漏极，其漏极接入第m条时钟信号(CKm)；所述第三十二薄膜晶体管(T30)的栅极连接第三节点(P(n))，其源极连接恒压低电位，其漏极与所述第三十一薄膜晶体管(T31)的源极相连接，并电连接于第n级GOA电路重复单元输出的第n条扫描信号(Gn)；
    所述第二输出模块(105)包括：第三十三薄膜晶体管(T33)、第三十四薄膜晶体管(T34)以及第三十五薄膜晶体管(T35)，所述第三十三薄膜晶体管(T33)源极电连接第一节点(Q(n))，其栅极连接恒压高电位；所述第三十四薄膜晶体管(T34)栅极连接所述第三十三薄膜晶体管的漏极，其漏极接入第m+2条时钟信号(CKm+2)；所述第三十五薄膜晶体管(T35)的栅极连接第四节点(P’(n))，其源极连接恒压低电位，其漏极与所述第三十四薄膜晶体管(T34)的源极相连接，并电连接于第n级GOA电路重复单元输出的第n+2条扫描信号(Gn+2)；
    所述第三输出模块(204)包括：第四十薄膜晶体管(T40)、第四十一薄膜晶体管(T41)以及第四十二薄膜晶体管(T42)，所述第四十薄膜晶体管(T40)源极电连接第二节点(Q’(n))，其栅极连接恒压高电位；所述第四十一薄膜晶体管(T41)栅极连接所述第四十薄膜晶体管的漏极，其漏极接入第m+4条时钟信号(CKm+4)；所述第四十二薄膜晶体管(T40)的栅极连接第四节点(P’(n))，其源极连接恒压低电位，其漏极与所述第四十一薄膜晶体管(T41)的源极相连接，并电连接于第n级GOA电路重复单元输出的第n+4条扫描信号(Gn+4)；
    所述第四输出模块(205)包括：第四十三薄膜晶体管(T43)、第四十四薄膜晶体管(T44)以及第四十五薄膜晶体管(T45)，所述第四十三薄膜晶体管(T43)源极电连接第二节点(Q’(n))，其栅极连接恒压高电位；所 述第四十四薄膜晶体管(T44)栅极连接所述第四十三薄膜晶体管的漏极，其漏极接入第m+6条时钟信号(CKm+6)；所述第四十五薄膜晶体管(T45)的栅极连接第四节点(P’(n))，其源极连接恒压低电位，其漏极与所述第四十四薄膜晶体管(T44)的源极相连接，并电连接于第n级GOA电路重复单元输出的第n+6条扫描信号(Gn+6)。
  14. 如权利要求13所述的GOA电路，其中，所述第一下拉模块(106)包括：第十四薄膜晶体管(T14)、第十五薄膜晶体管(T15)以及第十六薄膜晶体管(T16)，所述第十四薄膜晶体管(T14)漏极接入第n级GOA电路重复单元输出的第n+4条扫描信号(Gn+4)，其漏极接入第二扫描控制信号，其源极电连接第一节点(Q(n))；所述第十五薄膜晶体管(T15)的栅极电连接第一节点(Q(n))，其漏极连接恒压低电位，其源极连接第三节点(P(n))；所述第十六薄膜晶体管(T16)的栅极连接第三节点(P(n))，其漏极连接第一节点(Q(n))，其源极连接恒压低电位；
    所述第二下拉模块(206)包括：第二十四薄膜晶体管(T24)、第二十五薄膜晶体管(T25)以及第二十六薄膜晶体管(T26)，所述第二十四薄膜晶体管(T24)漏极接入下一级第n+1级GOA电路重复单元输出的第n+8条扫描信号(Gn+8)，其漏极接入第二扫描控制信号，其源极电连接第二节点(Q’(n))；所述第二十五薄膜晶体管(T25)的栅极电连接第二节点(Q’(n))，其漏极连接恒压低电位，其源极连接第四节点(P’(n))；所述第二十六薄膜晶体管(T26)的栅极连接第四节点(P’(n))，其漏极连接第二节点(Q’(n))，其源极连接恒压低电位。
  15. 如权利要求14所述的GOA电路，其中，所述第一下拉模块(106)进一步包括第十一电容(C11)，其一端接入恒压低电位，另一端连接第十四薄膜晶体管(T14)的栅极；
    所述第二下拉模块(206)进一步包括第二十一电容(C21)，其一端接入恒压低电位，另一端连接第二十四薄膜晶体管(T24)的栅极。
  16. 如权利要求15所述的GOA电路，其中，所述第一下拉维持模块(102)包括：第十一薄膜晶体管(T11)、第十二薄膜晶体管(T12)以及第十三薄膜晶体管(T13)，所述第十一薄膜晶体管(T11)的栅极接入第一扫描控制信号，其漏极接入第m+4条时钟信号(CKm+4)；所述第十二薄膜晶体管(T12)的栅极接入第二扫描控制信号，其源极接入第m+6条时钟信号(CKm+6)；所述第十三薄膜晶体管(T13)的栅极与所述第十一薄膜晶体管(T11)的源极、所述第十二薄膜晶体管(T12)的漏极相连接，其漏极接入恒压高电位，其源极连接第三节点(P(n))；
    所述第二下拉维持模块(202)包括：第二十一薄膜晶体管(T21)、第二十二薄膜晶体管(T22)以及第二十三薄膜晶体管(T23)，所述第二十一薄膜晶体管(T21)的栅极接入第一扫描控制信号，其漏极接入第m条时钟信号(CKm)；所述第二十二薄膜晶体管(T22)的栅极接入第二扫描控制信号，其源极接入第m+2条时钟信号(CKm+2)；所述第二十三薄膜晶体管(T23)的栅极与所述第二十一薄膜晶体管(T21)的源极、所述第二十二薄膜晶体管(T22)的漏极相连接，其漏极接入恒压高电位，其源极连接第四节点(P’(n))。
  17. 如权利要求16所述的GOA电路，其中，所述第一自举电容模块(103)包括第十二电容(C12)以及第十三电容(C13)，所述第十二电容(C12)一端连接第一节点(Q(n))，另一端连接恒压低电位；所述第十三电容(C13)一端连接第三节点(P(n))，另一端连接恒压低电位；
    所述第二自举电容模块(203)包括第二十二电容(C22)以及第二十三电容(C23)，所述第二十二电容(C22)一端连接第二节点(Q’(n))，另一端连接恒压低电位；所述第二十三电容(C23)一端连接第四节点(P’(n))，另一端连接恒压低电位。
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